CN100558031C - 比特泄漏控制方法及系统 - Google Patents

Abstract

本发明公开一种比特泄漏控制方法，采取基于比特统计方式实现对数据信号的比特泄漏控制，包括：将数据信号写入设置的缓存单元中，获取每个设定基准时长内写入缓存单元的数据信号相对于标称时钟信号的比特增减数；按照得到的比特增减数控制缓存单元中的数据信号的比特泄漏。另外，本发明还公开一种比特泄漏控制系统，其中采用可逆计数器对调整比特进行计数，计数方法简单准确，耦合性低，通用性强，具有很好的可移植性。并利用累加溢出型除法器实现控制比特泄漏，泄漏控制准确，有利于抖动性能的优化。采用硬件方式实现比特泄漏控制，使得可靠性和及时性大大提高，并且本发明的自修正比特泄漏控制方法能够较好地抑制因突发抖动造成的业务短期劣化。

Description

比特泄漏控制方法及系统

技术领域

本发明涉及信号传输技术，特别是指一种比特泄漏控制方法及系统。

背景技术

在通信技术领域，为了提高信号传输效率，一般采取：在发送端，将多路低速异步时钟域信号映射复用为高速信号进行传输，而在接收端，则对接收到的高速信号进行解映射和解复用恢复出原始信号。然而，在发送端对异步时钟域信号进行映射和复用的过程中，为了提供通信管理和信道监控，增强通信网络的可维护性，往往需要插入开销字节，而为了实现信号在映射，即装入虚容器中时的速率适配，往往需要填充比特。这样，当在接收端对接收到的信号进行解映射和解复用的过程中，就需要从中取出插入的开销和填充的比特，这样一来就会造成接收端信号的空缺，致使信号产生较大的抖动，严重影响信号质量。这种情况在中继传输中尤为严重，由于通过多次中继传输之后，信号抖动也会逐级累加，导致信号质量的不断劣化，最终造成较高的误码率。

由于信号抖动的主要原因是复用解复用以及映射解映射过程中的指针调整和比特调整。因此针对上述问题，目前普遍采取：在对接收到的信号进行解映射解复用的过程中控制比特泄漏的方法来减小因取出插入的开销和填充的比特所导致的信号抖动。目前控制比特泄漏的方法主要采取：首先，统计设定时间内的高低阶指针调整次数，并暂存统计得到的指针调整次数。其次，由外部CPU读取暂存的指针调整次数，并将该指针调整次数折算为比特调整数；例如，一次指针调整为1个字节，对应8比特(bit)，因此比特调整数为指针调整次数乘以8。再次，用该统计时间内的帧数除以该比特调整数，得到每多少帧泄漏1比特，即比特泄漏率。最后，按照计算得到的比特泄漏率控制比特泄漏。

然而，上述控制比特泄漏的方法存在以下问题：采取统计指针调整次数的方式控制比特泄漏，泄漏不精确，导致业务抖动性能损伤较大。其次，采用软件方式计算比特泄漏率一般存在定时不准确、响应不及时以及近似计算等问题，因此会对输出信号的抖动产生不良的影响。而且，该方法过分依赖于程序，以致一旦出现程序“跑飞”或“吊死”等情况，泄漏率将无法更新，最终导致业务抖动性能的急剧劣化，甚至产生误码中断业务。随着系统容量不断扩大，低阶业务通路不断增加，势必造成指针泄漏对系统软件依赖程度不断加大。最终导致上述问题进一步严重。另外，上述方法仅适用于只使用指针调整吸收复用信号频偏的SDH或SONET系统中，而对于使用码速率调整来吸收信号频偏的系统，如：对于不但使用指针调整吸收复用信号频偏，还会用码速率调整来吸收信号的频偏的PDH混合系统来说，该方法就无法使用，因而具有一定的局限性。

发明内容

有鉴于此，本发明的主要目的在于提供一种比特泄漏控制方法及系统，解决在对信号进行解映射和解复用时由于取出插入的开销和填充的比特所导致的信号抖动比较大的问题。

本发明提供的比特泄漏控制方法主要包括如下步骤：

a、将解映射得到的异步数据信号写入设置的缓存单元中；

b、获取在每个设定基准时长内写入缓存单元的数据信号相对于标称时钟信号的比特增减数，所述基准时长为2ⁱ个复帧，其中，i为0至31之间的正整数；

c、对所述缓存单元中的数据信号进行比特泄漏控制，所述比特泄漏控制包括c1或者c2：

c1、在每个复帧帧头到来时以所述比特增减数作为步进值进行循环累加，并判断累加值是否大于或等于2ⁱ，如果是，则控制缓存单元中的数据信号在当前帧泄漏1比特；否则，继续执行步骤c1；

c2、计算每个基准时长与所述比特增减数的商，得到比特泄漏率，按照得到的比特泄漏率控制缓存单元中的数据信号进行比特泄漏。

在上述方法中，所述步骤b进一步包括：以缓存单元中所存储数据信号偏离中线的比特数修正所述比特增减数；

所述步骤c包括：按照修正后的比特增减数控制缓存单元中的数据信号进行比特泄漏。

在上述方法的步骤b中，所述修正比特增减数的步骤包括：将缓存单元中所存储数据信号偏离中线的比特数与所述比特增减数相加。

在上述方法的步骤b包括：

b1、在每个写入缓存单元中的数据信号的时钟信号到来时，使预先设置的可逆计数器作加1操作，当标称时钟信号到来时，使该可逆计数器作减1操作；

b2、当设定的基准时钟信号到来时，锁存得到的计数值，得到在该基准时长内写入缓存单元的数据信号相对于标称时钟信号的比特增减数，同时将该可逆计数器复位到初始状态，以进行下一基准时段的比特计数。

在上述方法的步骤c1中，当所述累加值大于或等于2ⁱ时，将所述累加值与2ⁱ的差值保留到下一次累加过程进行累加；当所述累加值小于2ⁱ时，直接将所述累加值保留到下一次累加过程进行累加。

在上述方法的步骤c1中，所述控制缓存单元中的数据信号在当前帧泄漏1比特包括：在对应于当前帧的标称时钟信号的基础上调整1个脉冲生成去抖动时钟信号，并使用该去抖动时钟信号读取缓存单元中的数据信号，实现控制缓存单元中的数据信号在当前帧泄漏1比特。

在上述方法中，所述i为16。

在上述方法中，所述步骤c包括：当所述比特增减数为正值时，控制缓存单元中的数据信号进行正泄漏；当所述比特增减数为负值时，控制缓存单元中的数据信号进行负泄漏。

在上述方法中，所述数据信号为解映射得到的异步数据信号，所述标称时钟信号为带缺口的2.048MHz和1.544MHz时钟信号。

本发明提供的比特泄漏控制系统主要包括：缓存单元、标称时钟产生单元、泄漏使能产生单元和泄漏控制单元；其中，

所述缓存单元用于存储解映射得到的异步数据信号；

标称时钟产生单元用于产生标称时钟信号；

泄漏使能产生单元用于获取每个基准时长内写入缓存单元的数据信号相对于标称时钟信号的比特增减数，并根据所述比特增减数产生泄漏使能信号；所述基准时长为2ⁱ个复帧，其中，i为0至31之间的正整数；

泄漏控制单元用于根据泄漏使能信号控制缓存单元中的数据信号进行比特泄漏；

所述泄漏使能产生单元包括基准时钟产生单元、可逆计数器和累加溢出型除法器；其中，

所述基准时钟产生单元用于产生基准时钟信号；

可逆计数器用于在每个基准时段内对缓存单元中的数据信号相对标称时钟信号的比特增减数进行计数；

累加溢出型除法器用于以所述计数得到的比特增减数作为步进值进行循环累加，并当所述累加值大于或等于二进制的2ⁱ时，产生泄漏使能信号；

所述泄漏控制单元根据所述比特增减数的极性以及来自累加溢出型除法器的泄漏使能信号控制缓存单元中的数据信号在当前帧泄漏1比特。

在上述系统中，累加溢出型除法器包括加法器、比较器以及寄存器；其中，所述加法器用于实现所述计数值的累加；所述比较器用于比较累加值与二进制的2ⁱ，并当所述累加值大于或等于2ⁱ时，产生泄漏使能信号，并输出累加值与2ⁱ的差值；当累加值小于2ⁱ时，直接输出该累加值；所述寄存器用于锁存比较器的输出值，以便实现下一次累加。

在上述系统中，所述泄漏控制单元为去抖动时钟产生单元，用于根据接收到的泄漏极性和泄漏使能信号在标称时钟信号的基础上调整脉冲生成去抖动时钟信号，以实现对缓存单元中的数据信号的泄漏控制。

在上述系统中，所述系统进一步包括偏离中线比特计数单元，该偏离中线比特计数单元用于对缓存单元中所存储数据信号偏离中线的比特数进行计数，得到所存储数据信号的偏离中线比特数；并且所述泄漏使能产生单元进一步包括修正单元，该修正单元用于根据偏离中线比特数对锁存的计数值进行修正，得到修正后的计数值；

所述累加溢出型除法器用于以所述修正后的计数值作为步进值进行循环累加。

在上述系统中，所述缓存单元为深度为128、宽度为1的同步先进先出FIFO存储器，该FIFO存储器包括随机存储器RAM、写地址产生单元和读地址产生单元。

综上所述，本发明方案采取比特统计方式实现对数据信号的比特泄漏控制，与现有技术中先统计指针调整次数，再折算比特调整数的方式相比，统计精度大大提高，泄漏控制精度得到大大改善，从而解决了现有技术中业务抖动性能损伤较大的问题。而且，本发明的比特泄漏控制系统采用硬件方式实现比特泄漏控制，例如：采用可逆计数器对调整比特进行计数，利用累加溢出型除法器实现比特泄漏控制等。因而避免了现有技术中采用软件方式计算比特泄漏率来实现比特泄漏控制所存在的定时不准确、响应不及时以及近似计算等问题，所以，与现有技术相比，本发明对信号抖动性能的问题可以进一步得到改善。而且，通过可逆计数器方式进行比特计数，计数方法简单准确，耦合性低，通用性强，具有很好的可移植性。采用累加溢出型除法器实现比特泄漏控制，泄漏控制准确，有利于抖动性能的优化。此外，通过硬件方式实现比特泄漏控制，避免了对程序的依赖性，可靠性和及时性也大大提高。而且，本发明的比特泄漏控制方案是一种自修正比特泄漏控制方法，因此能够较好地抑制由于突发抖动造成的业务短期劣化。另外，由于本发明采用比特调整的方式，因此，可以适用于SDH、SONET系统或PDH混合系统，相比较于现有技术而言，适用性大大提高。

附图说明

图1为根据本发明一实施例的比特泄漏控制方法流程图。

图2为根据本发明一实施例的比特泄漏控制系统结构示意图。

图3为根据本发明另一实施例的比特泄漏控制系统结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。

本发明的核心思想是：将数据信号写入设置的缓存单元中，然后获取在每个设定基准时长内写入缓存单元中的数据信号相对标称时钟信号的比特增减数，最后按照得到的比特增减数控制缓存单元中的数据信号进行比特泄漏。

下面通过一具体实施例详细说明根据本发明的比特泄漏控制方法，该方法流程如图1所示，具体包括如下步骤：

步骤101：将解映射得到的E1或DS1数据信号直接写入设置的缓存单元中。

其中，该缓存单元可以是深度为128，宽度为1比特的同步先进先出(FIFO)存储器，该FIFO存储器具体可以包括随机存储器(RAM)、写地址产生单元和读地址产生单元。

步骤102：计算每个设定基准时长内写入缓存单元的数据信号相对于标称时钟信号的比特增减数。

其中，写入缓存单元的数据信号可以为解映射得到的异步数据信号，如：E1，DS1等，而标称时钟信号为带缺口的2.048MHz和1.544MHz时钟信号。如本领域所公知，E1的标称速率是2.048Mbps，在SDH系统中，每个STM-1帧的长度为125us，因此标称速率的E1信号在一帧中传送的比特数为2.048Mbps乘以125us，即256比特。用125us内实际接收到的E1比特数减去256，即可得到在每帧中，实际接收到的E1信号相对于标称速率的E1信号的比特增减数。

该步骤在具体实施时可以通过设置可逆计数器来实现，具体采取：在每个写入缓存单元中的E1信号的时钟信号到来时，使该预先设置的计数器作加1操作，而当标称速率的E1信号的时钟信号，即标称时钟信号到来时，使该计数器作减1操作。然后当设定的基准时钟信号到来时，锁存该计数器的计数值，即得到如上所述的比特增减数，并且假设该计数值为bitsum。此外，还需要将该计数器复位到初始状态，以进行下一基准时段的比特计数。

另外，上述基准时长是指预先设定的统计比特增减数的时间基准，该时间基准可以是任意度量单位的时间段。此处，由于在SDH传输系统中，基帧频率为8000Hz，因此1秒又等效为8000基帧。所以，为了方便起见，在后续计算中以帧作为时间基准单位，并以每2ⁱ个复帧作为一个基准时段，也即一个基准时长为2ⁱ个复帧，其中，每四个基帧组成一个复帧，i为0至31之间的正整数。而上述基准时钟信号可以通过设置的基准时钟产生单元来产生，该基准时钟产生单元可以采用i位的计数器来实现。例如，当i取16时，该基准时钟产生单元可以采用16位计数器实现，每接收到一个复帧帧头信号，使计数器作加1计数，而当接收到2¹⁶＝65536个复帧后，输出1个基准时钟信号。

步骤103：按照得到的比特增减数控制缓存单元中的数据信号进行比特泄漏。

下面说明该步骤的具体实现方式，该步骤可以通过以下两种实施方式实现，其中，第一种实施方式包括如下步骤：

首先，用基准时长除以得到的比特增减数，得到比特泄漏率。

其中，当基准时长为2ⁱ个复帧时，比特泄漏率 $\mathrm{leakrate}=\frac{2^i}{\mathrm{bitsum}},$ 表示每泄漏1比特需要多少帧。

其次，以缓存单元中所存储数据信号偏离中线的比特数作为修正系数，修正计算得到的比特泄漏率。

在本步骤中，由于实际应用的i值通常为16或者更大，这样就会使计数时间比较长，通常为十几秒到几十秒。而传输网中，E1的抖动变化往往较快，因此基于时间计数的比特泄漏显得响应时间过长，有可能导致缓存单元溢出，最终导致传输误码。为了加快响应速度，可以利用缓存单元中所存储比特数偏离中线的比特数，假设为bitnum对比特泄漏率进行修正。bitnum可以通过如下公式计算得到：

bitnum＝y-x-d/2

y为读地址指针，x为写地址指针，d为缓存单元的深度，得到的bitnum可以为正值、负值或零，即当缓存单元中所存储数据的比特数大于FIFO中线值d/2时，所述偏离中线的比特数为正值；当所存储数据的比特数等于所述中线值时，所述偏离中线的比特数为零；当所存储数据的比特数小于所述中线值时，所述偏离中线的比特数为负值。假设比特增减数与偏离中线比特数的和为bitlk，即bitlk＝bitsum+bitnum，则修正的比特泄漏率leakrate为：

$\mathrm{leakrate}=\frac{2^i}{\mathrm{bitlk}}$

最后，按照修正后的比特泄漏率控制缓存单元中的数据信号进行比特泄漏。

通常，比特泄漏可以包括正泄漏和负泄漏。相应地，本步骤中的按照比特泄漏率控制数据信号进行比特泄漏则具体可以包括根据所述比特泄漏率的极性或正负来确定进行正泄漏或负泄漏，即当比特泄漏率为正值时，进行正泄漏，如：使当前帧多输出1比特，而当比特泄漏率为负值时，进行负泄漏，如：使当前帧少输出1比特。值得注意的是，此处的当前帧是指当前复帧，而且在后面描述中也同样是指复帧。

以上说明了根据本发明第一实施例的比特泄漏控制方法。其中bitnum的值每帧更新一次，在上述方法流程中，使用缓存单元中所存储数据信号偏离中线的比特数修正比特泄漏率，并根据修正后的比特泄漏率控制缓存单元中数据信号的比特泄漏。当然，本发明也可以不对比特泄漏率进行修正，而直接根据未修正的比特泄漏率控制比特泄漏。而当采取根据未修正的比特泄漏率 $\mathrm{leakrate}=\frac{2^i}{\mathrm{bitsum}}$ 控制比特泄漏的方式时，只需将上述累加步进值由bitlk替换为bitsum即可，其它过程与上述过程相同，此处不再赘述。

下面说明上述步骤103，即根据比特增减数控制缓存单元中的数据信号进行比特泄漏的第二种实施方式，该方式通过设置的累加溢出型除法器实现比特泄漏控制。此时，该步骤具体包括如下步骤：

首先，以缓存单元中所存储数据信号偏离中线的比特数作为修正系数，修正计数得到的比特增减数。

其中，修正比特增减数具体可以采取：将缓存单元中所存储数据信号偏离中线的比特数与所述比特增减数相加，得到bitlk＝bitsum+bitnum。

其次，按照修正后的比特增减数bitlk控制缓存单元中的数据信号进行比特泄漏。

在该步骤中，可以采取以bitlk作为累加溢出型除法器的步进值，在每个复帧帧头到来时进行循环累加，即使得sum＝sum+bitlk，并且当每次的累加值大于或等于二进制的2ⁱ(i为0至31之间的正整数，i优选16)，即sum≥2ⁱ时，产生泄漏使能，从而使缓存单元中的数据在当前帧泄漏1比特，并且还可以将累加值与2ⁱ的差值，即sum-2ⁱ保留到下一次进行累加，即在下一个复帧帧头到来时，计算sum-2ⁱ+bitlk，从而提高比特泄漏的控制精度；当sum＜2ⁱ时，继续在下一复帧帧头到来时进行累加，即计算sum+bitlk。

由此，可以看出每个复帧有一个泄漏机会，当泄漏使能时，该复帧可以泄漏1比特，从而实现对缓存单元中所存储数据的比特泄漏控制。而且可以根据bitlk的极性或正负来控制进行正泄漏或负泄漏，即当bitlk为正值时，控制缓存单元中的数据信号进行正泄漏；当所述bitlk为负值时，控制缓存单元中的数据信号进行负泄漏。

另外，上述控制缓存单元中的数据在当前帧泄漏1比特的步骤具体可以采取：在对应于当前帧的标称时钟信号的基础上调整1个脉冲，以生成去抖动时钟信号，并使用该去抖动时钟信号读取缓存单元中存储的数据信号，从而实现控制缓存单元中所存储数据信号在当前帧泄漏1比特。

以上说明了通过修正后的比特增减数控制比特泄漏的方法，当然本发明也可以不对比特增减数进行修正，而是根据统计得到的比特增减数直接控制比特泄漏，此时，在上述步骤103中，只需直接以每个基准时段内计数得到的计数值bitsum作为累加溢出型除法器的步进值即可，其它步骤与上述根据修正后的比特增减数进行比特泄漏控制的方法相似，此处不再赘述。

以上说明了本发明实施例的比特泄漏控制方法，下面说明根据本发明的比特泄漏控制系统，该系统结构如图2和图3所示，主要包括缓存单元10、标称时钟产生单元20、泄漏使能产生单元30和泄漏控制单元40。其中，缓存单元10用于暂存解映射得到的数据信号，如E1，DS1等，它可以是深度为128，宽度为1的同步FIFO。标称时钟产生单元20用于利用高频系统时钟产生标称时钟信号，如带缺口的2.048MHz和1.544MHz时钟信号。泄漏使能产生单元30用于获取每个基准时长内写入缓存单元中的数据信号相对于标称时钟信号的比特增减数，并根据所述比特增减数产生泄漏使能信号。泄漏控制单元40用于根据泄漏使能信号控制缓存单元中的数据信号进行比特泄漏。

如图2所示，在根据本发明一实施例的比特泄漏控制系统中，上述泄漏使能产生单元可以包括基准时钟产生单元、可逆计数器和累加溢出型除法器。

其中，基准时钟产生单元用于产生基准时钟信号，如：每接收到2ⁱ个复帧，产生一个基准时钟信号，从而基准时长为2ⁱ个复帧，i为0至31之间的正整数，基准时钟产生单元可通过i位计数器来实现。例如，当i取16时，基准时钟产生单元可以采用16位计数器来实现，即每接收到一个复帧帧头信号，使计数器作加1计数，当接收到2¹⁶＝65536个复帧后，输出1个基准时钟信号。

可逆计数器用于对在每个基准时段内缓存单元中的数据信号相对标称时钟信号的比特增减数进行计数，即：当与存入缓存单元中的数据信号对应的缺口时钟信号到来时作加1操作，而当标称时钟信号到来时，作减1操作，当设定的基准时钟信号到来时，锁存得到的计数值，从而得到业务数据相对标称速率数据的比特增减数bitsum，同时将该计数器复位到初始状态，以进行下一基准时段的比特计数。

累加溢出型除法器用于以可逆计数器的计数值作为步进值进行循环累加，并当累加值大于或等于二进制的2ⁱ，即sum≥2ⁱ，如：2¹⁵时，产生泄漏使能信号。同时，该累加溢出型除法器在每个复帧帧头到来时清零并继续累加。由此，可以看出，通过这种方式，可以使得每个复帧都有一个泄漏机会，当泄漏使能时，该复帧可以泄漏1比特，从而实现比特泄漏控制。

该累加溢出型除法器具体可以包括加法器、寄存器和比较器。其中，加法器用于实现sum+bitlk。寄存器用于锁存得到的累加值sum或sum-2ⁱ，以便实现下一次累加，即寄存器在每个复帧帧头到来时，将锁存的值sum或sum-2ⁱ输送到加法器，并进行清零。比较器用于接收加法器的输出值sum，对sum与预先设置的2ⁱ进行比较，并当sum≥2ⁱ时，输出泄漏使能信号，从而控制在一个复帧内泄漏1比特，同时将sum-2ⁱ的值输送到寄存器中，以进行下一此累加；当sum＜2ⁱ时，则直接将累加值sum输送到寄存器中，以进行下一此累加。

泄漏控制单元根据可逆计数器计数得到的比特增减数的极性以及来自累加溢出型除法器的泄漏使能信号控制缓存单元中的数据信号在当前帧内泄漏1比特，即当泄漏使能有效，且当前泄漏极性为正时，发生正泄漏，当前帧多输出一比特；当泄漏使能有效，且当前泄漏极性为负时，发生负泄漏，当前帧少输出一比特。

泄漏控制单元可以采用去抖动时钟产生单元，该去抖动时钟产生单元根据接收到的泄漏极性和泄漏使能信号在标称时钟信号的基础上调整脉冲生成去抖动时钟信号，当泄漏极性为正，且泄漏使能有效时，进行正泄漏，多输出一个时钟使能，从缓存单元中多读出一比特；当泄漏极性为负，且泄漏使能有效时，进行负泄漏，输出一个时钟使能，从缓存单元中少读出一比特。这样就实现了对比特泄漏的控制，能够将由于指针调整或比特调整所导致的低频高振幅抖动转换为高频低振幅抖动，从而达到优化抖动性能的目的。另外，泄漏控制单元也可以采用其它方式实现。

图3示出根据本发明另一实施例的比特泄漏控制系统结构。如图所示，该系统在图2所示系统结构的基础上进一步包括偏离中线比特计数单元50。另外，上述泄漏使能产生单元30进一步包括修正单元。

其中，偏离中线比特计数单元50用于对缓存单元中所存储数据信号偏离中线的比特数进行计数，得到所存储数据信号的偏离中线比特数。如图3所示，偏离中线比特计数单元50可以根据接收自写地址产生单元和读地址产生单元的值实现对所存储数据信号的偏离中线比特数的计数。

修正单元用于根据偏离中线比特数对可逆计数器锁存的计数值进行修正，得到修正后的计数值。可以看出，该实施例与上一实施例的不同之处在于，可逆计数器的计数值输出到修正单元，并由修正单元对计数值进行修正，从而可以进一步提高泄漏控制精度。

在该系统中，累加溢出型除法器用于以修正后的计数值作为步进值进行循环累加。累加溢出型除法器以及其他组成部分的结构与图2所示系统的相应部分结构完全相同，此处不再赘述。

这样，本发明就通过比特统计方式实现了对解映射解复用所得数据的比特泄漏控制。本发明采用可逆计数器对调整比特进行计数，计数方法简单准确，设计耦合性低，通用性强，具有很好的可移植性。而且利用累加溢出型除法器实现比特泄漏控制，因此泄漏控制准确，有利于抖动性能的优化。本发明采用硬件方式实现比特泄漏控制，相对于现有技术的软件方式而言，使得可靠性和及时性大大提高。另外，本发明的比特泄漏控制方法是一种自修正比特泄漏控制方法，因此能够较好地抑制由于突发抖动造成的业务短期劣化。

总之，以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (14)

1、一种比特泄漏控制方法，其特征在于，该方法包括：

a、将解映射得到的异步数据信号写入设置的缓存单元中；

b、获取在每个设定基准时长内写入缓存单元的数据信号相对于标称时钟信号的比特增减数，所述基准时长为2ⁱ个复帧，其中，i为0至31之间的正整数；

c、对所述缓存单元中的数据信号进行比特泄漏控制，所述比特泄漏控制包括c1或者c2：

c1、在每个复帧帧头到来时以所述比特增减数作为步进值进行循环累加，并判断累加值是否大于或等于2ⁱ，如果是，则控制缓存单元中的数据信号在当前帧泄漏1比特；否则，继续执行步骤c1；

c2、计算每个基准时长与所述比特增减数的商，得到比特泄漏率，按照得到的比特泄漏率控制缓存单元中的数据信号进行比特泄漏。

2、根据权利要求1所述的方法，其特征在于，所述步骤b进一步包括：以缓存单元中所存储数据信号偏离中线的比特数修正所述比特增减数；

所述步骤c包括：按照修正后的比特增减数控制缓存单元中的数据信号进行比特泄漏。

3、根据权利要求2所述的方法，其特征在于，步骤b中，所述修正比特增减数的步骤包括：将缓存单元中所存储数据信号偏离中线的比特数与所述比特增减数相加。

4、根据权利要求1至3中任一项所述的方法，其特征在于，所述步骤b包括：

b1、在每个写入缓存单元中的数据信号的时钟信号到来时，使预先设置的可逆计数器作加1操作，当标称时钟信号到来时，使该可逆计数器作减1操作；

b2、当设定的基准时钟信号到来时，锁存得到的计数值，得到在该基准时长内写入缓存单元的数据信号相对于标称时钟信号的比特增减数，同时将该可逆计数器复位到初始状态，以进行下一基准时段的比特计数。

5、根据权利要求1所述的方法，其特征在于，步骤c1中，当所述累加值大于或等于2ⁱ时，将所述累加值与2ⁱ的差值保留到下一次累加过程进行累加；当所述累加值小于2ⁱ时，直接将所述累加值保留到下一次累加过程进行累加。

6、根据权利要求1或5所述的方法，其特征在于，步骤c1中，所述控制缓存单元中的数据信号在当前帧泄漏1比特包括：在对应于当前帧的标称时钟信号的基础上调整1个脉冲生成去抖动时钟信号，并使用该去抖动时钟信号读取缓存单元中的数据信号，实现控制缓存单元中的数据信号在当前帧泄漏1比特。

7、根据权利要求1至3中任一项所述的方法，其特征在于，所述i为16。

8、根据权利要求1至3中任一项所述的方法，其特征在于，所述步骤c为：当所述比特增减数为正值时，控制缓存单元中的数据信号进行正泄漏；当所述比特增减数为负值时，控制缓存单元中的数据信号进行负泄漏。

9、根据权利要求1至3中任一项所述的方法，其特征在于，所述数据信号为解映射得到的异步数据信号，所述标称时钟信号为带缺口的2.048MHz和1.544MHz时钟信号。

10、一种比特泄漏控制系统，该系统包括缓存单元、标称时钟产生单元、泄漏使能产生单元和泄漏控制单元；其中，

所述缓存单元用于存储解映射得到的异步数据信号；

标称时钟产生单元用于产生标称时钟信号；

泄漏使能产生单元用于获取每个基准时长内写入缓存单元的数据信号相对于标称时钟信号的比特增减数，并根据所述比特增减数产生泄漏使能信号；所述基准时长为2ⁱ个复帧，其中，i为0至31之间的正整数；

泄漏控制单元用于根据泄漏使能信号控制缓存单元中的数据信号进行比特泄漏；

所述泄漏使能产生单元包括基准时钟产生单元、可逆计数器和累加溢出型除法器；其中，

所述基准时钟产生单元用于产生基准时钟信号；

可逆计数器用于在每个基准时段内对缓存单元中的数据信号相对标称时钟信号的比特增减数进行计数；

累加溢出型除法器用于以所述计数得到的比特增减数作为步进值进行循环累加，并当所述累加值大于或等于二进制的2ⁱ时，产生泄漏使能信号；

所述泄漏控制单元根据所述比特增减数的极性以及来自累加溢出型除法器的泄漏使能信号控制缓存单元中的数据信号在当前帧泄漏1比特。

11、根据权利要求10所述的系统，其特征在于，所述累加溢出型除法器包括加法器、比较器以及寄存器；其中，所述加法器用于实现所述计数值的累加；所述比较器用于比较累加值与二进制的2ⁱ，并当所述累加值大于或等于2ⁱ时，产生泄漏使能信号，并输出累加值与2ⁱ的差值；当累加值小于2ⁱ时，直接输出该累加值；所述寄存器用于锁存比较器的输出值，以实现下一次累加。

12、根据权利要求10所述的系统，其特征在于，所述泄漏控制单元为去抖动时钟产生单元，用于根据接收到的泄漏极性和泄漏使能信号在标称时钟信号的基础上调整脉冲生成去抖动时钟信号，以实现对缓存单元中的数据信号的泄漏控制。

13、根据权利要求10至12中任一项所述的系统，其特征在于，所述系统进一步包括偏离中线比特计数单元，该偏离中线比特计数单元用于对缓存单元中所存储数据信号偏离中线的比特数进行计数，得到所存储数据信号的偏离中线比特数；并且所述泄漏使能产生单元进一步包括修正单元，该修正单元用于根据偏离中线比特数对锁存的计数值进行修正，得到修正后的计数值；

所述累加溢出型除法器用于以所述修正后的计数值作为步进值进行循环累加。

14、根据权利要求10所述的系统，其特征在于，所述缓存单元为深度为128、宽度为1的同步先进先出FIFO存储器，该FIFO存储器包括随机存储器RAM、写地址产生单元和读地址产生单元。

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