CN1064205C - 二次扣除式码速恢复方法和电路 - Google Patents
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Abstract
本发明属于电通信技术领域，特别涉及数字通信的多路复用技术。本发明提出二次扣除方式的码速恢复方法。采用对码速调整时钟分二次扣除以恢复信息时钟。第一次扣除是周期性的，第二次扣除是准周期性的。它们的重复频率很高，便于锁相环匀滑。本方法相对比特泄漏法进一步压缩了时钟的相位抖动，可用于同步数字系列的指针调整和采用正/零/负码速调整的C-n接口。本发明对我国实现同步光纤通信网有很大意义。
Description
本发明属于电通信领域，特别涉及数字通信的多路复用技术。
目前，数字通信正向着大容量方向发展，国际电报电话咨询委员会(CCITT)提出的同步数字系列(SDH)已为全世界所接受。在SDH中，存在两种正／零／负码速调整，一种是用于C-12和C3等接口的正／零／负码速调整，每次仅调整1个比特；另一种是指针调整，每次调整8至24比特。特别是指针调整，每次调整引起的相位抖动大，且调整频率又很低，收端很难将其匀滑。
为了解决这一困难，目前的常规方法是采用比特泄漏加数字锁相环的办法。下面以AU-4指针调整为例来说明。在SDH中，AU-4信号用于传送VC-4信号，AU-4信号由指针，正调整比特，负调整比特，固定信息比特构成。固定信息比特用于载送VC-4信号。正调整比特一般也用于载送VC-4信号，负调整比特一般不载送VC-4信号。当VC-4和Au-4的速率为标称值时，VC-4信号恰好可由AU-4固定信息比特和正调整比特载送。但VC-4信号的速率可能对标称值有偏离，或高或低。当VC-4的信号速率偏低时，过一段时间后就会发生AU-4无信号可传。这时，让正调整比特空间，即不传信息，并用指针指示发生了正调整。当VC-4的信号的速率偏高时，过一段时间后就会发生VC-4信号的比特多余，传送不了。这时，让负调整比特来传送这些多余比特，并用指针指示发生了负调整。AU-4每发生一次正调整，就少传24比特，每发生一次负调整就多传24比特，因而每调整一次就导致24比特的相位抖动。在接收端通过检测指针可检测出所发生的正调整和负调整，从而恢复VC-4的信号速率。若检测到发生了正调整，就将收端AU-4的时钟扣除24个脉冲；若检测到负调整，就将AU-4的时钟另外插入24个脉冲，这样可恢复出VC-4的平均速率。这样恢复的时钟不均匀，要再用锁相环匀滑，就恢复出均匀的VC-4时钟，然后再恢复出VC-4信号。由于AU-4调整频率可能非常低，要求锁相环的等效低通频带非常窄，一般要用数字锁相环才能做到。为了减轻锁相环的压力，在检测到正调整时，不是一下扣除24比特，而是在二次调整期间均匀地作24次扣除，每次扣除1脉冲；在检测到负调整时，不是一下子插入24个脉冲，而是在二次调整期间均匀地作24次插入，每次插入1个脉冲。这样做法叫比特泄漏法。比特泄漏法将调整频率提高了24倍，调整引起的相位抖动减小了24倍。效果有了改善。但是即使这样，其相位抖动频率仍然非常低。
本发明的目的在于克服已有技术的不足之处，提出一个新的码速恢复方法及其实现电路，进一步提高收端相位抖动的频率，以利于匀滑。从而进一步压缩恢复的时钟的相位抖动幅度。
本发明提出的一种正／零／负码速调整的二次扣除方式的信息时钟恢复方法，其特征在于采用如下具体步骤：
(1)首先进行周期性的第一次扣除，即当m帧内发生了n1比特正调整和n2比特负调整，取n=n1-n2，这里m为自然数，n1和n2为正整数或零，则对频率为收端输入时钟频率C倍的时钟X作每l帧扣除l1个脉冲，得到时钟y，C为分数要求满足关系式
其中，f10为收端输入时钟频率的标称值，a1为输入时钟的频率稳定度，f20为信息时钟的标称频率，a2为信息时钟的频率稳定度，f40为标称调整帧频率，f5为相位匀滑用锁相环的等效低通带宽，l和l1为自然数；
(2)再进行准周期性的第二次扣除，即对时钟y每d比特扣除d1个脉冲，得到时钟z，要求
C·d·(f10-f20-l1／l·f40+n／m·f40)=f10·d1
d／d1＞＞1，f10／d＞＞f5
(3)最后用锁相环对时钟z进行匀滑和C分频，得到恢复的信息时钟。
所说的第(3)步骤中，若当C为分数且大大于1时，可用分频器对时钟Z进行C分频，得到恢复的信息时钟。
本发明所述方法的基本原理简述如下：
码速调整帧由三类比特构成：附加开销比特，调整比特和信息比特。从收端输入时钟恢复信息时钟的常规方法是将收端输入时钟对应于附加开销比特和不传信息的调整比特的脉冲扣除，再经锁相环匀滑而得到恢复的信息时钟。由于调整频率可能非常低，收端输入时钟经这样扣除后，就可能存在非常低的频率分量，很难为锁相环所匀滑，因而恢复的信息时钟的抖动较大。这种只针对收端输入时钟作扣除动作的方式，我们称其为一次扣除方式。
本发明将扣除动作分二次进行。第一次是针对时钟X(当C=1时，时钟X即为收端输入时钟)。扣除是周期性的，即每l帧扣除l1个脉冲，l和l1需满足前述关系式。第一次扣除后得到时钟y。第二次扣除是针对时钟y进行的。由于d和d1随统计结果m和n的不同而异，因而第二次扣除是准周期性的。d和d1也要满足前述关系式。为方便起见，以后取d1=1。这样d即为第二次扣除的扣除距离。由于总的被扣除比特的量很大，当满足前述关系式时，分成的两次扣除很容易满足各自的重复频率大大于相位匀滑锁相环的等效低通带宽的要求。经过锁相环滤波后周期性扣除造成的相位抖动可以完全被滤除，准周期性的扣除的基频很高也能被滤除，唯d的变化部份引起的频率分量不能被滤除，但这些分量很小，因而总相动抖动被大大压缩了。设计中d不能太小，以免变化部份占的比例太大。当然，如果将本发明中提到的周期性部份分成几个周期性部份，情况也一样，也应在本专利保护范围之内。
当收端输入时钟频率比较低时，扣除动作可针对频率为收端输入时钟频率C倍的时钟进行，C可取大于1的数。这样，扣除频率可扩大C倍，而每次扣除造成的相位抖动减少为原来的1／c，可进一步缩小恢复的时钟的相位抖动。当C取得数很大时，比如大于10，则对时钟Z的匀滑可不必使用锁相环，只要采用C分频即可。C越大，恢复的信息时钟的相位抖动越小。
当收端输入时钟的频率很高，器件工作速度跟不上时，如AU-4码速调整，C可取小于1的分数，这样做虽然性能略有下降，但实现起来没有困难。
本发明提出采用上述方法的信息时钟恢复方法的电路，它由调整控制码检测电路、统计电路、时钟y产生电路、时钟Z产生电路和锁相环构成。这些电路都是常规的电路，比较简单。调整控制码检测电路利用收端定时同步系统产生的调整控制码脉冲1，对输入信码2检测调整控制码(或指针)，产生正调整指示信号4和负调整指示信号5，统计电路对4′和5进行统计，得到m和n，可用查表法由m和n计算出d和d1，并产生二次扣除脉冲6。3为时钟x，频率是收端输入时钟的C倍。时钟y产生电路对时钟x作周期性扣除(每l帧扣除l1个脉冲)，得到时钟y7。时钟Z产生电路利用二次扣除脉冲6对时钟y7作第二次准周期性扣除(每d比特扣除d1个脉冲)得到时钟8，时钟Z经锁相环匀滑恢复出信息时钟9。一般锁相环内包含分频电路，这儿可用于C分频，以同时实现匀滑和频率恢复。当C大于10时，可用C分频电路取代锁相环，这样恢复的信息时钟的相位抖动幅度也已足够小。
本发明将总的被扣除比特分成二部份。一部份是周期性的，重复频率高，易于为锁相环所匀滑。另一部份是准周期性的，但平均重复频率大大于匀滑锁相环的等效低通带宽，其基频也容易被匀滑锁相环所匀滑。这样克服了正／零／负码速调整的调整频率很低，难以被匀滑，恢复的信息时钟有较大的相位抖动的缺点。本发明可被应用于同步数字系列的指针调整和C-n接口的码速调整等场合，对同步光纤通信网的建设有重要的意义。
附图简要说明：
图1是实现本发明所述方法的一种信息时钟恢复电路的方块图。
本发明提供二种所述信息时钟恢复电路的实施例：
实施例一
同步数字系列的AU-4接口的信息时钟恢复电路。电路方块图如图1所示。取C=0．5，l=2，l1=647，m=8192。f10、f20、f40、a1和a2皆按CCLTT规定。
实施例二
同步数字系列的C-12接口的信息时钟恢复电路，电路方块图如图1所示。调整控制码检测电路是一个普通电路。统计电路的统计周期取m=4096。其他参数为C=10，l1=2800，l=3，f10，f20，f40，a1和a2皆按CCITT规定。也可以不用锁相环，而代以除10分频器。
Claims (4)
1、一种正／零／负码速调整的二次扣除式信息时钟恢复方法，其特征在于采用如下具体步骤：
(1)首先进行周期性的第一次扣除，即当m帧内发生了n1比特正调整和n2比特负调整，取n=n1-n2，这里m为自然数，n1和n2为正整数或零，那么第一次对频率为收端输入时钟频率C倍的时钟X作每l帧扣除l1个脉冲，得到时钟y，C为分数，要求满足关系式
其中，f10为收端输入时钟频率的标称值，a1为输入时钟的频率稳定度，f20为信息时钟的标称频率，a2为信息时钟的频率稳定度，f40为标称调整帧频率，f5为相位匀滑用锁相环的等效低通带宽，l和l1为自然数；
(2)再进行准周期性的第二次扣除，即对时钟y每d比特扣除d1脉冲，得到时钟z，要求
C·d·(f10-f20-l1／l·f40+n／m·f40)=f10·d1
d／d1＞＞1，f10／d＞＞f5
(3)最后用锁相环对时钟z进行匀滑和C分频，得到恢复的信息时钟。
2、如权利要求1所述的正／零／负码速调整的二次扣除式信息时钟恢复方法，其特征在于：所说的第(3)步骤中，若当C为分数且大大于1时，用分频器对时钟Z进行C分频，得到恢复的信息时钟。
3、采用如权利要求1所述的正／零／负码速调整的信息时钟恢复方法的电路，其特征在于它由利用调整控制码脉冲对输入信码检测调整控制码并输出正调整指示信号和负调整指示信号的调整控制码检测电路，对正调整信号和负调整信号进行统计并计算参数d和d1及输出二次扣除脉冲的统计电路，利用时钟X产生时钟y的时钟y产生电路，利用二次扣除脉冲对时钟y作扣除产生时钟z的时钟z产生电路和对时钟z进行匀滑滤波和C分频的锁相环构成。
4、如权利要求3所述的正／零／负码速调整的信息时钟恢复方法的电路，其特征所说的锁相环用分频器替代。
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