TWI449342B - 串化器及資料串化方法 - Google Patents

Description

串化器及資料串化方法

本發明係有關於資料處理，特別是有關於資料之串列化。

串化器(serializer)用以將並列輸入資料轉換為串列輸出資料。因此，串化器廣泛運用於資料處理中。當將串化器使用於高速資料傳輸之應用時，串化器之內部電路單元必須採用高速之電流型邏輯(current mode logic,CML)之結構。然而，電流型邏輯單元所消耗之功率比標準單元(standard cell)所消耗之功率大許多，會增加系統整體之功率消耗；而電流型邏輯單元所佔據之晶片面積又比標準單元所佔據之面積大許多，會增加系統整體之生產成本。因此，為了兼顧資料傳輸速度與生產成本，一般的串化器內部會同時包含電流型邏輯單元及標準單元。

串化器之運作需依據時脈訊號之驅動。一般而言，當串化器同時包含電流型邏輯單元及標準單元時，具較低資料傳輸速度之標準單元係依據全擺幅時脈(full swing clock)之驅動，而具較高資料傳輸速度之電流型邏輯單元會依據差動時脈(differential clock)之驅動。一般而言，差動時脈係由鎖相迴路(phase locked loop)之電壓控制震盪器(voltage controlled oscillator,VCO)所直接產生。全擺幅時脈則需由差動轉單端電路(differential to single circuit)轉換差動時脈而得到。然而，當差動轉單端電路轉換差動時脈為全擺幅時脈時，會附帶於全擺幅時脈產生額外的雜訊(noise)及製程漂移(corner variation)。當串化器的電流型邏輯單元及標準單元分別依據差動時脈及全擺幅時脈運作時，電流型邏輯單元及標準單元便會因為差動時脈及全擺幅時脈之間的製程漂移而無法同步運作，因而造成輸出資料的錯誤，或是全擺幅時脈所引發的額外雜訊而造成串列器輸出資料之抖動。因此，必須提供一種串化器，可以依據差動時脈及全擺幅時脈運作，且不會發生資料錯誤。

有鑑於此，本發明之目的在於提供一種串化器(serializer)，以解決習知技術存在之問題。於一實施例中，該串化器依據一全擺幅時脈(full swing clock)及無雜訊的一差動時脈(differential clock)轉換一並列輸入資料為一串列輸出資料，包括多個並入串出移位暫存器(Parallel-input-serial-output shift register,PISO)、多個電流型邏輯(current mode logic,CML) D型正反器(D filp-flop)、以及至少一多工器(multiplexer)。該等並入串出移位暫存器自該並列輸入資料的多個輸入位元中分別接收部份輸入位元，並依據該全擺幅時脈串列化該等部份輸入位元，以產生多個第一中間資料。該等電流型邏輯D型正反器依據無雜訊之該差動時脈分別鎖定儲存(latch)該等第一中間資料，以產生多個第二中間資料。該至少一多工器接收該等第二中間資料，並依據無雜訊之該差動時脈交錯該等第二中間資料以產生該串列輸出資料。

本發明更提供一種資料串化方法，用以轉換一並列輸入資料為一串列輸出資料。於一實施例中，一串化器(serializer)包括多個並入串出移位暫存器(Parallel-input-serial-output shift register,PISO)、多個電流型邏輯(current mode logic,CML) D型正反器(D filp-flop)、以及至少一多工器(multiplexer)。首先，以該等並入串出移位暫存器自該並列輸入資料的多個輸入位元中分別接收部份輸入位元。接著，以該等並入串出移位暫存器依據一全擺幅時脈(full swing clock)串列化該等部份輸入位元，以產生多個第一中間資料。接著，以該等電流型邏輯D型正反器依據無雜訊之一差動時脈(differential clock)分別鎖定儲存(latch)該等第一中間資料，以產生多個第二中間資料。最後，以該至少一多工器依據無雜訊之該差動時脈交錯該等第二中間資料以產生該串列輸出資料。

為了讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉數較佳實施例，並配合所附圖示，作詳細說明如下：

第1圖為一般之串化器100之區塊圖。串化器100接收包含20個位元之並列輸出資料，並將並列輸入資料轉換為串列輸出資料。串化器100依據一差動時脈(differential clock)及一全擺幅時脈(full swing clock)運作。於一實施例中，串化器100包括多個並入串出(parallel input serial output,PISO)移位暫存器(shift register)101~104以及多個多工器111、112、121。於一實施例中，並入串出移位暫存器101、102、103、104為5-to-1並入串出移位暫存器。並入串出移位暫存器101、102、103、104分別自並列輸入資料的20個位元中接收5個位元，並依據一全擺幅時脈將該5個位元串列化以得到第一串列資料。於一實施例中，多工器111、112、121皆為2-to-1多工器。多工器111自並入串出移位暫存器101、102接收第一串列資料，並依據差動時脈依序排列並入串出移位暫存器101、102所產生的第一串列資料，以產生第二串列資料。多工器112自並入串出移位暫存器103、104接收第一串列資料，並依據差動時脈依序排列並入串出移位暫存器103、104所產生的第一串列資料，以產生第二串列資料。多工器121自多工器111、112接收第二串列資料，並依據差動時脈依序排列多工器111、112所產生的第二串列資料，以產生串列輸出資料。

第2A圖為時脈產生器200之區塊圖。時脈產生器200可產生一差動時脈及一全擺幅時脈以驅動串化器。於一實施例中，時脈產生器200包括一鎖相迴路(phase locked loop,PLL)電壓控制震盪器(voltage controlled oscillator,VCO)210以及一差動轉單端電路(differential to single circuit)220。鎖相迴路電壓控制震盪器210產生差動時脈，而差動轉單端電路220依據差動時脈產生全擺幅時脈。第2B圖為第2A圖之時脈產生器所產生之差動時脈及全擺幅時脈之示意圖。當差動轉單端電路220依據差動時脈產生全擺幅時脈時，可能會於全擺幅時脈中帶入兩種最極端的製程漂移。當差動轉單端電路220引起慢製程漂移(S corner variation)251時，全擺幅時脈被延遲的時間較長。當差動轉單端電路220引起快製程漂移(F corner variation)252時，全擺幅時脈被延遲的時間較短。然而，無論是S製程漂移或F製程漂移，均會使全擺幅時脈與差動時脈有一相位差，而導致串化器之並入串出移位暫存器與多工器之運作不一致，進一步於串列輸出資料中引起資料錯誤。

第3A圖為結合了第2A圖之時脈產生器的串化器300之區塊圖。於一實施例中，串化器300包括多個並入串出移位暫存器301~304、多個多工器311、312、321、鎖相迴路電壓控制震盪器350、以及差動轉單端電路352。並入串出移位暫存器301~304之功能與第1圖之並入串出移位暫存器101~104之功能相同，而多工器311、312、321之功能與第1圖之多工器111、112、121之功能相同。鎖相迴路電壓控制震盪器350產生無雜訊之差動時脈以驅動多工器311、312、321之運作。差動轉單端電路352依據差動時脈產生全擺幅時脈，此全擺幅時脈係用以驅動並入串出移位暫存器301~304之運作。由於差動轉單端電路352使全擺幅時脈與差動時脈之間產生S製程漂移或F製程漂移，使得全擺幅時脈與差動時脈有一相位差，而導致串化器300之並入串出移位暫存器301~304與多工器311、312、321之運作不一致，進一步於串列輸出資料中引起資料錯誤。

第3B圖為第3A圖之串化器300所產生之資料錯誤之示意圖。鎖相迴路電壓控制震盪器350產生無雜訊之一差動時脈。接著，差動轉單端電路352依據差動時脈產生全擺幅時脈，全擺幅時脈與差動時脈之間存在S製程漂移361或F製程漂移371。若全擺幅時脈與差動時脈之間有S製程漂移361時，並入串出移位暫存器301~304接著依據全擺幅時脈之驅動產生中間資料363，其中中間資料363與全擺幅時脈間有少許延遲362。當多工器311、312依據差動時脈364之驅動取樣中間資料時，由於差動時脈364為1之區間與中間資料363相符合，並不會發生資料錯誤。其中，差動時脈為1係該差動時脈處於高電位之狀態，反之，差動時脈為0則係該差動時脈處於低電位之狀態。

然而，若全擺幅時脈與差動時脈之間有F製程漂移371時，並入串出移位暫存器301~304接著依據全擺幅時脈之驅動產生中間資料373，其中中間資料373與全擺幅時脈間有少許延遲372。當多工器311、312依據差動時脈364之驅動取樣中間資料時，由於差動時脈364為1之區間與中間資料373不相一致，因此多工器311、312對中間資料之取樣過程會發生資料錯誤，且此資料錯誤會傳遞至串化器300的串列輸出資料之中。由於S製程漂移與F製程漂移之發生係隨機性而無法事先確定，因此串化器300會隨機性地於串列輸出資料產生資料錯誤。

為了避免第3B圖之資料錯誤之發生，必須除去全擺幅時脈與差動時脈間存在的製程漂移，以保持驅動串化器之全擺幅時脈與差動時脈的相位之一致。第4A圖為去除了全擺幅時脈與差動時脈間存在的相位差的串化器400之區塊圖。於一實施例中，串化器400包括多個並入串出移位暫存器401~404、多個多工器411、412、421、鎖相迴路電壓控制震盪器450、差動轉單端電路452、以及電流型邏輯(current mode logic,CML)緩衝器454。並入串出移位暫存器401~404之功能與第1圖之並入串出移位暫存器101~104之功能相同，而多工器411、412、421之功能與第1圖之多工器111、112、121之功能相同。鎖相迴路電壓控制震盪器450產生無雜訊之第一差動時脈。差動轉單端電路452接著依據第一差動時脈產生全擺幅時脈，用以驅動並入串出移位暫存器401~404之運作。接著，電流型邏輯緩衝器454依據全擺幅時脈產生第二差動時脈，以驅動多工器411、412、421之運作。當差動轉單端電路452依據第一差動時脈產生全擺幅時脈時，差動轉單端電路452使全擺幅時脈與第一差動時脈之間存在S製程漂移或F製程漂移。當電流型邏輯緩衝器454依據全擺幅時脈產生第二差動時脈時，第二差動時脈亦帶有全擺幅時脈中存在之S製程漂移或F製程漂移。因此，全擺幅時脈與第二差動時脈之間不存在延遲或相位差，從而使串化器400之並入串出移位暫存器401~404與多工器411、412、421之運作相一致，而避免串列輸出資料中的資料錯誤。

第4B圖為第4A圖之串化器400之資料取樣過程之示意圖。鎖相迴路電壓控制震盪器450產生無雜訊之第一差動時脈。接著，差動轉單端電路452依據第一差動時脈產生全擺幅時脈，全擺幅時脈與第一差動時脈之間存在S製程漂移461或F製程漂移471。若全擺幅時脈與第一差動時脈之間有S製程漂移461時，並入串出移位暫存器401~404接著依據全擺幅時脈之驅動產生中間資料465，其中中間資料465與全擺幅時脈間有少許延遲462。另外，電流型邏輯緩衝器454更依據全擺幅時脈產生第二差動時脈464，因電流型邏輯電路之製程漂移不明顯，故全擺幅時脈與第二差動時脈間僅具有些微相位差463。當多工器411、412依據第二差動時脈464之驅動取樣中間資料465時，由於差動時脈464為0之區間與中間資料465相符合，並不會發生資料錯誤。同樣的，若全擺幅時脈與第一差動時脈之間有F製程漂移471時，並入串出移位暫存器401~404接著依據全擺幅時脈之驅動產生中間資料475，其中中間資料475與全擺幅時脈間有少許延遲472。另外，電流型邏輯緩衝器454更依據全擺幅時脈產生第二差動時脈474，其中全擺幅時脈與第二差動時脈間僅具有些微相位差473。當多工器411、412依據第二差動時脈474之驅動取樣中間資料475時，由於差動時脈474為0之區間與中間資料475相符合，並不會發生資料錯誤。

串化器400雖然可避免串列輸出資料產生資料錯誤，然而串化器400之串列輸出資料卻帶有很大的抖動(jitter)。由於差動轉單端電路452於全擺幅時脈中產生的雜訊會傳遞至第二差動時脈之中，多工器411、412、421依據帶有雜訊之第二差動時脈運作時便會產生帶有抖動之串列輸出資料，使串化器400的效能下降。

為了去除第4A圖之串列輸出資料之抖動，又同時避免第3B圖之資料錯誤之發生，本發明提出一種新型態之串列器。第5圖為依據本發明防止串列輸出資料之抖動及資料錯誤的串化器500之區塊圖。串化器500轉換一並列輸入資料為一串列輸出資料。於一實施例中，串化器500包括多個並入串出移位暫存器501~504、多個電流型邏輯(current mode logic,CML) D型正反器(D filp-flop)531、532、533、534、多個多工器511、512、521、鎖相迴路電壓控制震盪器550、以及差動轉單端電路552。並入串出移位暫存器501~504之功能與第1圖之並入串出移位暫存器101~104之功能相同。電流型邏輯D型正反器531、532、533、534則分別依據差動時脈取樣並儲存並入串出移位暫存器501、502、503、504所產生的第一中間資料以產生第二中間資料，以作為多工器511、512之輸入。多工器511、512、521之功能與第1圖之多工器111、112、121之功能相同。鎖相迴路電壓控制震盪器550產生無雜訊之差動時脈以驅動電流型邏輯D型正反器531、532、533、534以及多工器511、512、521之運作。差動轉單端電路552依據差動時脈產生全擺幅時脈，以驅動並入串出移位暫存器501~504之運作。於一實施例中，並入串出移位暫存器501~504為5-to-1並入串出移位暫存器。於一實施例中，多工器511、512、521為2-to-1多工器。

首先，並入串出移位暫存器501~504自並列輸入資料的20個輸入位元中分別接收5個輸入位元，並依據差動轉單端電路552產生的全擺幅時脈串列化各自所接收的5個輸入位元，以產生第一中間資料。接著，電流型邏輯D型正反器531~534依據鎖相迴路電壓控制震盪器550產生之無雜訊的差動時脈取樣並儲存串出移位暫存器501~504所產生的第一中間資料以產生第二中間資料。接著，多工器511、512依據鎖相迴路電壓控制震盪器550產生之無雜訊之差動時脈分別依序排列電流型邏輯D型正反器531、532產生之第二中間資料以產生第三中間資料。接著，多工器521依據鎖相迴路電壓控制震盪器550產生之無雜訊之差動時脈依序排列多工器511、512產生的第三中間資料以產生串列輸出資料。

雖然差動轉單端電路552使全擺幅時脈與差動時脈之間產生S製程漂移或F製程漂移，使得全擺幅時脈與差動時脈有一相位差。然而，由於電流型邏輯D型正反器531、532依據無雜訊之差動時脈取樣第一中間資料，因此電流型邏輯D型正反器531、532依據無雜訊之差動時脈所產生之第二中間資料具有與差動時脈相符之相位，因此多工器511、512依據差動時脈取樣第二中間資料時不會產生資料錯誤，而避免串化器500發生資料錯誤的問題。另外，由於電流型邏輯D型正反器531~534及多工器511、512、521均係受無雜訊之差動時脈所驅動，因此不會於串列輸出資料產生抖動(jitter)。由於串化器500成功地避免了串列輸出資料發生資料錯誤及抖動的問題，因此第5圖之串化器500之效能較第3圖及第4圖之串化器300、400的效能為高。

第6圖為第5圖之串化器500的資料取樣過程之示意圖。鎖相迴路電壓控制震盪器550產生無雜訊之差動時脈。接著，差動轉單端電路552依據差動時脈產生全擺幅時脈，全擺幅時脈與差動時脈之間存在S製程漂移611或F製程漂移621。若全擺幅時脈與差動時脈之間有S製程漂移611時，並入串出移位暫存器501~504接著依據全擺幅時脈之驅動產生第一中間資料614，其中第一中間資料614與全擺幅時脈間有少許延遲612。接著，電流型邏輯D型正反器531~534依據無雜訊的差動時脈取樣並儲存第一中間資料614以產生第二中間資料615。當多工器511、512依據差動時脈616之驅動取樣第二中間資料615時，由於差動時脈616為0之區間與第二中間資料615相符合，並不會發生資料錯誤。同樣的，若全擺幅時脈與差動時脈之間有F製程漂移621時，並入串出移位暫存器501~504接著依據全擺幅時脈之驅動產生第一中間資料624，其中第一中間資料624與全擺幅時脈間有少許延遲622。接著，電流型邏輯D型正反器531、532、533、534依據無雜訊的差動時脈取樣並儲存第一中間資料624以產生第二中間資料625。當多工器511、512依據差動時脈616之驅動取樣第二中間資料625時，由於差動時脈616之區間與第二中間資料625相符合，並不會發生資料錯誤。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技術者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

(第1圖)

100．．．串化器

101,102,103,104．．．5-to-1並入串出移位暫存器

111,112,121．．．2-to-1多工器

(第2A圖)

200．．．時脈產生器

210．．．鎖相迴路電壓控制震盪器

220．．．差動轉單端電路

(第3A圖)

300．．．串化器

301,302,303,304．．．5-to-1並入串出移位暫存器

311,312,321．．．2-to-1多工器

350．．．鎖相迴路電壓控制震盪器

352．．．差動轉單端電路

(第4A圖)

400．．．串化器

401,402,403,404．．．5-to-1並入串出移位暫存器

411,412,421．．．2-to-1多工器

450．．．鎖相迴路電壓控制震盪器

452．．．差動轉單端電路

454．．．電流型邏輯緩衝器

(第5圖)

500．．．串化器

501,502,503,504．．．5-to-1並入串出移位暫存器

531,532,533,534．．．電流型邏輯D型正反器

511,512,521．．．2-to-1多工器

550．．．鎖相迴路電壓控制震盪器

552．．．差動轉單端電路

第1圖為一般之串化器之區塊圖；

第2A圖為時脈產生器之區塊圖；

第2B圖為第2A圖之時脈產生器所產生之差動時脈及全擺幅時脈之示意圖；

第3A圖為結合了第2A圖之時脈產生器的串化器之區塊圖；

第3B圖為第3A圖之串化器所產生之資料錯誤之示意圖；

第4A圖為去除了全擺幅時脈與差動時脈間存在的相位差的串化器之區塊圖；

第4B圖為第4A圖之串化器之資料取樣過程之示意圖；

第5圖為依據本發明防止串列輸出資料之抖動及資料錯誤的串化器之區塊圖；以及

第6圖為第5圖之串化器的資料取樣過程之示意圖。

500．．．串化器

501,502,503,504．．．5-to-1並入串出移位暫存器

531,532,533,534．．．電流型邏輯D型正反器

511,512,521．．．2-to-1多工器

550．．．鎖相迴路電壓控制震盪器

552．．．差動轉單端電路

Claims (12)

1. 一種串化器(serializer)，依據一全擺幅時脈(full swing clock)及無雜訊的一差動時脈(differential clock)轉換一並列輸入資料為一串列輸出資料，包括：多個並入串出移位暫存器(Parallel-input-serial-output shift register,PISO)，自該並列輸入資料的多個輸入位元中分別接收部份輸入位元，並依據該全擺幅時脈串列化該等部份輸入位元，以產生多個第一中間資料；多個電流型邏輯(current mode logic,CML) D型正反器(D filp-flop)，依據無雜訊之該差動時脈分別鎖定儲存(latch)該等第一中間資料，以產生多個第二中間資料；以及至少一多工器(multiplexer)，接收該等第二中間資料，並依據無雜訊之該差動時脈交錯該等第二中間資料以產生該串列輸出資料。
2. 如申請專利範圍第1項所述之串化器，其中該串化器更包括：一時脈產生電路，產生不具雜訊的該差動時脈，並依據該差動時脈導出該全擺幅時脈。
3. 如申請專利範圍第2項所述之串化器，其中該時脈產生電路包括：一鎖相迴路(Phase locked loop,PLL)電壓控制震盪器(Voltage controlled oscillator,VCO)，產生不具雜訊的該差動時脈；以及一差動轉單端電路(Differential to single circuit)，依據該差動時脈導出該全擺幅時脈。
4. 如申請專利範圍第1項所述之串化器，其中該至少一多工器包括：多個第一多工器，分別自該等第二中間資料中接收部分該等第二中間資料，並依據無雜訊之該差動時脈分別依序排列部分該等第二中間資料以產生多個第三中間資料；一第二多工器，依據無雜訊之該差動時脈依序排列該等第三中間資料以產生該串列輸出資料。
5. 如申請專利範圍第1項所述之串化器，其中該等並入串出移位暫存器為5-to-1並入串出移位暫存器。
6. 如申請專利範圍第4項所述之串化器，其中該等第一多工器為2-to-1多工器，且該第二多工器為2-to-1多工器。
7. 一種資料串化方法，用以轉換一並列輸入資料為一串列輸出資料，其中一串化器(serializer)包括多個並入串出移位暫存器(Parallel-input-serial-output shift register,PISO)、多個電流型邏輯(current mode logic,CML) D型正反器(D filp-flop)、以及至少一多工器(multiplexer)，該資料串化方法包括：以該等並入串出移位暫存器自該並列輸入資料的多個輸入位元中分別接收部份輸入位元；以該等並入串出移位暫存器依據一全擺幅時脈(full swing clock)串列化該等部份輸入位元，以產生多個第一中間資料；以該等電流型邏輯D型正反器依據無雜訊之一差動時脈(differential clock)分別鎖定儲存(latch)該等第一中間資料，以產生多個第二中間資料；以及以該至少一多工器依據無雜訊之該差動時脈交錯該等第二中間資料以產生該串列輸出資料。
8. 如申請專利範圍第7項所述之資料串化方法，其中該串化器更包括一時脈產生電路，而該方法更包括：以該時脈產生電路產生不具雜訊的該差動時脈；以及以該時脈產生電路依據該差動時脈導出該全擺幅時脈。
9. 如申請專利範圍第8項所述之資料串化方法，其中該時脈產生電路包括：一鎖相迴路(Phase locked loop,PLL)電壓控制震盪器(Voltage controlled oscillator,VCO)，產生不具雜訊的該差動時脈；以及一差動轉單端電路(Differential to single circuit)，依據該差動時脈導出該全擺幅時脈。
10. 如申請專利範圍第7項所述之資料串化方法，其中該至少一多工器包括多個第一多工器以及一第二多工器，而該串列輸出資料之產生步驟包括：以該等第一多工器分別自該等第二中間資料中接收部分該等第二中間資料；以該等第一多工器依據無雜訊之該差動時脈分別依序排列部分該等第二中間資料以產生多個第三中間資料；以及以該第二多工器依據無雜訊之該差動時脈依序排列該等第三中間資料以產生該串列輸出資料。
11. 如申請專利範圍第7項所述之資料串化方法，其中該等並入串出移位暫存器為5-to-1並入串出移位暫存器。
12. 如申請專利範圍第10項所述之資料串化方法，其中該等第一多工器為2-to-1多工器，且該第二多工器為2-to-1多工器。