CN103220000A

CN103220000A - 串化器及数据串化方法

Info

Publication number: CN103220000A
Application number: CN2012100498906A
Authority: CN
Inventors: 张蕙如
Original assignee: Silicon Motion Inc
Current assignee: Silicon Motion Inc
Priority date: 2012-01-20
Filing date: 2012-02-29
Publication date: 2013-07-24
Anticipated expiration: 2032-02-29
Also published as: US8570198B2; TW201332302A; CN103220000B; US20130187799A1; TWI449342B

Abstract

本发明提供一种串化器。于一实施例中，该串化器依据一全摆幅时脉及无噪声的一差动时脉转换一并列输入数据为一串列输出数据，包括多个并入串出移位暂存器、多个电流型逻辑D型正反器、以及至少一多工器。这些并入串出移位暂存器自该并列输入数据的多个输入位元中分别接收部份输入位元，并依据该全摆幅时脉串列化这些部份输入位元，以产生多个第一中间数据。这些电流型逻辑D型正反器依据无噪声的该差动时脉分别锁定储存这些第一中间数据，以产生多个第二中间数据。该至少一多工器依据无噪声的该差动时脉交错这些第二中间数据以产生该串列输出数据。

Description

串化器及数据串化方法

技术领域

本发明有关于数据处理，特别是有关于数据的串列化。

背景技术

串化器(serializer)用以将并列输入数据转换为串列输出数据。因此，串化器广泛运用于数据处理中。当将串化器使用于高速数据传输的应用时，串化器的内部电路单元必须采用高速的电流型逻辑(current mode logic，CML)的结构。然而，电流型逻辑单元所消耗的功率比标准单元(standard cell)所消耗的功率大许多，会增加系统整体的功率消耗；而电流型逻辑单元所占据的芯片面积又比标准单元所占据的面积大许多，会增加系统整体的生产成本。因此，为了兼顾数据传输速度与生产成本，一般的串化器内部会同时包含电流型逻辑单元及标准单元。

串化器的运作需依据时脉信号的驱动。一般而言，当串化器同时包含电流型逻辑单元及标准单元时，具较低数据传输速度的标准单元依据全摆幅时脉(fullswing clock)的驱动，而具较高数据传输速度的电流型逻辑单元会依据差动时脉(differential clock)的驱动。一般而言，差动时脉由锁相回路(phase locked loop)的电压控制震荡器(voltage controlled oscillator，VCO)所直接产生。全摆幅时脉则需由差动转单端电路(differential to single circuit)转换差动时脉而得到。然而，当差动转单端电路转换差动时脉为全摆幅时脉时，会附带于全摆幅时脉产生额外的噪声(noise)及工艺漂移(corner variation)。当串化器的电流型逻辑单元及标准单元分别依据差动时脉及全摆幅时脉运作时，电流型逻辑单元及标准单元便会因为差动时脉及全摆幅时脉之间的工艺漂移而无法同步运作，因而造成输出数据的错误，或是全摆幅时脉所引发的额外噪声而造成串列器输出数据的抖动。因此，必须提供一种串化器，可以依据差动时脉及全摆幅时脉运作，且不会发生数据错误。

发明内容

有鉴于此，本发明的目的在于提供一种串化器(serializer)，以解决习知技术存在的问题。于一实施例中，该串化器依据一全摆幅时脉(full swing clock)及无噪声的一差动时脉(differential clock)转换一并列输入数据为一串列输出数据，包括多个并入串出移位暂存器(Parallel-input-serial-output shift register，PISO)、多个电流型逻辑(current mode logic，CML)D型正反器(D fllp-flop)、以及至少一多工器(multiplexer)。这些并入串出移位暂存器自该并列输入数据的多个输入位元中分别接收部份输入位元，并依据该全摆幅时脉串列化这些部份输入位元，以产生多个第一中间数据。这些电流型逻辑D型正反器依据无噪声的该差动时脉分别锁定储存(latch)这些第一中间数据，以产生多个第二中间数据。该至少一多工器接收这些第二中间数据，并依据无噪声的该差动时脉交错这些第二中间数据以产生该串列输出数据。

本发明更提供一种数据串化方法，用以转换一并列输入数据为一串列输出数据。于一实施例中，一串化器(serializer)包括多个并入串出移位暂存器(Parallel-input-serial-output shift register，PISO)、多个电流型逻辑(current mode logic，CML)D型正反器(D fllp-flop)、以及至少一多工器(multiplexer)。首先，以这些并入串出移位暂存器自该并列输入数据的多个输入位元中分别接收部份输入位元。接着，以这些并入串出移位暂存器依据一全摆幅时脉(full swing clock)串列化这些部份输入位元，以产生多个第一中间数据。接着，以这些电流型逻辑D型正反器依据无噪声的一差动时脉(differential clock)分别锁定储存(latch)这些第一中间数据，以产生多个第二中间数据。最后，以该至少一多工器依据无噪声的该差动时脉交错这些第二中间数据以产生该串列输出数据。

为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举数较佳实施例，并配合附图，作详细说明如下：

附图说明

图1为一般的串化器的区块图；

图2A为时脉产生器的区块图；

图2B为图2A的时脉产生器所产生的差动时脉及全摆幅时脉的示意图；

图3A为结合了图2A的时脉产生器的串化器的区块图；

图3B为图3A的串化器所产生的数据错误的示意图；

图4A为去除了全摆幅时脉与差动时脉间存在的相位差的串化器的区块图；

图4B为图4A的串化器的数据取样过程的示意图；

图5为依据本发明防止串列输出数据的抖动及数据错误的串化器的区块图；以及

图6为图5的串化器的数据取样过程的示意图。

主要元件符号说明：

(图1)

100～串化器；

101，102，103，104～5-to-1并入串出移位暂存器；

111，112，121～2-to-1多工器；

(图2A)

200～时脉产生器；

210～锁相回路电压控制震荡器；

220～差动转单端电路；

(图3A)

300～串化器；

301，302，303，304～5-to-1并入串出移位暂存器；

311，312，321～2-to-1多工器；

350～锁相回路电压控制震荡器；

352～差动转单端电路；

(图4A)

400～串化器；

401，402，403，404～5-to-1并入串出移位暂存器；

411，412，421～2-to-1多工器；

450～锁相回路电压控制震荡器；

452～差动转单端电路；

454～电流型逻辑缓冲器；

(图5)

500～串化器；

501，502，503，504～5-to-1并入串出移位暂存器；

531，532，533，534～电流型逻辑D型正反器；

511，512，521～2-to-1多工器；

550～锁相回路电压控制震荡器；

552～差动转单端电路。

具体实施方式

图1为一般的串化器100的区块图。串化器100接收包含20个位元的并列输出数据，并将并列输入数据转换为串列输出数据。串化器100依据一差动时脉(differential clock)及一全摆幅时脉(full swing clock)运作。于一实施例中，串化器100包括多个并入串出(parallel input serial output，PISO)移位暂存器(shiftregister)101～104以及多个多工器111、112、121。于一实施例中，并入串出移位暂存器101、102、103、104为5-to-1并入串出移位暂存器。并入串出移位暂存器101、102、103、104分别自并列输入数据的20个位元中接收5个位元，并依据一全摆幅时脉将该5个位元串列化以得到第一串列数据。于一实施例中，多工器111、112、121皆为2-to-1多工器。多工器111自并入串出移位暂存器101、102接收第一串列数据，并依据差动时脉依序排列并入串出移位暂存器101、102所产生的第一串列数据，以产生第二串列数据。多工器112自并入串出移位暂存器103、104接收第一串列数据，并依据差动时脉依序排列并入串出移位暂存器103、104所产生的第一串列数据，以产生第二串列数据。多工器121自多工器111、112接收第二串列数据，并依据差动时脉依序排列多工器111、112所产生的第二串列数据，以产生串列输出数据。

图2A为时脉产生器200的区块图。时脉产生器200可产生一差动时脉及一全摆幅时脉以驱动串化器。于一实施例中，时脉产生器200包括一锁相回路(phaselocked loop，PLL)电压控制震荡器(voltage controlled oscillator，VCO)210以及一差动转单端电路(differential to single circuit)220。锁相回路电压控制震荡器210产生差动时脉，而差动转单端电路220依据差动时脉产生全摆幅时脉。图2B为图2A的时脉产生器所产生的差动时脉及全摆幅时脉的示意图。当差动转单端电路220依据差动时脉产生全摆幅时脉时，可能会于全摆幅时脉中带入两种最极端的工艺漂移。当差动转单端电路220引起慢工艺漂移(S corner variaion)251时，全摆幅时脉被延迟的时间较长。当差动转单端电路220引起快工艺漂移(F corner variaion)252时，全摆幅时脉被延迟的时间较短。然而，无论是S工艺漂移或F工艺漂移，均会使全摆幅时脉与差动时脉有一相位差，而导致串化器的并入串出移位暂存器与多工器的运作不一致，进一步于串列输出数据中引起数据错误。

图3A为结合了图2A的时脉产生器的串化器300的区块图。于一实施例中，串化器300包括多个并入串出移位暂存器301～304、多个多工器311、312、321、锁相回路电压控制震荡器350、以及差动转单端电路352。并入串出移位暂存器301～304的功能与图1的并入串出移位暂存器101～104的功能相同，而多工器311、312、321的功能与图1的多工器111、112、121的功能相同。锁相回路电压控制震荡器350产生无噪声的差动时脉以驱动多工器311、312、321的运作。差动转单端电路352依据差动时脉产生全摆幅时脉，此全摆幅时脉用以驱动并入串出移位暂存器301～304的运作。由于差动转单端电路352使全摆幅时脉与差动时脉之间产生S工艺漂移或F工艺漂移，使得全摆幅时脉与差动时脉有一相位差，而导致串化器300的并入串出移位暂存器301～304与多工器311、312、321的运作不一致，进一步于串列输出数据中引起数据错误。

图3B为图3A的串化器300所产生的数据错误的示意图。锁相回路电压控制震荡器350产生无噪声的一差动时脉。接着，差动转单端电路352依据差动时脉产生全摆幅时脉，全摆幅时脉与差动时脉之间存在S工艺漂移361或F工艺漂移371。若全摆幅时脉与差动时脉之间有S工艺漂移361时，并入串出移位暂存器301～304接着依据全摆幅时脉的驱动产生中间数据363，其中中间数据363与全摆幅时脉间有少许延迟362。当多工器311、312依据差动时脉364的驱动取样中间数据时，由于差动时脉364为1的区间与中间数据363相符合，并不会发生数据错误。其中，差动时脉为1该差动时脉处于高电位的状态，反之，差动时脉为0则该差动时脉处于低电位的状态。

然而，若全摆幅时脉与差动时脉之间有F工艺漂移371时，并入串出移位暂存器301～304接着依据全摆幅时脉的驱动产生中间数据373，其中中间数据373与全摆幅时脉间有少许延迟372。当多工器311、312依据差动时脉364的驱动取样中间数据时，由于差动时脉364为1的区间与中间数据373不相一致，因此多工器311、312对中间数据的取样过程会发生数据错误，且此数据错误会传递至串化器300的串列输出数据之中。由于S工艺漂移与F工艺漂移的发生随机性而无法事先确定，因此串化器300会随机性地于串列输出数据产生数据错误。

为了避免图3B的数据错误的发生，必须除去全摆幅时脉与差动时脉间存在的工艺漂移，以保持驱动串化器的全摆幅时脉与差动时脉的相位的一致。图4A为去除了全摆幅时脉与差动时脉间存在的相位差的串化器400的区块图。于一实施例中，串化器400包括多个并入串出移位暂存器401～404、多个多工器411、412、421、锁相回路电压控制震荡器450、差动转单端电路452、以及电流型逻辑(current modelogic，CML)缓冲器454。并入串出移位暂存器401～404的功能与图1的并入串出移位暂存器101～104的功能相同，而多工器411、412、421的功能与图1的多工器111、112、121的功能相同。锁相回路电压控制震荡器450产生无噪声的第一差动时脉。差动转单端电路452接着依据第一差动时脉产生全摆幅时脉，用以驱动并入串出移位暂存器401～404的运作。接着，电流型逻辑缓冲器454依据全摆幅时脉产生第二差动时脉，以驱动多工器411、412、421的运作。当差动转单端电路452依据第一差动时脉产生全摆幅时脉时，差动转单端电路452使全摆幅时脉与第一差动时脉之间存在S工艺漂移或F工艺漂移。当电流型逻辑缓冲器454依据全摆幅时脉产生第二差动时脉时，第二差动时脉亦带有全摆幅时脉中存在的S工艺漂移或F工艺漂移。因此，全摆幅时脉与第二差动时脉之间不存在延迟或相位差，从而使串化器400的并入串出移位暂存器401～404与多工器411、412、421的运作相一致，而避免串列输出数据中的数据错误。

图4B为图4A的串化器400的数据取样过程的示意图。锁相回路电压控制震荡器450产生无噪声的第一差动时脉。接着，差动转单端电路452依据第一差动时脉产生全摆幅时脉，全摆幅时脉与第一差动时脉之间存在S工艺漂移461或F工艺漂移471。若全摆幅时脉与第一差动时脉之间有S工艺漂移461时，并入串出移位暂存器401～404接着依据全摆幅时脉的驱动产生中间数据465，其中中间数据465与全摆幅时脉间有少许延迟462。另外，电流型逻辑缓冲器454更依据全摆幅时脉产生第二差动时脉464，因电流型逻辑电路的工艺漂移不明显，故全摆幅时脉与第二差动时脉间仅具有些微相位差463。当多工器411、412依据第二差动时脉464的驱动取样中间数据465时，由于差动时脉464为0的区间与中间数据465相符合，并不会发生数据错误。同样的，若全摆幅时脉与第一差动时脉之间有F工艺漂移471时，并入串出移位暂存器401～404接着依据全摆幅时脉的驱动产生中间数据475，其中中间数据475与全摆幅时脉间有少许延迟472。另外，电流型逻辑缓冲器454更依据全摆幅时脉产生第二差动时脉474，其中全摆幅时脉与第二差动时脉间仅具有些微相位差473。当多工器411、412依据第二差动时脉474的驱动取样中间数据475时，由于差动时脉474为0的区间与中间数据475相符合，并不会发生数据错误。

串化器400虽然可避免串列输出数据产生数据错误，然而串化器400的串列输出数据却带有很大的抖动(jitter)。由于差动转单端电路452于全摆幅时脉中产生的噪声会传递至第二差动时脉之中，多工器411、412、421依据带有噪声的第二差动时脉运作时便会产生带有抖动的串列输出数据，使串化器400的效能下降。

为了去除图4A的串列输出数据的抖动，又同时避免图3B的数据错误的发生，本发明提出一种新型态的串列器。图5为依据本发明防止串列输出数据的抖动及数据错误的串化器500的区块图。串化器500转换一并列输入数据为一串列输出数据。于一实施例中，串化器500包括多个并入串出移位暂存器501～504、多个电流型逻辑(current mode logic，CML)D型正反器(D fllp-flop)531、532、533、534、多个多工器511、512、521、锁相回路电压控制震荡器550、以及差动转单端电路552。并入串出移位暂存器501～504的功能与图1的并入串出移位暂存器101～104的功能相同。电流型逻辑D型正反器531、532、533、534则分别依据差动时脉取样并储存并入串出移位暂存器501、502、503、504所产生的第一中间数据以产生第二中间数据，以作为多工器511、512的输入。多工器511、512、521的功能与图1的多工器111、112、121的功能相同。锁相回路电压控制震荡器550产生无噪声的差动时脉以驱动电流型逻辑D型正反器531、532、533、534以及多工器511、512、521的运作。差动转单端电路552依据差动时脉产生全摆幅时脉，以驱动并入串出移位暂存器501～504的运作。于一实施例中，并入串出移位暂存器501～504为5-to-1并入串出移位暂存器。于一实施例中，多工器511、512、521为2-to-1多工器。

首先，并入串出移位暂存器501～504自并列输入数据的20个输入位元中分别接收5个输入位元，并依据差动转单端电路552产生的全摆幅时脉串列化各自所接收的5个输入位元，以产生第一中间数据。接着，电流型逻辑D型正反器531～534依据锁相回路电压控制震荡器550产生的无噪声的差动时脉取样并储存串出移位暂存器501～504所产生的第一中间数据以产生第二中间数据。接着，多工器511、512依据锁相回路电压控制震荡器550产生的无噪声的差动时脉分别依序排列电流型逻辑D型正反器531、532产生的第二中间数据以产生第三中间数据。接着，多工器521依据锁相回路电压控制震荡器550产生的无噪声的差动时脉依序排列多工器511、512产生的第三中间数据以产生串列输出数据。

虽然差动转单端电路552使全摆幅时脉与差动时脉之间产生S工艺漂移或F工艺漂移，使得全摆幅时脉与差动时脉有一相位差。然而，由于电流型逻辑D型正反器531、532依据无噪声的差动时脉取样第一中间数据，因此电流型逻辑D型正反器531、532依据无噪声的差动时脉所产生的第二中间数据具有与差动时脉相符的相位，因此多工器511、512依据差动时脉取样第二中间数据时不会产生数据错误，而避免串化器500发生数据错误的问题。另外，由于电流型逻辑D型正反器531～534及多工器511、512、521均受无噪声的差动时脉所驱动，因此不会于串列输出数据产生抖动(jitter)。由于串化器500成功地避免了串列输出数据发生数据错误及抖动的问题，因此图5的串化器500的效能较图3及图4的串化器300、400的效能为高。

图6为图5的串化器500的数据取样过程的示意图。锁相回路电压控制震荡器550产生无噪声的差动时脉。接着，差动转单端电路552依据差动时脉产生全摆幅时脉，全摆幅时脉与差动时脉之间存在S工艺漂移611或F工艺漂移621。若全摆幅时脉与差动时脉之间有S工艺漂移611时，并入串出移位暂存器501～504接着依据全摆幅时脉的驱动产生第一中间数据614，其中第一中间数据614与全摆幅时脉间有少许延迟612。接着，电流型逻辑D型正反器531～534依据无噪声的差动时脉取样并储存第一中间数据614以产生第二中间数据615。当多工器511、512依据差动时脉616的驱动取样第二中间数据615时，由于差动时脉616为0的区间与第二中间数据615相符合，并不会发生数据错误。同样的，若全摆幅时脉与差动时脉之间有F工艺漂移621时，并入串出移位暂存器501～504接着依据全摆幅时脉的驱动产生第一中间数据624，其中第一中间数据624与全摆幅时脉间有少许延迟622。接着，电流型逻辑D型正反器531、532、533、534依据无噪声的差动时脉取样并储存第一中间数据624以产生第二中间数据625。当多工器511、512依据差动时脉616的驱动取样第二中间数据625时，由于差动时脉616的区间与第二中间数据625相符合，并不会发生数据错误。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此项技术者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。

Claims

1.一种串化器，依据一全摆幅时脉及无噪声的一差动时脉转换一并列输入数据为一串列输出数据，包括：

多个并入串出移位暂存器，自该并列输入数据的多个输入位元中分别接收部份输入位元，并依据该全摆幅时脉串列化所述部份输入位元，以产生多个第一中间数据；

多个电流型逻辑D型正反器，依据无噪声的该差动时脉分别锁定储存所述第一中间数据，以产生多个第二中间数据；以及

至少一多工器，接收所述第二中间数据，并依据无噪声的该差动时脉交错所述第二中间数据以产生该串列输出数据。

2.如权利要求1所述的串化器，其中该串化器更包括：

一时脉产生电路，产生不具噪声的该差动时脉，并依据该差动时脉导出该全摆幅时脉。

3.如权利要求2所述的串化器，其中该时脉产生电路包括：

一锁相回路电压控制震荡器，产生不具噪声的该差动时脉；以及

一差动转单端电路，依据该差动时脉导出该全摆幅时脉。

4.如权利要求1所述的串化器，其中该至少一多工器包括：

多个第一多工器，分别自所述第二中间数据中接收部分所述第二中间数据，并依据无噪声的该差动时脉分别依序排列部分所述第二中间数据以产生多个第三中间数据；

一第二多工器，依据无噪声的该差动时脉依序排列所述第三中间数据以产生该串列输出数据。

5.如权利要求1所述的串化器，其中所述并入串出移位暂存器为5-to-1并入串出移位暂存器。

6.如权利要求4所述的串化器，其中所述第一多工器为2-to-1多工器，且该第二多工器为2-to-1多工器。

7.一种数据串化方法，用以转换一并列输入数据为一串列输出数据，其中一串化器包括多个并入串出移位暂存器、多个电流型逻辑D型正反器、以及至少一多工器，该数据串化方法包括：

以所述并入串出移位暂存器自该并列输入数据的多个输入位元中分别接收部份输入位元；

以所述并入串出移位暂存器依据一全摆幅时脉串列化所述部份输入位元，以产生多个第一中间数据；

以所述电流型逻辑D型正反器依据无噪声的一差动时脉分别锁定储存所述第一中间数据，以产生多个第二中间数据；以及

以该至少一多工器依据无噪声的该差动时脉交错所述第二中间数据以产生该串列输出数据。

8.如权利要求7所述的数据串化方法，其中该串化器更包括一时脉产生电路，而该方法更包括：

以该时脉产生电路产生不具噪声的该差动时脉；以及

以该时脉产生电路依据该差动时脉导出该全摆幅时脉。

9.如权利要求8所述的数据串化方法，其中该时脉产生电路包括：

一差动转单端电路，依据该差动时脉导出该全摆幅时脉。

10.如权利要求7所述的数据串化方法，其中该至少一多工器包括多个第一多工器以及一第二多工器，而该串列输出数据的产生步骤包括：

以所述第一多工器分别自所述第二中间数据中接收部分所述第二中间数据；

以所述第一多工器依据无噪声的该差动时脉分别依序排列部分所述第二中间数据以产生多个第三中间数据；以及

以该第二多工器依据无噪声的该差动时脉依序排列所述第三中间数据以产生该串列输出数据。

11.如权利要求7所述的数据串化方法，其中所述并入串出移位暂存器为5-to-1并入串出移位暂存器。

12.如权利要求10所述的数据串化方法，其中所述第一多工器为2-to-1多工器，且该第二多工器为2-to-1多工器。