CN108630138A - 灰阶产生电路与使用其之驱动电路 - Google Patents

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Abstract

本发明公开灰阶产生电路与使用其之驱动电路。该驱动电路，应用于驱动一发光单元，包括灰阶产生电路与驱动单元，且驱动单元耦接于灰阶产生电路。灰阶产生电路包括移位缓存单元与数据储存单元。移位缓存单元用以接收一亮度相关数据，亮度相关数据具有k比特，且k为大于1的正整数。数据储存单元具有多个并列输入端与一串行输出端。数据储存单元经由多个并列输入端接收亮度相关数据的多个比特数据，并且串行输出所接收的比特数据以产生一串行信号，其中数据储存单元根据一串出控制信号决定串行信号中各个比特的输出时间。数据储存单元根据串行信号产生一灰阶控制信号。根据灰阶产生电路所输出的灰阶控制信号，驱动单元调整发光单元的发光时间。

Description

灰阶产生电路与使用其之驱动电路
技术领域
本发明乃涉及一种灰阶产生电路与使用其之驱动电路，并且，还涉及一种能符合较高的比特要求，但又不会提高电路成本的灰阶产生电路与使用其之驱动电路。
背景技术
一般来说，发光单元(如：发光二极管)的灰阶产生方式是利用调整发光时间对于可发光时间的比例来实现。换帧率(Frame Rate)的倒数即为换帧周期。举例来说，若换帧率为60Hz，换帧周期即为1/60秒。理想上，整个换帧周期为可发光时间。然而，考虑到扫描应用、残(鬼)影消除、电路因素…等种种限制，实际上整个换帧周期内会有一些时间不可用来发光。于是，若将换帧周期内不可用来发光的时间定义为Toff，并将换帧周期内可用来发光的时间定义为Tall，则换帧周期即等于Toff与Tall的和。
产生灰阶的方式便是在换帧周期内可用来发光的时间中，调整实际发光时间所占的百分比。对一般的显示器来说，n-bit的灰阶即表示将换帧周期内可用来发光的时间切割为2n或2n-1个灰阶等分，其中，每个灰阶等分的时间长度为t(简称为时间等分)。也就是说，每个灰阶等分的时间长度等于换帧周期内可用来发光的时间除以2n或2n-1个灰阶等分。接着，藉由n-bit的灰阶数据(以D[n-1：0]表示)来决定于换帧周期内可用来发光的时间中要发光几个灰阶等分的时间，即决定了发光单元的亮度。
请参见图1，图1为根据先前技术所绘示之传统的灰阶产生电路之方块图。如图1所示，传统的灰阶产生电路包括一n-bit移位缓存单元12、一n-bit并进并出的数据储存单元14、一n-bit数字比较器16与一n-bit灰阶计数器18，其中n大于1。于此架构中，传统的灰阶产生电路运作的方式如下。首先，n-bit的灰阶数据会藉由一个数据输入信号DI串序传入n-bit移位缓存单元12，且一般而言，会搭配一数据频率信号DCK来传送数据。数据传送完毕后，会利用一个栓锁信号LAT来将n-bit移位缓存单元12内的n-bit的灰阶数据并行存入n-bit并进并出的数据储存单元14，接着再并行输出至n-bit数字比较器16。n-bit数字比较器16会比较储存在n-bit并进并出的数据储存单元14内的灰阶数据的值与n-bit灰阶计数器18的值。依其大小，n-bit数字比较器16输出一灰阶控制信号GSC(Grayscale ControlSignal)决定驱动电路是否驱动发光单元。当灰阶数据的值大于n-bit灰阶计数器18的值时，驱动电路驱动发光单元，反之则不驱动。如图1所示，n-bit灰阶计数器18是利用一灰阶频率信号GCK来计数。
举例来说，若n＝5，则灰阶数据为D[4：0]，换帧周期内可用来发光的时间由2n个灰阶等分(亦可视为2n个灰阶频率信号GCK的脉波)组成，其中每个灰阶等分的时间长度为t。如前述，当灰阶数据的值大于n-bit灰阶计数器18的值时，n-bit数字比较器16决定输出用以驱动发光单元的信号。于是，当D[4：0]＝00001时，发光单元会被驱动以发光一个t的时间，且所得到的最大亮度为1/32。同理，当D[4：0]＝00010时，发光单元会被驱动以发光两个t的时间，且所得到的最大亮度为2/32。
由于发光单元应用于显示器对于灰阶的比特要求越来越高，每个灰阶等分的时间长度被要求越来越短，即灰阶频率信号GCK的频率被要求越来越高。然而，灰阶频率信号GCK的频率受限于n-bit灰阶计数器18与n-bit数字比较器16的运算时间。另外，若要符合较高的比特要求，将会提高灰阶产生电路的成本。
发明内容
本发明公开一种灰阶产生电路。此种灰阶产生电路应用于发光单元之驱动电路，包括移位缓存单元与并进串出数据储存单元。移位缓存单元用以接收一亮度相关数据，其中亮度相关数据与一灰阶数据相关，灰阶数据用以设定一发光单位的亮度具有n比特，且n为大于1的正整数。因应不同的需求，例如高刷新率(high refresh rate)、扫描应用(multiplexing or scan application)、残(鬼)影消除(ghost elimination)，亮度相关数据具有k比特长度可为灰阶数据的部分比特或全部比特，甚至进一步包含虚比特(dummybit)，其中k为大于1的正整数。并进串出数据储存单元耦接于移位缓存单元。根据一栓锁信号，储存移位缓存单元中的数据，并根据一串出控制信号(serial out control signal)，于不同时间输出亮度相关数据的不同比特，使得灰阶产生电路输出灰阶控制信号以使驱动电路驱动发光单元。
于此灰阶产生电路中，亮度相关数据的不同比特对应不同数量的时间等分，驱动电路根据亮度相关数据的不同比特以及其所对应之不同数量的时间等分来输出灰阶控制信号，以决定发光单元的发光时间。
于此灰阶产生电路中，移位缓存单元为一移位寄存器。
于此灰阶产生电路中，数据储存单元为一并进串出移位寄存器，并进串出移位寄存器耦接至一栓锁信号，以根据栓锁信号与串出控制信号决定将暂存在移位缓存单元中的数据储存至并进串出移位寄存器中，或者将并进串出移位寄存器中储存的数据串行输出为串行信号。
于此灰阶产生电路中，并进串出移位寄存器包括多个正反器以及多个多工器。每一正反器具有一输入脚位、一输出脚位与一频率输入脚位。每一多工器具有第一脚位、一第二脚位、一输出脚位与一选择脚位。每两个正反器之间设置有所述多个多工器之一。所述多个多工器之第一脚位耦接于相邻之正反器之输出脚位，所述多个多工器之输出脚位耦接于另一相邻之正反器之输入脚位，所述多个多工器之第二脚位耦接至移位缓存单元，且所述多个多工器之选择脚位耦接至栓锁信号。
于此灰阶产生电路中，于并进串出移位寄存器中，所述多个正反器之频率输入脚位耦接至串出控制信号，且末个正反器之输出脚位用以输出串行信号。
于此灰阶产生电路中，并进串出移位寄存器包括多个正反器以及多个逻辑闸。每一正反器具有一输入脚位、一输出脚位、一频率输入脚位与一重置脚位。所述多个正反器组成一移位寄存器。每一逻辑闸具有两输入端与一输出端。每一逻辑闸之输出端耦接至每一正反器之重置脚位，每一逻辑闸之一输入端耦接至栓锁信号，且每一逻辑闸之另一输入端耦接至移位缓存单元，以接收暂存在移位缓存单元中的各比特数据。根据栓锁信号与移位缓存单元中之各比特数据，每一逻辑闸输出一信号至每一正反器之重置脚位，以将移位缓存单元中之各比特数据储存至并进串出移位寄存器。
于此灰阶产生电路中，于并进串出移位寄存器中，所述多个正反器之频率输入脚位耦接至串出控制信号，首个正反器之输入脚位用以接收一低电位信号，且末个正反器之输出脚位用以输出串行信号。
于此灰阶产生电路中，数据储存单元包括一逻辑单元。逻辑单元具有两输入端与一输出端。逻辑单元之一输入端耦接至串行信号，逻辑单元之另一输入端耦接至一致能信号。逻辑单元根据串行信号与致能信号产生灰阶控制信号。
于此灰阶产生电路中，串出控制信号根据致能信号与栓锁信号的组合产生。
本发明公开一种灰阶产生电路，包括一移位缓存单元以及一数据储存单元。移位缓存单元用以接收一亮度相关数据，其中移位缓存单元具有k比特，且k为大于1的正整数。数据储存单元具有多个并列输入端与一串行输出端。数据储存单元经由所述多个并列输入端接收移位缓存单元的多个比特数据，并且串行输出所接收的所述多个比特数据以产生一串行信号。数据储存单元根据串行信号产生一灰阶控制信号。数据储存单元根据一串出控制信号决定串行信号中每一比特数据的输出时间。
于此灰阶产生电路中，亮度相关数据的不同比特对应不同数量的时间等分。灰阶产生电路根据亮度相关数据的不同比特以及其所对应之不同数量的时间等分来输出灰阶控制信号。
于此灰阶产生电路中，数据储存单元为一并进串出移位寄存器。并进串出移位寄存器耦接至一栓锁信号，以根据栓锁信号与串出控制信号决定将暂存在移位缓存单元中的数据储存至并进串出移位寄存器中，或者将并进串出移位寄存器中储存的数据串行输出为串行信号。
于此灰阶产生电路中，数据储存单元包括一逻辑单元。逻辑单元具有两输入端与一输出端。逻辑单元之一输入端耦接至串行信号，逻辑单元之另一输入端耦接至一致能信号。逻辑单元根据串行信号与致能信号产生灰阶控制信号。
于此灰阶产生电路中，串出控制信号根据致能信号与栓锁信号的组合产生。
习知地，传统灰阶产生电路是藉由比较储存在一并进并出之数据储存单元内的灰阶数据的值与一灰阶计数器所计数的值，来决定是否输出灰阶控制信号用以驱动发光单元。然，对于传统之灰阶产生电路来说，灰阶计数器之灰阶频率信号的频率受限于灰阶计数器与数字比较器的运算时间，故对传统灰阶产生电路来说，要提高灰阶频率信号的频率(等同于将换帧周期内可用来发光的时间切割成更多时间等分)是困难的。
然而，本发明所提供之灰阶产生电路透过并进串出数据储存单元，将亮度相关数据并行传入且在不同时间将亮度相关数据以一次一个比特的方式输出，以提供所需的灰阶(即，亮度)。对本发明所提供之灰阶产生电路来说，要将换帧周期内可用来发光的时间切割成更多时间等分并不困难。此外，本发明所提供之灰阶产生电路以一并进串出数据储存单元来取代传统灰阶产生电路中并进并出之数据储存单元、灰阶计数器与数字比较器，此种做法可有效地降低电路成本。
为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，但是这些说明与附图说明书附图仅用来说明本发明，而非对本发明的权利要求作任何的限制。
附图说明
图1为根据先前技术所绘示之传统的灰阶产生电路之方块图。
图2为根据本发明一例示性实施例绘示之灰阶产生电路之方块图。
图3为根据本发明一例示性实施例绘示之灰阶产生电路之电路图。
图4为图3所绘示之灰阶产生电路运作时的波形图。
图5为图3所绘示之灰阶产生电路以虚比特进行插黑运作时的波形图。
图6为根据本发明另一例示性实施例绘示之灰阶产生电路之电路图。
图7为图6所绘示之灰阶产生电路运作时的波形图。
图8为根据本发明另一例示性实施例绘示之灰阶产生电路之电路图。
图9为图8所绘示之灰阶产生电路运作时的波型图。
图10为根据本发明一例示性实施例绘示之驱动电路之方块图。
具体实施方式
在下文将参看附图说明书附图更充分地描述各种例示性实施例，在附图说明书附图中展示一些例示性实施例。然而，本发明概念可能以许多不同形式来体现，且不应解释为限于本文中所阐述的例示性实施例。确切而言，公开这些例示性实施例使得本发明将为详尽且完整，且将向熟习此项技术者充分传达本发明概念的范畴。在诸附图中，类似数字始终指示类似组件。
请参照图2，图2为根据本发明一例示性实施例绘示之灰阶产生电路之方块图。本实施例所提供之灰阶产生电路可设置于发光单元之驱动电路中，用以提供灰阶控制信号GSC给驱动电路，使得驱动电路根据所接收的灰阶控制信号GSC决定发光单元的发光时间，即决定发光单元所发出之光的亮度。
如图2所示，本实施例所提供之灰阶产生电路主要包括移位缓存单元22与数据储存单元24。数据储存单元24耦接于移位缓存单元22。移位缓存单元22接收并暂存亮度相关数据。数据储存单元24根据一栓锁信号LAT，将移位缓存单元22中的数据储存于数据储存单元24，并根据一串出控制信号SOC于不同时间输出亮度相关数据的不同比特，使得发光单元之驱动电路根据灰阶产生电路输出的灰阶控制信号GSC决定发光单元的发光时间。值得注意的是，数据储存单元24为一并进串出的数据储存单元。例如，数据储存单元24可为一并进串出移位寄存器，一般可藉由数个正反器与数个多工器组成或者藉由具有重置功能的正反器串联组成，但本发明于此并不限制，于以下说明中将进一步描述并进串出的数据储存单元之工作细节。
须说明地是，前述之亮度相关数据具有k比特，且k为大于1的正整数。本实施例所提供之灰阶产生电路的主要特点便是在于，亮度相关数据中的每个比特都对应有特定数量的时间等分。于本实施例中，于k比特之亮度相关数据由移位缓存单元22并行地储存至数据储存单元24后，数据储存单元24会根据串出控制信号SOC于不同时间以一次输出一个比特的方式输出k比特之亮度相关数据，以产生灰阶控制信号GSC。如此一来，亮度相关数据的不同比特能够于不同时间被输出，再加上亮度相关数据的不同比特对应个别的时间等分，于是驱动电路就能够根据每个比特的值以及其所对应之时间等分来决定发光单元的发光时间(即，亮度，或称灰阶)。
因此，本实施例所提供之灰阶产生电路与传统灰阶产生电路最大的不同便是在于，本实施例所提供之灰阶产生电路用并进串出的数据储存单元24取代了传统灰阶产生电路中并进并出的数据储存单元、灰阶计数器与数字比较器，将亮度相关数据并行传入后，并进串出的数据储存单元24在不同时间将亮度相关数据以一次一个比特的方式串序输出，让驱动电路能够根据每个比特的值以及其所对应之时间等分来决定发光单元的发光时间。
为了更具体地阐述本发明所提供之灰阶产生电路与使用其之驱动电路，以下将以前述之灰阶产生电路的架构为基础，辅以多个实施例进行说明，然而，下述实施例并非用以限制本发明。
〔灰阶产生电路的一实施例〕
请同时参照图3与图4，图3为根据本发明一例示性实施例绘示之灰阶产生电路之电路图，且图4为图3所绘示之灰阶产生电路运作时的波型图。
为了便于进行以下说明，于本实施例中，n比特之灰阶数据举例为五比特之灰阶数据(以D[4:0]表示)，且k比特的亮度相关数据等于灰阶数据的全部比特(即，k等于n)。举例来说，以五比特之亮度相关数据来说，其对应之灰阶数据(即，D[4:0])可为00000～11111。
首先说明本实施例所提供之灰阶产生电路中移位缓存单元22的电路架构与工作原理。如图3所示，移位缓存单元22可为一移位寄存器(shift register)，移位缓存单元22主要包括多个正缘触发的D型正反器F11～F15。每一正反器F11～F15具有一输入脚位D、一输出脚位Q与一频率输入脚位CLK，其中每一正反器F11～F14之输出脚位Q连接于次个正反器F12～F15之输入脚位D。也就是说，正反器F11之输出脚位Q连接于正反器F12之输入脚位D，正反器F12之输出脚位Q连接于正反器F13之输入脚位D，依此类推。每一正反器F11～F15之频率输入脚位CLK用以接收一数据频率信号DCK。数据输入信号DI带着亮度相关数据从第一个正反器F11之输入脚位D被接收，并根据数据频率信号DCK，亮度相关数据会被串序地输入，最终每一正反器F11～F15将暂存亮度相关数据的不同比特。如图4所示，由数据输入信号DI与数据频率信号DCK的波形可以看出，数据频率信号DCK的每个上升缘均对应至亮度相关数据的一个比特，即，根据数据频率信号DCK，亮度相关数据的五个比特D[4]～D[0]依序地被传入正反器F15～F11。
接着说明本实施例所提供之灰阶产生电路中数据储存单元24的电路架构与工作原理。于本实施例中，数据储存单元24举例为一并进串出移位寄存器，但本发明于此并不限制。
如图3所示，并进串出的数据储存单元24主要包括多个正缘触发的D型正反器F21～F25与多个多工器M2～M5。每一正反器F21～F25具有一输入脚位D、一输出脚位Q与一频率输入脚位CLK，且每一多工器M2～M5具有第一脚位(于图3中标示为0)、第二脚位(于图3中标示为1)、输出脚位与选择脚位SEL。每两个正反器F21～F25之间设置有其余所述多个多工器M2～M5之一。举例来说，多工器M2设置于两个正反器F21与F22之间，多工器M3设置于两个正反器F22与F23之间，依此类推。
再者，所述多个多工器M2～M5之第一脚位连接于相邻之正反器F21～F24之输出脚位Q，所述多个多工器M2～M5之输出脚位连接于另一相邻之正反器F22～F25之输入脚位D，且所述多个多工器M2～M5之第二脚位连接至移位缓存单元22中各正反器F12～F15之输出脚位Q，所述多个多工器M2～M5之选择脚位SEL连接至栓锁信号LAT，所述多个正反器F21～F25之频率输入脚位连接至串出控制信号SOC。
除此之外，数据储存单元24中第一个正反器F21之输入脚位D连接于移位缓存单元22中第一个正反器F11之输出脚位Q，且数据储存单元24中最后一个正反器F25之输出脚位Q用以输出串行信号serial_out，其中灰阶控制信号GSC直接由串行信号serial_out产生。
进一步说明，每一多工器M2～M5的选择脚位藉由栓锁信号LAT决定将多工器M2～M5的输出连接至多工器M2～M5的第一脚位或第二脚位。当栓锁信号为高准位因而决定将输出连接至第二脚位时，移位缓存单元22中的数据会在串出控制信号SOC的上升缘产生时被储存至数据储存单元24中的各正反器F21～F25。以图4所示的波形图来看，于亮度相关资料写入移位缓存单元22后，在串出控制信号SOC的第一个上升缘之前，栓锁信号LAT会被设定为1。在串出控制信号SOC的第一个上升缘时，移位缓存单元22中的数据才会被储存至数据储存单元24中的各正反器F21～F25。举例来说，若于移位缓存单元22中，各正反器F11～F15分别暂存有亮度相关数据的五个比特D[0]～D[4]，则在串出控制信号SOC的第一个上升缘时，亮度相关数据的五个比特D[0]～D[4]会被分别储存至数据储存单元24中的各正反器F21～F25。
接着，每一多工器M2～M5之选择脚位所接收之栓锁信号LAT被设为0，使得每一正反器F21～F25串序连接。须说明地是，如图4所示的波形，此时灰阶产生电路的输出端信号GSC(即，由正反器F5之输出引脚所输出的信号)即为亮度相关数据的第五个比特D[4]。
须说明地是，如前述，亮度相关数据中的每个比特D[0]～D[4]都对应有特定数量的时间等分t。具体地说，由于在本实施例中，n等于5，因此换帧周期内可用来发光的时间可被切割为31个或32个灰阶等分(于本实施例中，切割为31个灰阶等分)，每个灰阶等分的时间长度即为此处所描述的时间等分t。于是，于本实施例中，亮度相关数据之比特D[0]即设定为对应20个时间等分t，比特D[1]即设定为对应21个时间等分t，比特D[2]即设定为对应22个时间等分t，比特D[3]即设定为对应23个时间等分t，且比特D[4]即设定为对应24个时间等分t。
因此，假设灰阶数据D[4:0]＝10001，由于此灰阶数据中的亮度相关数据之比特D[4]为1且亮度相关数据之比特D[4]被设定为对应16个时间等分t，因此连续16个灰阶等分的时间内，驱动电路所接收到的都是为1的比特数据。接着，当过了16个时间等分t时，串出控制信号SOC便被传送至每一正反器F21～F25之频率输入脚位CLK(即，图4所示之串出控制信号SOC的第二个上升缘)，以将正反器F21～F24中的的各比特D[0]～D[3]传至下一个正反器F22～F25。也就是说，正反器F24中的比特D[3]会被移至正反器F25中，正反器F23中的比特D[2]会被移至正反器F24中，依此类推。
于是，当正反器F24中的比特D[3]被移至正反器F25中时，灰阶产生电路的灰阶控制信号GSC即为亮度相关数据的第4个比特D[3]。由于比特D[3]为0且比特D[3]被设定为对应8个时间等分t，因此连续8个灰阶等分的时间内，驱动电路所接收到的都是为0的比特数据。接着，当过了8个时间等分t时，串出控制信号SOC便被再次传送至每一正反器F21～F25之频率输入脚位CLK(即，图4所示之频率输入脚位CLK的第三个上升缘)，以将正反器F22～F24中的的各比特D[0]～D[2]传至下一个正反器F23～F25。依此类推，便可于所设定的不同时间将灰阶控制信号GSC完整地提供给驱动电路。
值得注意地是，于本实施例中，将亮度设定数据中的每个比特D[0]～D[4]都对应设定特定数量的时间等分t之作法说明如以下。复如图4所示，串出控制信号SOC的第一个上升缘至串出控制信号SOC的第二个上升缘之间的时间即为比特D[4]所对应之16个时间等分t的总和。因此，藉由调整串出控制信号SOC的第一个上升缘至第二个上升缘之间的时间，便可调整比特D[4]所对应之时间等分t的数量。同理，藉由调整串出控制信号SOC的第二个上升缘至第三个上升缘之间的时间，便可调整比特D[3]所对应之时间等分t的数量，依此类推。
于此例中，驱动电路便可决定在换帧周期内可用来发光的时间里，发光单元的发光时间为16个时间等分t加上1个时间等分t。换句话说，驱动电路便可决定发光单元之亮度为(16t+t)/31t，即17/31。
亮度相关数据在扫描应用中，可以在不同时间只处理灰阶数据的部分比特以达到高刷新率的需求，只要最终在整个换帧周期内灰阶数据的所有比特都有对应适当的时间等分即可显示完整亮度。另外，比特的传送顺序不需按照高低比特顺序传送。例如，在一时间区段传送D[4,2,0]，而在另一时间区段传送D[3,1,4]。另外，在更换扫描行时，一般都会进行残(鬼)影的消除，此时则需要有插黑的时间(即，使得发光单元不发光)。插黑的方式可藉由于亮度相关数据中插入一虚比特(dummy bit)来完成，因此亮度相关数据的比特长度不一定与灰阶数据的比特长度一致。举例来说，若亮度相关数据中有插入虚比特，则亮度相关数据的比特长度便会大于灰阶数据的比特长度。
请参照图5，图5为图3所绘示之灰阶产生电路以虚比特进行插黑运作时的波形图。如前述，多传送一个值设定为0的虚比特(dummy bit)于亮度相关数据中，便能实现插黑的效果(即，提供出一个插黑时间Toff)。举例来说，于图5中，一个值设定为0的虚比特(以low标示)是接着D[0]后传送，于是便可藉由控制串出控制信号SOC第六个上升缘至第七个上升缘之间的时间来调整插黑时间Toff。
另外请参照图6，图6说明了插黑的效果还能由其他方式来实现。如图6所示，在并进串出的数据储存单元24内增加一逻辑单元25，并藉由一致能信号ENB亦可达到插黑的效果。进一步说明，串出控制信号SOC是根据栓锁信号LAT与致能信号ENB的组合产生，图6中显示串出控制信号SOC是由栓锁信号LAT与致能信号ENB经过一多工器M1与一延迟单元(delay)26产生。逻辑单元25可为一与门AND，与门AND的一输入端耦接至数据储存单元24之正反器F25的输出端，与门AND的另一输入端耦接至致能信号ENB。须说明的是，此时的灰阶控制信号GSC为与门AND接收致能信号ENB的反相信号EN与由正反器F25的输出端接收到的信号(亦为，正反器F25的输出端信号，于图6中以serial_out标示)后的输出信号。请同时参照图7，图7为图6所绘示之灰阶产生电路运作时的波形图。图7与图4的差异在于，于图7中，亮度相关数据的每个比特所对应之特定数量的时间等分t是由致能信号ENB的低电位决定。如图7所示，致能信号ENB的第一个下降缘到第一个上升缘即为比特D[4]所对应之16个时间等分t的总和。于是，藉由调整致能信号ENB的第一个下降缘到第一个上升缘之间的时间，便可调整比特D[4]所对应之时间等分t的数量。同理，藉由调整致能信号ENB的第二个下降缘到第二个上升缘之间的时间，便可调整比特D[3]所对应之时间等分t的数量，依此类推。另外，在不同的电路设计下，串出控制信号SOC能独立地产生，而不需根据栓锁信号LAT与致能信号ENB的组合产生，且致能信号ENB可被设定为高电位或低电位时有效，本发明于此并不限制。
〔灰阶产生电路的另一实施例〕
请同时参照图8与图9，图8为根据本发明另一例示性实施例绘示之灰阶产生电路之电路图，且图9为图8所绘示之灰阶产生电路运作时的波型图。
为了便于进行以下说明，于本实施例中，n比特之灰阶数据举例为五比特之灰阶数据(以D[4:0]表示)，且k比特的亮度相关数据等于灰阶数据的全部比特(即，k等于n)。举例来说，以五比特之亮度相关数据来说，其对应之灰阶数据(即，D[4:0])可为00000～11111。
首先说明，本实施例所提供之灰阶产生电路中的移位缓存单元22即为前述实施例所提供之灰阶产生电路中的移位缓存单元22，因此关于本实施例所提供之灰阶产生电路中的移位缓存单元22之电路架构与工作原理请参照前述实施例，于此不再细述。
本实施例所提供之灰阶产生电路与前述实施例所提供之灰阶产生电路中的数据储存单元24均为一并进串出的数据储存单元24，但不同之处在于，本实施例中之并进串出的数据储存单元24与前述实施例中之并进串出的数据储存单元24具有不同的电路架构与工作原理。于本实施例中，并进串出的数据储存单元24举例为一具有重置功能之移位寄存器，但本发明于此并不限制。
如图8所示，数据储存单元24主要包括多个输出可重置为1之正缘触发的D型正反器F31～F35与多个与门AND1～AND5。每一正反器F31～F35具有一输入脚位D、一输出脚位Q、一频率输入脚位CLK与一重置脚位SET，其中正反器F31～F35的重置脚位SET接收到高电位信号其输出会被重置为1，且每一正反器F31～F34之输出脚位Q连接于另一正反器F32～F35之输入脚位D。也就是说，正反器F31之输出脚位Q连接于另一正反器F32之输入脚位D，正反器F32之输出脚位Q连接于另一正反器F33之输入脚位D，依此类推。每一与门AND1～AND5具有两输入端与一输出端，其中每一与门AND1～AND5之输出端连接于每一正反器F31～F35之重置脚位SET，每一与门AND1～AND5之一输入端用以接收一栓锁信号LAT，且每一与门AND1～AND5之另一输入端连接至移位缓存单元22中各正反器F11～F15之输出脚位Q，以接收亮度相关数据的各比特。
进一步说明，假设上电后各正反器F31～F35的输出默认值为0，且根据栓锁信号LAT与各正反器F11～F15的值，每一与门AND1～AND5输出一信号至每一正反器F31～F35之重置脚位SET，以将移位缓存单元22中的数据储存至数据储存单元24中的各正反器F31～F35。须说明地是，第一个正反器F31之输入脚位D接收一低电位信号，以使数据储存单元24在串序输出亮度相关数据的各比特后，各正反器F31～F35之输出引脚Q之输出值被设定为0。接着，以图9所示的波形图来看，于亮度相关资料D[4:0]写入至移位缓存单元22后，栓锁信号LAT向每一与门AND1～AND5传送。
举例来说，于移位缓存单元22中，各正反器F11～F15分别暂存有亮度相关数据的五个比特D[0]～D[4]，且假设此亮度相关资料D[4:0]＝01001。于此例中，对于与门AND1来说，所接收的比特D[0]为1，于是在栓锁信号LAT的上升缘后，与门AND1便会输出一个高电位的信号至正反器F31之重置脚位SET，使得正反器F31之输出引脚Q之输出值被重置为1；对于与门AND2来说，所接收的比特D[1]为0，于是在栓锁信号LAT的上升缘后，与门AND2便会输出一个低电位的信号至正反器F32之重置脚位SET，使得正反器F32之输出引脚Q之输出值维持0；依此类推。也就是说，于此例中，在栓锁信号LAT的上升缘后，只有与门AND1和与门AND4会输出高电位的信号，于是正反器F31～F35之输出引脚Q之输出值分别为1,0,0,1,0，如此便达到了将亮度相关数据的五个比特D[0]～D[4]储存至各正反器F31～F35的目的。同理，在不同设计下，数据储存单元24亦可使用输出可重置为0的正反器达到相同目的，本发明不以此为限。
须说明地是，如图9所示，此时灰阶产生电路的灰阶控制信号GSC便是正反器F35之输出引脚Q所输出的信号(于图9中以serial_out标示)，且即为灰阶数据的第五个比特D[4]。
同于前述实施例，亮度相关数据中的每个比特D[0]～D[4]都对应有特定数量的时间等分t，请参照前述实施例，于此不再细述。
于此例中，由于比特D[4]为0且比特D[4]被设定为对应16个时间等分t，因此连续16个灰阶等分的时间内，驱动电路所接收到的都是为0的比特数据。接着，当过了16个时间等分t时，串出控制信号SOC便被传送至每一正反器F31～F35之频率输入脚位CLK(即，图9所示之串出控制信号SOC的第一个上升缘)，以将正反器F31～F34中的比特D[0]～D[3]传至下一个正反器F32～F35。也就是说，正反器F34中的比特D[3]会被移至正反器F35中，正反器F33中的比特D[2]会被移至正反器F34中，依此类推。
于是，在串出控制信号SOC的第一个上升缘，灰阶产生电路的灰阶控制信号GSC即为亮度相关数据的第4个比特D[3]。由于比特D[3]为1且比特D[3]被设定为对应8个时间等分t，因此连续8个灰阶等分的时间内，驱动电路所接收到的都是为1的比特数据。接着，当过了8个时间等分t时，串出控制信号SOC便被再次传送至每一正反器F31～F35之频率输入脚位CLK(即，图4所示之频率输入脚位CLK的第二个上升缘)，以将正反器F32～F34的比特D[0]～D[2]传至下一个正反器F33～F35。依此类推。
须说明地是，于正反器F31～F34中的各比特D[0]～D[3]传至下一个正反器F32～F35时，一低电位信号输入至第一个正反器F31之输入脚位D以将正反器F31之输出引脚Q之输出值设定为0；于正反器F32～F34中的各比特D[0]～D[2]传至下一个正反器F33～F35时，第一个正反器F1之输出脚位Q的低电位信号会使得正反器F2之输出引脚Q之输出值设定为0，依此类推。于是，当亮度相关数据完整地被输出后，正反器F31～F35之输出引脚Q之输出值均会被设定为0。
值得注意地是，于本实施例中，将亮度相关数据中的每个比特D[0]～D[4]对应设定特定数量的时间等分t之作法说明如以下。复如图9所示，栓锁信号LAT的上升缘至串出控制信号SOC的第一个上升缘之间的时间即为比特D[4]所对应之16个时间等分t的总和。也就是说，藉由调整栓锁信号LAT的上升缘至串出控制信号SOC的第一个上升缘之间的时间，便可调整比特D[4]所对应之时间等分t的数量。同理，藉由调整串出控制信号SOC的第一个上升缘至串出控制信号SOC的第二个上升缘之间的时间，便可调整比特D[3]所对应之时间等分t的数量，依此类推。
于此例中，驱动电路便可决定在换帧周期内可用来发光的时间里，发光单元的发光时间为8个时间等分t加上1个时间等分t。换句话说，驱动电路便可决定显示器中的发光单元之亮度为(8t+t)/31t，即9/31。
于本实施例中，亦可藉由增加虚比特的方式或在灰阶产生电路中增加逻辑单元与提供致能信号ENB的方式来达到扫描应用中的插黑效果，相关细节以描述于前述实施例中，于此不再细述。
〔驱动电路的一实施例〕
请参照图10，图10为根据本发明一例示性实施例绘示之驱动电路之方块图。本实施例所提供之驱动电路用以决定一发光单元的发光时间并驱动其发光。举例来说，此发光单元可应用于显示器，但本发明于此并不限制。
如图10所示，本实施例所提供之驱动电路包括灰阶产生电路20与驱动单元28。驱动单元28有一输入端与一输出端，其输入端耦接至灰阶产生电路20。驱动单元28根据灰阶产生电路20输出的灰阶控制信号GSC决定其输出端输出的驱动信号OUT的导通时间。须说明的是，驱动信号OUT的电性可视发光单元的特性决定，如：在导通时间输出一定电压或一定电流，本发明于此并不限制驱动信号OUT的电性。另须说明地是，于本实施例所提供之驱动电路中，灰阶产生电路20可以前述各实施例所提供之灰阶产生电路来实现。
〔实施例的可能功效〕
综上所述，透过将亮度相关数据中的每个比特都对应设定特定数量的时间等分，并以一并进串出的数据储存单元来取代传统灰阶产生电路中并进并出之数据储存单元、灰阶计数器与数字比较器，本发明所提供之灰阶产生电路便能实现将数据并行传入，且在不同时间将数据以一次一个比特的方式输出之效果，进而使得本发明所提供之驱动电路能根据不同比特的值与其对应之时间等分的数量来决定发光单元的发光时间(即，亮度)。
此种作法至少具有两个优点。首先，由于本发明所提供之灰阶产生电路能够调整亮度相关数据中的每个比特所对应之时间等分的数量，因此要将换帧周期内可用来发光的时间切割成更多时间等分并不困难。再者，由于本发明所提供之灰阶产生电路用一并进串出的数据储存单元来取代传统灰阶产生电路中并进并出之数据储存单元、灰阶计数器与数字比较器，故可有效地降低电路成本，使得本发明所提供之灰阶产生电路与使用其之驱动电路既能符合较高的比特要求，又不具有高电路成本。
以上所述仅为本发明的实施例，其并非用以局限本发明的权利要求。

Claims (15)

1.一种驱动电路，应用于驱动一发光单元，其特征在于，包括：
一灰阶产生电路，包括：
一移位缓存单元，用以接收一亮度相关数据，其中所述移位缓存单元具有k比特，且k为大于1的正整数；以及
一数据储存单元，具有多个并列输入端与一串行输出端，所述数据储存单元经由所述多个并列输入端接收所述移位缓存单元的多个比特数据，并且串行输出所接收的所述多个比特数据以产生一串行信号，所述数据储存单元根据所述串行信号产生一灰阶控制信号，其中所述数据储存单元根据一串出控制信号决定所述串行信号中每一所述比特数据的输出时间；以及
一驱动单元，耦接于所述灰阶产生电路，根据所述灰阶产生电路所输出的所述灰阶控制信号调整所述发光单元的发光时间。
2.如权利要求1所述之驱动电路，其特征在于，所述亮度相关数据的不同比特对应不同数量的时间等分，所述驱动电路根据所述亮度相关数据的不同比特以及其所对应之不同数量的时间等分来输出所述灰阶控制信号，以决定所述发光单元的发光时间。
3.如权利要求1所述之驱动电路，其特征在于，所述移位缓存单元为一移位寄存器。
4.如权利要求1所述之驱动电路，其特征在于，所述数据储存单元为一并进串出移位寄存器，所述并进串出移位寄存器耦接至一栓锁信号，以根据所述栓锁信号与所述串出控制信号决定将暂存在所述移位缓存单元中的数据储存至所述并进串出移位寄存器中，或者将所述并进串出移位寄存器中储存的数据串行输出为所述串行信号。
5.如权利要求4所述之驱动电路，其特征在于，所述并进串出移位寄存器包括：
多个正反器，每一所述正反器具有一输入脚位、一输出脚位与一频率输入脚位；以及
多个多工器，每一所述多工器具有第一脚位、一第二脚位、一输出脚位与一选择脚位，其中每两个所述正反器之间设置有所述多个多工器之一，所述多个多工器之所述第一脚位耦接于相邻之所述正反器之所述输出脚位，所述多个多工器之所述输出脚位耦接于另一相邻之所述正反器之所述输入脚位，所述多个多工器之所述第二脚位耦接至所述移位缓存单元，且所述多个多工器之选择脚位耦接至所述栓锁信号。
6.如权利要求5所述之驱动电路，其特征在于，在所述并进串出移位寄存器中，所述多个正反器之频率输入脚位耦接至所述串出控制信号，且末个所述正反器之所述输出脚位用以输出所述串行信号。
7.如权利要求4所述之驱动电路，其特征在于，所述并进串出移位寄存器包括：
多个正反器，每一所述正反器具有一输入脚位、一输出脚位、一频率输入脚位与一重置脚位，其中所述多个正反器组成一移位寄存器；以及
多个逻辑闸，每一所述逻辑闸具有两输入端与一输出端，其中每一所述逻辑闸之输出端耦接至每一所述正反器之所述重置脚位，
每一所述逻辑闸之一输入端耦接至所述栓锁信号，且每一所述逻辑闸之另一输入端耦接至所述移位缓存单元，以接收暂存在所述移位缓存单元中的各比特数据；
其中，根据所述栓锁信号与所述移位缓存单元中之各比特数据，每一所述逻辑闸输出一信号至每一所述正反器之所述重置脚位，以将移位缓存单元中之各比特数据储存至所述并进串出移位寄存器。
8.如权利要求7所述之驱动电路，其特征在于，在所述并进串出移位寄存器中，所述多个正反器之所述频率输入脚位耦接至所述串出控制信号，首个所述正反器之所述输入脚位用以接收一低电位信号，
且末个所述正反器之所述输出脚位用以输出所述串行信号。
9.如权利要求4所述之驱动电路，其特征在于，所述数据储存单元包括一逻辑单元，所述逻辑单元具有两输入端与一输出端，所述逻辑单元之一输入端耦接至所述串行信号，所述逻辑单元之另一输入端耦接至一致能信号，其中所述逻辑单元根据所述串行信号与所述致能信号产生所述灰阶控制信号。
10.如权利要求9所述之驱动电路，其特征在于，所述串出控制信号根据所述致能信号与所述栓锁信号的组合产生。
11.一种灰阶产生电路，其特征在于，包括：
一移位缓存单元，用以接收一亮度相关数据，其中所述移位缓存单元具有k比特，且k为大于1的正整数；以及
一数据储存单元，具有多个并列输入端与一串行输出端，所述数据储存单元经由所述多个并列输入端接收所述移位缓存单元的多个比特数据，并且串行输出所接收的所述多个比特数据以产生一串行信号，所述数据储存单元根据所述串行信号产生一灰阶控制信号；
其中，所述数据储存单元根据一串出控制信号决定所述串行信号中每一所述比特数据的输出时间。
12.如权利要求11所述之灰阶产生电路，其特征在于，所述亮度相关数据的不同比特对应不同数量的时间等分，所述灰阶产生电路根据所述亮度相关数据的不同比特以及其所对应之不同数量的时间等分来输出所述灰阶控制信号。
13.如权利要求11所述之灰阶产生电路，其特征在于，所述数据储存单元为一并进串出移位寄存器，所述并进串出移位寄存器耦接至一栓锁信号，以根据所述栓锁信号与所述串出控制信号决定将暂存在所述移位缓存单元中的数据储存至所述并进串出移位寄存器中，或者将所述并进串出移位寄存器中储存的数据串行输出为所述串行信号。
14.如权利要求13所述之灰阶产生电路，其特征在于，所述数据储存单元包括一逻辑单元，所述逻辑单元具有两输入端与一输出端，所述逻辑单元之一输入端耦接至所述串行信号，所述逻辑单元之另一输入端耦接至一致能信号，其中所述逻辑单元根据所述串行信号与所述致能信号产生所述灰阶控制信号。
15.如权利要求14所述之灰阶产生电路，其特征在于，所述串出控制信号根据所述致能信号与所述栓锁信号的组合产生。
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