JP6473690B2 - アクティブマトリックスディスプレイのデジタル駆動 - Google Patents

Description

本発明は、ディスプレイのデジタル駆動の分野に関する。より特に、本発明は例えばＡＭＯＬＥＤ（アクティブマトリックス有機発光ダイオード）ディスプレイなどのアクティブマトリックスディスプレイをデジタル的に駆動するための方法に関し、例えばＡＭＯＬＥＤディスプレイなどのアクティブマトリックスディスプレイのためのデジタル駆動回路に関する。

現在の最新鋭のＡＭＯＬＥＤディスプレイのためのバックプレーンは、各ＯＬＥＤに対する画素駆動回路を使用し、各画素駆動回路は対応するＯＬＥＤを介して所定の電流を駆動する。ＯＬＥＤを介して所定の電流を駆動する（例えば図１におけるＭ１などの）駆動トランジスタをすべてに備えた、複数の画素駆動回路の概略図が実装されている。

アナログ駆動方法では、振幅変調アプローチが使用され、ここで、各ＯＬＥＤは所要の階調レベルに対応する強度でフルフレーム期間の間で発光する。ＯＬＥＤを通過する電流は駆動トランジスタＭ１のフローティングゲート上のアナログデータ電圧に従って決定される。好ましくは、このトランジスタＭ１は正確な電流制御に対して飽和状態で動作するので、ＯＬＥＤを通過する電流（及び、ひいてはＯＬＥＤ輝度）はＭ１ゲート電圧の二乗にともなって変化する。これがディスプレイ応答での非線形性を導入し、精度を制限し、ディスプレイはノイズに敏感となる。現在、図２で概略的に図示された全体のディスプレイアーキテクチャは、アナログ被駆動ディスプレイに対して使用される。ディスプレイの一端では、選択線駆動集積回路が設けられる。選択線は例えばフレームレートに対応するレートで１サイクルだけ実行することによりデジタル的に駆動される。ディスプレイの他端では、データ線を駆動するためのデータ線駆動回路が設けられる。データ線はアナログ電圧により駆動され、全体の画像フレームの間で一定の輝度で画素を維持する。

デジタル駆動方法では、パルス幅変調アプローチが使用され、ここで、各ＯＬＥＤは単一の輝度でフレーム期間の一部で発光する。このアプローチでは、ＯＬＥＤが発光するフレーム期間の一部は所要の階調レベルに対応する継続時間を有する。データ電圧に従ったデューティ比を有するパルス電流は、各ＯＬＥＤに対して供給される。そのような既知のアプローチでは、フレームはｎ個のサブフレームに分割される。ここで、ｎは画像データをデジタル的に表現するために使用されるビットの数である。ｎ個のサブフレームは異なる継続時間を有してもよく、異なるサブフレーム継続時間の間の比は１：２：４：８：…：２^ｎ−１である。各サブフレームでは、画素（ＯＬＥＤ）はオンかもしくはオフのいずれかである。このように、２^ｎ個の異なる階調レベルが生成される。ディスプレイアーキテクチャが使用され、ここで、図３で概略的に図示されるように、（例えば行などの）選択線が専用のタイミング制御回路によりデジタル的に駆動され、（例えば列などの）データ線がデジタル電圧により駆動される。

特許文献１は、行列配置されたＯＬＥＤと、各ＯＬＥＤを駆動するための画素回路と、各行の画素回路を選択するための走査線と、各列の画素回路を制御するためのデータ線とを備えたＡＭＯＬＥＤを駆動するためのデバイスを開示する。各ＯＬＥＤは、ビット位置による継続時間を有するサブフレームの間で電流パルスを用いて（走査線を介する）走査信号と、（データ線を介する）信号発生とにより制御される。ＯＬＥＤは最上位ビットに対応するデータに対して最長（最長のサブフレーム）で駆動され、最下位ビットに対して最短（最短のサブフレーム）で駆動される。この方法は高電力消費を必要とし、画素照明の利用が不連続でありかつ準最適であり、６個以上の色濃度の実装が困難となる。

図４は典型的なアナログ画素駆動方法（破線）とデジタル画素駆動方法（実線）との比較を示す。アナログ被駆動画素では、各画像フレーム期間の間は画素輝度が一定であり、それはフレームごとに異なることができる。画素輝度は２^ｎ個の異なるレベルを有することができる。デジタル被駆動画素では、画素は一部のフレーム期間ではフルの輝度（オン）であり、フレーム期間の残余部分の間ではゼロ輝度（オフ）である。図４は概略的に表されており、デジタル駆動アプローチに対するサブフレームへの分割を示さない。

米国特許出願公開第２０１３／０１４１４６９号明細書

本発明の実施形態の目的は、これに限定されないが、パルス幅変調に基づく、例えばＡＭＯＬＥＤディスプレイなどのアクティブマトリックスディスプレイのデジタル駆動のための十分な方法を提供することにある。

上述した目的は本発明の実施形態に係る方法及びデバイスにより取得される。

本発明の実施形態の利点は、従来のデジタル駆動解決法と比較すると、デジタル選択線駆動回路がより複雑とすることなくかつ消費する空間がより少なくなる、ということである。本発明の実施形態の利点は、従来の解決法と比較すると、バックプレーンにおけるトランジスタの所要のスイッチング速度がより低減される、ということである。

第１の態様では、本発明は例えばＡＭＯＬＥＤディスプレイなどのアクティブマトリックスディスプレイの所定のフレームレートでのデジタル駆動のための方法に関する。そのディスプレイは複数の行及び複数の列で論理的に編成された複数の画素を備える。第１の態様の実施形態に係る方法は、ｎビットのデジタル画像コードによりフレーム内に表示される画像の複数の画素のそれぞれ（表示される画素強度データ）を表現するステップと、画像フレームを自然数のサブフレームに分割するステップと、各サブフレーム内で複数の行のそれぞれを連続的に選択するステップとを含み、ここで、複数の行の少なくとも１つの行は２回選択され、第１の選択において、第１のデジタルコードを選択された行に対して書き込み、第２の選択において、第２のデジタルコードを選択された行に対して書き込み、第２の選択と第１の選択との間には所定の時間遅延が存在する。所定の時間遅延は異なるサブフレーム間で異なることができる。

サブフレームはフレーム内で必ずしも同一の継続時間を有する必要がないが、（実質的に同一の継続時間と異なる継続時間との）両方の可能性が説明され、本発明の実施形態としてさらに発展される。

各行の第２の選択がサブフレームの少なくとも３５％、少なくとも半分、少なくとも７５％、例えば８０％もしくはそれ以上、８５％もしくはそれ以上、またはサブフレームの少なくとも９０％に対して行われる。複数の行の第２の選択が、例えば最後のいくつかのサブフレームを除くすべてのサブフレームかもしくは最初のいくつかのサブフレームを除くすべてのサブフレームにおいて行われる。本発明の実施形態の利点は、フレーム期間のほとんどの画像データコードからのデータを用いて画素を駆動し、例えばＡＭＯＬＥＤディスプレイの場合でのＯＬＥＤなどの画素の利用がフレーム内で最適化されてもよい。

本発明の特定の実施形態では、画像フレームを例えばこれに限定されないが、実質的に均等な継続時間の所定の数のサブフレームに分割するステップは、フレームを、ビット数ｎと等しいＮ個のサブフレームに分割することを含んでもよい。この実施形態は表示される画像を表現するデジタル画像コードにおけるビット数ｎが２の自然数の累乗に等しいか否かで適用されてもよい。

本発明の実施形態の利点は、分割が実装するのに直接的でありかつ容易である、ということである。

本発明の他の実施形態では、表示される画像を表すデジタル画像コードにおけるビット数ｎが２の自然数の累乗でなく、画像フレームが例えばこれに限定されないが、実質的に均等な継続時間のＮ個のサブフレームにおいて分割されてもよく、ここで、Ｎはビット数ｎよりも上位でありかつｎに最接近する２の自然数の累乗として選択される。

他の実施形態では、フレームは例えばＮ個のサブフレームなどの任意の数のサブフレームに分割される。ここで、Ｎはビット数ｎと所定の関係を有さない。

本発明の実施形態では、行の第２の選択とｘ番目のサブフレームでのその行の第１の選択との間の所定の時間遅延は、サブフレーム継続時間の１／２^Ｎ−ｘに対応する。これは均等の長さのサブフレームの場合に特に有用であるかもしれない。ｘ番目のサブフレーム内で選択された行に書き込まれた第１のデジタルコードは、対応するデジタル画像コードのｘ番目の最下位ビットに対応してもよいし、第２のデジタルコードは論理０である。これはＮがｎに等しいかもしくはＮがｎよりも上位でありかつｎに最接近する２の累乗に等しいかどうかで適用されてもよい。その出力は一般的に異なるであろう。すなわち、Ｎがｎに等しい場合には、すべてのサブフレームがより小さい桁を有するビットに対応するサブフレームにおいて短時間でさえも可能性があれば、すべてのサブフレームがデータにより駆動されるであろう。Ｎがｎよりも上位でありかつｎに最接近する２の累乗に等しい場合には、第１のｎ個のサブフレームだけがデータにより比較的より短いサブフレーム期間において駆動されるであろう。サブフレームの残りの部分はゼロにより駆動されてもよい。

本発明の実施形態では、各サブフレームはさらに例えば２^ｎ／Ｎ個のタイムスロットなどの複数のタイムスロットに分割されてもよい。これらのタイムスロットは、本発明はこれに限定されないが、実質的に均等な継続時間を有してもよい。

本発明の実施形態では、２^ｍ−１個のタイムスロットがｎビット画像コードのｍ番目のビットに割り当てられてもよい。

少なくともいくつかのサブフレームに対して、行の第１の選択において書き込まれた第１のデジタルコードは対応するｎビットのデジタル画像コードの第１の所定ビットに対応してもよく、その行の第２の選択において書き込まれた第２のデジタルコードは対応するｎビットのデジタルコードを第２の所定ビットに対応させてもよい。論理０である（例えば第１のタイムスロットにおける第１のデジタルコードなどの）１つのタイムスロットにおける少なくとも１つのデジタルコードに対して例外がなされてもよい。このケースでは、所定の時間遅延は、所定数のタイムスロットに対応する。前の実施形態において、時間遅延は（ｘ番目のサブフレームに対する）サブフレーム継続時間の１／２^Ｎ−ｘに等しくてもよいが、この遅延がタイムスロットを用いて調整され、例えばＯＬＥＤなどのＡＭＯＬＥＤディスプレイの特定の場合における画素の利用を最適化してもよいことが本発明の実施形態の利点である。ＯＬＥＤディスプレイのこの特定の場合において、ＯＬＥＤの最適な使用が、例えば経年によるその劣化を最適化してもよい。各サブフレームに対する所定の時間遅延、第１の所定ビット、及び第２の所定ビットは、十分なデューティサイクルを取得することを考慮して選択されてもよい。好ましくは、サブフレームにおける第１の選択と第２の選択との間の時間遅延は、先行するサブフレームにおける時間遅延よりも小さくない。

本発明の実施形態では、第１のコードを書き込むステップ及び第２のコードを書き込むステップは、パルス幅変調を用いて第１のコード及び第２のコードを駆動することを含む。

本発明の実施形態に係る方法は、例えばＡＭＯＬＥＤディスプレイのバックプレーンなどの既存のアクティブマトリックスディスプレイのバックプレーンを用いて使用されることが利点である。従来法と比較すると、駆動回路の変更（改良）だけが必要とされる。

本発明の実施形態に係る方法は、線形領域においてバックプレーンの駆動トランジスタを動作させることを可能とし、結果として電量消費量の実質的な減少を生じさせることが利点である。

もう１つの態様では、本発明は所定のフレームレートで、表示すべき画像の後に続くフレームを表示するように、複数の行と複数の列とにおいて論理的に編成された複数の画素を備える例えばＡＭＯＬＥＤディスプレイなどのアクティブマトリックスディスプレイを駆動するためのデジタル駆動回路に関し、その画像は各画素に対してｎビットのデジタルコードにより表現される。デジタル駆動回路は、複数の行を連続的に選択するためのデジタル選択線駆動回路と、選択された行における複数の選択線に対してデジタルコードを書き込むためのデジタルデータ線駆動回路とを備える。デジタル選択線駆動回路は、第１の選択において、選択された行に対して第１のデジタルコードを書き込み、第２の選択において、選択された行に対して第２のデジタルコードを書き込むように、複数の行のうちの少なくとも１つの行を、１つのサブフレーム内で連続的に２回選択するように構成され、第２の選択と第１の選択との間に所定の時間遅延が存在する。

画像フレームがＮ個のサブフレームに分割されるように設定された実施形態では、デジタル選択線駆動回路は、両方が所定のフレームレートのＮ倍でサイクルする、第１の選択に対する第１のランニング１及び第２の選択に対する第２のランニング１を発生するように構成されてもよく、各サブフレーム内で第１の選択と第２の選択との間に所定の時間遅延が存在する。このように、デジタル選択線駆動回路は、複数の行のうちの少なくとも１つ、より好ましくは複数の行のうちのほとんどを連続的に２回選択するように構成される。データが時間内の適切な瞬間において、例えばＡＭＯＬＥＤディスプレイの場合でのＯＬＥＤ画素などの画素内に書き込まれるように、デジタルデータ線駆動回路はデジタル選択線駆動回路と同期する。デジタルデータ線駆動回路は、選択された行に対して第１のデジタルコードを第１のランニング１で書き込み、選択された行に対して第２のデジタルコードを第２のランニング１で書き込むように構成される。従って、本発明で開示された方法によれば、デジタル選択線駆動回路は、複数の行を連続的に選択するように使用され、デジタルデータ線駆動回路は選択された行における画素に対してデジタルコードを書き込むように使用される。

時間遅延は、第２の選択と第１の選択との間の所定の時間遅延を決定するための時間遅延決定回路により制御されてもよい。時間遅延決定回路は、例えば静的シフトレジスタもしくは動的シフトレジスタなどのシフトレジスタを備えてもよい。特定の実施形態では、時間遅延決定回路は、例えば第１の選択をサイクルするための例えばＤフリップフロップなどの第１の線形アレイのフリップフロップと、第２の選択をサイクルするための例えばＤフリップフロップなどの第２の線形アレイのフリップフロップとを備えることができる。さらにまた、本発明の実施形態に係るデジタル駆動回路は、行選択線を駆動するための線形アレイのマルチプレクサを備えることができる。各アレイのフリップフロップの数及びマルチプレクサの数は、ディスプレイにおける行の数に対応する。各アレイでは、フリップフロップの出力はアレイ内の次のフリップフロップの入力と対応するマルチプレクサの入力とに接続される。動作においては、第１の論理１では第１のアレイのフリップフロップを通って前進し、第２の論理１では第２のアレイのフリップフロップを通って前進し、各クロックパルスにおいて１段だけ前進する。第１の論理１と第２の論理１との間のクロックパルスの所定数（それ故にフリップフロップの所定数）に対応する遅延が存在する。

代替として、マルチプレクサの代わりに、クロックにより駆動される出力イネーブル回路が使用されてもよい。このケースでは、２つの選択が同一の出力イネーブル回路により駆動されなくてもよい。シフトレジスタにおける２つのランニング１ビット間の遅延はいつも２の累乗で分離される線の均等な駆動を回避する任意の駆動方式が適切な駆動方式である。出力イネーブルがこれらの３つもしくは５つのクロック間でサイクルされる３つもしくは５つのクロックを用いる他のシステム間での駆動方式が可能である。また、他の奇数のクロックを用いた駆動システムが可能であるが、より多くのクロックの使用は駆動方式を複雑とし、それ故にシステムを複雑とする。

本発明の第３の態様は、本発明はこれに限定されないが、アレイで配列されかつ第２の態様の実施形態に係るデジタル駆動回路により駆動されるように構成される例えば（重合のポリデンドリマーの蛍光性もしくはリン光性などを有する）ＯＬＥＤ素子などの任意の適切な種類の画素素子を備えてもよい例えばＡＭＯＬＥＤディスプレイなどのアクティブマトリックスディスプレイを提供する。

第３の態様の実施形態に係る例えばＡＭＯＬＥＤディスプレイなどのアクティブマトリックスディスプレイは、本発明の第１の態様の実施形態に係る方法により駆動されるように構成されてもよい。

種々の態様の特定の目的及び利点が上述したように説明された。もちろん、すべてのそのような目的もしくは利点が必ずしも開示の任意の特定の実施形態に従って取得されるわけではない、ということが理解されるべきである。従って、例えば、当業者はその開示がここで開示もしくは示唆されてもよい他の目的もしくは利点を必ずしも取得することなしにここで説明された１つの利点もしくは一群の利点を取得もしくは最適化する方法で具現化されるかもしくは実行されてもよいことを認識するであろう。さらに、明細書には単にいくつかの例が記載され、開示の範囲を制限するものではない、ということが理解される。構成及び動作の方法の両方、並びにそれらの特徴及び利点に関する開示は、添付された図面とともに読まれたときに以下の詳細説明を参照することにより最も良く理解されるかもしれない。

従来技術のＡＭＯＬＥＤの画素駆動回路の例を概略的に示し、ここで、駆動トランジスタＭ１のゲート上のアナログ電圧はＯＬＥＤ輝度を決定する。 アナログ駆動方法を使用する従来技術のＡＭＯＬＥＤディスプレイアーキテクチャを概略的に示す。 デジタル駆動方法を使用する従来技術のＡＭＯＬＥＤディスプレイアーキテクチャを概略的に示す。 図２（破線）の場合のアナログ画素駆動方法と、図３（実線）の場合のデジタル駆動方法との間のＯＬＥＤ電流出力での比較を示す。 本発明の実施形態に係るアクティブマトリックスディスプレイアーキテクチャの例としてのデジタル的に駆動するＡＭＯＬＥＤディスプレイアーキテクチャを概略的に示す。 本発明の駆動回路の実施形態の例として、デジタル表現１００１１０１１を有する信号に対する、フレーム期間内の画素の光強度を例示する。 本発明の駆動回路の実施形態の例として、デジタル表現１１１１１１１１を有する信号に対する、フレーム期間内の画素の光強度を例示する。 改善されたデューティサイクルとして提供する本発明の実施形態に係る、デジタル表現１００１１０１１に対するフレーム期間内の画素の光強度を例示する。 本発明の実施形態で使用される選択線駆動回路の時間遅延決定回路の概略的な表現である。 出力イネーブル回路を備える選択線駆動回路の時間遅延決定回路の概略的な表現である。

図面は概略的なだけであって限定されない。図面において、いくつかの要素の大きさは例示的な目的のために誇張され、同一寸法で描かれないかもしれない。

特許請求の範囲における参照記号はその範囲を限定するように解釈されるべきではない。

異なる図面では、同一の参照記号は同一のもしくは類似の要素に言及する。

以下の詳細な説明では、本発明と、当該本発明が特定の実施形態でどのように実用化されるかを完全に理解するために、多数の特定の詳細事項が説明される。しかしながら、本発明の実施形態はすべてのこれらの特定の詳細事項を必ずしも有することなしに実用化される、ということが理解されるであろう。他の例では、本開示を曖昧にしないように、周知の方法，手順，及び技術は詳細に説明しなかった。本発明は特定の実施形態に関し及び特定の図面を参照して説明されるであろう一方で、本発明はこれに限定されない。ここで含まれて説明された図面は概略的であってかつ本開示の範囲を限定しない。

用語“備える（含む）”は、その後に挙げられた手段に限定されるように解釈されるべきではなく、それは他の構成要素またはステップを除かない、ということに留意すべきである。従って、それは、言及された記載された特徴、整数、ステップまたは構成要素の存在を特定するように解釈されるべきであるが、１つもしくはそれ以上の他の特徴、整数、ステップまたはそのグループの存在または追加を除かない。従って、“手段Ａ及びＢを備える（含む）デバイス”という表現の範囲は構成要素Ａ及びＢだけから構成するデバイスに限定されるべきではない。

ＯＬＥＤディスプレイは、放射性エレクトロルミネセント層が電流に応じて発光する有機化合物のフィルムである発光ダイオードのアレイを備えたディスプレイである。ＯＬＥＤディスプレイは、受動マトリックス（ＰＭＯＬＥＤ）もしくは能動マトリックス（ＡＭＯＬＥＤ）のいずれかのアドレス方式を使用することができる。ＯＬＥＤの場合では、本発明はＡＭＯＬＥＤディスプレイに関する。対応するアドレス方式はそれぞれの個々のＯＬＥＤ画素をオンもしくはオフに切り替えるための薄膜トランジスタのバックプレーンを使用する。ＡＭＯＬＥＤディスプレイは、ＰＭＯＬＥＤディスプレイよりもより高解像度を可能としより大きなディスプレイサイズを可能とする。

しかしながら、本発明はＡＭＯＬＥＤディスプレイに限定されないが、より広い概念では、アクティブマトリックスディスプレイに関する。ＡＭＯＬＥＤディスプレイはそれらの画素素子の電流スイッチング速度の観点において特に有利であるが、任意のタイプのアクティブマトリックスディスプレイが本発明の実施形態の概念を使用してもよい。もしアクティブマトリックスディスプレイの画素素子がより高速でスイッチできれば、これがより高フレームレートを取得することを可能とし、それ故に画像のちらつきをより少なくすることを可能とさせるので、それが利点である。

本発明の実施形態に係る、例えばＡＭＯＬＥＤディスプレイなどのアクティブマトリックスディスプレイは、例えばＯＬＥＤ素子などの画素素子をそれぞれ備える複数の画素を備える。複数の画素素子はアレイで配列され、行及び列で論理的に編成される。本発明の説明を通して、（“行”及び“列”の用語にそれぞれ関連する）“水平の”及び“垂直の”という用語は説明を簡単にするためだけに座標系を提供するために使用される。それらはデバイスの実際の物理的な方向に言及してもしなくてもよい。またさらに、“列”及び“行”の用語は結合するアレイ素子のセットを説明するために使用される。その結合は行と列とのデカルトアレイの形態とできるが、本発明はこれに限定されない。当業者により理解されるであろうように、列及び行は容易に交換可能であり、この開示ではこれらの用語は交換可能であることが意図される。また、非デカルトアレイが構成されてもよく、本発明の範囲内に含まれる。従って、“行”及び“列”の用語は広く解釈されるべきである。この広い解釈において容易化するために、特許請求の範囲は行及び列で論理的に編成されたことに言及する。これにより、画素素子のセットがトポロジー的に線形的に交差する方法であるが物理的なもしくはトポグラフィカルな（局所的な）配列はそうである必要がない方法で結合される、ことが意味される。例えば、行は円であってよく、これらの円の列半径，円，及び半径はこの発明では“論理的に編成された”行及び列として説明される。また、例えば選択線及びデータ線などの種々のラインの特定の名前は、説明を容易化するためにかつ特定の機能に言及するために使用される一般的な名前であることを意図し、言葉のこの特定の選択は決して本発明を限定することを意図するものではない。すべてのこれらの用語は説明された特定の構造をより理解することを容易化するためだけに使用され決して本発明を限定することを意図するものでないということが理解されるべきである。

本発明の実施形態では、“第１の選択”及び“第２の選択”における“選択”が参照される場合には、導入されるべきデータをイネーブルにする回路における動作が参照される。例えば、これはデータコードからのビットに論理的実装において１を乗じている可能性がある。代替には、それは回路の選択線において１をランニングしてトランジスタの状態を変更してデータ線からデータを導入するとして理解されてもよい。従って、第２の選択が後に続く第１の選択は、最初にデータを導入して、その後に２度目にデータを導入することへと続くステップを含んでもよい。

本発明の説明中、フレームは一連の絵の一部として示される、単一の絵もしくは単一の画像である。例えば、映像もしくは映画を生成することに代わって、多くの単一の画像もしくはフレームが提供される。フレームレートもしくはフレーム周波数は連続した画像（フレーム）が形成されて表示されるレートもしくは周波数である。フレーム期間（ｆｐ）はフレーム周波数のフレーム周波数の逆数に等しい時間期間である。それは単一のフレームもしくは画像の表示期間に対応する。

フレームは複数のサブフレームに分割される。本発明の実施形態では、フレームの各サブフレームの継続時間は、必ずしも均等とする必要はないが、実質的に均等である。各サブフレームの継続時間が実質的に均等である実施形態では、１つのｆｐの継続時間を有する各フレームはｆｐ／Ｎの継続時間を有するＮ個のサブフレームに分割されてもよい。それにも関わらず、本発明はサブフレームの均等な継続時間により制限されない。

いくつかの実施形態では、Ｎは任意の数であってもよい。特定の実施形態では、Ｎは画像データ（Ｎ＝ｎ，ｎビットのグレースケール）を表現するために画像色ごとに使用されるビット数に等しくてもよい。例えば、サブフレーム数Ｎは説明された例では８であるビット数ｎに等しい例示的な実施形態が説明される。この例では、例えば２４ビットのＲＧＢ（赤，緑，青）における使用などの各色を表すために使用される。しかしながら、本発明はこれに限定されず、サブフレーム数は例えば８よりも大きいかもしくは８よりも少ないなどと異なることも可能である。

ビット数ｎは２の累乗でないケースでは（すなわち、ｎが４，８，１６などではないケースでは）、その場合にはＮは上述したようにＮ＝ｎとしてビット数ｎを選択してもよく、代替には、Ｎはｎよりも大きいがｎに最接近する２の累乗に等しいように選択されてもよい。このケースでは、例えば、もしｎ＝５，６もしくは７であればその場合にはＮ＝８であり、もしｎ＝１１，１２，１４であればその場合にはＮ＝１６である。

一態様では、本発明は、所定のフレームレートで例えばＡＭＯＬＥＤディスプレイなどのアクティブマトリックスディスプレイをデジタル画素駆動するための方法に関する。そのディスプレイは複数の行及び列で論理的に編成された複数の画素を備える。

その方法は、ｎビットデジタルコードによりフレーム内で表示すべき画像の複数の画素のそれぞれを表すステップと、画像をサブフレーム数（＞１）に分割するステップとを含む。

サブフレームごとに１つの第１のタイミングで、続いて少なくとも１つのサブフレームに対して第２のタイミングで複数の行のそれぞれを選択するステップをさらに含む。これは少なくとも１つのサブフレームが連続して２回選択されるであろうことを意味する。表現される、いくつかの実施形態ではダミーデータもしくはリセットデータ（ゼロ）である画像画素の画素データに対応するデータコードが各選択により導入される。本選択の好ましい実施形態では、この一連の第１の選択及び第２の選択はサブフレームの少なくとも３５％で、サブフレームの少なくとも半分で行われる。特定の実施形態では、サブフレームの少なくとも７５％，８０％もしくはまさに９０％よりも大きい部分で２回選択される。

第１の選択及び第２の選択が少なくとも１つのサブフレームに対して、より好ましくはより多くのサブフレームに対して連続的に実行される。これは第１の選択と第２の選択との間に時間遅延が存在し、この時間遅延が各サブフレームに対して異なってもよいことを意味する。

サブフレーム数Ｎがビット数に等しい実施形態では（Ｎ＝ｎ）、ｘ番目のサブフレームにおける時間遅延はサブフレーム継続時間の１／２^Ｎ−ｘに等しくてもよい。各サブフレームで導入されるデータは最下位ビットＬＳＢから最上位ビットＭＳＢまでの順番のビットである。このことがｎ＝５に対する例１で、さらにｎ＝８に対する例２，例３などの説明で理解されるであろう。

例１：ビット数ｎが５でありＮ＝ｎであるケース、すなわちＮ＝５のケースにおいてである。さらに、この例では、サブフレームは実質的に同一の継続時間を有するように選択される。さらに、第１の選択は表現されるべき画像の強度値に対応するデータを導入してもよく、第２の選択は対応する画素をオフにする論理０（ゼロ）を導入してもよい。この特定の実施形態では、（ｆｐのフレーム継続時間を有する）画像フレームが均等の長さの５つのサブフレームに分割されるであろう。第１のサブフレームでは、ＬＳＢの値に対応する（論理１もしくは論理０の）データがディスプレイ画素により示される第１の選択が存在するであろう。これがサブフレームの継続時間の１／２^５−１＝１／１６の間に行われ、次にこの第１のサブフレームの間に第２の選択が画素をオフにする（論理０）。第２のサブフレームは第２のＬＳＢがサブフレームの継続時間の１／２^５−２＝１／８の間に導入されて表示され、画素はサブフレームの残余期間でオフとなるであろう。１／２^５−５＝１のサブフレーム期間の間に画像データのＭＳＢに対応するデータを導入するであろう最後のサブフレームまで反復する。従って、最後のサブフレームだけに対して、２つの選択ステップは行われず、それに応じて画素はこのサブフレームの第２の部分の間はスイッチングオフされない（もし画像データがそれを必要とすれば、画素はこのサブフレームの完全な継続時間の間でオフとすることができる）。ＯＬＥＤがアクティブマトリックスディスプレイでの画素として使用される場合には特に、画素がより長い時間期間だけスイッチングオフされることにより、画素劣化は低減される。

この方法及び時間遅延はまた、ｎが２の累乗でなく、ｎに最接近してかつｎよりも上位である、それ故にＮ＞ｎであるＮが２の累乗に等しい実施形態に適用することができる。しかしながら、選択の間の時間遅延及びデータの入力がフレーム利用を最適化しないであろう。その理由は、Ｎ個のサブフレームが存在するがサブフレームを満たすためのｎビットのデジタル画像コードだけが存在するからである。例えば、それは上位の２の累乗（２^３）であるので、ｎ＝５及びＮ＝８である。このケースでは、各フレームは８個のサブフレームで分割され、選択が各サブフレームに対する実行であるが、第１のｎ＝５のサブフレームだけが画素におけるデータを実行する。ＬＳＢは第１のサブフレームにおけるサブフレーム期間の１／２^８−１＝１／１２８に割り当てられるであろう一方で、ＭＳＢは５番目のサブフレームの１／２^８−５＝１／８に割り当てられるであろう。最後の３つのサブフレームの間では、画素は選択を用いて実行しているであろうが、データは導入されないであろう。従って、それはフレーム期間の残余期間でオフとなるであろう。いくつかの実施形態では、例えば、ｎ＝９ビット（従って、Ｎ＝１６）に対して、画素はフレーム期間のほとんどではオフとなるであろう。これは画素がフレーム期間のほとんどの間でオフとなるべきである特定のアプリケーションで望ましいかもしれない。さらなる開示では、もしサブフレームの分割数Ｎがｎに最接近し（かつｎよりも上位である）２の累乗に等しければ、その場合には異なるアプローチ（時間スロット法）が、さらに説明される時間遅延の計算に対して使用されるであろう。

本発明の実施形態におけるｎに最接近する（かつｎよりも上位である）２の累乗として選択されてもよい理由は時間遅延及び選択の最適化によるものである。時間遅延は、サブフレームの間の第１の選択において画像データコードを駆動し、同一のサブフレームの間に第２の選択において（これまでのゼロの代わりに）第２の画像データコードを駆動するように最適化されてもよい。本発明の異なる実施形態は、以下の一般的な方法で進行する。すなわち、各サブフレームはさらに実質的に同一の継続時間を有してもよい、例えば２^ｎ／Ｎ個のタイムスロットなどの複数のタイムスロットに分割される。ＭＳＢは複数のタイムスロットに割り当てられ、次に第２のＭＳＢはより少ないタイムスロットに割り当てられる、など。ＬＳＢには最小数のタイムスロットが割り当てられる。次に、各サブフレームに対して、第１の選択はサブフレームに対して割り当てられた時間遅延に等しい特定のタイムスロット数に対して複数のビットのうちの１つを割り当て、第２の選択はそのサブフレームのタイムスロットの残余期間でもう１つのビットを割り当てる。例えば、コードのＭＳＢはいくつかのサブフレームにおける複数の選択のうちの１つの選択の間に画素に対して印加される。

ｎ＝５ビット及びＮ＝８に対するシステムに続き、例として同一のシステムが可能である。そこでは各データビットの有意性に従った多数の時間スロットに対して、各サブフレームにおける第１の選択と第２の選択との間でデータを画素に駆動することができる。最初に、各サブフレームは同一の継続時間を用いることを考慮してもよい。また、各サブフレームは同一の継続時間を有してもよいタイムスロットに分割される。タイムスロット数は、サブフレームごとに２^ｎ／Ｎ＝２^５／８＝４個のタイムスロット（もしくは全体のフレームに対する３２個のタイムスロット）とできる。さて、各ビットは、それらの位置に従って多数のタイムスロットに割り当てられ、従って、ｍ番目のビット（１≦ｍ≦ｎ，ここでＬＳＢである第１のビットとＭＳＢであるｎ番目のビット）は、２^ｍ−１個のタイムスロットに割り当てられるであろう。ＥＤＣＢＡの５ビットを有するデータコードでは、ＭＳＢビットＥは２^４＝１６個のタイムスロットに割り当てられるであろう。ビットＤは８個のタイムスロットに割り当てられ、ビットＣは４個のタイムスロットに割り当てられ、ビットＤは２を受信し、ビットＡは２^０＝１個のタイムスロットの間に画素において導入されるであろう。データの導入は例えば表１などに従って、サブフレームごとに２回実行される。第１の３つのサブフレームのそれぞれは、２つの選択を用いて実行される。第１のサブフレームは１つのタイムスロットに対してゼロを用いて実行され、サブフレームの残余期間はデータビットＥを用いて実行される。第２のサブフレームは、ビットＡに対する１つのタイムスロットとビットＥに対する残余の３つのタイムスロットとの２回の選択を用いて実行される。第３のサブフレームは、ビットＢを駆動するための第１の２２個のタイムスロットと、ビットＥを駆動するための第２の２個のタイムスロットとの２回選択される。サブフレームの残余はビットＣ，Ｄ及びＥに対して１回だけ選択され、第２の選択は必要とされない。このように、すべてのビットはデータコードにおけるそれらの有意性に従ってより長く表現され、これは一様な方法で画素におけるデータを駆動するためのタイムスロットのほとんど（フレームのほとんど）を利用する。

要約すれば、このタイプの駆動方法に対して、サブフレーム数Ｎがビット数ｎに最接近してかつビット数ｎよりも上位である２の累乗に等しく、サブフレームはｎビット画像コード及び２^ｎ／Ｎ個のタイムスロットに分割される各サブフレームに対して実質的に同一の継続時間を有するケースでは、２^ｍ−１個のタイムスロットがｎビット画像コードのｍ番目のビットに割り当てられてもよい。次に、ＬＳＢが２^０個のタイムスロット（１個のタイムスロット）を用いて割り当てられるまで、ＭＳＢは２^ｎ−１個のタイムスロットを用いて割り当てられ、第２のＭＳＢは２^ｎ−２個のタイムスロットを用いて割り当てられる、など。データの導入はサブフレームごとの２つの選択を用いて実行される。

サブフレームが異なる継続時間を有してもよいケースでさえも、同様の割り当てがサブフレームの任意の数Ｎに対して実行されてもよい。これがｎ＝８に対する例４で図示されるであろう。

各行の選択に続く画像データコードの書き込むステップは、（例えば７もしくはそれ以上のビットからなる画像コードなどに対して、）例えばデルタシグマ変調もしくはパルス幅変調などの変調技術を用いて第１のコード及び第２のコードを駆動することを含んでもよい。

さらなる説明では、サブフレーム数ｎが８に等しい例示的な実施形態、すなわち、８ビットが例えば２４ビットＲＧＢ（赤，緑，青）ディスプレイにおける使用などに対する複数の色画素を表現するために使用される実施形態が説明される。しかしながら、本発明はこれに限定されず、８よりも大きいかもしくは８よりも少ないなどとビット数は異なることができる。例えば、本発明は４ビットディスプレイ、フルＨＤディスプレイ（１２もしくは１４ビット）もしくはウルトラＨＤ４ｋディスプレイ（１６ビット）に対して適用することができ、それはまた詳細には説明しないであろう。

例えば２４ビットのＲＧＢディスプレイなどのカラーディスプレイでは、８ビットコードは各色に対して別々に使用されてもよい。次に、ディスプレイは（８ビットコードにより表現される）赤に対する複数の列、（８ビットコードによりまた表現される）緑に対する複数の列、及び（８ビットコードにより表現される）青に対する複数の列を含む。本発明は例えばＲＧＢＷディスプレイなどの他のタイプのカラーディスプレイに適用されてもよい。

図５は、本発明の態様に係る、アクティブマトリックスディスプレイの特定のタイプとしてデジタル被駆動ＡＭＯＬＥＤディスプレイアーキテクチャ５０を概略的に示す。このアーキテクチャ５０は、行及び列で論理的に編成された（図５では詳細に図示されない）ＯＬＥＤ画素素子のアレイを備えるＡＭＯＬＥＤディスプレイ５５を備える。これらのＯＬＥＤ画素素子を駆動するための駆動回路は、例えばランニング１などにより実行される少なくとも１つの行に対する２つの選択信号を用いてデジタル選択線（行）駆動回路５１及びデジタルデータ線（列）駆動回路５２に基づく。デジタル駆動は、例えばパルス幅変調などの例えばパルス密度変調方法を用いて実行される。既存のデジタル駆動アーキテクチャと比較すると、このアーキテクチャはディスプレイのバックプレーンにおけるトランジスタのスイッチングをより遅くすることができ、駆動回路はより複雑ではなくより消費する空間を少なくできるということが利点である。

本発明の態様に係るデジタル画素駆動のための方法では、選択線駆動回路５１は例えば第１の選択及び第２の選択を提供し、それにより各サブフレーム内で好ましくは少なくとも３５％で２回連続して少なくとも１つを選択する２つのランニング１で２つの選択信号を提供する。２回選択されるサブフレーム内で、例えば第２のランニング１などの第２の選択信号は第１のランニング１に対して固定化された所定の遅延を有する。この所定の遅延は各サブフレームに対して異なることができ、それ故にさらに説明される、異なるデジタル出力の組み合わせを可能とできる。

例２：（図６及び図７でさらに例示された）一実施形態では、第１の選択信号による行の選択の後に、デジタル画像コードのビットに対応するデジタルコードがその行の対応する画素に書き込まれる。例えば、第１のランニング１による行の選択に対して、もし対応するデータビットが論理１であれば、画素はオンにスイッチされる。もし対応するデータビットが論理０であれば、画素はスイッチがオフされたままである。第２の選択信号は画素をオフにスイッチする。

一実施形態では、図６で例示されるように、データコードは例えば８ビットコードなどの画像を表現する画素強度データを表現するｎビットコードである。８個のサブフレームが例示されたケースでは、各フレームはＮ＝ｎ個のサブフレームに分割されてもよい。その方法は、ハイとなる第１の選択信号に対して、画像フレームの８ビット（ｎビット）のデジタル表現の最下位ビットを表示する第１のサブフレームから開始する。もし選択信号がランニング１であれば、本発明はこれに限定されないが、第１のランニング１は第１のサブフレームの最初にランニングを開始し、第２のランニング１はサブフレームの継続時間もしくは長さの１／１２８（１／２^ｎ−１）に等しい時間遅延を有して後に続く。画素行における各画素に対して、対応する画像データビットは第１の選択信号によりその行の選択に対して書き込まれる。対応する画像データの最下位ビットが論理１であるとき、その画素行が第１のランニング１により到達（選択）されたときに対応する画素がオンされる。もし最下位ビットが論理０であれば、対応する画素はオフのままである。同一の画素行が第２のランニング１により到達されるとき、対応するデータ線は論理０となり、その画素行におけるすべての画素はスイッチオフされる（かもしくはオフのままである）。この処理はデジタル画像データの後にそれぞれ続くビットに対して反復されるが、第１のランニング１と第２のランニング１との間の遅延はそれぞれ後に続くサブフレームでは２倍となる。例えば、第２のサブフレームに対して、遅延はサブフレームの継続時間の１／６４（１／２^ｎ−２）に等しく、第３のサブフレームに対して、遅延はサブフレームの継続時間の１／３２（１／２^ｎ−３）に等しい、など。最後に、最上位ビットが最後のサブフレームで到達されるとき、全部のサブフレーム遅延が第１のランニング１と第２のランニング１との間で取得される。第２のランニング１はランニングを開始せずに、この最後のサブフレームは１回だけ選択される。

上述した本発明の実施形態では、サブフレーム期間の一部の期間だけ画素はフルの強度であり、サブフレームの期間の残余期間では画素はオフである。全部のサブフレーム期間内では画素は（オンもしくはオフのいずれかの）一定の強度である、従来のデジタル駆動方法とは異なる。従来のデジタル駆動方法とのさらなる相違点は、本発明の実施形態では、すべてのサブフレームは実質的に等しい長さを有してもよい一方で、従来方法では、すべてのサブフレームは（例えば異なるサブフレームの長さの間で２の比を有するなどの）実質的に異なる長さもしくは継続時間を有するということである。

図６は１／２^ｎ−ｘの継続時間及び第２のオフ選択を用いる第１の選択に対して、デジタル表現ＨＧＦＥＤＣＢＡ＝１００１１０１１を有する信号に対して、フレーム内での画素の光強度を例として図示する。類似的に、図７は同一の領域に対して、デジタル表現ＨＧＦＥＤＣＢＡ＝１１１１１１１１を有する信号に対して、フレーム内で画素の光強度を例示する。この実施形態に対して、画素は最大限でも２５％（図７の場合）もしくはそれより小さい（図６で１５％）低減された全体のデューティサイクルで駆動されることが理解される。特に、最下位ビットに対応するサブフレームはそれらがオフである、サブフレーム期間のほとんどで非常に低いデューティサイクルを有する。

例３：本発明の態様に係る方法のもう１つの実施形態では、デューティサイクルは実質的にほとんど１００％まで増加される。留意すべきことは、８ビットデータコードを用いて例示されたケースに対して、Ｎが（より上位の）最接近した２の累乗に等しい代替の実施形態を適用することは自明であるということである。その理由は、８は２の累乗であるので、Ｎもまた８に等しくかつフレームは８個のサブフレームに分割されるであろうからである。例えば、ｎ（８）ビットのディスプレイに対して、各サブフレームは２^ｎ／Ｎ（２^８／８）個のタイムスロットに分割され、結果としてフレーム期間ごとにトータルで２^ｎ（２^８＝２５６）個のタイムスロットを生じさせる。ＬＳＢは１つのタイムスロットに対して割り当てられ、第２のＬＳＢは２つのタイムスロットに対して割り当てられ、次のビットは４つのタイムスロットに対して割り当てられる、などのように次の上位ビットごとにタイムスロットの数は２倍となる。ＭＳＢは２^ｎ−１個のタイムスロットに割り当てられる（８ビットの場合では１２８個のタイムスロット）。上述した実施形態と比較すると、画素を完全にスイッチングオフするよりもむしろ、より下位ビットのオフ時間内で、最上位ビットからの情報の一部が（例えばＯＬＥＤなどの）画素を駆動するように使用される。本発明の実施形態では、第１のサブフレームは第１の選択に対してデジタルゼロコードを導入し、最後のサブフレームは１回だけ選択される。

８ビットディスプレイの実装のこの例がデータ線駆動テーブルである表２で例示される。その例では、８個の画像データビットはＨＧＦＥＤＣＢＡである。フレームは実質的に均等な継続時間の８個のサブフレームに分割され、各サブフレームは実質的に均等な継続時間の３２個のタイムスロットに分割される。最上位ビット（Ｈ）は１２８個のタイムスロットに対応し、第２の最上位ビット（Ｇ）は６４個のタイムスロットに対応し、両方ともに単一のサブフレームの長さよりも長い。従って、これらのビットは異なるサブフレームにわたって分配される。

また、この実施形態では、選択線駆動回路５１は例えば第１のランニング１と第２のランニング１などの例えば２つのランニング１などの２つの選択信号を提供する。例えば第１のランニング１などの第１の選択信号と、例えば第２のランニング１などの第２の選択信号とは、行を駆動する。第１の選択信号及び第２の選択信号がランニング１として実装される実施形態に対して、第１のランニング１及び第２のランニング１はＮ倍（８倍）のフレームレートでサイクルしている。各サブフレーム内で、第２のランニング１は第１のランニング１に対して固定化された所定の遅延を用いて実行する。この所定の遅延は異なるサブフレームに対して異なることができる。各サブフレーム内で、第１のコードは第１のランニング１に対して駆動され、第２のコードは第２のランニング１に対して駆動される。第１のコードは画像データの第１の所定のビットに対応し、第２のコードは画像データの第２の所定のビットに対応する。好ましくは、例えば表２で例示されるように、デューティサイクルが最大化されるような方法で、それらは異なるサブフレームにわたって分配される。例えば第１のランニング１などの選択信号は（もし対応するビットが論理１であれば）画素をオンにスイッチすることができ、（もし対応するビットが論理０であれば）画素をオフにスイッチすることができる。例えば第２のランニング１などの第２の選択信号は（もし対応するビットが論理１であれば）画素をオンにスイッチすることができ、（もし対応するビットが論理０であれば）画素をオフにスイッチすることができる。

表２で示された例では、第１のサブフレームでは、第１のランニング１と第２のランニング１との間の固定化された遅延は１個のタイムスロットの継続時間に対応する（すなわち、フレームレートの１／２^ｎ）。第１のサブフレームの第１のタイムスロットでは、画素はオフ（論理０）であり、第１のサブフレームの残余の３１個のタイムスロットでは、最上位ビット（Ｈ）が画素を駆動させる。もし最上位ビットが論理１であれば、これらの３１個のタイムスロットの間で画素はオンであり、もし最上位ビットが論理０であれば、画素はオフである。第２のサブフレームでは、第１のランニング１と第２のランニング１との間の固定化された遅延は１つのタイムスロットの継続時間に対応する（すなわち、フレーム時間の１／２^ｎ）。第２のサブフレームの第１のタイムスロットでは、最下位ビット（Ａ）が画素を駆動させ、第２のサブフレームの残余の３１個のタイムスロットでは、最上位ビット（Ｈ）が画素を駆動させる。第３のサブフレームでは、第１のランニング１と第２のランニング１との間の固定化された遅延は２個のタイムスロットの継続時間に対応する（すなわち、フレーム時間の１／２^ｎ−１）。第３のサブフレームの第１及び第２のタイムスロットでは、第２の最下位ビット（Ｂ）が画素を駆動させ、第３のサブフレームの残余の３０個のタイムスロットでは、最上位ビット（Ｈ）が画素を駆動させる。第４のサブフレームでは、第１のランニング１と第２のランニング１との間の固定化された遅延は４つのタイムスロットの継続時間に対応する（すなわち、フレーム時間の１／２^ｎ−２）。第４のサブフレームの第１及び第４のタイムスロットでは、ビットＣが画素を駆動させ、第４のサブフレームの残余の２８個のタイムスロットでは、最上位ビット（Ｈ）が画素を駆動させる。第５のサブフレームでは、第１のランニング１と第２のランニング１との間の固定化された遅延は８個のタイムスロットの継続時間に対応する（すなわち、フレーム時間の１／２^ｎ−３）。第５のサブフレームの第１の８個のタイムスロットでは、ビットＤが画素を駆動させ、第５のサブフレームの残余の２４個のタイムスロットでは、第２の最上位ビット（Ｇ）が画素を駆動させる。第６のサブフレームでは、第１のランニング１と第２のランニング１との間の固定化された遅延は８つのタイムスロットの継続時間に対応する（すなわち、フレーム時間の１／２^ｎ−３）。第６のサブフレームの第１の８個のタイムスロットでは、最上位ビット（Ｈ）が画素を駆動させ、第６のサブフレームの残余の２４個のタイムスロットでは、第２の最上位ビット（Ｇ）が画素を駆動させる。第７のサブフレームでは、第１のランニング１と第２のランニング１との間の固定化された遅延は１６個のタイムスロットの継続時間に対応する（すなわち、フレーム時間の１／２^ｎ−４）。第７のサブフレームの第１の１６個のタイムスロットでは、ビットＥが画素を駆動させ、第７のサブフレームの残余の１６個のタイムスロットでは、第２の最上位ビット（Ｇ）が画素を駆動させる。第８のサブフレームでは、ビット（Ｆ）が画素を駆動させる。

表２で例示された実施形態では、（例えば第２のランニング１などの第２の選択信号による）第２の選択の（例えば第１のランニング１などの第１の選択信号による）第１の選択に対する遅延が徐々に増加するように、異なるサブフレームにわたるビットの分配が実行される。例えば第２のランニング１などの第２の選択信号はまた、全部のサブフレームを実行する必要があるので、例えば第１のランニング１などの第１の選択信号が実行するように、それはそれが前のサブフレームを終了してしまう前に次のサブフレームを開始することができない。従って、第１の選択信号と第１の選択信号との間の遅延は、フレームの任意の２つの続くサブフレームに対して、同一のままかもしくは増加だけすることができ、減少することはできない。表２の駆動方式の最後のサブフレームでは、キャッチアップすることを可能とする第２のランニング１を必要としない。次のフレームの第１のサブフレームにおけるのと同じように、第２の選択信号は第１の選択信号に対して短い遅延（例示された実施形態では、１つのタイムスロットもしくはフレームタイムの１／２^ｎ）だけをもって再度開始する必要がある。

データ線駆動表である表２で例示されたアプローチの利点は、非常に良いデューティサイクルが取得されることである。例えば、データ線駆動テーブルである表２に従って、デジタル表現ＨＧＦＥＤＣＢＡ＝１１１１１１１１を有する信号を表現するとき、第１のタイムスロットの間は、対応する画素はオフ（論理ゼロ）であり、残余の（２^ｎ−１）個のタイムスロットの間は、対応する画素はオン（論理１）である。これは８ビット実装に対して（２^ｎ−１）／２^ｎもしくは９９．６％に等しいデューティサイクルに対応する。

例えば、表２で示されたデータ線駆動テーブルに従って、デジタル表現ＨＧＦＥＤＣＢＡ＝１００１１０１１を有する信号を表現するとき、フレーム内で画素を駆動するために、以下のビットシーケンスが使用される。
０１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１（すなわち、０が１回でビットＨが３１回）
１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１（すなわち、１回のビットＡと３１回のビットＨ）
１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１（すなわち、２回のビットＢと３０回のビットＨ）
００００１１１１１１１１１１１１１１１１１１１１１１１１１１１１（すなわち、４回のビットＣと２８回のビットＨ）
１１１１１１１１００００００００００００００００００００００００（すなわち、８回のビットＤと２４回のビットＧ）
１１１１１１１１００００００００００００００００００００００００（すなわち、８回のビットＨと２４回のビットＧ）
１１１１１１１１１１１１１１１１００００００００００００００００（すなわち、１６回のビットＥと１６回のビットＧ）
００００００００００００００００００００００００００００００００（すなわち、３２回のビットＦ）

これは概略的に図８で例示される。図８で示された実施形態のデューティサイクル（６０．５％）は図６で示された同一のデータコードに対する実装（１５．１％）と比較すると実質的に大きいことが理解される。

表２はデジタル画像データがどのようにフレームにわたって分配されたかの例だけを示す。異なる分配を有する他の実装が可能である。例えば、次の例では、ｎ＝８であるがＮは任意に選択され、このケースではＮ＝５でありサブフレームは同一の継続時間を有さない。

例４：一般的なケースでは、フレームを所定数のサブフレームに分割して画像コードの各ビットを少なくとも１つのサブフレームにおける２つの選択のそれぞれに割り当てることが可能である。サブフレームは、同一の継続時間を有してもよいが、この特定の実施形態では、各サブフレームは異なる継続時間を有する。さらに、サブフレームをタイムスロットに分割することが可能である。タイムスロットは、同一の継続時間を有してもよいし、有さなくてもよい。簡単にするために、サブフレームは必ずしも同一の継続時間を有さない一方でタイムスロットは同一の継続時間を有する場合を考慮するものとする（このケースでは、異なるサブフレームは異なる数のタイムスロットを備えるものとする）。例えば、もしｎ＝８（８ビット，ＨＧＦＥＤＣＢＡ）及びフレームが例えばＮ＝５個などのサブフレームに分割されるとすれば、その場合には第１のサブフレームは１２８個のタイムスロットを、第２のサブフレームは６５個のタイムスロットを、第３のサブフレームは３４個のタイムスロットを、第４及び第５のサブフレームはそれぞれ２０個のタイムスロットを含んでもよい。

次のステップでは、ビット画像コードの各ビットは所定数のタイムスロットに割り当てられる。最上位ビットはより多くのタイムスロットが割り当てられる。この場合には、数式２^ｍ−１個のタイムスロットに従って、タイムスロットはｎビットデータコードにおけるそれらの位置ｍに従って８ビットのそれぞれに割り当てられる。従って、ＭＳＢ（Ｈ）は２^７個のタイムスロットを実行するであろうし、ＬＳＢ（Ａ）は１（２^０）個のタイムスロットを実行するであろう。データ線駆動テーブルの残りが表３で示される。

本発明の実施形態によれば、各サブフレームにおいて行が１回選択され、複数のサブフレームの少なくとも１つでは２回選択される（この場合には、最後の４個のサブフレーム）。

また、（例えば第２のランニング１などの第２の選択信号による）第２の選択の（例えば第１のランニング１などの第１の選択信号による）第１の選択に対する遅延が徐々に増加するように、異なるサブフレームにわたるビットの分配が実行される。例えば第１のランニング１などの第１の選択信号はフルのサブフレームを実行する必要があるので、例えば第２のランニング１などの第２の選択信号もまたフルのサブフレームを実行する必要がある。従って、それが前のサブフレームを終了してしまう前にそれは次のサブフレームを開始することができない。従って、フレームの任意の２つの続くサブフレームに対して、第１の選択信号と第２の選択信号との間の遅延は同一のままであるかもしくは増加だけをし、減少しない。表３の駆動方式の第１のサブフレームでは、第１のランニング１を超える任意のさらなるフレームにおいてキャッチアップすることを可能とさせる第２のランニング１の必要性はなく、次のフレームの第２のサブフレームの場合には、第２の選択信号は第１の選択信号（例示された実施形態では１つのタイムスロット）に対して短い遅延だけで再び開始しなければならない。

以下の例では、行が画像データコードにおけるビットの位置に従ってそれらの間の時間遅延を用いてサブフレームごとに２回選択される場合と、少なくとも１つの場合において２回行を選択して画像データコードにおけるビットの位置に従ってタイムスロットを割り当ててサブフレームがタイムスロットに分割される代替の場合とに対して異なる数のビットが検討されるであろう。

例５：４ビット画像コード（ｎ＝４）の場合では、コードはＤＣＢＡとして書き込まれるであろう。フレームは４つのサブフレームに分割される。行は３つのサブフレームにおいて２回選択され、第１の選択ではデータコードを導入して第２の選択では画素をオフにする。上述したように、第１の選択と第２の選択との間の時間遅延は、サブフレームとともに増加する。例えば、上述したように、ＬＳＢはサブフレーム期間の１／２^４−１の間の第１のサブフレームの間で駆動されてもよい。次のビットは、サブフレーム期間の１／２^３−１の間の第２のサブフレームの間で駆動され、続くビットはサブフレーム期間の１／２の間の第３のサブフレームの間で駆動され、ＭＳＢは全体のサブフレームに対する最後のサブフレームにおいて駆動される。サブフレームにおいて１つの選択だけが必要される。

代替には、各サブフレームは２^ｎ／Ｎ個のサブフレームに分割され、Ｎはこのケースでは正確にｎである、ｎに等しいかもしくはｎに最接近してかつｎよりも上位である２の累乗である。各サブフレームは同一の継続時間を有し、４つのタイムスロットに分割されることを考慮する。表４に従って、画像コードのビットは３つのサブフレームにおいて２回だけ各サブフレームにおけるタイムスロットに割り当てられ、最後のサブフレームにおいて１回だけ割り当てられるであろう。

４つのサブフレームの３つにおいて二重の選択が実行され、画像データコードからのデータは１６個のタイムスロットからの１５個に対して駆動される。

例６：９ビット画像コード（ｎ＝９）の場合では、コードはＩＨＧＦＥＤＣＢＡとして書き込まれるであろう。フレームは９つのサブフレームに分割される。行は８つのサブフレームにおいて２回選択され、第１の選択ではデータコードを導入して第２の選択では画素をオフにする。上述したように、第１の選択と第２の選択との間の時間遅延は、サブフレーム期間の１／２^ｘ−１に従ってサブフレームとともに増加し、ｘは画像データコードにおけるビットの位置に対応し、選択の長さはビットの重要度に従って選択される。すなわち、ＬＳＢは第１のサブフレームにおける１／２^８のサブフレーム期間に対して駆動されるであろうし、ＭＳＢは最後のサブフレームにおける全体のサブフレームに対して駆動されるであろう。

代替には、各サブフレームはＮ個のサブフレームに分割され、Ｎはこのケースでは２^４＝１６個のサブフレームである、ｎに等しいかもしくはｎに最接近してかつｎよりも上位である２の累乗である。各サブフレームは同一の継続時間を有して２^９／２^４＝２^５＝３２個のタイムスロットに分割されることを考慮する。前の実施形態と同一の方式に従った表５に従って、画像コードのビットはタイムスロットに割り当てられるであろう。

上述したように、少なくとも１つのサブフレームは２回選択される（第１の６つのサブフレームは２回実行され、他の１０個のサブフレームは１回だけ実行される）。タイムスロットはそれらの有意性に従って異なるサブフレームにおける画像コードにおけるビット間で分配される。すなわち、コードにおけるｍ番目のビットに対しては２^ｍ−１個のタイムスロットである。例えば、２^８個のタイムスロットはＭＳＢ（位置Ｉでのビット）に割り当てられ、１つのタイムスロットはＬＳＢ（位置Ａでのビット）に割り当てられる。

例７：１４ビット画像コード（ｎ＝１４）の場合では、コードはＮＭＬＫＪＩＨＧＦＥＤＣＢＡとして書き込まれるであろう。フレームはＮ＝１４個のサブフレームに分割される。行は１３個のサブフレームにおいて２回選択され、第１の選択ではデータコードを導入して第２の選択では画素をオフにする。選択間の時間遅延は、前の実施形態におけるのと同一であり、サブフレーム期間の１／２^ｎ−ｘに従ってサブフレームとともに増加し、選択の長さはビットの重要度に従って選択される。すなわち、上述したように、ＬＳＢは第１のサブフレームにおける１／２^１３のサブフレーム期間に対して駆動されるであろうし、ＭＳＢは最後のサブフレームにおける全体のサブフレームに対して駆動されるであろう。

代替には、各サブフレームはＮ個のサブフレームに分割され、Ｎはこのケースでは２^４＝１６個のサブフレームである、ｎに等しいかもしくはｎに最接近してかつｎよりも上位である２の累乗である。各サブフレームは同一の継続時間を有し、２^１４／２^４＝２^１０＝１０２４個のタイムスロットに分割されることを考慮する。前の実施形態と同様の方式に従った表６に従って、画像コードのビットはタイムスロットに割り当てられるであろう。

第１の１２個のサブフレームは２回（２つの選択）データを用いて駆動され、最後の４つは１回だけデータを用いて駆動される。上述したように、サブフレームごとの１０２４個のタイムスロットは、それらの有意性に従って、画像コードにおけるビット間で分配される。すなわち、コードにおけるｍ番目のビットに対しては２^ｍ−１個のタイムスロットである。例えば、２^１３個のタイムスロットはＭＳＢ（位置Ｍでのビット）に割り当てられ、１つのタイムスロットはＬＳＢ（位置Ａでのビット）に割り当てられる。

例８：１６ビット画像コード（ｎ＝１６）の場合では、コードはＱＰＮＭＬＫＪＩＨＧＦＥＤＣＢＡとして書き込まれるであろう。フレームはＮ＝１６個のサブフレームに分割される。行は１５個のサブフレームにおいて２回選択され、第１の選択ではデータコードを導入して第２の選択では画素をオフにする。選択間の時間遅延は、前の実施形態におけるのと同一であり、ｘ番目のサブフレームに対応するであろうｘ番目のビットに対するサブフレーム期間の１／２^ｘ−１に従ってサブフレームとともに増加し、選択の長さはビットの重要度に従って選択される。上述したように、ＬＳＢは第１のサブフレームにおける１／２^１５のサブフレーム期間に対して駆動されるであろうし、ＭＳＢは最後のサブフレームにおける全体のサブフレームに対して駆動されるであろう。

代替には、各サブフレームは均等の継続時間のＮ個のサブフレームに分割され、Ｎはこのケースでは（ビット数と一致する）１６個のサブフレームである、ｎに等しいかもしくはｎに最接近してかつｎよりも上位である２の累乗である。各サブフレームは２^１６／２^４＝２^１２＝４０９６個のタイムスロットに分割されることを考慮する。前の実施形態と同様の方式に従った表７に従って、画像コードのビットはタイムスロットに割り当てられるであろう。

第１の１５個のサブフレームは２回（２つの選択）データを用いて駆動され、最後は１回だけデータを用いて駆動される。サブフレームごとの４０９６個のタイムスロットは、それらの有意性に従って、画像コードにおけるビット間で分配される。すなわち、コードにおけるｍ番目のビットに対しては２^ｍ−１個のタイムスロットである。従って、２^１５個のタイムスロットはＭＳＢ（位置Ｑでのビット）に割り当てられ、１つのタイムスロットはＬＳＢ（位置Ａでのビット）に割り当てられる。その理由は、第１のフレームの第１のタイムスロットは固定化された０を用いて駆動され、フレーム時間の残余期間（９９．９７％）は画像コードからのデータを用いて駆動される。

上述した例では、選択が増加する時間遅延を有することに留意した。従って、異なるサブフレームにおいて同一の時間で実行する２つの第１の選択は存在しないし、または異なるサブフレームにおいて同一の時間で実行する２つの選択は存在しない（とにかく、例えば、サブフレームにおいて実行する第１の選択と前のサブフレームにおいて実行する第２の選択とが存在することができる）。

上述した実施形態の利点は、例えばＡＭＯＬＥＤディスプレイなどのアクティブマトリックスディスプレイにおけるそれらの実装では、もし既存のアナログアプローチにおけるよりもｎ倍だけ大きいサブフレームレートを取得する必要があれば、選択トランジスタ（図１でのＭ２）のサイズの増加及び／もしくは画素容量（図１でのＣ１）の減少の可能性はあるが、それ以外ではディスプレイバックプレーンに対する変更の必要はない。多くの実装に対して、例えばＡＭＯＬＥＤバックプレーンなどの現在のアクティブマトリックスディスプレイが使用される。（例えば図９で例示された）選択線駆動回路の変更と、データ線駆動回路（各サブフレームに対する正確なデータビットの選択）とだけが必要とされる。

本発明の実施形態の利点は、それが飽和状態の代わりに線形領域において画素の駆動トランジスタ（図１でのＭ１）を使用することを可能とさせることである。線形領域での動作は（例えば飽和状態での４ボルトより大きい電圧から線形領域での約０．１ボルト以下までの電圧などの）駆動トランジスタＭ１間の電圧降下の大幅な低減を結果として生じさせる。これはディスプレイの電力消費の著しい低減を結果として生じさせるであろう。それはまた、携帯機器において典型的に使用されるようなバッテリー電圧から直接的にディスプレイを駆動させることを可能とさせるであろう。

他の態様では、本発明は、これに限定されないが、例えば画素で配列されたＡＭＯＬＥＤディスプレイなどのアクティブマトリックスディスプレイを駆動するためのデジタル駆動回路に関し、当該ディスプレイは例えばＬＣＤ画素素子、ＬＥＤ画素素子もしくは例えば蛍光性ＯＬＥＤ、リン光性ＯＬＥＤ、発光高分子化合物、もしくはポリデンドリマーなどのＯＬＥＤ画素素子などを備える。画素は行及び列で論理的に配列される。従って、ディスプレイは特定の継続時間の連続的なフレームにおいて画像を表示することが可能なマトリックスを形成する。

デジタル駆動回路は、ｎビット画像コードにより表現されたデジタル画像コードを選択された行における対応する画素に対して書き込むために、複数の行及びデジタルデータ線駆動回路５２を連続的に選択するためのデジタル選択線駆動回路５１を備えてもよい。デジタル選択線駆動回路５１は、第１の選択に対して、第１のデジタルコードを選択された行に書き込み、第２の選択に対して、第２のデジタルコードを選択された行に書き込むように、複数の行のうちの少なくとも１つを１つのサブフレーム内で連続的に選択するように構成され、第２の選択と第１の選択との間には所定の時間遅延が存在する。時間遅延決定回路により制御されてもよいこの時間遅延は、フレームの任意の２つの続くサブフレームに対して、第１の選択信号と第２の選択信号との間の遅延が同一のままかもしくは増加するが減少しないように選択される。

図９は第１のランニング１と第２のランニング１の形態のもとでの第１及び第２の選択信号を発生するように使用される例示的な選択線駆動回路９０を示す。図９で図示された選択線駆動回路９０では、第１のランニング１と第２のランニング１とはそれぞれＤフリップフロップの線形アレイ９１，９２を使用して発生され、各アレイ９１，９２はワンポジションの各クロックパルスによりフリップフロップのアレイ９１，９２を通過して前進する単一の論理１の最大化を含む。第１のランニング１はディスプレイ５５の行を通過して行ごとに前進し、各クロックパルスで行ごとに前進する。また、第２のランニング１は、ディスプレイ５５の行を通過して行ごとに前進し、各クロックパルスで１行前進するが、第１のランニング１に対して所定数のクロックパルスに対応する遅延を有する。本発明はＤフリップフロップに限定されず、動的もしくは静的なシフトレジスタの任意の他の適切な実装を使用することが可能である。時間遅延決定回路のよりいっそうコンパクトな実装は例えば２つもしくは３つのクロックを用いたトランスペアレントラッチである。

図９から理解することができるように、第１及び第２の選択信号を同一の時間に同一の行に供給しないように、例えばマルチプレクサ９３_ｉなどの多数のセレクタが提供される。当該セレクタは、入力として第１及び第２の選択信号の両方、並びに出力として第１もしくは第２の選択信号のいずれかを有し、セレクタ９３_ｉを制御するための制御信号に基づいて制御信号をコントローラから出力してもよいし、コードが印加される必要があるタイムスロット数を考慮して制御信号を発生させてもよい。

例えば、第１及び第２のランニング１は、Ｄフリップフロップのアレイ９１，９２を通過してサイクルしており、例えば第１のランニング１はフリップフロップ９１_２に属し、第２のランニング１はフリップフロップ９２_１に属すると考慮すれば、両方の間には１つのクロックサイクルの遅延が存在する。セレクタ９３_ｉに対する制御信号は、第１の所定数のタイムスロットに等しい第１の時間期間で第１のランニング１が行に印加され、第２の所定数のタイムスロットに等しい第２の時間期間で第２のランニング１が行に印加される。第１の時間期間で、第１のランニング１はセレクタ９３_２に対応して接続される行に印加されるであろうし、データ線駆動回路５２上に存在して当該データ線駆動回路５２により提供される画像データはこの対応する行上に置かれるであろう。第２の時間期間で、第２のランニング１はセレクタ９３_１に対応して接続される行に印加されるであろうし、データ線駆動回路５２上に存在して当該データ線駆動回路５２により提供される画像データはこの対応する行上に置かれるであろう。このように、デジタル選択線駆動信号５１において存在している、例えば２つのランニング１などの２つの選択信号にも関わらず、データは２つの行に同時に書き込まれない。

図９に例示された実施形態に対する代替例では、図１０で例示された選択線駆動回路１００が使用され、ここで、マルチプレクサ９３_ｉが選択間の最小遅延に従ってブロック内でグループ化された、出力イネーブル回路１０１により代用された。奇数のクロックが出力イネーブル回路１０１を駆動するために供給されてもよい。

上述した説明は本開示の特定の実施形態を詳述する。しかしながら、上述した説明が文章中でいかに詳細に説明されたように見えたとしても、本開示は多くの方法で実施されてもよい、ということが認識されるであろう。留意すべきことは、本開示のある特徴もしくは態様を説明する場合、特定の専門用語の使用が、その専門用語がここで再定義されて制限されて、その専門用語が関連する本発明の特徴もしくは態様の任意の特定の特性を含むことを意味するととるべきでない、ということである。

上述した詳細な説明が示され、説明されて種々の実施形態に適用された本発明の新しい特徴を指摘する一方で、例示されたデバイスもしくは処理の形態及び詳細事項において、種々の省略、代用、及び変形が本発明の精神を離れることなしに当業者によりなされるかもしれない、ということが理解されるであろう。

Claims (19)

1. 所定のフレームレートでアクティブマトリックスディスプレイ（５５）をデジタル駆動するための方法であって、
   上記アクティブマトリックスディスプレイ（５５）は複数の行及び複数の列で論理的に編成された複数の画素を備え、
   上記方法は、
   ｎビットデジタル画像コードにより画像フレーム内で表示すべき画像の複数の画素のそれぞれを表現するステップと、
   上記画像フレームを自然数のサブフレームに分割するステップと、
   各サブフレーム内で、上記複数の行のうちの少なくとも１つを２回連続的に選択するステップとを含み、
   第１の選択において、上記ｎビットデジタル画像コードの第１の所定ビットに対応する第１のデジタルコードが上記選択された行に書き込まれ、第２の選択において、上記ｎビットデジタル画像コードの第２の所定ビットに対応する第２のデジタルコードが上記選択された行に書き込まれ、上記第２の選択と上記第１の選択との間に所定の時間遅延が存在する方法。
2. 上記画像フレームを分割するステップは、
   上記画像フレームを実質的に均等の継続時間のサブフレームに分割することを含む請求項１記載の方法。
3. 上記複数の行の上記第２の選択は、上記サブフレームのうちの、少なくとも３５％，少なくとも５０％，少なくとも７５％，少なくとも８０％，少なくとも８５％，少なくとも９０％に対して行われる請求項１または２記載の方法。
4. 上記画像フレームをサブフレームに分割するステップは、
   上記画像フレームをＮ個のサブフレームに分割することを含み、
   ここで、Ｎはｎに等しい請求項１から３のうちのいずれか１つに記載の方法。
5. 上記画像フレームをサブフレームに分割するステップは、
   上記画像フレームをＮ個のサブフレームに分割することを含み、
   ｎは、２の自然数の累乗とは異なる上記ｎビットデジタル画像コードのビット数である請求項１から３のうちのいずれか１つに記載の方法。
6. 各サブフレームはさらに、対応する上記各サブフレームよりも短い継続時間を有するタイムスロットに分割される請求項１から５のうちのいずれか１つに記載の方法。
7. 上記ｎビットデジタル画像コードにおける各ビット位置に従って、多数のタイムスロットを上記ｎビットデジタル画像コードの各ビットに割り当てるステップをさらに含む請求項６記載の方法。
8. ｘ番目のサブフレームにおける、上記第２の選択と上記第１の選択との間の時間遅延は、上記サブフレームの継続時間の１／２^Ｎ−ｘに対応する請求項１から７のうちのいずれか１つに記載の方法。
9. 各サブフレームはさらに２^ｎ／Ｎ個のタイムスロットに分割される請求項４から７のうちのいずれか１つに記載の方法。
10. ２^ｍ−１個のタイムスロットを上記ｎビットデジタル画像コードのｍ番目のビットに割り当てるステップをさらに含む請求項９記載の方法。
11. １つのフレーム内のさらなるサブフレームにおける上記第２の選択と上記第１の選択との間の時間遅延は、上記１つのフレーム内のより前のサブフレームにおける上記第２の選択と上記第１の選択との間の上記時間遅延よりも小さくない請求項１から１０のうちのいずれか１つに記載の方法。
12. 上記第１のデジタルコードを書き込むステップ及び上記第２のデジタルコードを書き込むステップは、パルス幅変調を用いて上記第１のデジタルコード及び上記第２のデジタルコードを駆動することを含む請求項１から１１のうちのいずれか１つに記載の方法。
13. 画像カラー（ｎビットグレースケール）ごとに使用されるビット数は８である請求項１から１２のうちのいずれか１つに記載の方法。
14. 所定のフレームレートでアクティブマトリックスディスプレイ（５５）を駆動するためのデジタル駆動回路であって、
    上記アクティブマトリックスディスプレイ（５５）は、表示すべき画像の続くフレームを表示するように、複数の行及び複数の列で論理的に編成された複数の画素を備え、上記画像は各画素に対してｎビットデジタル画像コードにより表現され、
    上記デジタル駆動回路は、
    上記複数の行を連続的に選択するためのデジタル選択線駆動回路（５１）と、
    上記ｎビットデジタル画像コードを選択された行における対応する画素に書き込むためのデジタルデータ線駆動回路（５２）とを備え、
    上記デジタル選択線駆動回路（５１）は、第１の選択において、上記ｎビットデジタル画像コードの第１の所定ビットに対応する第１のデジタルコードを当該選択された行に書き込み、第２の選択において、上記ｎビットデジタル画像コードの第２の所定ビットに対応する第２のデジタルコードを当該選択された行に書き込むように、上記複数の行のうちの少なくとも１つを１つのサブフレーム内で２回連続的に選択し、
    上記第２の選択と上記第１の選択との間に所定の時間遅延が存在するように構成されるデジタル駆動回路。
15. 上記デジタル選択線駆動回路（５１）は、
    上記第２の選択と上記第１の選択との間の上記所定の時間遅延を決定するための時間遅延決定回路を備える請求項１４記載のデジタル駆動回路。
16. 上記時間遅延決定回路はシフトレジスタを備える請求項１５記載のデジタル駆動回路。
17. 請求項１４から１６のうちのいずれか１つに記載のデジタル駆動回路により駆動されるように構成された発光素子のアレイを備えるアクティブマトリックスディスプレイ（５５）。
18. 上記アクティブマトリックスディスプレイはＡＭＯＬＥＤディスプレイである請求項１７記載のアクティブマトリックスディスプレイ（５５）。
19. 上記発光素子は、蛍光性ＯＬＥＤ、リン光性ＯＬＥＤ、発光高分子化合物、及びポリデンドリマーのうちのいずれかである請求項１８記載のアクティブマトリックスディスプレイ（５５）。

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