(実施の形態1)
発明の実施の形態について、図面を参照しながら説明する。本実施の形態の説明では便宜上以下のパラメータを適用する。なお、ここで示すパラメータは本発明に係る回路の一駆動条件であり、本実施の形態と同様の作用効果を奏するものであれば、異なるパラメータの組み合わせも許容される。
回路の駆動電源として、VSS=0V、VDD=5V(5Vpp)を適用する。
サンプリング(SAMP)信号及び反転サンプル反転サンプリング(SAMPB)信号の振幅を高(H)レベルは5V、低(L)レベルは0V(5Vpp)とする。
サンプリング1(SAMP1)信号及び反転サンプリング1(SAMP1B)信号の振幅を高(H)レベルは5V、低(L)レベルは0V(5Vpp)とする。
データ(DATA)信号の振幅を高(H)レベルは3.3V、低(L)レベルは0V(3.3Vpp)とする。
回路を構成するTFTにおいて、pチャネル型TFTのしきい値電圧は−1.5V、nチャネル型TFTのしきい値電圧は1.5Vとする。
なお、絶縁基板上等にシリコン薄膜を成膜し、活性層を形成してなる薄膜トランジスタにおいては、その構造から、ソース電極とドレイン電極の定義が困難であるため、ここでは、特別にソース電極、ドレイン電極の定義が必要な場合を除き、一方を第1の電極、他方を第2の電極と表記する。一般的に、nチャネル型トランジスタにおいては、電位の低い側がソース電極、高い側がドレイン電極となり、pチャネル型トランジスタにおいては、電位の高い側がソース電極、低い側がドレイン電極となるため、回路動作の説明において、ゲート・ソース間電圧等に関し記載のある場合には、上記にしたがう。
図1(A)に本発明の実施形態のデータラッチ回路の構成を示す。図1に用いられている回路シンボルの等価回路を図15(A)、(B)、(C)に示す。図15(A)はアナログスイッチであり、等価回路ではnチャネル型TFT301とpチャネル型TFT302で構成されている。図15(B)はインバータであり、等価回路ではnチャネル型TFT304とpチャネル型TFT303で構成されている。図15(C)はクロックドインバータであり、等価回路ではnチャネル型TFT307、308とpチャネル型TFT305、306で構成されている。データラッチ回路は、データ(DATA)信号の取り込み行うアナログスイッチ100、データ(DATA)信号の高(H)レベル及び低(L)レベルによってオン又はオフを制御するnチャネル型TFTの103を有する。また、データラッチ回路は、反転サンプリング(SAMPB)信号によりVSSを出力するためのnチャネル型TFTの104、反転サンプリング(SAMPB)信号によりVDDを出力するためのpチャネル型TFT105を有する。アナログスイッチ100はサンプリング(SAMP)信号、反転サンプリング(SAMPB)信号により、オン又はオフする。nチャネル型TFT104とpチャネル型TFT105の第1の電極はそれぞれVSSとVDDに接続されている。nチャネル型TFT104の第2の電極はnチャネル型TFT103の第1の電極と接続されている。nチャネル型TFT103の第2の電極とpチャネル型TFT105の第2の電極はインバータ101の入力端子、クロックドインバータ102の出力端子に接続される。
その接続箇所は図1(A)のaを示し、以下「ノードa」と表記する。インバータ101の出力端子は、クロックドインバータ102の入力端子に接続される。前記接続箇所は図1(A)のOUTを示す。図1に示す、インバータ101及びクロックドインバータ102は、図1のyに相当し、以下「保持ブロックy」と表記する。図1(B)に示すaを、以下「出力a」、bを、以下「出力b」と表記する。
まず、図1(A)より、サンプリング(SAMP)信号と反転サンプリング(SAMPB)信号による回路の動作を説明する。
サンプリング(SAMP)信号が高(H)レベルで反転サンプリング(SAMPB)信号が低(L)レベルの時の動作について説明する。このとき、アナログスイッチ100はオンの動作をする(図15(A)の等価回路におけるnチャネル型TFT301、pチャネル型TFT302がそれぞれオンの動作をする)。それにより、データ(DATA)信号を取り込み、nチャネル型TFT103のゲート電極へデータ(DATA)信号を入力する。pチャネル型TFT105のゲート電極には反転サンプリング(SAMPB)信号の低(L)レベル(0V)が入力され、第1の電極(ソース電極)の電位はVDD(5V)であり、Vgsがしきい値電圧を上回っているのでオンし、VDDをノードaに出力する。nチャネル型TFT104のゲート電極にも反転サンプリング(SAMPB)信号の低(L)レベルが入力され、第1の電極(ソース電極)の電位はVSS(0V)であり、Vgsがしきい値電圧を下回りオフする。よって、データ(DATA)信号が高(H)レベル、低(L)レベルに関わらず、ノードaのVDDは確定されている。
一方、サンプリング(SAMP)信号が低(L)レベルで反転サンプリング(SAMPB)信号が高(H)レベルの時の動作について説明する。このとき、アナログスイッチ100はオフの動作をする(アナログスイッチの100のnチャネル型TFT301及びpチャネル型TFT302はそれぞれオフする)。それにより、データ(DATA)信号の取り込みは停止し、nチャネル型TFT103のゲート電極へのデータ(DATA)信号の入力は止まる。nチャネル型TFT104のゲート電極は、反転サンプリング(SAMPB)信号の高(H)レベル(5V)が入力され、第1の電極(ソース電極)の電位はVSS(0V)であり、Vgsがしきい値電圧を上回っているのでオンし、VSSをnチャネル型TFT103の第1の電極に出力する。pチャネル型TFT105のゲート電極にも反転サンプリング(SAMPB)信号の高(H)レベル(5V)が入力され、第1の電極(ソース電極)の電位はVDD(5V)であり、Vgsがしきい値電圧を下回りオフする。
この時、アナログスイッチ100により、取り込まれていたデータ(DATA)信号が高(H)レベルであるとすると、nチャネル型TFT103のゲート電位は3.3V、第1の電極(ソース電極)の電位はVSS(0V)であり、Vgsがしきい値電圧を上回っているのでオンし、第1の電極のVSSをノードaに出力する。データ(DATA)信号が低(L)レベルであるとすると、nチャネル型TFT103のゲート電位は0V、第1の電極(ソース電極)の電位はVSS(0V)であり、Vgsがしきい値電圧を下回るのでオフする。よって、データ(DATA)信号が高(H)レベルのときは、ノードaのVSSは確定される。逆にデータ(DATA)信号が低(L)レベルのときはノードaの電位はVDDとなる。
次に、図1(B)に本実施形態のデータラッチ回路のタイミングチャートを示す。図1(B)のaを以下「出力a」、bを以下「出力b」と表記する。以下、図1(A)、(B)より、ノードa、OUTの電圧の保持動作を詳細に説明する。
T1期間の始まりは各信号のタイミングがサンプリング(SAMP)信号は高(H)レベル、反転サンプリング(SAMPB)信号は低(L)レベル、サンプリング1(SAMP1)信号は高(H)レベル、反転サンプリング1(SAMP1B)信号は低(L)レベルとなり、それぞれ同時に切り換わる。この切り換わりは同時に行わなくてもよい。しかし、アナログスイッチ100とクロックドインバータ102の両方がオンとなるタイミングが生じると、ノードaにおいて、クロックドインバータ102の出力とnチャネル型TFT103、pチャネル型TFT105の出力が衝突するので、所望の動作はできない。逆にサンプリング(SAMP)信号と反転サンプリング(SAMPB)信号とサンプリング1(SAMP1)信号と反転サンプリング1(SAMP1B)信号のタイミングの前後関係によっては、アナログスイッチ100とクロックドインバータ102の両方がオフになる期間が現れる。その場合は、ノードaは浮遊状態になるが、一瞬浮遊になったからといって即座にノードaの電位が変動することはないので、両方オフになる期間を短くすればよい。このようにタイミングを考慮すれば、動作に影響は及ばない。
T1とT2期間について説明する。T1とT2期間はサンプリング(SAMP)信号が高(H)レベル、反転サンプリング(SAMPB)信号が低(L)レベルなので、アナログスイッチ100より、データ(DATA)信号の取り込みが行われる。T1期間が終わり、T2期間に移る時に、データ(DATA)信号は反転しているが、この期間は、サンプリング(SAMP)信号は高(H)レベル、反転サンプリング(SAMPB)信号は低(L)レベルなので、前述したように、データ(DATA)信号のレベルに関わらずに、ノードaはVDDが出力される。さらに、クロックドインバータ102の制御を行うサンプリング1(SAMP1)信号、反転サンプリング1(SAMP1B)信号はそれぞれ高(H)レベル、低(L)レベルとなっているので、出力はハイインピーダンスとなる。これらの動作により、T1とT2期間、OUTにはノードaの反転した低(L)レベルが出力される。
T2期間が終わり、サンプリング(SAMP)信号は低(L)レベル、反転サンプリング(SAMPB)信号は高(H)レベルとなるので、アナログスイッチ100による、データ(DATA)信号の取り込みは停止する。この時、前述したように、nチャネル型TFT103の第1の電極はVSSとなり、nチャネル型TFT103のゲートの電極には、T2期間の終了直前にアナログスイッチ100によって取り込まれていた、データ(DATA)信号(D2)のレベルが保持されている。
T2期間の終了直前、nチャネル型TFT103のゲート電極にデータ(DATA)信号(D2)の高(H)レベルが入力されるときの動作について説明する。前述したように、nチャネル型TFT103はオンとなり、ノードaにはVSSが出力される。また、インバータ101をにより、OUTにはVDDが出力される。続いて、T3期間に移り、保持ブロックyのクロックドインバータ102はサンプリング1(SAMP1)信号が高(H)レベル、反転サンプリング1(SAMP1B)信号が低(L)レベルなので、ハイインピーダンスとなる。さらに、アナログスイッチ100はサンプリング(SAMP)信号が低(L)レベル、反転サンプリング(SAMPB)信号が高(H)レベルなので、ハイインピーダンスとなる。すなわち、T3期間はアナログスイッチ100とクロックドインバータ102の両方が「オフ」になる期間が現れる。
その場合、ノードaは浮遊状態になるが、信号のタイミングをずらす期間はごく短いので、一瞬浮遊になったからといって即座にノードaの電位が変動することはない。T3期間が終わり、T4期間に移ると、サンプリング1(SAMP1)信号は低(L)レベル、反転サンプリング1(SAMP1B)信号は高(H)レベルとなり、クロックドインバータ102はインバータとして機能する。インバータ101とクロックドインバータ102はそれぞれの出力がOUT、ノードa(VSS)の電位を保持する帰還を形成するので、再びクロックドインバータ102がハイインピーダンスになるまでのT4期間、OUTはVDDとなる。このように、OUTは、T2期間の終了直前に取り込まれた、データ(DATA)信号の高(H)レベルに応じて、VDDを保持することができる。
一方、T2期間の終了直前、nチャネル型TFT103のゲート電極にデータ(DATA)信号(D2)の低(L)レベルが入力される時の動作について説明する。前述したように、nチャネル型TFT103はオフとなり、ノードaはVDDが出力されている。OUTはインバータ101により、VSSが出力される。前述したように、T3期間、ノードaは一瞬浮遊になるが、信号のタイミングをずらす期間は短いので、ノードaの電位が変動することはない。T3期間の終わりからT4期間に移るとき、サンプリング1(SAMP1)信号は低(L)レベル、反転サンプリング1(SAMP1B)信号は高(H)レベルとなり、クロックドインバータ102はインバータとして機能する。インバータ101とクロックドインバータ102はそれぞれの出力がOUT、ノードa(VDD)を保持する帰還を形成し、T4期間、OUTはVSS(出力b)となる。このように、OUTは、T2期間の終了直前に取り込まれた、データ(DATA)信号の低(L)レベルに応じて、VSSを保持することができる。T5期間以降はT1からT4期間のタイミングで動作を繰り返すので省略する。
以上の動作を、サンプリング(SAMP)信号、反転サンプリング(SAMPB)信号、サンプリング1(SAMP1)信号、反転サンプリング1(SAMP1B)信号の状態にしたがって繰り返し、データ(DATA)信号の取り込みと保持を繰り返す。
以上の動作により、従来型のデータラッチ回路と比較して、本発明によるデータラッチ回路は以下の特徴を有する。
本実施形態のデータラッチ回路では、ノードaには電源電圧のVSS(0V)もしくはVDD(5V)のみが供給され、インバータ101に入力するので、インバータ101を構成するnチャネル型TFT、pチャネル型TFTは、確実に排他的に動作するため、インバータ101に不正な貫通電流が流れることはない。このようなことから、保持の動作は非常に安定し、かつ貫通電流の削減により、消費電力の低減ができる。
もう一つの特徴として、TFTの製造プロセスによって生じるTFT諸特性のばらつき、特に、しきい値電圧のばらつきに回路動作が依存しにくいという点である。
本実施形態のデータラッチ回路では、ノードaにはVDDとVSSの電源電圧のみ伝わるので、インバータ101には5Vの電位が入力され、nチャネル型TFT304のVgs=5Vで、しきい値電圧を上回るのでオンする。また、pチャネル型TFT303のVgspは0Vとなりオフする。よって、インバータ101の出力はVSSとなり、VDD・VSS電源電圧間に不正な貫通電流が流れることはなく、確実な動作することが可能である。このように、従来型と比較して、本発明はしきい値電圧のばらつきに依存しにくい回路構成となっている。
本実施形態である図1(A)では、図1(B)のT2の終了直前の期間においてデータ(DATA)信号の電圧のレベルが低(L)レベルの時には、T3期間においてノードaにVDDを供給する。そして、データ(DATA)信号の電圧のレベルが高(H)レベルの時には、ノードaにVSSを供給するようにタイミングや回路が構成されている。従って、データ(DATA)に応じたVDDとVSSの電源電圧がインバータに入力され、回路は確実な動作をする。よって、前述したように、従来型の回路における、TFTのしきい値電圧により回路動作が依存するようなことはない。
このように、従来型のデータラッチ回路よりも、TFTのしきい値電圧に依存しにくい構成になっているため、しきい値電圧によるばらつきに強い回路構成となっている。
また、本実施形態における構成を一部換えたものを、図4に示す。保持ブロックyの構成は、インバータ及びクロックドインバータにより形成されていたが、クロックドインバータをアナログスイッチとインバータに換えて構成される。その他の動作は図1(B)に示すタイミングで動作するので省略する。
データラッチ回路の他の一態様を図3に示す。図3のデータラッチ回路は、保持ブロックyの構成を、インバータ401、アナログスイッチ402と403、pチャネル型TFT407によって接続される構成に変えたものである。pチャネル型TFT407の第1の電極にVDDを接続し、第2の電極はnチャネル型TFT404の第2の電極とインバータ401の入力端子に接続し、ゲート電極はアナログスイッチ402の出入力端子の一方に接続する。アナログスイッチ402の出入力端子の他方はインバータ401の出力端子である、OUTに接続し、アナログスイッチ403の出入力端子の一方と接続する。アナログスイッチ403の出入力端子の他方は、nチャネル型TFT404のゲート電極に接続する。その他の構成は図1のデータラッチ回路と同様の構成となっている。
図3に示す各TFTに入力される制御信号(サンプリング(SAMP)信号、反転サンプリング(SAMPB)信号、サンプリング1(SAMP1)信号、反転サンプリング1(SAMP1B)信号)は図1(B)のタイミングチャートと同様のタイミングで動作をする。図3に示すbを、以下「ノードb」と称する。T1期間からT3期間までは、図1(A)に示した実施形態と動作は同じなので省略する。
T3期間、ノードbにVSSが供給されている時、すなわちデータ(DATA)信号(D2)が高(H)レベル時の動作を説明する。T4期間の始まりは、サンプリング1(SAMP1)信号が低(L)レベル、反転サンプリング1(SAMP1B)信号が高(H)レベルとなり、アナログスイッチ402、403はオンされている。ノードbにはVSSが供給されており、OUTはインバータ401により、VDDが出力されている。アナログスイッチ402,403はオンされているのでPチャネル型TFT407のゲート電極にはVDDが入力されて、Pチャネル型TFT407はオフする。nチャネル型TFT404のゲート電極にVDD(5V)が入力され、第1の電極(ソース電極)の電位はVSS(0V)であり、Vgsがしきい値電圧を上回るのでオンする。よって、nチャネル型TFT404より、ノードbにVSSが出力される。この時nチャネル型TFT404とnチャネル型TFT405とインバータ401とアナログスイッチ403によって、帰還が形成される。すなわち、ノードbの状態はnチャネル型TFT404とnチャネル型TFT405によって確定され、OUTはインバータ401によって確定される。この状態がT4期間中で継続され、OUTは図1(B)に示される出力aのようになる。
同様にT3期間、ノードbにVDDが供給されている時、すなわちデータ(DATA)信号(D2)が低(L)レベル時の動作を説明する。T4期間の始まりは、前述したように、アナログスイッチ402、403はオンされている。この時ノードbにはVDDが供給されており、OUTはインバータ401により、VSSが出力されている。OUTのVSSはアナログスイッチ402、403を介して、それぞれ、pチャネル型TFT407とnチャネル型TFT404のゲート電極に入力される。pチャネル型TFT407のゲート電位はVSS(0V)、第1の電極(ソース電極)の電位はVDD(5V)であり、Vgsがしきい値電圧を上回るのでオンする。nチャネル型TFT404のゲート電位はVSS(0V)、第1の電極(ソース電極)の電位はVSS(0V)であり、Vgsがしきい値電圧を下回るのでオフする。よって、pチャネル型TFT407より、ノードbにVDDが出力される。この時pチャネル型TFT407とインバータ401とアナログスイッチ402によって、帰還が形成される。すなわち、ノードbの状態はpチャネル型TFT407によって確定され、OUTはインバータ401によって確定される。この状態がT4期間中で継続され、OUTは出力bとなる。
このように、データ(DATA)信号の高(H)レベルを保持するときには、nチャネル型TFT404とアナログスイッチ403とインバータ401によって帰還が形成される。一方、データ(DATA)信号の低(L)レベルを保持するときには、pチャネル型TFT407とアナログスイッチ402とインバータ401によって帰還が形成される。このように、nチャネル型TFT404とpチャネル型TFT407のゲート電極を固定し、保持を行う帰還を2つにすることにより、回路動作の安定をはかり、確実に動作させることができる。
(実施の形態2)
本実施の形態においては、実施形態で用いたデータラッチ回路をソース信号線駆動回路に用いた例について説明する。ソース信号線駆動回路とは、入力するデータ信号を取りこみ、駆動する画素に対応するソース線にアナログ変換した信号を出力するというものである。
図5にソース信号線駆動回路の構成の例を示す。ソース信号線駆動回路は、シフトレジスタ600、ラッチ回路601、D/A変換回路602(Digtal/Analog Converter:DAC)によって構成される場合が多い。通常、ソース信号線駆動回路にはこのほかにラッチ回路を動作させる際にデータ信号を増幅させるのに必要となるレベルシフタもあるが、本発明によりそれが不要となる。実際のソースドライバでは画素の行数分ソース線が必要なので、表示装置のソースドライバ部分は図5の回路が行数分並ぶことになる。
シフトレジスタ600から送られたサンプリング信号(SAMP)及び反転サンプリング信号(SAMPB)はラッチ回路601に入力される。ラッチ回路601はサンプリング信号(SAMP)、反転サンプリング信号(SAMPB)及びラッチ回路内のクロックドインバータを制御するサンプリング1信号(SAMP1)、反転サンプリング1信号(SAMP1B)に応じて入力された、外部回路からのデータ信号(DATA)を保持及び出力を行いD/A変換回路に送る。D/A変換回路では複数のラッチ回路からの出力に応じて複数の電源階調線(VOL)から1本を選択する、あるいは2本の電源階調線を選択しその電圧範囲内での電圧を選択してソース線(Source)に出力する。
シフトレジスタは複数のインバータ、クロックドインバータからなり、入力された信号を1周期もしくは半周期分シフトして出力する。シフトレジスタは公知のものを用いることができる。D/A変換回路 はデジタル信号をアナログ信号に変換するものであり、その構造によってさまざまな形態があるがシフトレジスタと同様、公知のものを用いれば良い。また、DACの後にアナログバッファをつけても良い。
さらに、本実施形態では、デジタル入力された信号をアナログ出力する例を挙げて説明したが、デジタル入力された信号をデジタル出力することももちろん可能である。
(実施の形態3)
本実施の形態は、実施の形態1及び実施の形態2で示すデータラッチ回路を含み、エレクトロルミネセンスを発現する材料を用いた発光素子を画素に適用して表示画面を構成する表示装置について図6を参照して説明する。
図6(A)において、表示パネル1501は、マトリクス状に配置された複数の画素1502よりなる画素部1503を有する。画素1502毎は、TFT等のスイッチング素子と、それに接続する発光素子を備えた構成とする。外部基板1507と表示パネル1501を接続する接続配線1508には、信号線駆動回路1505、走査線駆動回路1506を構成するドライバICが実装されていても良い。実施の形態1及び実施の形態2で示すデータラッチ回路はドライバICの中に組み込まれている。
他の形態として、図6(B)に示すように画素部1503が形成された基板と同じ基板上に、信号線駆動回路1505、走査線駆動回路1506を設ける構成とすることもできる。これらの駆動回路は、画素1502と同様にTFTで形成されており、pチャネル型及びnチャネル型TFTで形成することができる。実施の形態1及び実施の形態2で示すデータラッチ回路はTFTで形成されている。この場合、TFTのチャネル形成領域は、多結晶半導体で形成されていることが好ましい。
このような表示装置は、データラッチ回路が貫通電流の低減による消費電力の削減をはかり、TFT特性のばらつきによる影響を受けることはなく、確実な動作を行うことができるように構成されているので、外部回路の昇圧を必要とせず、低消費電力化、レイアウト面積の縮小、コストダウンを実現することができる。
(実施の形態4)
図7(A)に、図6(A)及び図6(B)で示した画素部1503の構成例(以下、第1の画素構成という)を示す。画素部1503は、複数の信号線S1からSp(pは自然数)と、複数の信号線S1からSpと交差するように設けられた複数の走査線G1からGq(qは自然数)と、信号線S1からSpと走査線G1からGqの交差部毎に設けられた画素1502を含んでいる。この場合、画素1502は信号線及び走査線に囲まれて区画化された領域を含んだ領域を指している。
図7(A)の画素1502の構成を、図7(B)に示す。図7(B)では、複数の信号線S1からSpのうちの1本Sx(xはp以下の自然数)と、複数の走査線G1からGqのうちの1本Gy(yはq以下の自然数)との交差部に形成された画素1502を示す。画素1502は、第1のTFT701と、第2のTFT702と、容量素子703と、発光素子704とを有する。なお、本実施の形態では、発光素子704として一対の電極を有し、当該一対の電極間に電流が流れることによって発光する素子を用いた例を示す。また、容量素子703として、第2のTFT702の寄生容量等を積極的に利用してもよい。第1のTFT701及び第2のTFT702は、nチャネル型TFTであってもpチャネル型TFTであっても良い。
第1のTFT701のゲートは走査線Gyに接続され、第1のTFT701のソース及びドレインの一方は信号線Sxに接続され、他方は第2のTFT702のゲート及び容量素子703の一方の電極に接続される。容量素子703の他方の電極は、電位V3が与えられる端子705に接続される。第2のTFT702のソース及びドレインの一方は発光素子704の一方の電極に接続され、他方は電位V2が与えられる端子706に接続される。発光素子704の他方の電極は、電位V1が与えられる端子707に接続される。
このような構成を有する画素1502の動作は次のように説明することができる。複数の走査線G1からGqのうち1本を選択し、当該走査線が選択されている間に複数の信号線S1からSp全てに画像信号を入力する。こうして、画素部1503の1行の画素に画像信号を入力する。複数の走査線G1からGqを順に選択し同様の動作を行って、画素部1503の全ての画素1502に画像信号を入力する。
複数の走査線G1からGqのうちの1本Gyが選択され、複数の信号線S1からSpのうちの1本Sxから画像信号が入力された画素1502の動作について説明する。走査線Gyが選択されると、第1のTFT701がオン状態となる。TFTのオン状態とはソースとドレインが導通状態であることを言い、TFTのオフ状態とはソースとドレインが非導通状態であることを言うものとする。第1のTFT701がオン状態となると、信号線Sxに入力された画像信号は、第1のTFT701を介して第2のTFT702のゲートに入力される。第2のTFT702は入力された画像信号に応じてオン状態またはオフ状態を選択される。第2のTFT702のオン状態が選択されると、第2のTFT702のドレイン電流が発光素子704に流れ発光素子704は発光する。
電位V2と電位V3とは、第2のTFT702がオン状態となった際に電位差が常に一定となるように保たれる。電位V2と電位V3とを同じ電位としてもよい。電位V2と電位V3とを同じ電位とする場合は、端子705と端子706とを同じ配線に接続しても良い。電位V1と電位V2とは、発光素子704の発光を選択された際に所定の電位差を有するように設定される。こうして、発光素子704に電流を流し発光素子704を発光させる。
このような画素部1503を有する表示装置は、実施の形態3と同様に、実施の形態1又は2のデータラッチ回路を含むことにより有意な効果を備えている。すなわち、当該データラッチ回路が貫通電流の低減による消費電力の削減をはかり、TFT特性のばらつきによる影響を受けることはなく、確実な動作を行うことができるように構成されているので、外部回路の昇圧を必要とせず、低消費電力化、レイアウト面積の縮小、コストダウンを実現することができる。
(実施の形態5)
図8(A)に、図6(A)及び図6(B)で示した画素部1503の他の構成例を示す。画素部1503は、複数の第1の信号線S1からSp(pは自然数)と、複数の信号線S1からSpと交差するように設けられた複数の走査線G1からGq(qは自然数)及び複数の走査線R1からRqと、信号線S1からSpと走査線G1からGqの交差部毎に設けられた画素1502とを有する。
図8(A)の画素1502の構成を図8(B)に示す。図8(B)では、複数の信号線S1からSpのうちの1本Sx(xはp以下の自然数)と、複数の走査線G1からGqのうちの1本Gy(yはq以下の自然数)及び複数の走査線R1からRqのうちの1本Ryとの交差部に形成された画素1502を示す。なお、図8(B)に示す構成の画素において、図7(B)と同じ部分は同じ符号を用いて示し、説明は省略する。図8(B)では、図7(B)で示した画素1502において、第3のTFT708とを有する点で異なる。第3のTFT708は、nチャネル型TFTであってもpチャネル型TFTであっても良い。
第3のTFT708のゲートは走査線Ryに接続され、第3のTFT708のソース及びドレインの一方は第2のTFT702のゲート及び容量素子703の一方の電極に接続され、他方は電位V4が与えられる端子709に接続される。
図8(A)及び図8(B)で示す構成の画素では、走査線Ry及び第3のTFT708を有することによって、信号線Sxから入力される画像信号に関わらず、画素1502の発光素子704を非発光とすることができる点に特徴がある。走査線Ryに入力される信号によって、画素1502の発光素子704が発光する時間を設定することができる。こうして、走査線G1からGqを順に選択し全ての走査線G1からGqを選択する期間よりも短い発光期間を設定することができる。こうして、時分割階調方式で表示を行う場合に、短いサブフレーム期間を設定することができるので、高階調を表現することができる。
電位V4は、第3のTFT708がオン状態となった際に第2のTFT702がオフ状態となるように設定すれば良い。例えば、第3のTFT708がオン状態となった際に、電位V2と同じ電位になるように電位V4を設定することができる。電位V2と電位V4とを同じ電位とすることによって、容量素子703に保持された電荷を放電し、第2のTFT702のソースとゲート間の電圧をゼロとして第2のTFT702をオフ状態とすることができる。なお、電位V2と電位V4とを同じ電位とする場合は、端子706と端子709とを同じ配線に接続しても良い。
なお、第3のTFT708は、図8(B)に示した配置に限定されない。例えば、第2のTFT702と直列に第3のTFT708を配置してもよい。この構成では、走査線Ryに入力される信号により、第3のTFT708をオフ状態にすることによって、発光素子704に流れる電流を遮断し、発光素子704を非発光とすることができる。
図8(B)で示した第3のTFT708の代わりにダイオードを用いることもできる。第3のTFT708の代わりにダイオードを用いた画素の構成を図8(C)に示す。なお、図8(C)において図8(B)と同じ部分は同じ符号を用いて示し説明は省略する。ダイオード710の一方の電極は走査線Ryに接続され、他方の電極は第2のTFT702のゲート及び容量素子703の一方の電極に接続されている。
ダイオード710は一方の電極から他方の電極に電流を流す。第2のTFT702をpチャネル型TFTとする。ダイオード710の一方の電極の電位を上昇させることによって、第2のTFT702のゲートの電位を上昇させ、第2のTFT702をオフ状態とすることができる。
図8(C)では、ダイオード710は、走査線Ryに接続された一方の電極から第2のTFT702のゲートに接続された他方の電極に電流を流すとし、第2のTFT702をpチャネル型TFTとした構成を示したがこれに限定されない。ダイオード710は、第2のTFT702のゲートに接続された他方の電極から信号線Ryに接続された一方の電極に電流を流すとし、第2のTFT702をnチャネル型TFTとした構成としてもよい。第2のTFT702がnチャネル型TFTのときは、ダイオード710の一方の電極の電位を下降させることによって、第2のTFT702のゲートの電位を下降させ、第2のTFT702をオフ状態とすることができる。
ダイオード710としては、ダイオード接続されたTFTを用いてもよい。ダイオード接続されたTFTとは、ドレインとゲートが接続されたTFTを示すものとする。ダイオード接続されたTFTとしては、pチャネル型TFTを用いても良いしnチャネル型TFTを用いても良い。
このような画素部1503を有する表示装置は、実施の形態3と同様に、実施の形態1又は2のデータラッチ回路を含むことにより有意な効果を備えている。すなわち、当該ータラッチ回路が貫通電流の低減による消費電力の削減をはかり、TFT特性のばらつきによる影響を受けることはなく、確実な動作を行うことができるように構成されているので、外部回路の昇圧を必要とせず、低消費電力化、レイアウト面積の縮小、コストダウンを実現することができる。
(実施の形態6)
実施の形態3乃至5に示す表示装置の画素の構成の一態様について、図9を参照して説明する。図9は、TFTとそれに接続する発光素子で構成される画素の断面図である。
図9において、基板1000上に、ブロッキング層1001、TFT1100を構成する半導体層1002、容量部1101の一方の電極を構成する半導体層1002が形成されている。その上層には第1絶縁層1003が形成され、TFT1100にあってはゲート絶縁層として、容量部1101にあっては容量を形成するための誘電体層として機能する。
第1絶縁層1003上にはゲート電極1004と容量部1101の他方の電極を形成する導電層1104が形成されている。TFT1100に接続する配線1007は、発光素子1012の第1電極1008と接続している。この第1電極1008は、第3絶縁層1006上に形成されている。第1絶縁層1003と第3絶縁層1006との間には、第2絶縁層1005が形成されていてもよい。発光素子1012は、第1電極1008、EL層1009、第2電極1010で構成されている。また、第1電極1008の周辺端部及び、第1電極1008と配線1007との接続部を覆うように第4絶縁層1011が形成されている。
次に、上記に示す構成の詳細を説明する。基板1000としては、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板または半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板を用いても良い。基板1000の表面を、化学的機械研磨(CMP)法などの研磨により平坦化しておいても良い。
ブロッキング層1001としては、酸化珪素や、窒化珪素または窒化酸化珪素などの絶縁膜を用いることができる。ブロッキング層1001によって、基板1000に含まれるNaなどのアルカリ金属やアルカリ土類金属が半導体層1002に拡散しTFT1100の特性に悪影響をおよぼすのを防ぐことができる。図9では、ブロッキング層1001を単層の構造としているが、2層あるいはそれ以上の複数層で形成してもよい。なお、石英基板など不純物の拡散がさして問題とならない場合は、ブロッキング層1001を必ずしも設ける必要はない。
また、マイクロ波で励起され、電子温度が2eV以下、イオンエネルギーが5eV以下、電子密度が1011/cm3から1013/cm3の範囲である高密度プラズマで、ガラス基板の表面を直接処理しても良い。プラズマの生成はラジアルスロットアンテナを用いたマイクロ波励起のプラズマ処理装置を用いることができる。このとき、窒素(N2)、またはアンモニア(NH3)、亜酸化窒素(N2O)などの窒化物気体を導入すると、ガラス基板の表面を窒化することができる。このガラス基板の表面に形成された窒化物層は、窒化珪素を主成分とするので、ガラス基板側から拡散してくる不純物のブロッキング層として利用することができる。この窒化物層の上に酸化珪素膜または酸窒化珪素膜をプラズマCVD法で形成してブロッキング層1001としても良い。
他にも、酸化珪素や、酸窒化珪素などによるブロッキング層1001の表面に対し同様なプラズマ処理を行うことにより、その表面及び表面から1nmから10nmの深さで窒化処理をすることができる。このきわめて薄い窒化珪素の層により、その上に形成する半導体層へ応力の影響を与えることなくブロッキング層とすることができる。
半導体層1002としては、結晶性半導体膜を用いることが好ましい。結晶性半導体膜は非晶質半導体膜を結晶化して得ることができる。結晶化方法としては、レーザ結晶化法、RTA又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等を用いることができる。半導体層1002は、チャネル形成領域と、一導電型を付与する不純物元素が添加された一対の不純物領域とを有する。なお、チャネル形成領域と一対の不純物領域との間に、前記不純物元素が低濃度で添加された不純物領域を有していてもよい。半導体層1002には、全体に一導電型若しくはそれと逆の導電型を付与する不純物元素が添加された構成とすることができる。
第1絶縁層1003としては、酸化珪素、窒化珪素または窒化酸化珪素等を用い、単層または複数の膜を積層させて形成することができる。この場合において、当該絶縁膜の表面を、前述と同様に、マイクロ波で励起され、電子温度が2eV以下、イオンエネルギーが5eV以下、電子密度が1011/cm3から1013/cm3の範囲にある高密度プラズマ処理によって酸化又は窒化処理して緻密化しても良い。この処理は第1絶縁層1003の成膜に先立って行っても良い。すなわち、半導体層1002の表面に対してプラズマ処理を行う。このとき、基板温度を300℃から450℃とし、酸化雰囲気(O2、N2Oなど)又は窒化雰囲気(N2、NH3など)で処理することにより、その上に堆積するゲート絶縁層と良好な界面を形成することができる。
ゲート電極1004及び導電層1104としてはTa、W、Ti、Mo、Al、Cu、Cr、Ndから選ばれた一種の元素または該元素を複数含む合金若しくは化合物からなる単層または積層構造を用いることができる。
TFT1100は、半導体層1002と、ゲート電極1004と、半導体層1002とゲート電極1004との間の第1絶縁層1003とによって構成される。図9では、画素を構成するTFT1100として、発光素子1012の第1電極1008に接続されるものを示している。このTFT1100は、ゲート電極1004を半導体層1002上に複数配置したマルチゲート型の構成を示している。すなわち、複数のTFTが直列に接続された構成を有している。このような構成により、不用意なオフ電流の増加を抑制することができる。なお、また、図9では、TFT1100をトップゲート型のTFTとして示したが、半導体層の下方にゲート電極を有するボトムゲート型のTFTであっても良いし、半導体層の上下にゲート電極を有するデュアルゲート型のTFTであっても良い。
容量部1101は、第1絶縁層1003を誘電体とし、第1絶縁層1003を挟んで対向する半導体層1002と導電層1104とを一対の電極として構成される。なお、図9では、画素に設ける容量素子として、一対の電極の一方をTFT1100の半導体層1002と同時に形成される半導体層1102とし、他方の導電層1104をゲート電極1004と同時に形成される層とする例を示したが、この構成に限定されない。
第2絶縁層1005は窒化珪素膜などイオン性不純物をブロッキングするバリア性の絶縁膜であることが望ましい。この第2絶縁層1005は窒化シリコンまたは酸窒化シリコンで形成する。この第2絶縁層1005は、半導体層1002の汚染を防ぐ保護膜としての機能を含んでいる。この第2絶縁層1005を堆積した後に、水素ガスを導入して前述のようにマイクロ波で励起された高密プラズマ処理をすることで、第2絶縁層1005の水素化を行っても良い。または、アンモニアガスを導入して、第2絶縁層1005の窒化と水素化を行っても良い。または、酸素、N2Oガスなどと水素ガスを導入して、酸化窒化処理と水素化処理を行っても良い。この方法により、窒化処理、酸化処置若しくは酸化窒化処理を行うことにより第2絶縁層1005の表面を緻密化することができる。それにより保護膜としての機能を強化することができる。この第2絶縁層1005に導入された水素は、その後、400℃から450℃の熱処理をすることにより、第2絶縁層1005を形成する窒化シリコンから水素を放出させて、半導体層1002の水素化をすることができる。
第3絶縁層1006としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、CVD法により形成された酸化シリコン膜や、SOG(Spin On Glass)膜(塗布酸化珪素膜)などを用いることができる。有機絶縁膜としてはポリイミド、ポリアミド、BCB(ベンゾシクロブテン)、アクリルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹脂等の膜を用いることができる。また、第3絶縁層1006として、シリコン(Si)と酸素(O)との結合で骨格構造が構成される材料を用いることができる。この材料の置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
配線1007としてはAl、Ni、C、W、Mo、Ti、Pt、Cu、Ta、Au、Mnから選ばれた一種の元素または該元素を複数含む合金からなる単層または積層構造を用いることができる。
第1電極1008及び第2電極1010の一方もしくは両方を透明電極とすることができる。透明電極としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、モリブデン含む酸化インジウムスズなどを用いることができる。勿論、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物なども用いることができる。
第1電極1008及び第2電極1010の少なくとも一方は、透光性を有さない材料で形成されていてもよい。例えば、LiやCs等のアルカリ金属、およびMg、Ca、Sr等のアルカリ土類金属、これらを含む合金(Mg:Ag、Al:Li、Mg:Inなど)、およびこれらの化合物(CaF2)の他、YbやEr等の希土類金属を用いることができる。
第4絶縁層1011としては、第3絶縁層1006と同様の材料を用いて形成することができる。
発光素子1012は、EL層1009と、それを挟む第1電極1008及び第2電極1010とによって構成される。第1電極1008及び第2電極1010の一方が陽極に相当し、他方が陰極に相当する。発光素子1012は、陽極と陰極の間にしきい値電圧より大きい電圧が順バイアスで印加されると、陽極から陰極に電流が流れて発光する。
EL層1009は、単数または複数の層で構成されている。複数の層で構成されている場合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層などに分類することができる。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。各層には、有機系の材料、無機系の材料を用いることが可能である。有機系の材料として、高分子系、中分子系、低分子系のいずれの材料も用いることが可能である。
EL層1009は、正孔注入輸送層、発光層、電子注入輸送層など、機能の異なる複数の層を用いて構成することが好ましい。正孔注入輸送層は、ホール輸送性の有機化合物材料と、その有機化合物材料に対して電子受容性を示す無機化合物材料とを含む複合材料で形成することが好ましい。このような構成とすることで、本来内在的なキャリアをほとんど有さない有機化合物に多くのホールキャリアが発生し、極めて優れたホール注入性・輸送性が得られる。この効果により、従来よりも駆動電圧を低くすることができる。また、駆動電圧の上昇を招くことなく正孔注入輸送層を厚くすることができるため、ゴミ等に起因する発光素子の短絡も抑制することができる。
ホール輸送性の有機化合物材料としては、例えば、銅フタロシアニン(略称:CuPc)、4,4’,4’’−トリス[N−(3−メチルフェニル)−N−フェニルアミノ]トリフェニルアミン(略称:MTDATA)、1,3,5−トリス[N,N−ジ(m−トリル)アミノ]ベンゼン(略称:m−MTDAB)、N,N’−ジフェニル−N,N’−ビス(3−メチルフェニル)−1,1’−ビフェニル−4,4’−ジアミン(略称:TPD)、4,4’−ビス[N−(1−ナフチル)−N−フェニルアミノ]ビフェニル(略称:NPB)、4,4’−ビス{N−[4−ジ(m−トリル)アミノ]フェニル−N−フェニルアミノ}ビフェニル(略称:DNTPD)、などが挙げられるが、これらに限定されることはない。
電子受容性を示す無機化合物材料としては、酸化チタン、酸化ジルコニウム、酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウム、酸化ルテニウム、酸化亜鉛などが挙げられる。特に酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウムは真空蒸着が可能で扱いやすいため、好適である。
電子注入輸送層は、電子輸送性の有機化合物材料を用いて形成する。具体的には、トリス(8−キノリノラト)アルミニウム(略称:Alq3)、トリス(4−メチル−8−キノリノラト)アルミニウム(略称:Almq3)、ビス(2−メチル−8−キノリノラト)(4−フェニルフェノラト)アルミニウム(略称:BAlq)、バソキュプロイン(略称:BCP)、2−(4−ビフェニリル)−5−(4−tert−ブチルフェニル)−1,3,4−オキサジアゾール(略称:PBD)、3−(4−ビフェニリル)−4−フェニル−5−(4−tert−ブチルフェニル)−1,2,4−トリアゾール(略称:TAZ)、などが挙げられるが、これらに限定されることはない。
発光層は、9,10−ジ(2−ナフチル)アントラセン(略称:DNA)、9,10−ジ(2−ナフチル)−2−tert−ブチルアントラセン(略称:t−BuDNA)、4,4’−ビス(2,2−ジフェニルビニル)ビフェニル(略称:DPVBi)、クマリン30、クマリン6、クマリン545、クマリン545T、ルブレン、2,5,8,11−テトラ(tert−ブチル)ペリレン(略称:TBP)、9,10−ジフェニルアントラセン(略称:DPA)、5,12−ジフェニルテトラセン、4−(ジシアノメチレン)−2−メチル−[p−(ジメチルアミノ)スチリル]−4H−ピラン(略称:DCM1)、4−(ジシアノメチレン)−2−メチル−6−[2−(ジュロリジン−9−イル)エテニル]−4H−ピラン(略称:DCM2)などが挙げられる。また、ビス{2−[3’,5’−ビス(トリフルオロメチル)フェニル]ピリジナト−N,C2’}イリジウム(ピコリナート)(略称:Ir(CF3ppy)2(pic))、トリス(2−フェニルピリジナト−N,C2’)イリジウム(略称:Ir(ppy)3)、ビス(2−フェニルピリジナト−N,C2’)イリジウム(アセチルアセトナート)(略称:Ir(ppy)2(acac))、ビス[2−(2’−チエニル)ピリジナト−N,C3’]イリジウム(アセチルアセトナート)(略称:Ir(thp)2(acac))、ビス(2−フェニルキノリナト−N,C2’)イリジウム(アセチルアセトナート)(略称:Ir(pq)2(acac))、などの燐光を放出できる化合物用いることもできる。
また、発光層は、一重項励起発光材料と金属錯体などを含む三重項励起材料を用いても良い。例えば、赤色の発光性の画素、緑色の発光性の画素及び青色の発光性の画素のうち、輝度半減時間が比較的短い赤色の発光性の画素を三重項励起発光材料で形成し、他を一重項励起発光材料で形成する。三重項励起発光材料は発光効率が良いので、同じ輝度を得るのに消費電力が少なくて済むという特徴がある。すなわち、赤色画素に適用した場合、発光素子に流す電流量が少なくて済むので、信頼性を向上させることができる。低消費電力化として、赤色の発光性の画素と緑色の発光性の画素とを三重項励起発光材料で形成し、青色の発光性の画素を一重項励起発光材料で形成しても良い。人間の視感度が高い緑色の発光素子も三重項励起発光材料で形成することで、より低消費電力化を図ることができる。
また、発光層として無機材料を用いても良い。発光材料に用いる母体材料としては、硫化物、酸化物、窒化物を用いることができる。硫化物としては、例えば、硫化亜鉛(ZnS)、硫化カドミウム(CdS)、硫化カルシウム(CaS)、硫化イットリウム(Y2S3)、硫化ガリウム(Ga2S3)、硫化ストロンチウム(SrS)、硫化バリウム(BaS)等を用いることができる。また、酸化物としては、例えば、酸化亜鉛(ZnO)、酸化イットリウム(Y2O3)等を用いることができる。また、窒化物としては、例えば、窒化アルミニウム(AlN)、窒化ガリウム(GaN)、窒化インジウム(InN)等を用いることができる。さらに、セレン化亜鉛(ZnSe)、テルル化亜鉛(ZnTe)等も用いることができ、硫化カルシウム−ガリウム(CaGa2S4)、硫化ストロンチウム−ガリウム(SrGa2S4)、硫化バリウム−ガリウム(BaGa2S4)、等の3元系の混晶であってもよい。
金属イオンの内殻電子遷移を利用した発光中心として、マンガン(Mn)、銅(Cu)、サマリウム(Sm)、テルビウム(Tb)、エルビウム(Er)、ツリウム(Tm)、ユーロピウム(Eu)、セリウム(Ce)、プラセオジウム(Pr)などを用いることができる。なお、電荷補償として、フッ素(F)、塩素(Cl)などのハロゲン元素が添加されていてもよい。
また、ドナー−アクセプター再結合を利用した発光中心として、第一の不純物元素及び第二の不純物元素を含む発光材料を用いることができる。第一の不純物元素としては、例えば、銅(Cu)、銀(Ag)、金(Au)、白金(Pt)、ケイ素(Si)等を用いることができる。第二の不純物元素は、例えば、フッ素(F)、塩素(Cl)、臭素(Br)、ヨウ素(I)、ホウ素(B)、アルミニウム(Al)、ガリウム(Ga)、インジウム(In)、タリウム(Tl)等を用いることができる。
この場合の発光材料は固相反応、すなわち、母体材料及び不純物元素を秤量し、乳鉢で混合、電気炉で加熱して反応させる方法により、母体材料に不純物元素を含有させる。例えば、母体材料と、第一の不純物元素又は第一の不純物元素を含む化合物と、第二の不純物元素又は第二の不純物元素を含む化合物をそれぞれ秤量し、乳鉢で混合した後、電気炉で加熱、焼成を行う。焼成温度は、700〜1500℃が好ましい。温度が低すぎる場合は固体反応が進まず、温度が高すぎる場合は母体材料が分解してしまうからである。なお、粉末状態で焼成を行ってもよいが、ペレット状態で焼成を行うことが好ましい。
また、固相反応を利用する場合の不純物元素として、第一の不純物元素と第二の不純物元素で構成される化合物を組み合わせて用いてもよい。この場合、不純物元素が拡散されやすく、固相反応が進みやすくなるため、均一な発光材料を得ることができる。さらに、余分な不純物元素が入らないため、純度の高い発光材料が得ることができる。第一の不純物元素と第二の不純物元素で構成される化合物としては、例えば、フッ化銅(CuF2)、塩化銅(CuCl)、ヨウ化銅(CuI)、臭化銅(CuBr)、窒化銅(Cu3N)、リン化銅(Cu3P)、フッ化銀(AgF)、塩化銀(AgCl)、ヨウ化銀(AgI)、臭化銀(AgBr)、塩化金(AuCl3)、臭化金(AuBr3)、塩化白金(PtCl2)等を用いることができる。
また、第二の不純物元素の代わりに第三の不純物元素を含んだ発光材料を用いてもよい。第三の不純物元素は、例えば、リチウム(Li)、ナトリウム(Na)、カリウム(K)、ルビジウム(Rb)、セシウム(Cs)、窒素(N)、リン(P)、ヒ素(As)、アンチモン(Sb)、ビスマス(Bi)等を用いることができる。これらの不純物元素の濃度は、母体材料に対して0.01〜10mol%であればよく、好ましくは0.1〜5mol%の範囲である。
また、高い電気導電性を有する発光材料としては、母体材料として、上述した材料を用い、上述した第一の不純物元素及び第二の不純物元素及び第三の不純物元素を含む発光材料を添加した発光材料を用いることができる。これらの不純物元素の濃度は、母体材料に対して0.01〜10mol%であればよく、好ましくは0.1〜5mol%の範囲である。
第二の不純物元素と第三の不純物元素で構成される化合物としては、例えば、フッ化リチウム(LiF)、塩化リチウム(LiCl)、ヨウ化リチウム(LiI)、臭化銅(LiBr)、塩化ナトリウム(NaCl)等のハロゲン化アルカリ、窒化ホウ素(BN)、窒化アルミニウム(AlN)、アンチモン化アルミニウム(AlSb)、リン化ガリウム(GaP)、ヒ化ガリウム(GaAs)、リン化インジウム(InP)、ヒ化インジウム(InAs)、アンチモン化インジウム(InSb)等を用いることができる。
母体材料として、上述した材料を用い、上述した第一の不純物元素及び第二の不純物元素及び第三の不純物元素を含む発光材料を用いた発光層は、高電界により加速されたホットエレクトロンを必要とすることなく、発光することが可能である。つまり、発光素子に高電圧を印加する必要がなくなるため、低駆動電圧で動作可能な発光素子を得ることができる。また、低駆動電圧で発光可能であるため、消費電力も低減された発光素子を得ることができる。また、さらに他の発光中心となる元素が含まれていてもよい。
また、母体材料として上述した材料を用い、第二の不純物元素および第三の不純物元素及び上述した金属イオンの内殻電子遷移を利用した発光中心を含む発光材料を用いることができる。この場合、発光中心となる金属イオンは、母体材料に対して0.05〜5atom%であることが好ましい。また、第二の不純物元素の濃度は、母体材料に対して0.05〜5atom%であることが好ましい。また、第三の不純物元素の濃度は、母体材料に対して0.05〜5atom%であることが好ましい。このような構成の発光材料は、低電圧で発光可能である。よって、低駆動電圧で発光可能な発光素子を得ることができるため、消費電力が低減された発光素子を得ることができる。また、さらに他の発光中心となる元素が含まれていてもよい。
いずれにしても、発光層の層構造は変化しうるものであり、特定の正孔又は電子注入輸送層や発光層を備えていない代わりに、もっぱらこの目的用の電極層を備えたり、発光性の材料を分散させて備えたりする変形は、発光素子としての目的を達成し得る範囲において許容されうるものである。
発光層は、発光波長帯の異なる発光層を画素毎に形成して、カラー表示を行う構成としても良い。典型的には、R(赤)、G(緑)、B(青)の各色に対応した発光層を形成する。この場合にも、画素の光放射側にその発光波長帯の光を透過するフィルターを設けた構成とすることで、色純度の向上や、画素部の鏡面化(映り込み)の防止を図ることができる。フィルターを設けることで、従来必要であるとされていた円偏光板などを省略することが可能となり、発光層から放射される光の損失を無くすことができる。さらに、斜方から画素部(表示画面)を見た場合に起こる色調の変化を低減することができる。
図9で示す構成の画素を有する表示装置において、実施の形態1又は2のデータラッチ回路を含むことにより低消費電力化を図ることができる。すなわち、当該データラッチ回路が貫通電流の低減による消費電力の削減をはかり、TFT特性のばらつきによる影響を受けることはなく、確実な動作を行うことができるように構成されているので、外部回路の昇圧を必要としないことから、低消費電力化はもとより、レイアウト面積の縮小、コストダウンを実現することができる。
(実施の形態7)
図10は表示パネル800と制御回路804を組み合わせた表示モジュールを示している。表示パネル800は、画素部801と、信号線駆動回路802と、走査線駆動回路803とを有し、この構成は図6(B)と同様なものを示している。このような表示モジュールを組み込んで、様々な電気器具を構成することができる。
(実施の形態8)
本実施の形態は、本発明に係る電気器具として、携帯電話機の一例について示す。
図11で示す携帯電話機900は、操作スイッチ類904、マイクロフォン905などが備えられた本体(A)901と、表示パネル(A)908、表示パネル(B)909、スピーカ906などが備えられた本体(B)902とが、蝶番910で開閉可能に連結されている。表示パネル(A)908と表示パネル(B)909は、回路基板907と共に本体(B)902の筐体903の中に収納される。表示パネル(A)908及び表示パネル(B)909の画素部は筐体903に形成された開口窓から視認できように配置される。
表示パネル(A)908と表示パネル(B)909は、その携帯電話機900の機能に応じて画素数などの仕様を適宜設定することができる。例えば、表示パネル(A)908を主画面とし、表示パネル(B)909を副画面として組み合わせることができる。
そして、表示パネル(A)908を文字や画像を表示する高精細のカラー表示画面とし、表示パネル(B)909を文字情報を表示する単色の情報表示画面とすることができる。特に表示パネル(B)909をアクティブマトリクス型として、高精細化をすることにより、さまざまな文字情報を表示して、一画面当たりの情報表示密度を向上させることができる。例えば、表示パネル(A)908を、2インチから2.5インチで64階調、26万色のQVGA(320ドット×240ドット)とし、表示パネル(B)909を、単色で2階調から8階調、180ppiから220ppiの高精細パネルとして、ローマ字、ひらがな、カタカナをはじめ、漢字、アラビア文字、顔文字などを表示することができる。
表示パネル(A)908及び表示パネル(B)909は、実施の形態3乃至7と同様の構成を備えている。すなわち、実施の形態1又は2のデータラッチ回路を含むことにより、消費電力の削減をはかり、TFT特性のばらつきによる影響を受けることはなく、確実な動作を行うことができるように構成されている。それにより、携帯電話機900の消費電力を低減することに寄与している。それにより、長時間の連続使用を可能としている。また、バッテリを小型化できるので、携帯電話機の軽量化を図ることができる。
このような携帯電話機900はさまざまな駆動方式で表示を行うことができる。例えば、その一例として時間階調方式がある。時間階調はある一定の輝度で発光する発光素子の点灯時間を変化させて、階調を表示するものである。たとえば、1フレーム期間中すべて点灯すれば点灯率は100%となる。また1フレーム期間中の半分の期間点灯すれば点灯率は50%となる。フレーム周波数がある程度高ければ、一般的には60Hz以上であれば、人間の目では点滅が認識できず、中間調として認識される。このようにして。点灯率を変化させることによって、階調を表現することが可能である。
図13(A)は横軸に時間をとり、縦軸に表示画面の行番号をとったものである。この例では、表示画面は上から順に書き込みをおこなっており、そのため表示が遅れることになる。図13(A)の例では上から順に書き込みをおこなっているが、これには限定されない。以下には4ビットを例にとり説明を行う。
図13(A)では、1フレームを4つのサブフレーム(Ts1、Ts2、Ts3、Ts4)に分けている。それぞれのサブフレームの期間の長さの比は、Ts1:Ts2:Ts3:Ts4=8:4:2:1となっている。これらのサブフレームを組み合わせることによって、点灯期間の長さを0から15までのいずれかに設定することが可能である。このように1フレームを2のべき乗のサブフレームに区切って階調を表現できる。また、Ts4では点灯期間が短いため、画面の下半分の書き込みが終了前に、上半分を消灯する必要があり、書き込みと消去を並行しておこなっている。
図13(B)は図13(A)と異なる時間区分で階調表現をおこなったものである。図13(A)の階調表現手段では上位ビットが変化したときに、疑似輪郭と呼ばれる不具合が発生する。これは人間の目が7階調目と8階調を交互に見たときに映像が本来の階調とは異なって見えるように錯覚をするものである。従って、図13(B)では上位ビットを分割し、上述した疑似輪郭現象を軽減しているものである。具体的には、最上位ビット(ここではTs1)を4つに分割し、1フレーム内部に配置している。また、第2ビット(ここではTs2)を2分割し、1フレーム内部に配置している。このようにして、時間的に長いビットを分割し、疑似輪郭の軽減をおこなっている。
図14(A)は疑似輪郭が発生しないように、サブフレームを2のべき乗ではなく等間隔で区分したものである。この方式では大きなビットの区切りがないので、疑似輪郭は発生しないが、階調自体は荒くなる。従って、FRC(フレームレートコントロール)またはディザなどを用いて、階調補完をおこなう必要がある。
図14(B)は2階調で表示をおこなう場合のものである。この場合は1フレーム中に1サブフレームのみ存在するので、書き換え回数も1フレームに1回となり、コントローラ、ドライバの消費電力を低減することが可能になる。携帯電話機において、電子メールなどの文字情報を主として表示する場合(メールモード)では、動画や静止画を表示する場合に比べ低い階調数で良いので、消費電力を優先した表示が可能となる。このような表示と前述した図13(A)、図13(B)、図14(A)などを組み合わせることによって、大きな階調数が必要な場合と、少ない階調で十分な場合を使い分けて、消費電力の削減が可能になる。
図14(C)は4階調を表現するもので1フレーム期間に3回の書き込みをおこなって表示をおこなう。これは漫画などの静止画であって文字情報を表示する場合よりも階調数を高めた方が良い場合などに適用することができる。階調数は4階調から16階調程度の範囲内で設定すれば良い。
このように、実施の形態1又は2のデータラッチ回路を含む表示パネルと、16階調以上の自然画若しくは動画モードと、4階調から16階調で表示を行う静止画モードと、2階調から8階調で行うメールモードを含む駆動方式を組み合わせることにより、携帯電話機の消費電力を低減することができる。
本実施形態に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。例えば、蝶番910の部位に撮像素子を組み込んで、カメラ付きの携帯電話機としても良い。また、操作スイッチ類904、表示パネル(A)908、表示パネル(B)909を一つの筐体内に納めた構成としても、上記した作用効果を奏することができる。また、表示部を複数個そなえた情報表示端末に本実施例の構成を適用しても、同様な効果を得ることができる。また、本実施形態に係る構成は、携帯電話機に限定されず、表示パネルや操作スイッチなどの入力手段を備えたコンピュータやPDA(Personal Digital Assistant)に代表される情報端末に広く適用することができる。
(実施の形態9)
本実施の形態は、本発明に係る電気器具として、テレビ装置の一例について示す。
図12は本発明に係るテレビ装置であり、本体950、表示部951、スピーカー部952、操作スイッチ類953等を含む。このテレビ装置において、表示部951は実施の形態3乃至7と同様の構成を備えている。すなわち、実施の形態1又は2のデータラッチ回路を含むことにより、消費電力の削減をはかり、TFTの諸特性のばらつきの影響を受けることはなく、確実な動作を行うことができるように構成されている。それにより、テレビ装置の消費電力を低減することに寄与している。
このような特徴により、テレビ装置において電源回路を大幅に削減、若しくは縮小することができるので、本体950の小型軽量化や薄型化を図ることが可能である。また、低消費電力、高画質及び小型軽量化が図られたテレビ装置により、住環境に適合した製品を提供することができる。
(付記)
以上説明したように、本発明によれば以下の態様を導くことができる。
サンプリング信号及び反転サンプリング信号の高レベル及び低レベル状態に応じてデータ信号の取り込みを行うアナログスイッチと、データ信号の高レベル及び低レベル状態に応じてオン又はオフの制御がされる第1のnチャネル型トランジスタと、第1のnチャネル型トランジスタと直列に接続され、反転サンプリング信号の高レベル及び低レベル状態に応じてオン又はオフの制御がされる第2のnチャネル型トランジスタと、反転サンプリング信号の高レベル及び低レベル状態に応じてオン又はオフの制御がされるpチャネル型トランジスタと、第1のnチャネル型トランジスタ及び第2のnチャネル型トランジスタを介して低電源電位が、pチャネル型トランジスタを介して高電源電位が入力される、メモリ回路とを備えたデータラッチ回路。
この場合において、メモリ回路はダイナミックメモリでもよく、また、スタティックメモリでもよい。
この場合において、メモリ回路はインバータとクロックドインバータを含んだ回路構成でもよく、また、アナログスイッチと2つのインバータを含んだ回路構成でもよい。
さらに、この場合において、データ信号の振幅は高電源電位と低電源電位の電位差よりも小さくてもよい。
第1のnチャネル型トランジスタと第2のnチャネル型トランジスタとpチャネル型トランジスタとインバータとクロックドインバータとアナログスイッチを有するデータラッチ回路。このデータラッチ回路は、第2のnチャネル型トランジスタのゲート電極とpチャネル型トランジスタのゲート電極は接続され、pチャネル型トランジスタの第1の電極と第2のnチャネル型トランジスタの第1の電極はそれぞれ第1の電源と第2の電源に接続され、第2のnチャネル型トランジスタの第2の電極と第1のnチャネル型トランジスタの第1の電極は接続され、第1のnチャネル型トランジスタの第2の電極とpチャネル型トランジスタの第2の電極とインバータの入力端子とクロックドインバータの出力端子は接続され、インバータの出力端子とクロックドインバータの入力端子は接続され、第1のnチャネル型トランジスタのゲート電極にアナログスイッチの出入力端子の一方は接続され、アナログスイッチの出入力端子の他方には外部からの信号が入力される。
この場合において、アナログスイッチの導通時、pチャネル型トランジスタはオンして、第2のnチャネル型トランジスタはオフして、クロックドインバータは高インピーダンスとなり、インバータの入力端子に第1の電源の電位が供給される。
この場合において、アナログスイッチの非導通時に、pチャネル型トランジスタはオフして、第2のnチャネル型トランジスタはオンして、第1のnチャネル型トランジスタのゲート電極に入力される信号のレベルにより、インバータの入力端子に供給される電源電位が第1の電位もしくは第2の電位に決定され、その直後にクロックドインバータはインバータとして機能する。
さらに、この場合において、外部からの信号の振幅は第1の電源電位と第2の電源の電位差よりも小さくてもよい。
第1のnチャネル型トランジスタと第2のnチャネル型トランジスタとpチャネル型トランジスタと第1のインバータと第2のインバータと第1のアナログスイッチと第2のアナログスイッチを有するデータラッチ回路。このデータラッチ回路は、第2のnチャネル型トランジスタのゲート電極とのpチャネル型トランジスタのゲート電極は接続され、pチャネル型トランジスタの第1の電極と第2のnチャネル型トランジスタの第1の電極はそれぞれ第1の電源と第2の電源に接続され、第2のnチャネル型トランジスタの第2の電極と第1のnチャネル型トランジスタの第1の電極は接続され、第2のアナログスイッチの出入力端子の一方と第2のインバータの出力端子は接続され、第1のnチャネル型トランジスタの第2の電極とpチャネル型トランジスタの第2の電極と第1のインバータの入力端子と第2のアナログスイッチの出入力端子の他方は接続され、第1のインバータの出力端子と第2のインバータの入力端子は接続され、第1のnチャネル型トランジスタのゲート電極と第1のアナログスイッチの出入力端子の一方は接続され、第1のアナログスイッチの出入力端子の他方には外部からの信号が入力される。
この場合において、第1のアナログスイッチの導通時、pチャネル型トランジスタはオンして、第2のnチャネル型トランジスタはオフして、第2のアナログスイッチは高インピーダンスとなり、第1のインバータの入力端子に第1の電源の電位が供給される。
この場合において、第1のアナログスイッチの非導通時に、pチャネル型トランジスタはオフして、第2のnチャネル型トランジスタはオンして、第1のnチャネル型トランジスタのゲート電極に入力される信号のレベルにより、第1のインバータの入力端子に供給される電源電位が第1の電位もしくは第2の電位に決定され、その直後に第2のアナログスイッチは導通する。
さらに、この場合において、外部からの信号の振幅は第1の電源電位と第2の電源の電位差よりも小さくてもよい。
直列に接続された第1のnチャネル型トランジスタ、第2のnチャネル型トランジスタと、第1のpチャネル型トランジスタと第2のpチャネル型トランジスタと第1のアナログスイッチと第2のアナログスイッチと第3のアナログスイッチとインバータとを有するデータラッチ回路。このデータラッチ回路は、第2のnチャネル型トランジスタのゲート電極と第1のpチャネル型トランジスタのゲート電極は接続され、第1のpチャネル型トランジスタの第1の電極と第1のpチャネル型トランジスタの第1の電極は第1の電源に接続され、第2のnチャネル型トランジスタの第1の電極は第2の電源に接続され、第2のnチャネル型トランジスタの第2の電極と第1のnチャネル型トランジスタの第1の電極は接続され、第1のnチャネル型トランジスタの第2の電極と第1のpチャネル型トランジスタの第2の電極とインバータの入力端子と第2のpチャネル型トランジスタの第2の電極は接続され、第2のアナログスイッチと第3のアナログスイッチの出入力端子の一方とインバータの出力端子は接続され、第2のアナログスイッチと第3のアナログスイッチの出入力端子の他方はそれぞれ第2のpチャネル型トランジスタと第1のnチャネル型トランジスタのゲート電極は接続され、第1のnチャネル型トランジスタのゲート電極と第1のアナログスイッチの出入力端子の一方は接続され、第1のアナログスイッチの出入力端子の他方には、外部からの信号が入力される。
この場合において、第1のアナログスイッチの導通時、第1のpチャネル型トランジスタはオンして、第2のnチャネル型トランジスタはオフして、第2のアナログスイッチと第3のアナログスイッチはハイインピーダンスとなり、インバータの入力端子には第1の電源の電位が供給される。
この場合において、第1のアナログスイッチの非導通時に、第1のpチャネル型トランジスタはオフして、第2のnチャネル型トランジスタはオンして、第1のnチャネル型トランジスタのゲート電極に入力される信号のレベルにより、インバータの入力端子に供給される電源電位が第1の電位もしくは第2の電位に決定され、その直後に第2のアナログスイッチと第3のアナログスイッチは導通する。
さらに、この場合において、外部からの信号の振幅は第1の電源電位と第2の電源の電位差よりも小さくてもよい。
本発明のデータラッチ回路の駆動方法は、第1の期間に、メモリ回路の入力端子の電位を初期化し、同じく第1の期間に、メモリ回路への入力信号をサンプリングし、第1の期間の後の第2の期間に、前記サンプルされた入力信号に応じてメモリ回路の入力端子の電位は変化、あるいは保持され、第2の期間の後の第3の期間には、保持されたメモリ回路の入力端子の電位あるいは前記サンプルされた入力信号に応じて変化されたメモリ回路の入力端子の電位を保持することを特徴とする。この場合において、メモリ回路はダイナミックメモリでもよく、また、スタティックメモリでもよい。
この場合において、メモリ回路はインバータとクロックドインバータを含んだ回路構成でもよく、また、アナログスイッチと2つのインバータを含んだ回路構成でもよい。
さらに、この場合において、入力信号の振幅はメモリ回路の駆動電圧よりも小さくてもよい。