KR101214520B1 - 발광장치 및 그 구동방법 - Google Patents

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Abstract

본 발명의 목적은, 보다 낮은 전력량을 소비하는 표시장치를 제공하는데 있다. 상기 표시장치는, 복수의 화소의 1행에 대응하는 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 것인가 아닌가를 판단한다. 복수의 화소의 1행에 대응하는 비디오신호에 있어서 적어도 2개의 화소에 대응하는 신호가 서로 다른 경우에, 시프트 레지스터로부터 출력되는 샘플링 펄스에 동기하여, 영상신호 입력선에 입력된 비디오신호를 복수의 소스 신호선에 순차적으로 출력한다. 한편, 복수의 화소의 1행에 대응하는 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 경우에, 소스 드라이버에의 스타트 펄스의 입력을 정지하고, 또한 영상신호 입력선에 입력된 비디오신호를 복수의 소스 신호선 모두에 동시에 출력한다.
Figure R1020077027159
표시장치, 화소, 시프트 레지스터, 소스 드라이버, 비디오 신호.

Description

발광장치 및 그 구동방법{Light emitting device and method for driving thereof}
본 발명은, 매트릭스 모양으로 배치된 복수의 화소를 가지고, 해당 복수의 화소 각각에 비디오신호(화상신호 또는 영상신호라고도 한다)를 입력해서 화상표시를 행하는 표시장치 및 그 구동방법에 관한 것이다. 특히, 본 발명은, 입력된 비디오신호를 시프트 레지스터의 출력 신호를 사용해서 샘플링하고, 각 열의 화소에 대응하는 복수의 소스 신호선에 그 신호를 출력하는 드라이버(이하, 소스 드라이버라고 한다)를 가지는 표시장치 및 그 구동방법에 관한 것이다.
소스 드라이버와 표시장치의 소비 전력을 저감하는 시도가 시도되어 왔다. 예를 들면, 복수의 화소 각각에 입력되는 비디오신호가 복수의 프레임 기간 동안에 변화되지 않을 경우, 즉 정지화상을 표시할 경우에, 소스 드라이버가 가지는 시프트 레지스터의 동작을 정지시켜, 소비 전력을 저감하는 표시장치 및 그 구동방법이 제안되어 있다(특허문헌 1 참조).
또 별도의 예로서, 복수의 소스 신호선 각각에 있어서, 복수의 화소의 특정 한 1행이 선택되고 있는 기간에 입력되는 비디오신호가 이전 행을 선택하는 기간에 입력된 비디오신호와 동일한 경우에, 소스 드라이버가 가지는 시프트 레지스터의 동작을 정지시켜, 소비 전력을 저감하는 표시장치 및 그 구동방법이 제안되어 있다(특허문헌 2 참조).
[특허문헌 1]: 일본특허출원공개번호 2002-169499
[특허문헌 2]: 일본특허출원공개번호 2003-44017
종래의 소스 드라이버에서는, 복수의 화소의 1행의 화소 모두에 입력되는 비디오신호가 서로 동일해도, 1행 모두의 화소에 대응하는 비디오신호를 샘플링하였다.
(발명의 개시내용)
본 발명의 목적은, 복수의 화소의 1행의 화소 모두에 입력되는 비디오신호가 서로 같을 경우에, 더욱 소비 전력을 저감할 수 있는 표시장치 및 그 구동방법을 제공하는데 있다.
매트릭스 모양으로 배치된 복수의 화소와, 복수의 화소에 비디오신호를 입력하는 복수의 소스 신호선과, 복수의 소스 신호선 각각에 신호를 출력하는 소스 드라이버를 가지는 표시장치에 있어서, 이하의 구동방법을 사용한다.
(제1의 구동방법)
소스 드라이버가, 시프트 레지스터와, 비디오신호가 입력되는 영상신호입력 선을 갖는 구성의 표시장치에서는 이하의 구동방법을 사용한다.
복수의 화소의 1행에 대응하는 비디오신호에 있어서 모든 화소에 대응하는 신호가 동일한 것인가 아닌가를 판단한다. 복수의 화소의 1행에 대응하는 비디오신호에 있어서 적어도 2개의 화소에 대응하는 비디오 신호가 서로 다른 경우에, 시프트 레지스터로부터 출력되는 샘플링 펄스에 동기하고, 영상신호 입력선에 입력된 비디오신호를 복수의 소스 신호선에 순차적으로 출력한다. 샘플링 펄스란, 시프트 레지스터의 복수의 출력 단자로부터 순차적으로 출력되는 펄스다. 한편, 복수의 화소의 1행에 대응하는 비디오신호에 있어서 모든 화소에 대응하는 신호가 동일한 경우에, 소스 드라이버(소스 드라이버가 갖는 시프트 레지스터)의 스타트 펄스의 입력을 정지하고, 또한 영상신호 입력선에 입력된 비디오신호를 복수의 소스 신호선 모두에 동시에 출력한다.
이때, 복수의 화소의 1행에 대응하는 비디오신호에 있어서 모든 화소에 대응하는 신호가 동일한 경우에, 소스 드라이버(소스 드라이버가 갖는 시프트 레지스터)의 스타트 펄스의 입력을 정지하는 대신에 클록펄스의 입력을 정지해도 좋다. 이와는 달리, 스타트 펄스의 입력 및 클록펄스의 입력의 양쪽을 정지해도 좋다.
이때, 비디오신호는 디지탈 비디오신호이여도 좋고 아날로그 비디오신호이어도 된다. 비디오신호로서 디지털 비디오 신호를 사용할 경우, 시분할 계조방식의 구동방법과 조합하는 것도 가능하다. 시분할 계조방식이란, 1프레임 기간 동안에 디지탈 비디오신호의 각 비트에 대응한 복수의 서브프레임 기간을 설정하고, 복수의 서브프레임 기간 각각에 있어서 복수의 화소 각각을 제1의 휘도에서 표시할지 제1의 휘도보다 어두운 제2의 휘도에서 표시할지를 디지탈 비디오신호의 각 비트의 신호에 의해 선택하는 계조방법이다. 예를 들면, 제1의 휘도에서의 표시를 "화이트"표시라고 하고 제2의 휘도에서의 표시를 "블랙"표시라고 하여서, 각 화소에 있어서 1프레임 기간 동안에 "화이트" 표시된 기간을 제어 함으로써 계조를 표현한다.
(제2의 구동방법)
소스 드라이버는, 시프트 레지스터와, 디지탈 비디오신호가 입력되는 복수의 영상신호 입력선과, 복수의 제1의 래치회로와, 래치 펄스가 입력되면 복수의 제1의 래치회로 각각의 출력 신호가 입력되는 복수의 제2의 래치회로와, 복수의 제2의 래치회로로부터의 출력 신호가 입력되는 복수의 D/A변환회로를 구비하여도 된다. 복수의 D/A변환회로는, 입력된 디지탈 신호를 아날로그 신호로 변환해서 출력하는 회로다. 래치 펄스는, 복수의 제1의 래치회로에 저장된 정보를 복수의 제2의 래치회로에 전송하는 타이밍을 결정하는 신호다. 그 소스 드라이버는, 입력된 디지탈 비디오신호를 대응하는 아날로그 비디오신호로 변환해서 복수의 소스 신호선에 동시에 출력할 수 있다. 그 소스 드라이버를 갖는 표시장치에서는 이하의 구동방법을 사용한다.
복수의 화소의 1행에 대응하는 디지탈 비디오신호에 있어서 모든 화소에 대응하는 신호가 동일한 것인가 아닌가를 판단한다. 복수의 화소의 1행에 대응하는 디지탈 비디오신호에 있어서 적어도 2개의 화소에 대응하는 신호가 서로 다른 경우 에, 시프트 레지스터로부터 출력되는 샘플링 펄스에 동기하고, 복수의 영상신호 입력선에 입력된 디지탈 비디오신호를 복수의 제1의 래치회로에 순차적으로 출력한다. 한편, 복수의 화소의 1행에 대응하는 디지탈 비디오신호에 있어서 모든 화소에 대응하는 신호가 동일한 경우에, 소스 드라이버(소스 드라이버가 갖는 시프트 레지스터)의 스타트 펄스의 입력을 정지하고, 또한 복수의 영상신호 입력선에 입력된 디지탈 비디오신호를 복수의 제1의 래치회로 모두에 동시에 출력한다.
이때, 복수의 화소의 1행에 대응하는 디지탈 비디오신호에 있어서 모든 화소에 대응하는 신호가 동일한 경우에, 소스 드라이버(소스 드라이버가 갖는 시프트 레지스터)의 스타트 펄스의 입력을 정지하는 대신에 클록펄스의 입력을 정지해도 좋다. 이와는 달리, 스타트 펄스의 입력 및 클록펄스의 입력의 양쪽을 정지해도 좋다.
이때, 제2의 구동방법에 있어서, 복수의 영상신호 입력선 대신에 1개의 영상신호 입력선을 사용할 수 있고, 시분할계조방식과 조합하는 것도 가능하다. 이 경우, 상기 D/A변환회로는 반드시 필요없다.
즉, 제2의 구동방법에 있어서, 복수의 영상신호 입력선을 1개로 해서 디지탈 비디오신호를 1개의 서브프레임 기간에 있어서 1비트씩 1개의 영상신호 입력선에 입력한다. 그 영상신호 입력선에 입력된 디지탈 비디오신호를 복수의 제1의 래치회로에 저장한다. 복수의 제1의 래치회로의 출력 신호는, 래치 펄스가 입력되면 동시에 복수의 제2의 래치회로에 입력된다. D/A변환회로를 설치하지 않을 경우, 복수의 제2의 래치회로로부터 출력되는 디지탈 비디오신호는 복수의 소스 신호선에 출력된 다. 이렇게 해서, 각 서브프레임 기간에 있어서, 복수의 제2의 래치회로는 1비트분의 디지탈 비디오신호를 복수의 소스 신호선에 출력한다. 여기에서, 복수의 화소의 1행에 대응하는 디지탈 비디오신호에 있어서 모든 화소에 대응하는 신호가 동일한 것인가 아닌가를 판단한다. 복수의 화소의 1행에 대응하는 디지탈 비디오신호에 있어서 적어도 2개의 화소에 대응하는 신호가 서로 다른 경우에, 시프트 레지스터로부터 출력되는 샘플링 펄스에 동기하고, 영상신호 입력선에 입력된 디지탈 비디오신호를 복수의 제1의 래치회로에 순차적으로 출력한다. 한편, 복수의 화소의 1행에 대응하는 디지탈 비디오신호에 있어서 모든 화소에 대응하는 신호가 동일한 경우에, 소스 드라이버(소스 드라이버가 갖는 시프트 레지스터)의 스타트 펄스의 입력을 정지하고, 또한 영상신호 입력선에 입력된 디지탈 비디오신호를 복수의 제1의 래치회로 모두에 동시에 출력한다. 이상에 의해, 제2의 구동방법은, 시분할계조방식과 조합될 수 있다.
(제3의 구동방법)
제1의 구동방법에서는, 시프트 레지스터로부터의 출력 신호에 동기해서 영상신호 입력선에 입력된 비디오신호를 복수의 소스 신호선에 순차적으로 출력할 것인가 아닌가를 선택하고 있다. 또한, 제2의 구동방법에서는, 시프트 레지스터로부터의 출력 신호에 동기해서 복수의 영상신호 입력선에 입력된 디지탈 비디오신호를 복수의 제1의 래치회로에 순차적으로 출력할 것인가 아닌가를 선택하고 있다. 그러나, 본 발명은 상기 제1 및 제2의 구동방법에 한정되지 않는다.
영상신호 입력선과는 다른 출력 신호선을 설치하고, 복수의 화소의 1행에 대응하는 비디오신호에 있어서 모든 화소에 대응하는 신호가 동일한 것인가 아닌가에 따라, 소스 드라이버로부터의 출력 신호를 복수의 소스 신호선에 출력할지, 출력 신호선에 입력된 소정의 신호를 복수의 소스 신호선 모두에 동시에 출력할지를 선택해도 좋다. 즉, 복수의 화소의 1행에 대응하는 비디오신호에 있어서 모든 화소에 대응하는 신호가 동일한 것인가 아닌가를 판단한다. 복수의 화소의 1행에 대응하는 비디오신호에 있어서 적어도 2개의 화소에 대응하는 신호가 서로 다른 경우에, 소스 드라이버가 갖는 시프트 레지스터로부터 출력되는 샘플링 펄스에 동기하고, 영상신호 입력선에 입력된 비디오신호를 샘플링해 복수의 소스 신호선에 출력한다. 한편, 복수의 화소의 1행에 대응하는 비디오신호에 있어서 모든 화소에 대응하는 신호가 동일한 경우에, 소스 드라이버(소스 드라이버가 갖는 시프트 레지스터)의 스타트 펄스의 입력을 정지하고, 또한 출력 신호선에 입력된 소정의 신호를 복수의 소스 신호선 모두에 동시에 출력한다.
이때, 복수의 화소의 1행에 대응하는 비디오신호에 있어서 모든 화소에 대응하는 신호가 동일한 경우에, 소스 드라이버(소스 드라이버가 갖는 시프트 레지스터)의 스타트 펄스의 입력을 정지하는 대신에 클록펄스의 입력을 정지해도 좋다. 이와는 달리, 스타트 펄스의 입력 및 클록펄스의 입력의 양쪽을 정지해도 좋다.
이때, 비디오신호는 디지탈 비디오신호이여도 되거나 아날로그 비디오신호이어도 된다. 비디오신호로서 디지털 비디오 신호를 사용할 경우, 제3의 구동방법은 시분할계조방식의 구동방법과 조합하는 것도 가능하다.
또한, 상기 제1의 구동방법 내지 제3의 구동방법에 있어서, 복수의 소스 신호선의 인접하는 소스 신호선에 있어서, 입력되는 신호의 극성이 반전하는 구동방법(이하, 소스 라인 반전 구동이라고도 한다)과 조합해도 좋다. 같은 극성의 비디오신호와 계속 입력되어서 열화가 발생하는 소자를 표시 매체로서 사용한 표시장치에 대하여, 소스 라인 반전 구동은 효과적이다. 예를 들면, 표시 매체로서 액정소자를 갖는 표시장치에 대하여 소스 라인 반전 구동은 효과적이다.
소스 라인 반전 구동을 행할 경우에, 어떤 비디오신호와 해당 비디오신호의 극성을 반전한 비디오신호는, 화소에 입력되었을 때 같은 휘도를 표현하는 것이라고 생각하고, 이들 비디오신호는 서로 같다고 간주하기로 한다.
상기 제1의 구동방법에 있어서, 영상신호 출력선에 입력된 비디오신호를 복수의 소스 신호선에 출력하기 전에, 비디오 신호의 전압크기를 변환해도 좋거나, 신호의 전류량을 증대시켜도 좋다.
상기 제2의 구동방법에 있어서, D/A변환회로로부터 출력된 신호를 복수의 소스 신호선에 출력하기 전에, 신호의 전압크기를 변환해도 좋거나, 신호의 전류량을 증대시켜도 좋다. 또한, 상기 제2의 구동방법에 있어서 시분할계조방식과 조합할 경우, 복수의 제2의 래치회로로부터 출력된 신호를 복수의 소스 신호선에 출력하기 전에, 신호의 전압크기를 변환해도 좋거나, 신호의 전류량을 증대시켜도 좋다.
상기 제3의 구동방법에 있어서, 소스 드라이버로부터 출력된 신호를 복수의 소스 신호선에 출력하기 전에, 신호의 전압크기를 변경해도 좋거나, 신호의 전류량을 증대시켜도 좋다.
본 발명의 표시장치의 구동방법에 관하여 설명했다. 이어서, 상기 구동방법을 사용해서 표시를 행하는 표시장치의 구성에 관하여 설명한다.
(제1의 회로 구성)
상기 제1의 구동방법을 이용한 표시장치의 구성에 관하여 설명한다.
표시장치는, 매트릭스 모양으로 배치된 복수의 화소와, 복수의 화소에 비디오신호를 입력하는 복수의 소스 신호선과, 복수의 소스 신호선 각각에 신호를 출력하는 소스 드라이버와, 제어신호를 출력하여 소스 드라이버에 스타트 펄스의 입력을 제어하는 제어회로를 구비한다.
소스 드라이버는, 시프트 레지스터와, 비디오신호가 입력되는 영상신호 입력선과, 복수의 제1의 스위치와, 제2의 스위치와, 복수의 제3의 스위치와, 소정의 전위로 유지된 전원단자를 가진다. 복수의 제3의 스위치 각각은 제어 단자를 가지고, 제어 단자에 입력되는 신호에 따라 온 또는 오프가 된다. 복수의 제3의 스위치 각각의 제어 단자는, 복수의 제1의 스위치 중 단일의 제1의 스위치를 거쳐서 시프트 레지스터의 출력 단자와 접속되고, 또한 제2의 스위치를 거쳐서 전원단자와 접속된다. 복수의 제3의 스위치 각각은, 복수의 소스 신호선의 단일의 소스 신호선에 대응해서 설치된다. 이렇게 해서, 영상신호 입력선은, 복수의 제3의 스위치 중 하나를 거쳐서 복수의 소스 신호선 중 하나와 접속된다. 복수의 제1의 스위치 및 제2의 스위치는, 소스 드라이버에 입력되는 제어신호에 의해 온 또는 오프가 된다. 복수의 제1의 스위치가 온일 때 제 2 스위치는 오프가 되고, 복수의 제1의 스위치가 오 프일 때 제 2 스위치는 온이 된다.
제어회로는, 복수의 화소의 1행에 대응하는 비디오신호에 있어서 모든 화소에 대응하는 신호가 동일한 것인가 아닌가를 판단하는 판정 회로를 가진다. 제어회로는, 복수의 화소의 1행에 대응하는 비디오신호에 있어서 모든 화소에 대응하는 신호가 동일한 경우에, 소스 드라이버(소스 드라이버가 갖는 시프트 레지스터)의 스타트 펄스의 입력을 정지하고, 또한 제2의 스위치가 온이 되는 제어신호를 출력한다.
이때, 제어회로는, 복수의 화소의 1행에 대응하는 비디오신호에 있어서 모든 화소에 대응하는 신호가 동일한 경우에, 소스 드라이버(소스 드라이버가 갖는 시프트 레지스터)에의 스타트 펄스의 입력을 정지하는 대신에 클록펄스의 입력을 정지해도 좋다. 이와는 달리, 스타트 펄스의 입력 및 클록펄스의 입력의 양쪽을 정지해도 좋다.
이때, 비디오신호는, 디지탈 비디오신호이여도 좋거나, 아날로그 비디오신호이어도 된다. 비디오신호가 아날로그 비디오신호일 경우, 복수의 제3의 스위치 각각은 아날로그의 스위치일 수 있다. 아날로그 스위치로서는, 예를 들면, n채널형의 트랜지스터와 p채널형의 트랜지스터를 병렬로 접속한 구성의 트랜스미션 게이트(전송 게이트라고도 한다)를 사용할 수 있다. 이때, 시프트 레지스터로부터 샘플링 펄스가 출력되고 있는 것인가 아닌가에 관계없이, 즉 시프트 레지스터의 출력 신호가 고전위인가 또는 저전위인가에 관계없이, 복수의 제1의 스위치는 제어신호에 따라 온 또는 오프가 제어되지 않으면 안된다. 따라서, 제1의 스위치로서는 CMOS형태의 스위칭소자를 사용하는 것이 바람직하다. 예를 들면, 제1의 스위치로서, n채널형의 트랜지스터와 p채널형의 트랜지스터를 병렬로 접속한 구성의 트랜스미션 게이트를 사용하는 것이 바람직하다.
(제2의 회로 구성)
상기 제1의 구동방법에 있어서, 복수의 소스 신호선의 인접하는 소스 신호선에 있어서, 입력되는 신호의 극성이 반전하는 구동방법과 조합한 구동방법을 사용할 경우의 표시장치의 회로 구성에 관하여 설명한다.
제1의 회로 구성에 있어서의 영상신호 입력선을 2개로 한다. 이 2개의 영상신호 입력선을 제1의 영상신호 입력선, 제2의 영상신호 입력선이라고 부른다. 소스 라인 반전 구동을 행할 경우, 제1의 영상신호 입력선과 제2의 영상신호 입력선 사이에서 입력되는 비디오신호의 극성을 반전시킨다. 복수의 제3의 스위치의 단일의 제3의 스위치를 거쳐서, 홀수열의 소스 신호선 각각은 제1의 영상신호 입력선에 접속하는 반면에, 짝수열의 소스 신호선 각각은 제2의 영상신호 입력선에 접속한다.
영상신호 입력선의 구성과, 영상신호 입력선과 복수의 제3의 스위치와 복수의 소스 신호선과의 접속의 방법 이외의 구성에 대해서는, 상기 제1의 회로 구성과 같으므로 설명은 생략한다.
(제3의 회로 구성)
상기 제1의 구동방법에 있어서, 복수의 소스 신호선의 인접하는 소스 신호선 에 있어서, 입력되는 신호의 극성이 반전하는 구동방법과 조합한 구동방법을 사용할 경우의 표시장치의 회로 구성에 대해서 상기 제2의 회로 구성과는 다른 구성을 설명한다.
제1의 회로 구성에 있어서의 제어신호를 2개로 한다. 이 2개의 제어신호를 제1의 제어신호 및 제2의 제어신호라고 부른다. 또한, 제1의 회로 구성에 있어서의 제2의 스위치를 적어도 2개 설치한다. 2개의 제2의 스위치 중 한쪽을 거쳐서 전원단자는 복수의 소스 신호선 중 홀수열의 소스 신호선에 대응하는 복수의 제3의 스위치 각각의 제어 단자에 접속한다. 2개의 제2의 스위치 중 다른 쪽을 거쳐서 전원단자는 복수의 소스 신호선 중 짝수열의 소스 신호선에 대응하는 제3의 스위치 각각의 제어 단자에 접속한다. 2개의 제2의 스위치 중 한쪽에는 제1의 제어신호가 입력되어, 제2의 스위치가 온 또는 오프가 된다. 2개의 제2의 스위치 중 다른 쪽에는 제2의 제어신호가 입력되어, 제2의 스위치가 온 또는 오프가 된다. 또한, 복수의 제1의 스위치에 있어서, 복수의 소스 신호선 중 홀수열의 소스 신호선에 대응하는 제1의 스위치에는 제1의 제어신호가 입력되고, 복수의 소스 신호선 중 짝수열의 소스 신호선에 대응하는 제1의 스위치에는 제2의 제어신호가 입력된다.
복수의 소스 신호선 중 같은 소스 신호선에 대응하는 제1의 스위치와 제2의 스위치 중 한쪽이 온일 때 다른 쪽은 오프다. 또한, 소스 라인 반전 구동을 행할 경우, 복수의 소스 신호선 중 홀수열의 소스 신호선에 대응하는 제1의 스위치가 온일 때, 복수의 소스 신호선 중 짝수열의 소스 신호선에 대응하는 제1의 스위치는 오프가 된다. 복수의 소스 신호선 중 홀수열의 소스 신호선에 대응하는 제1의 스위 치가 오프일 때, 복수의 소스 신호선 중 짝수열의 소스 신호선에 대응하는 제1의 스위치는 온이 된다.
제어신호와, 제2의 스위치의 구성과, 제2의 스위치와 복수의 제3의 스위치와 전원단자와의 접속의 방법과, 복수의 제1의 스위치 및 제2의 스위치에의 제어신호의 입력의 방법과, 복수의 제1의 스위치 및 제2의 스위치의 온 또는 오프의 관계이외의 구성에 대해서는, 상기 제1의 회로 구성과 같으므로 설명은 생략한다.
(제4의 회로 구성)
상기 제2의 구동방법을 행하는 표시장치의 구성에 관하여 설명한다.
표시장치는, 매트릭스 모양으로 배치된 복수의 화소와, 복수의 화소에 비디오신호를 입력하는 복수의 소스 신호선과, 복수의 소스 신호선 각각에 신호를 출력하는 소스 드라이버와, 제어신호를 출력하고 소스 드라이버에 스타트 펄스를 입력할 것인가 아닌가를 제어하는 제어회로를 가진다.
소스 드라이버는, 시프트 레지스터와, 디지탈 비디오신호가 입력되는 복수의 영상신호 입력선과, 복수의 제1의 스위치와, 제2의 스위치와, 소정의 전위로 유지된 전원단자와, 복수의 제1의 래치회로와, 복수의 제2의 래치회로와, 복수의 D/A변환 회로를 가진다. 복수의 제1의 래치회로 각각의 입력 단자는, 제어 단자에 입력되는 신호에 따라 복수의 영상신호 입력선 각각에 선택적으로 접속된다. 복수의 제1의 래치회로 각각의 제어 단자는, 복수의 제1의 스위치의 단일의 제1의 스위치를 거쳐서 시프트 레지스터의 출력 단자와 접속되고, 또한 제2의 스위치를 거쳐서 전 원단자와 접속된다. 복수의 제1의 래치회로의 단일의 제1의 래치회로의 출력 단자는, 래치 펄스가 입력되면 복수의 제2의 래치회로의 단일의 제2의 래치회로의 입력 단자와 접속된다. 복수의 제2의 래치회로의 단일의 제2의 래치회로의 출력 단자는, 복수의 D/A변환회로의 단일의 D/A변환회로의 입력 단자와 접속된다. 복수의 D/A변환회로의 단일의 D/A변환회로의 출력 단자는, 복수의 소스 신호선의 단일의 소스 신호선과 접속된다. 복수의 제1의 스위치 및 제2의 스위치는, 소스 드라이버에 입력되는 제어신호에 의해 온 또는 오프가 선택된다. 복수의 제1의 스위치가 온일 때 제2의 스위치는 오프가 되고, 복수의 제1의 스위치가 오프일 때 제2의 스위치는 온이 된다.
제어회로는, 복수의 화소의 1행에 대응하는 디지탈 비디오신호에 있어서 모든 화소에 대응하는 신호가 동일한 것인가 아닌가를 판단하는 판정 회로를 가진다. 제어회로는, 복수의 화소의 1행에 대응하는 디지탈 비디오신호가 모두 동일한 경우에, 소스 드라이버(소스 드라이버가 갖는 시프트 레지스터)의 스타트 펄스의 입력을 정지하고, 또한 제2의 스위치가 온이 되는 제어신호를 출력한다.
이때, 제어회로는, 복수의 화소의 1행에 대응하는 디지탈 비디오신호에 있어서 모든 화소에 대응하는 신호가 동일한 경우에, 소스 드라이버(소스 드라이버가 갖는 시프트 레지스터)의 스타트 펄스의 입력을 정지하는 대신에 클록펄스의 입력을 정지해도 좋다. 이와는 달리, 스타트 펄스의 입력 및 클록펄스의 입력의 양쪽을 정지해도 좋다.
이때, 시프트 레지스터로부터 샘플링 펄스가 출력되고 있을 것인가 아닌가에 관계없이, 즉 시프트 레지스터의 출력 신호가 고전위인가 저전위인가에 관계없이, 제1의 스위치는 제어신호에 따라 온 또는 오프가 되지 않으면 안된다. 따라서, 제1의 스위치로서는, CMOS형태의 스위칭소자를 사용하는 것이 바람직하다. 예를 들면, 제1의 스위치로서 n채널형의 트랜지스터와 p채널형의 트랜지스터를 병렬로 접속한 구성의 트랜스미션 게이트를 사용하는 것이 바람직하다.
(제5의 회로 구성)
상기 제2의 구동방법에 있어서, 복수의 소스 신호선의 인접하는 소스 신호선에 있어서, 입력되는 신호의 극성이 반전하는 구동방법과 조합한 구동방법을 사용하는 경우의 표시장치의 회로 구성에 관하여 설명한다.
제4의 회로 구성에 있어서의 복수의 영상신호 입력선 대신에 복수의 영상신호 입력선을 2조로 한다. 이 2조의 영상신호 입력선을 제1의 복수의 영상신호 입력선과 제2의 복수의 영상신호 입력선이라고 부른다. 소스 라인 반전 구동을 행할 경우, 제1의 복수의 영상신호 입력선과 제2의 복수의 영상신호 입력선 사이에서 입력된 디지탈 비디오신호의 극성을 반전시킨다. 복수의 소스 신호선 중 홀수열의 소스 신호선에 대응하는 복수의 제1의 래치회로 각각의 입력 단자는 제1의 복수의 영상신호 입력선에 접속하고, 복수의 소스 신호선 중 짝수열의 소스 신호선에 대응하는 복수의 제1의 래치회로 각각의 입력 단자는 제2의 복수의 영상신호 입력선에 접속한다.
복수의 영상신호 입력선의 구성과, 복수의 영상신호 입력선과 복수의 제1의 래치회로와의 접속의 방법이외의 구성에 대해서는, 상기 제4의 회로 구성과 같으므로 설명은 생략한다.
(제6의 회로 구성)
상기 제2의 구동방법에 있어서, 복수의 소스 신호선의 인접하는 신호선에 있어서, 입력되는 신호의 극성이 반전하는 구동방법과 조합한 구동방법을 사용할 경우의 표시장치의 구성에 대해서 제5의 회로 구성과는 다른 구성을 설명한다.
제4의 회로 구성에 있어서의 제어신호를 2개로 한다. 이 2개의 제어신호를 제1의 제어신호 및 제2의 제어신호라고 부른다. 또한, 제4의 회로 구성에 있어서의 제2의 스위치를 적어도 2개 설치한다. 2개의 제2의 스위치 중 한쪽을 거쳐서 전원단자는 복수의 소스 신호선 중 홀수열의 소스 신호선에 대응하는 제1의 래치회로의 제어 단자에 접속된다. 2개의 제2의 스위치 중 다른 쪽을 거쳐서 전원단자는 복수의 소스 신호선 중 짝수열의 소스 신호선에 대응하는 제1의 래치회로의 제어 단자에 접속된다. 2개의 제2의 스위치 중 한쪽에는 제1의 제어신호가 입력되어, 제2의 스위치가 온 또는 오프가 된다. 2개의 제2의 스위치 중 다른 쪽에는 제2의 제어신호가 입력되어, 제2의 스위치가 온 또는 오프가 된다. 또한, 복수의 제1의 스위치에 있어서, 복수의 소스 신호선 중 홀수열의 소스 신호선에 대응하는 제1의 스위치에는 제1의 제어신호가 입력되고, 복수의 소스 신호선 중 짝수열의 소스 신호선에 대응하는 제1의 스위치에는 제2의 제어신호가 입력된다.
복수의 소스 신호선 중 같은 소스 신호선에 대응하는 제1의 스위치와 제2의 스위치 중 한쪽이 온일 때 다른 쪽은 오프다. 또한 소스 라인 반전 구동을 행할 경우, 복수의 소스 신호선 중 홀수열의 소스 신호선에 대응하는 제1의 스위치가 온일 때, 복수의 소스 신호선 중 짝수열의 소스 신호선에 대응하는 제1의 스위치는 오프가 된다. 복수의 소스 신호선 중 홀수열의 소스 신호선에 대응하는 제1의 스위치가 오프일 때, 복수의 소스 신호선 중 짝수열의 소스 신호선에 대응하는 제1의 스위치는 온이 된다.
제어신호와, 제2의 스위치의 구성과, 제2의 스위치와 복수의 제1의 래치회로의 제어 단자와 전원단자와의 접속의 방법과, 복수의 제1의 스위치 및 제2의 스위치에의 제어신호의 입력의 방법과, 복수의 제1의 스위치 및 제2의 스위치의 온 또는 오프의 관계이외의 구성에 대해서는, 상기 제4의 회로 구성과 같으므로 설명은 생략한다.
(제7의 회로 구성)
상기 제3의 구동방법을 행하는 표시장치의 구성에 관하여 설명한다.
표시장치는, 매트릭스 모양으로 배치된 복수의 화소와, 복수의 화소에 비디오신호를 입력하는 복수의 소스 신호선과, 복수의 소스 신호선 각각에 비디오신호를 출력하는 소스 드라이버와, 제어회로와, 복수의 제1의 스위치와, 제2의 스위치와, 소정의 신호가 입력되는 출력 신호선을 가진다. 제어회로는, 제어신호를 출력하고 소스 드라이버에 스타트 펄스를 입력할 것인가 아닌가를 제어한다.
복수의 소스 신호선 각각은, 복수의 제1의 스위치의 단일의 제1의 스위치를 거쳐서 소스 드라이버의 출력 단자와 접속되고, 또한 제2의 스위치를 거쳐서 출력 신호선과 접속된다. 복수의 제1의 스위치 및 제2의 스위치는, 제어신호에 의해 온 또는 오프가 선택되어, 복수의 제1의 스위치가 온일 때 제2의 스위치는 오프가 되고, 복수의 제1의 스위치가 오프일 때 제2의 스위치는 온이 된다.
제어회로는, 복수의 화소의 1행에 대응하는 비디오신호에 있어서 모든 화소에 대응하는 신호가 동일한 것인가 아닌가를 판단하는 판정 회로를 가진다. 제어회로는, 복수의 화소의 1행에 대응하는 비디오신호에 있어서 모든 화소에 대응하는 신호가 동일한 경우에, 소스 드라이버(소스 드라이버가 갖는 시프트 레지스터)의 스타트 펄스의 입력을 정지하고, 또한 제2의 스위치가 온이 되는 제어신호를 출력한다.
이때, 제어회로는, 복수의 화소의 1행에 대응하는 비디오신호에 있어서 모든 화소에 대응하는 신호가 동일한 경우에, 소스 드라이버(소스 드라이버가 갖는 시프트 레지스터)에의 스타트 펄스의 입력을 정지하는 대신에 클록펄스의 입력을 정지해도 좋다. 이와는 달리, 스타트 펄스의 입력 및 클록펄스의 입력의 양쪽을 정지해도 좋다.
이때, 소스 드라이버로부터 신호가 출력되고 있는 것인가 아닌가에 관계없이, 즉 소스 드라이버의 출력 신호의 전위에 관계없이, 제1의 스위치는 제어신호에 따라 온 또는 오프가 제어되지 않으면 안된다. 따라서, 제1의 스위치로서는 CMOS형태의 스위칭소자를 사용하는 것이 바람직하다. 예를 들면, 제1의 스위치로서 n채널형의 트랜지스터와 p채널형의 트랜지스터를 병렬로 접속한 구성의 트랜스미션 게이 트를 사용하는 것이 바람직하다.
출력 신호선의 전위에 관계없이, 제2의 스위치는 제어신호에 따라 온 또는 오프가 제어되지 않으면 안된다. 따라서, 제2의 스위치로서는 CMOS형태의 스위칭소자를 사용하는 것이 바람직하다. 예를 들면, 제2의 스위치로서 n채널형의 트랜지스터와 p채널형의 트랜지스터를 병렬로 접속한 구성의 트랜스미션 게이트를 사용하는 것이 바람직하다.
(제8의 회로 구성)
상기 제3의 구동방법에 있어서, 복수의 소스 신호선의 인접하는 소스 신호선에 있어서, 입력되는 신호의 극성이 반전하는 구동방법과 조합한 구동방법을 사용할 경우의 표시장치의 구성에 관하여 설명한다.
제7의 회로 구성에 있어서의 출력 신호선을 2개로 한다. 이 2개의 출력 신호선을 제1의 출력 신호선과 제2의 출력 신호선이라고 부른다. 제1의 출력 신호선과 제2의 출력 신호선 사이에 입력되는 소정의 신호의 극성을 반전시킨다. 복수의 제2의 스위치의 단일의 제2의 스위치를 거쳐서, 홀수열의 소스 신호선 각각은 제1의 출력 신호선에 접속하고, 짝수열의 소스 신호선 각각은 제2의 출력 신호선에 접속한다.
출력 신호선의 구성과, 출력 신호선과 복수의 제2의 스위치와 복수의 소스 신호선과의 접속의 방법이외의 구성에 대해서는, 상기 제7의 회로 구성과 같으므로 설명은 생략한다.
(제9의 회로 구성)
상기 제3의 구동방법에 있어서, 복수의 소스 신호선의 인접하는 소스 신호선에 있어서, 입력되는 신호의 극성이 반전하는 구동방법과 조합한 구동방법을 사용할 경우의 표시장치의 구성에 대해서 제8의 회로 구성과는 다른 구성을 설명한다.
제7의 회로 구성에 있어서의 제어신호를 2개로 한다. 이 2개의 제어신호를 제1의 제어신호와 제2의 제어신호라고 부른다. 복수의 제1의 스위치에 있어서, 복수의 소스 신호선 중 홀수열의 소스 신호선에 대응하는 제1의 스위치에는 제1의 제어신호가 입력되고, 복수의 소스 신호선 중 짝수열의 소스 신호선에 대응하는 제1의 스위치에는 제2의 제어신호가 입력된다.
복수의 소스 신호선 중 같은 소스 신호선에 대응하는 제1의 스위치와 제2의 스위치 중 한쪽이 온일 때 다른 쪽은 오프다. 또한, 소스 라인 반전 구동을 행할 경우, 복수의 소스 신호선 중 홀수열의 소스 신호선에 대응하는 제1의 스위치가 온일 때, 복수의 소스 신호선 중 짝수열의 소스 신호선에 대응하는 제1의 스위치는 오프가 된다. 복수의 소스 신호선 중 홀수열의 소스 신호선에 대응하는 제1의 스위치가 오프일 때, 복수의 소스 신호선 중 짝수열의 소스 신호선에 대응하는 제1의 스위치는 온이 된다.
제어신호와, 복수의 제1의 스위치 및 제2의 스위치에의 제어신호의 입력의 방법과, 복수의 제1의 스위치 및 제2의 스위치의 온과 오프의 관계이외의 구성에 대해서는, 상기 제7의 회로 구성과 같으므로 여기서는 설명은 생략한다.
상기 제1의 회로 구성 내지 제3의 회로 구성에 있어서, 영상신호 출력 선에 입력된 비디오신호를 복수의 소스 신호선에 출력하기 전에, 신호의 전압크기를 변환하는 회로(레벨 시프터 회로)나, 전류이득이 1일 경우 1보다 큰 전류이득을 갖는 회로(버퍼회로)가 형성해도 된다. 이와는 달리, 레벨 시프터 회로 및 버퍼 회로의 양쪽을 형성해도 된다.
상기 제4의 회로 구성 내지 제6의 회로 구성에 있어서, D/A변환회로로부터 출력된 신호를 복수의 소스 신호선에 출력하기 전에, 레벨 시프터 회로 또는 버퍼 회로를 형성해도 된다. 이와는 달리, 레벨 시프터 회로 및 버퍼 회로의 양쪽을 형성해도 된다.
상기 제7의 회로 구성 내지 제9의 회로 구성에 있어서, 소스 드라이버로부터 출력된 신호를 복수의 소스 신호선에 출력하기 전에, 레벨 시프터 회로 또는 버퍼 회로를 형성해도 된다. 이와는 달리, 레벨 시프터 회로 및 버퍼 회로의 양쪽을 형성해도 된다.
상기 제1의 회로 구성 내지 제9의 회로 구성에 있어서, 복수의 화소 각각은 표시 매체로서 액정소자를 갖고 있어도 된다. 또한, 복수의 화소 각각은 표시 매체로서 발광소자를 갖고 있어도 된다. 예를 들면, 복수의 화소 각각은, 일렉트로루미네선스 소자(EL소자) 또는 발광 다이오드를 갖고 있어도 된다. 복수의 화소 각각의 표시 매체로서, 전기자기적 작용에 의해 콘트라스트가 변화되는 표시 매체를 자유롭게 적용할 수 있다. 또한, 복수의 화소 각각은 스위칭소자를 갖고 있어도 된다.
표시장치는, EL디스플레이, 액정 디스플레이(투과형 액정 디스플레이, 반투 과형 액정 디스플레이, 반사형 액정 디스플레이) 등이어도 된다. 또한, 표시장치는, 플라즈마 디스플레이(PDP), 필드 에미션 디스플레이(FED), 표면-전도 전자-에미터 디스플레이(SED), 전자 잉크를 사용한 전자 페이퍼이어도 된다.
이때, 스위치(스위칭소자)는, 여러가지 형태의 스위치를 사용할 수 있다. 일례로서, 스위치(스위칭소자)로서, 전기적 스위치, 기계적인 스위치등이 있다. 즉, 스위치(스위칭소자)는 전류의 흐름을 제어할 수 있는 것이면, 여러 가지의 스위치를 사용할 수 있다. 예를 들면, 스위치(스위칭소자)는, 트랜지스터, 다이오드(PN다이오드, PIN다이오드, 숏키 다이오드, 다이오드 접속의 트랜지스터 등) 등이어도 된다. 이와는 달리, 상기 스위치들을 조합한 논리회로를 사용하여도 된다. 따라서, 스위치(스위칭소자)로서 트랜지스터를 사용할 경우, 그 스위치는 단순한 스위치로서 동작하므로, 트랜지스터의 극성(도전형)은 특별하게 한정되지 않는다. 이때, 스위치로서 동작된 트랜지스터의 소스의 전위가 전원전위 중 저전위측에 가까운 상태에서 동작하는 경우에는 n채널형 트랜지스터를 사용하는 것이 바람직하다. 한편, 그 트랜지스터의 소스의 전위가 전원전위 중 고전위측에 가까운 상태에서 동작하는 경우에는 p채널형 트랜지스터를 사용하는 것이 바람직하다. 왜냐하면, 게이트와 소스간의 전압의 절대치를 크게 할 수 있으므로, 그 트랜지스터가 스위치로서 동작하기 쉽기 때문이다. 이때, n채널형 트랜지스트와 p채널형 트랜지스터의 양쪽을 사용하여, CMOS형태의 스위치에도 좋다. CMOS 형태의 스위치로 하면, 스위치에의 입력 전위가 출력 전위에 대하여, 높을 경우와 낮을 경우의 양쪽에 있어서 해당 스위치를 적절하게 동작시킬 수 있다.
이때, "접속되고 있다"는 구절은, 전기적으로 접속되고 있을 경우와 직접 접속되고 있을 경우의 양쪽을 포함한다. 따라서, 본 발명의 바람직한 효과를 나타내기 위한 소정의 접속 관계에 더해, 소정의 접속 관계의 소자와 다른 소자의 사이에 전기적인 접속을 가능하게 하는 다른 소자(예를 들면, 스위치, 트랜지스터, 용량소자, 인덕터, 저항소자, 다이오드 등)가 배치되어도 된다.
또한, 트랜지스터는 여러 가지 형태의 것을 사용할 수 있다. 예를 들면, 비정질 실리콘과 다결정 실리콘으로 대표되는 비정질 반도체막을 사용한 박막트랜지스터(TFT), 반도체기판이나 SOI기판을 사용해서 형성된 MOS형태 트랜지스터 등을 사용할 수 있다. 또한, 접합형 트랜지스터, 바이폴러트랜지스터, ZnO, a-In GaZnO등의 화합물반도체를 사용한 트랜지스터, 유기반도체나 카본 나노튜브를 사용한 트랜지스터 등을 적용할 수 있다. 이때, 비정질 반도체막에는 수소 또는 할로겐이 함유되어 있어도 된다. 또한, 트랜지스터가 배치된 기판의 종류는, 여러 가지를 사용할 수 있다. 따라서, 예를 들면, 트랜지스터는, 단결정 기판, SOI기판, 유리 기판, 석영기판, 수지기판, 종이기판, 셀로판 기판, 석재기판 등에 배치할 수 있다. 또한, 어떤 기판 상에 트랜지스터를 형성하고, 그 후에 별도의 기판으로 트랜지스터를 이동시켜서, 별도의 기판 위에 배치하여도 좋다.
또한, 트랜지스터의 구성은, 어떠한 것도 사용할 수 있다. 예를 들면, 2개 이상의 트랜지스터를 직렬로 접속한 구성과 등가의 멀티 게이트 구조의 트랜지스터를 사용해도 된다. 멀티 게이트 구조를 이용함으로써, 오프 전류를 저감하거나, 트랜지스터의 내압을 향상시켜서 신뢰성을 좋게 하거나, 포화 영역에서 동작할 때에 드레인과 소스의 사이의 전압이 변화에 대한 드레인과 소스의 사이의 전류의 변화를 저감할 수 있다. 또한, 트랜지스터는, 채널의 상하에 게이트 전극이 배치된 구조이어도 되거나, 채널 위에 게이트 전극이 배치된 구조이어도 되거나, 채널 밑에 게이트 전극이 배치된 구조이어도 좋다. 아울러, 트랜지스터는, 정 스태거 구조이어도 좋고, 역 스태거 구조이어도 좋다. 채널의 상하에 게이트 전극이 배치된 구성의 트랜지스터에서는, 채널의 영역이 증가하므로, 전류치를 크게 하거나, 공핍층을 쉽게 형성하여 S값을 감소시킬 수 있다. 또한, 트랜지스터에 있어서, 채널 (혹은 그 채널의 일부)에 소스 전극이나 드레인 전극이 겹쳐서 있어도 된다. 채널(혹은 그 채널의 일부)에 소스 전극이나 드레인 전극이 겹쳐 있는 구조로 함으로써, 채널의 일부에 전하의 축적으로 인해 트랜지스터의 동작이 불안정해지는 것을 막을 수 있다. 또한, 트랜지스터에 있어서 LDD(저농도 드레인)영역이 있어도 된다. LDD 영역을 설치함으로써, 트랜지스터의 오프 전류를 저감하거나, 트랜지스터의 내압을 향상시켜서 신뢰성을 좋게 하고, 포화 영역에서 동작할 때에 드레인과 소스의 사이의 전압의 변화에 대한 드레인과 소스의 사이의 전류의 변화를 저감할 수 있다.
이때, 복수의 화소의 각각은, 하나의 색요소에 대응한다. 따라서, R(빨강), G(초록) 및 B(파랑)으로 이루어진 컬러 표시장치의 경우에는, 화상의 최소단위는, R의 화소와 G의 화소와 B의 화소와의 세개의 화소로 구성되는 것으로 한다. 또한, 색요소는 R, G 및 B에 한정되지 않고, 예를 들면, R, G, B 및 W(화이트)의 네개나, R, G, 및 B의 세개에, 옐로우, 시안, 마젠타를 추가한 것 등을 화상의 최소단위로서 사용할 수 있다.
또한, 복수의 화소가 매트릭스 모양으로 배치된 경우는, 복수의 색요소로 컬러 표시를 행할 경우에, 복수의 화소가 스트라이프 배치되고 있을 경우, 델타 배치되고 있을 경우, 베이어(Bayer) 배치되고 있을 경우를 포함한다.
복수의 화소의 1행에 대응하는 비디오신호에 있어서 모든 화소에 대응하는 신호가 동일한 경우에, 그 1행의 화소에 소정의 신호를 입력하여, 소스 드라이버중의 시프트 레지스터의 동작을 정지할 수 있다. 이렇게 해서, 소스 드라이버의 소비 전력을 저감할 수 있다.
특히, 제3의 구동방법, 제7의 회로 구성 내지 제9의 회로 구성에서는, 소스 드라이버의 시프트 레지스터뿐만아니라 소스 드라이버 전체의 동작을 정지할 수 있으므로, 소스 드라이버의 소비 전력을 크게 저감할 수 있다. 예를 들면, 소스 드라이버가 D/A변환회로, 래치회로 등을 가질 경우, 이것들의 회로의 동작도 정지할 수 있다.
상술한 것처럼, 표시장치의 소비 전력을 크게 저감할 수 있다.
도1은 실시형태 1을 도시한 도면,
도2는 실시형태 1을 도시한 도면,
도3은 실시형태 1을 도시한 도면,
도4는 실시형태 2를 도시한 도면,
도5는 실시형태 2를 도시한 도면,
도6은 실시형태 2를 도시한 도면,
도7은 실시형태 3을 도시한 도면,
도8은 실시형태 3을 도시한 도면,
도9는 실시형태 3을 도시한 도면,
도10은 실시형태 4를 도시한 도면,
도11은 실시형태 4를 도시한 도면,
도12는 실시형태 4를 도시한 도면,
도13은 실시형태 5를 도시한 도면,
도14는 실시형태 5를 도시한 도면,
도15는 실시형태 5를 도시한 도면,
도16은 실시형태 6을 도시한 도면,
도17은 실시형태 6을 도시한 도면,
도18은 실시형태 6을 도시한 도면,
도19는 실시형태 7을 도시한 도면,
도20은 실시형태 7을 도시한 도면,
도21은 실시형태 7을 도시한 도면,
도22는 실시형태 8을 도시한 도면,
도23은 실시형태 8을 도시한 도면,
도24는 실시형태 8을 도시한 도면,
도25는 실시형태 9를 도시한 도면,
도26은 실시형태 9를 도시한 도면,
도27은 실시형태 9를 도시한 도면,
도28a 내지 28c는 실시형태 1, 2, 3을 도시한 도면,
도29a 및 29b는 실시형태 10을 도시한 도면,
도30a 및 30b는 실시형태 11을 도시한 도면,
도31a 내지 31c는 실시형태 12를 도시한 도면,
도32a 및 32b는 실시 예 1을 도시한 도면,
도33a 내지 33c는 실시 예 6을 도시한 도면,
도34는 실시 예7을 도시한 도면,
도35a 내지 35d는 실시 예 8을 도시한 도면,
도36a 내지 36b는 실시형태 13을 도시한 도면,
도37은 실시 예 2를 도시한 도면,
도38a 및 38b는 실시 예 3을 도시한 도면,
도39a 내지 39c는 실시 예 4를 도시한 도면,
도40a 및 40b는 실시 예 5를 도시한 도면,
도41은 실시형태 14를 도시한 도면.
(발명을 실시하기 위한 최선의 형태)
이하 본 발명의 실시형태에 관하여 설명한다. 여기에 개시된 실시형태와 상세내용은 본 발명의 목적 및 그 범위에서 일탈하지 않고 여러 가지로 방식으로 변 경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 아래에 나타내는 본 실시형태의 기재 내용에 한정해서 해석되는 것이 아니다.
실시형태 1
실시형태 1은, 제1의 구동방법 및 제1의 회로 구성에 대응한 실시형태다. 이때, 본 실시형태는 비디오신호로서 아날로그 비디오신호를 사용했을 경우에 대응하는 예다. 실시형태 1에 대해서, 도1, 도2 및 도3을 사용하여 설명한다. 도1은 표시장치의 소스 드라이버의 구성을 도시한 도면이다. 도2 및 도3은 도1의 소스 드라이버의 구동방법을 나타내는 타이밍 차트다.
도1에 있어서, 소스 드라이버는, 시프트 레지스터100과, 복수의 제1의 스위치(SWl)와, 복수의 제2의 스위치(SW2)와, 복수의 제3의 스위치(ASWl내지 ASWm)와, 제어신호가 입력되는 배선(2001)과, 전원단자(2003)와, 비디오신호가 입력되는 배선(2002)을 가진다. 소스 드라이버는, 소스 신호선(SLine l 내지 SLine m)에 신호를 출력한다.
도1의 표시장치의 구동방법에 대해서, 도2 및 도3을 참조해서 설명한다. 복수의 화소의 1행에 대응하는 비디오신호에 있어서 적어도 2개의 화소에 대응하는 신호가 서로 다른 경우(이하, 보통 구동이라고 한다)와 복수의 화소의 1행에 대응하는 비디오신호에 있어서 모든 화소에 대응하는 신호가 동일한 경우(이하, 전력 절약구동이라고 한다)로 나누어서 설명한다. 보통 구동의 타이밍 차트를 도2에 나타내고, 전력 절약구동의 타이밍 차트를 도3에 나타낸다. 이때, 도2 및 도3의 타이 밍 차트에 있어서, 스위치가 오프한 상태 또는 소정의 비디오신호가 입력되지 않고 있는 상태를 음영을 나타내고, 스위치가 온된 상태 또는 소정의 비디오신호가 입력되고 있는 상태를 음영을 나타내지 않고 나타낸다. 복수의 화소의 1행에 대응하는 비디오신호에 있어서 적어도 2개의 화소에 대응하는 신호가 서로 다른 경우는, 도2에서, 예를 들면 1과 m의 신호가 서로 다른 것이다. 복수의 화소의 1행에 대응하는 비디오신호에 있어서 모든 화소에 대응하는 신호가 동일한 경우는, 예를 들면, 도2에서 1 내지 m의 신호가 모두 같다(이 상태를 도3에 도시함).
도2를 참조해서 보통 구동에 관하여 설명한다. 보통 구동시는, 배선(2001)에 입력되는 제어신호에 의해 제1의 스위치(SWl)는 온 하고, 배선(2001)에 입력되는 제어신호를 인버터(5002)에서 반전한 신호에 의해 제2의 스위치(SW2)는 오프되고 있다. 스타트 펄스 및 클록펄스가 입력된 시프트 레지스터(100)는, 복수의 출력 단자(도면 중, SRout l 내지 SRout m(m은 자연수)로 나타낸다)로부터 순차적으로 펄스를 출력한다. 이 펄스를 샘플링 펄스라고 한다. 이 샘플링 펄스는, 온인 제1의 스위치(SWl)를 거쳐서 제3의 스위치(ASW l 내지 ASW m)에 입력된다. 제3의 스위치(ASW l 내지 ASW m) 각각은, 아날로그 스위치이며, 제어 단자를 가져 해당 제어 단자에 입력되는 신호에 따라 온 또는 오프가 된다. 이때, 도1에 나타내는 제3의 스위치(ASW l 내지 ASW m) 각각은 2개의 제어 단자를 가지고, 여기서 신호는 한쪽의 제어 단자에 입력되는 반면에, 그 신호를 반전한 반전신호는 다른 한쪽의 제어 단자에 입력된다. 다시 말해, 도1에 나타내는 제3의 스위치(ASW l 내지ASW m) 각각은, 2개의 제어 단자에 샘플링 펄스 및 그 반전한 신호가 입력되어, 온 또는 오프 가 된다. 샘플링 펄스는 인버터(5001)에 의해 반전된다. 샘플링 펄스에 의해, 제3의 스위치(ASW l 내지 ASW m)을 순차적으로 온시킴으로써, 영상신호 입력선에 해당하는 배선(2002)에 입력된 비디오신호(도2의 1 내지 m으로 표기)를 순차적으로 소스 신호선(SLine l 내지 SLine m)에 출력할 수 있다. 소스 신호선(SLine l 내지 SLine m)에 순차적으로 비디오신호를 출력하는 구동방법을 점 순차 구동이라고 한다.
다음에, 도3을 참조해서 전력 절약구동에 관하여 설명한다. 전력 절약구동시는, 제어신호에 의해 제1의 스위치(SWl)를 오프로 하고 제어신호의 반전한 신호에 의해 제2의 스위치(SW2)를 온으로 하고 있다. 제1의 스위치(SWl)를 오프 함으로써, 시프트 레지스터(100)와 제3의 스위치(ASW l 내지 ASW m)의 제어 단자가 비접속 상태가 된다. 이 상태에서, 시프트 레지스터(100)에 입력되는 스타트 펄스를 정지시킨다. 이렇게 해서, 시프트 레지스터(100)의 구동을 정지시킨다. 시프트 레지스터의 구동을 정지시키는 것은, 해당 시프트 레지스터가 샘플링 펄스를 출력하지 않도록 하는 상태를 나타낸다.
제2의 스위치(SW2)를 온시킴으로써, 전원단자(2003)는 제3의 스위치(ASW l 내지 ASW m)의 제어 단자와 접속된다. 전원단자(2003)에는 소정의 전위VDD가 공급된다. 따라서, 제2의 스위치(SW2)를 온시킴으로써, 전위VDD가 모든 제3의 스위치(ASW l 내지 ASW m)의 제어 단자에 입력된다. 전위VDD는, 제3의 스위치(ASW l 내지 ASW m)의 제어 단자에 입력되었을 때, 제3의 스위치(ASW l 내지 ASW m)를 온으로 하도록 설정된다. 이렇게 해서, 제3의 스위치(ASW l 내지 ASW m) 모두를 동시에 온할 수 있으므로, 같은 비디오신호(소정의 비디오신호)를 모든 소스 신호선(SLine l 내지 SLine m)에 동시에 출력할 수 있다. 이때, 소스 신호선(SLine l 내지 SLine m)에 신호를 출력하는 기간은, 임의의 길이로 설정할 수 있다.
이상의 동작에 의해, 시프트 레지스터(100)를 구동시키지 않고, 같은 비디오신호를 모든 소스 신호선(SLine l 내지 SLine m)에 동시에 출력할 수 있다. 그 때문에, 소스 드라이버의 소비 전력을 시프트 레지스터(100)의 동작에 필요한 소비 전력에 대해 저감할 수 있다.
전술한 바와 같은 보통 구동 또는 전력 절약구동에 의해 소스 신호선(SLine l 내지 SLine m)에 입력된 비디오신호는, 표시장치가 갖는 복수의 화소의 1행에 입력된다. 마찬가지로 복수의 화소의 모든 행에 대하여, 보통 구동 또는 전력 절약구동에 의해 비디오신호를 입력하여, 복수의 화소로 화상을 표시한다.
이때, 전원단자(2003)는, 제2의 스위치(SW2)가 온이 될 때에 전위VDD가 인가되어도 좋다. 전원단자(2003)에 입력되는 신호로서, 예를 들면 배선(2001)에 입력되는 제어신호를 사용해도 되고, 스타트 펄스를 사용해도 된다.
도1에 나타내는 구성의 소스 드라이버에서는, 제2의 스위치(SW2)는 소스 신호선(SLine l 내지 SLine m)마다 설치된 구성을 나타냈지만, 본 발명은 이것에 한정되지 않는다. 하나의 제2의 스위치(SW2)를 복수의 소스 신호선이 공유할 수 있다.
소스 드라이버에 제어신호, 비디오신호, 스타트 펄스 및 클록펄스를 입력하는 수단(이하, 소스 드라이버 제어회로라고 한다)에 대해서, 도28a를 사용하여 설 명한다.
소스 드라이버 제어회로(1900)는, 제어회로(1901)와, 메모리(1902)를 가지고, 소스 드라이버(1910)에 제어신호, 비디오신호, 스타트 펄스 및 클록펄스를 입력한다.
메모리(1902)에는 비디오신호가 기억되어 있다. 복수의 화소의 1행의 화소에 대응하는 비디오신호가 판독된다. 그 판독된 비디오신호는 소스 드라이버(1910)에 입력된다.
제어회로(1901)는 판정 회로(1903)와 펄스 출력 회로(1904)를 가진다. 메모리(1902)로부터 판독된 비디오신호는 제어회로(1901)에도 입력된다. 제어회로(1901)가 갖는 판정 회로(1903)는, 복수의 화소 중 1행의 화소에 대응하는 비디오신호가 모두 동일한 것인가 아닌가를 판단한다. 판정 회로(1903)는, 복수의 화소 중 1행의 화소에 대응하는 비디오신호가 모두 동일한 경우와 대응하는 비디오신호의 적어도 2개가 서로 다른 경우에서는 다른 제어신호를 출력한다. 이 제어신호가 소스 드라이버(1910)에 입력된다.
또한, 펄스 출력 회로(1904)에는 판정 회로(1903)로부터의 제어신호가 입력된다. 복수의 화소 중 1행의 화소에 대응하는 비디오신호의 적어도 2개가 서로 다른 경우에 대응하는 제어신호가 펄스 출력 회로(1904)에 입력되면, 펄스 출력 회로(1904)는 소스 드라이버(1910)에 보통 구동시의 스타트 펄스 및 클록펄스를 공급한다. 한편, 복수의 화소 중 1행의 화소에 대응하는 비디오신호가 모두 동일한 경우에 대응하는 제어신호가 펄스 출력 회로(1904)에 입력되면, 펄스 출력 회 로(1904)는 소스 드라이버(1910)에의 스타트 펄스의 출력을 정지한다. 이때, 펄스 출력 회로(1904)는 입력되는 제어신호에 따라, 소스 드라이버(1910)에의 클록펄스의 출력을 정지하는 구성이어도 되거나, 소스 드라이버(1910)에의 스타트 펄스 및 클록펄스의 양쪽의 출력을 정지하는 구성이어도 된다.
실시형태 2
실시형태 2는, 제1의 구동방법 및 제2의 회로 구성에 대응한 실시형태다. 실시형태 2에 대해서, 도4, 도5 및 도6을 사용하여 설명한다. 이때, 그 실시형태는 비디오신호로서 아날로그 비디오신호를 사용했을 경우에 대응하는 예를 나타낸다. 도4는 표시장치의 소스 드라이버의 구성을 도시한 도면이다. 도5 및 도6은 도4의 소스 드라이버의 구동방법을 나타내는 타이밍 차트다. 도4, 도5 및 도6에 있어서, 도1, 도2 및 도3과 같은 부분은 동일한 부호를 사용해서 나타내고, 설명은 생략한다. 보통 구동의 타이밍 차트를 도5에 나타내고, 전력 절약구동의 타이밍 차트를 도6에 나타낸다.
도4에 나타내는 소스 드라이버에서는, 도1에 나타낸 소스 드라이버에 있어서의 배선 2002 대신에 배선 2202a 및 배선 2202b의 2개의 배선을 구비하고 있는 점에 특징이 있다. 다시 말해, 도4에 나타내는 소스 드라이버에서는 도1에 나타낸 소스 드라이버에 대하여 영상신호 입력선에 해당하는 배선을 2개 설치하고 있는 점에서 다르다. 복수의 제3의 스위치(ASW l 내지 ASW m)의 단일의 제3의 스위치를 거쳐서, 홀수열의 소스 신호선(SLine l, SLine 3, ···) 각각은 배선 2202a에 접속하 고, 짝수열의 소스 신호선(SLine 2, SLine 4, ···) 각각은 배선 2202b에 접속한다. 배선 2202a에는 제1의 비디오신호가 입력되고, 배선 2202b에는 제2의 비디오신호가 입력된다. 제1의 비디오신호(도면 중, 비디오신호 1로 표기)에 대하여 제2의 비디오신호(도면 중, 비디오신호 2로 표기)의 극성을 반전시킴으로써, 소스 라인 반전 구동을 행할 수 있다.
도5를 참조해서 보통 구동시에 관하여 설명한다. 보통 구동시는, 배선(2001)에 입력되는 제어신호에 의해 제1의 스위치(SWl)는 온, 제2의 스위치(SW2)는 오프하고 있다. 시프트 레지스터(110)에 스타트 펄스를 입력한다. 그 시프트 레지스터(110)에 의해 출력된 샘플링 펄스에 의해, 제3의 스위치(ASW l 내지 ASW m)를 온으로 하여 제1의 비디오신호 및 제2의 비디오신호를 소스 신호선에 출력한다.
또한, 본 실시형태에서 나타내는 소스 드라이버에서는, 영상신호 입력선에 해당하는 배선을 2개(배선 2202a 및 2202b) 설치하고 있다. 따라서, 홀수열의 소스 신호선의 1개(SLine p, 여기서 p는 m이하의 홀수임)에 대응하는 제1의 비디오신호와, 짝수열의 소스 신호선 중 홀수열의 소스 신호선(SLine p)과 인접하는 1개(SLine p+1)에 대응하는 제2의 비디오신호를 동시에 샘플링할 수 있다. 즉, 보통 구동시에 있어서, 소스 신호선(SLine p)에 대응하는 제3의 스위치(ASWp)와 소스 신호선(SLine p+1)에 대응하는 제3의 스위치(ASWp+1)를 동시에 온 또는 오프할 수 있다. 따라서, 소스 드라이버의 출력 단자는, 제3의 스위치(ASWp)와 제3의 스위치(ASWp+1)에 대하여 1개 설치하면 좋다. 따라서, 실시형태 1에서 나타낸 소스 드라이버에 대하여, 본 실시형태에서 나타낸 소스 드라이버에서는, 시프트 레지스 터(110)의 출력 단자를 약 반정도의 수로 하는 것이 가능하다. 도3은, m을 짝수로서 시프트 레지스터(110)의 출력 단자를 SLine l 내지 SLine m/2으로 한 예를 게시했다. 이렇게 해서, 시프트 레지스터(110)의 구동 주파수를 저감할 수 있다.
일반적으로, 다른 비디오신호가 입력되는 영상신호 입력선의 수를 k(k은 2이상의 자연수)개로 하고, 복수의 소스 신호선을 각각 k개씩의 단위로 분할하고, k개의 소스 신호선에 대응하는 k개의 제3의 스위치를 동시에 온 또는 오프하는 구동방법(이하, 소스 라인 분할 구동이라고 하고, k를 분할수라고 한다)을 사용해도 된다.
본 실시형태에서는, 소스 라인 반전 구동과 분할수 2의 소스 라인 분할 구동을 조합한 예에 대해서 나타냈다. 이와는 달리, 본 발명은 임의의 분할수의 소스 라인 분할 구동과 조합할 수도 있다. 이때, 소스 라인 반전 구동과 분할수 k의 소스 라인 분할 구동을 조합할 경우, k는 짝수로 할 필요가 있다. 또한, 임의의 분할수의 소스 라인 분할 구동만을 행해도 된다. 또한, 소스 라인 반전 구동을 행하지 않는 경우에는, 복수의 영상신호 입력선에 있어서 입력되는 비디오신호의 극성을 반전시킬 필요는 없다.
다음에, 도6을 참조해서 전력 절약구동에 관하여 설명한다. 전력 절약구동시는, 제어신호에 의해 제1의 스위치(SWl)를 오프, 제2의 스위치(SW2)를 온 하고 있다. 제1의 스위치(SWl)를 오프 함으로써, 시프트 레지스터(110)와 제3의 스위치(ASW l 내지 ASW m)의 제어 단자가 비접속 상태가 된다. 이 상태에서, 시프트 레지스터(110)에 입력되는 스타트 펄스를 정지시킨다. 이렇게 해서, 시프트 레지스 터(110)의 구동을 정지시킨다.
제2의 스위치(SW2)를 온시킴으로써, 전원단자(2003)는 제3의 스위치(ASW l 내지 ASW m)의 제어 단자와 접속된다. 전원단자(2003)에는 소정의 전위VDD가 공급된다. 따라서, 제2의 스위치(SW2)를 온시킴으로써, 전위VDD가 모든 제3의 스위치(ASW l 내지 ASW m)의 제어 단자에 입력된다. 전위VDD는, 제3의 스위치(ASW l 내지 ASW m)의 제어 단자에 입력되었을 때, 제3의 스위치(ASW l 내지 ASW m)를 온하도록 설정한다. 이렇게 해서, 제3의 스위치(ASW l 내지 ASW m) 모두를 동시에 온 할 수 있으므로, 제1의 비디오신호의 홀수열의 소스 신호선에의 출력과, 제2의 비디오신호의 짝수열의 소스 신호선에의 출력을 동시에 행할 수 있다. 이렇게 해서, 모든 소스 신호선(SLine l 내지 SLine m)에 동시에 제1의 비디오신호(소정의 비디오신호) 또는 제1의 비디오신호의 극성이 반전한 신호인 제2의 비디오신호를 출력할 수 있다. 이때, 소스 신호선(SLine l 내지 SLine m)에 신호를 출력하는 기간은, 임의의 길이로 설정할 수 있다.
이상의 동작에 의해, 시프트 레지스터(110)를 구동시키지 않고, 같은 비디오신호(이때, 소스 신호선마다 극성이 반전한 비디오신호)를 모든 소스 신호선(SLine l 내지 SLine m)에 동시에 출력할 수 있다. 그 때문에, 소스 드라이버의 소비 전력을 시프트 레지스터(110)의 동작에 필요한 소비 전력에 대해 저감할 수 있다.
기타의 구성에 대해서는, 도1에 나타낸 소스 드라이버와 같으므로, 여기서는 설명은 생략한다.
전술한 바와 같은 보통 구동 또는 전력 절약구동에 의해 소스 신호선(SLine l 내지 SLine m)에 입력된 비디오신호는, 표시장치가 갖는 복수의 화소의 1행에 입력된다. 마찬가지로 복수의 화소의 모든 행에 대하여, 보통 구동 또는 전력 절약구동에 의해 비디오신호를 입력하고, 그 복수의 화소로 표시를 행한다.
소스 드라이버 제어회로에 대해서, 도28b를 사용하여 설명한다. 도28b에 있어서, 도28a와 같은 부분은 동일한 부호를 사용해서 나타내고, 설명은 생략한다. 도28b의 소스 드라이버 제어회로 1911은, 반전 회로(1905)를 갖는 점에서 도28a의 소스 드라이버 제어회로 1900과 다르다. 소스 드라이버 제어회로(1911)에 있어서, 메모리(1902)로부터 판독된 비디오신호는 반전 회로(1905)에 입력되고, 비디오 신호의 극성이 반전된 후 출력된다. 이렇게 해서, 소스 드라이버 제어회로(1911)는 제1의 비디오신호(도면 중, 비디오신호 1로 표기)와 제1의 비디오신호의 극성이 반전된 제2의 비디오신호(도면 중, 비디오신호 2로 표기)를 출력한다.
실시형태 3
실시형태 3은, 제1의 구동방법 및 제3의 회로 구성에 대응한 실시형태다. 실시형태 3에 대해서, 도7, 도8 및 도9를 사용하여 설명한다. 이때, 본 실시형태는 비디오신호로서 아날로그 비디오신호를 사용했을 경우에 대응한 예다. 도7은 표시장치의 소스 드라이버의 구성을 도시한 도면이다. 도8 및 도9는 도7의 소스 드라이버의 구동방법을 나타내는 타이밍 차트다. 도7, 도8 및 도9에 있어서, 도1, 도2 및 도3과 같은 부분은 동일한 부호를 사용해서 나타내고, 설명은 생략한다. 보통 구동의 타이밍 차트를 도8에 나타내고, 전력 절약구동의 타이밍 차트를 도9에 나타낸 다.
도7에 나타내는 소스 드라이버는, 도1에 나타낸 소스 드라이버에 있어서의 배선 2001 대신에 배선 2301a 및 배선 2301b의 2개의 배선을 설치하고 있는 점에 특징이 있다. 즉, 도7에 나타내는 소스 드라이버는 도1에 나타낸 소스 드라이버에 대하여 제어신호가 입력되는 배선을 2개 설치하고 있는 점에서 다르다. 배선 2301a에는 제1의 제어신호(도면 중, 제어신호 1이라고 표기)가 입력되고, 배선 2301b에는 제2의 제어신호(도면 중, 제어신호2라고 표기)가 입력된다.
홀수열의 소스 신호선(SLine l, SLine 3, ···) 각각에 대응하는 제1의 스위치(SWl-a)의 제어 단자에는, 배선(2301a)에 입력된 제1의 제어신호가 입력된다. 홀수열의 소스 신호선(SLine l, SLine 3,) 각각에 대응하는 제2의 스위치(SW2-a)의 제어 단자에는, 배선(2301a)에 입력된 제1의 제어신호의 반전 신호가 입력된다. 제1의 제어신호는 인버터(5002a)에 의해 반전된다. 짝수열의 소스 신호선(SLine 2, SLine 4, ···) 각각에 대응하는 제1의 스위치(SWl-b)의 제어 단자에는, 배선(2301b)에 입력된 제2의 제어신호가 입력된다. 짝수열의 소스 신호선(SLine 2, SLine 4, ···) 각각에 대응하는 제2의 스위치(SW2-b)의 제어 단자에는, 배선(2301b)에 입력된 제2의 제어신호의 반전 신호가 입력된다. 제2의 제어신호는 인버터(5002b)에 의해 반전된다. 제1의 스위치(SWl-a)가 온일 때, 제2의 스위치(SW2-a)는 오프인 반면에, 제2의 스위치(SW2-b)가 온일 때, 제1의 스위치(SWl-a)는 오프이다. 또한, 제1의 스위치(SWl-b)가 온일 때, 제2의 스위치(SW2-b)는 오프인 반면에, 제2의 스위치가 온일 때, 제1의 스위치는 오프이다. 또한, 소스 라인 반전 구 동을 행할 경우, 제1의 스위치 SWl-a가 온일 때 제1의 스위치 SWl-b는 오프가 된다. 제1의 스위치 SWl-a가 오프일 때 제1의 스위치 SWl-b는 온이 된다.
도8을 참조해서 보통 구동시에 관하여 설명한다. 보통 구동시는, 제1의 제어신호에 의해 제1의 스위치(SWl-a)는 온 하고, 제2의 스위치(SW2-a)는 오프하고 있다. 또한, 제2의 제어신호에 의해 제1의 스위치(SWl-b)는 온 하고, 제2의 스위치(SW2-b)는 오프하고 있다. 시프트 레지스터(120)에 스타트 펄스를 입력하고, 그 시프트 레지스터(120)로부터 출력된 샘플링 펄스에 의해, 제3의 스위치(ASW l 내지 ASW m)를 순차적으로 온시켜서 비디오신호를 순차적으로 소스 신호선에 출력한다.
다음에, 도9를 참조해서 전력 절약구동시에 관하여 설명한다. 화소의 1행에 비디오신호를 출력하는 기간(이하, 1라인 기간이라고 한다)을 전반과 후반으로 나눈다. 그 전반 및 후반 중 한쪽에 있어서 홀수열에 대응하는 소스 신호선에 비디오신호를 입력하고, 다른 쪽에 있어서 짝수열에 대응하는 소스 신호선에 비디오신호를 입력한다. 1 라인 기간의 전반과 후반에 있어서, 입력되는 비디오신호의 극성을 변경함으로써, 소스 라인 반전 구동을 행할 수 있다. 또한, 본 실시형태에서는, 1라인 기간의 전반에 홀수열에 대응하는 소스 신호선에 비디오신호를 입력하고, 후반에 짝수열에 대응하는 소스 신호선에 비디오신호를 입력하는 예에 관하여 설명한다.
1라인 기간의 전반에서는, 제1의 제어신호에 의해 제1의 스위치(SWl-a)는 오프하고, 제2의 스위치(SW2-a)는 온 하고 있다. 제2의 제어신호에 의해 제1의 스위치(SWl-b)는 온 하고, 제2의 스위치(SW2-b)은 오프하고 있다. 제1의 스위치(SWl-a) 를 오프 함으로써, 시프트 레지스터의 출력 단자와 홀수열의 소스 신호선에 대응하는 제3의 스위치(ASW l, ASW 3, ···)의 제어 단자가 비접속 상태가 된다. 이 상태에서, 시프트 레지스터(120)에 입력되는 스타트 펄스를 정지시킨다. 이렇게 해서, 시프트 레지스터(120)의 구동을 정지시킨다.
제2의 스위치(SW2-a)가 온이므로, 전원단자(2003)는 홀수열의 소스 신호선에 대응하는 제3의 스위치(ASW l, ASW 3, ···)의 제어 단자와 접속된다. 전원단자(2003)에는 소정의 전위VDD가 공급된다. 따라서, 제2의 스위치(SW2-a)를 온시킴으로써, 전위VDD가 홀수열의 소스 신호선에 대응하는 제3의 스위치(ASW l, ASW 3, ···)의 제어 단자에 입력된다. 전위VDD는, 제3의 스위치(ASW l 내지 ASW m)의 제어 단자에 입력되었을 때, 제3의 스위치(ASW l 내지 ASW m)을 온하도록 설정한다. 이렇게 해서, 홀수열의 소스 신호선에 대응하는 제3의 스위치(ASW l, ASW 3, ···)을 동시에 온 할 수 있으므로, 비디오신호를 홀수열의 소스 신호선에 동시에 출력할 수 있다. 이 경우에, 제1의 스위치(SWl-b)가 온 하고 있으므로, 짝수열의 소스 신호선에 대응하는 시프트 레지스터(120)의 출력 신호(SRout 2, SRout 4, ···)는 짝수열의 소스 신호선에 대응하는 제3의 스위치(ASW 2, ASW 4, ···)의 제어 단자에 입력된다. 시프트 레지스터(120)에는 스타트 펄스가 입력되지 않으므로, 시프트 레지스터(120)는 샘플링 펄스를 출력하지 않는다. 따라서, 짝수열의 소스 신호선에 대응하는 제3의 스위치(ASW 2, ASW 4, ···)는 오프하고 있다. 이에 따라서, 짝수열의 소스 신호선(SLine 2, SLine 4, ···)은 신호가 입력되지 않는다.
1라인 기간의 후반에서는, 제1의 제어신호에 의해 제1의 스위치(SWl-a)는 온 하고, 제2의 스위치(SW2-a)는 오프하고 있다. 제2의 제어신호에 의해 제1의 스위치(SWl-b)는 오프하고, 제2의 스위치(SW2-b)는 온 하고 있다. 제1의 스위치(SWl-b)를 오프 함으로써, 시프트 레지스터(120)의 출력 단자와 짝수열의 소스 신호선에 대응하는 제3의 스위치(ASW l, ASW 3, ···)의 제어 단자가 비접속 상태가 된다. 이 상태에서, 시프트 레지스터(120)에 입력되는 스타트 펄스를 정지시킨다. 이렇게 해서, 시프트 레지스터(120)의 구동을 정지시킨다.
제2의 스위치(SW2-b)가 온이므로, 전원단자(2003)는 짝수열의 소스 신호선에 대응하는 제3의 스위치(ASW 2, ASW 4, ···)의 제어 단자와 접속된다. 전원단자(2003)에는 소정의 전위VDD가 공급된다. 따라서, 제2의 스위치(SW2-b)를 온시킴으로써, 전위VDD가 짝수열의 소스 신호선에 대응하는 제3의 스위치(ASW 2, ASW 4, ···)의 제어 단자에 입력된다. 이렇게 해서, 짝수열의 소스 신호선에 대응하는 제3의 스위치(ASW 2, ASW 4, ···)를 동시에 온할 수 있으므로, 비디오신호를 짝수열의 소스 신호선에 동시에 출력할 수 있다. 이 경우에, 제1의 스위치(SWl-a)가 온 하고 있으므로, 홀수열의 소스 신호선에 대응하는 시프트 레지스터(120)로부터 출력된 신호(SRout l, SRout 3, ···)는 홀수열의 소스 신호선에 대응하는 제3의 스위치(ASW l, ASW 3, ···)의 제어 단자에 입력된다. 시프트 레지스터(120)에는 스타트 펄스가 입력되지 않으므로, 시프트 레지스터(120)는 샘플링 펄스를 출력하지 않는다. 따라서, 홀수열의 소스 신호선에 대응하는 제3의 스위치(ASW l, ASW 3, ···)는 오프하고 있다. 이에 따라서, 홀수열의 소스 신호선(SLine l, SLine 3, ···)은 신호가 입력되지 않는다.
1라인 기간의 전반과 후반 사이에서, 입력되는 비디오신호의 극성을 변하게 하면, 소스 라인 반전 구동을 행할 수 있다. 이때, 소스 신호선(SLine l 내지 SLine m)에 신호를 출력하는 기간은, 임의의 길이로 설정할 수 있다.
도8 및 도9의 타이밍 차트에서는, 도9에 나타낸 전력 절약구동시에만 소스 라인 반전 구동을 행하는 예에 대해서 나타냈다. 그러나, 본 발명은 이것에 한정되지 않는다. 도8에 나타낸 보통 구동시에서도 소스 라인 반전 구동을 행해도 된다.
이상의 동작에 의해, 시프트 레지스터(120)를 구동시키지 않고, 같은 비디오신호(단, 소스 신호선마다 극성이 반전한 비디오신호)를 모든 소스 신호선(SLine l 내지 SLine m)에 출력할 수 있다. 그 때문에, 소스 드라이버의 소비 전력을 시프트 레지스터(120)의 동작에 필요한 소비 전력에 대해 저감할 수 있다.
기타의 구성에 대해서는, 도1에 나타낸 소스 드라이버와 같으므로, 설명은 생략한다.
전술한 바와 같은 보통 구동 또는 전력 절약구동에 의해 소스 신호선(SLine l 내지 SLine m)에 입력된 비디오신호는, 표시장치가 갖는 복수의 화소의 1행에 입력된다. 마찬가지로 복수의 화소의 모든 행에 대하여, 보통 구동 또는 전력 절약구동에 의해 비디오신호를 입력하고, 복수의 화소로 표시를 행한다.
소스 드라이버 제어회로에 대해서, 도28c를 사용하여 설명한다. 도28c에 있어서, 도28a와 같은 부분은 동일한 부호를 사용해서 나타내고, 설명은 생략한다. 도28c의 소스 드라이버 제어회로(1912)는, 도28a의 제어회로(1901)와는 다른 구성 의 제어회로(1906)를 가진다. 소스 드라이버 제어회로(1912)에 있어서, 메모리(1902)로부터 판독된 비디오신호는 제어회로(1906)에 입력된다. 제어회로(1906)가 갖는 판정 회로(1907)에 있어서, 복수의 화소 중 1행의 화소에 대응하는 비디오신호가 모두 동일한 것인가 아닌가가 판단된다. 판정 회로(1907)는, 복수의 화소 중 1행의 화소에 대응하는 비디오신호가 모두 동일한 경우와 대응하는 비디오신호의 적어도 2개가 서로 다른 경우에서는 다른 제1의 제어신호(도면 중, 제어신호 1로 표기) 및 제2의 제어신호(도면 중, 제어신호 2로 표기)를 출력한다. 이 제1의 제어신호 및 제2의 제어신호가 소스 드라이버(1910)에 입력된다. 이때, 제어회로(1906)가 갖는 펄스 출력 회로(1904)의 구성에 관해서는 도28a와 같으므로, 여기서는 그 설명을 생략한다.
실시형태 4
실시형태 4는, 제2의 구동방법 및 제4의 회로 구성에 대응한 실시형태다. 실시형태 4에 대해서, 도10, 도11 및 도12를 사용하여 설명한다. 도10은 표시장치의 소스 드라이버의 구성을 도시한 도면이다. 도11 및 도12는 도10의 소스 드라이버의 구동방법을 나타내는 타이밍 차트다.
도10에 나타내는 구성의 소스 드라이버는, 실시형태 1에 있어서 도1에서 나타낸 소스 드라이버에 있어서, 비디오신호를 디지탈 비디오신호로 하고 비디오신호가 입력되는 영상신호 입력선을 해당 디지탈 비디오신호의 각 비트에 대응하게 배치한 구성이다. 즉, 디지탈 비디오신호가 n(n은 자연수)비트이었을 경우, 영상신호 입력선을 n개 설치한다. 도10의 소스 드라이버는, n이 4의 경우의 예에 해당한다. 또한, 도10에 나타내는 구성의 소스 드라이버는, 제1의 래치회로(도면 중, LATl l 내지 LATl m으로 표기)와 제2의 래치회로(도면 중, LAT2 1 내지 LAT2 m으로 표기)와, 제2의 래치회로 (LAT2 1 내지 LAT2 m)에 신호를 입력하는 배선(2403)을 가진다.
도11을 참조해서 보통 구동시에 관하여 설명한다. 보통 구동시는, 배선(2001)에 입력되는 제어신호에 의해 제1의 스위치(SWl)는 온 하고, 배선(2001)에 입력되는 제어신호를 반전한 신호에 의해 제2의 스위치(SW2)는 오프하고 있다. 제어신호의 반전은 인버터(5002)에 의해 행해진다. 시프트 레지스터(130)에 스타트 펄스를 입력하고, 그 시프트 레지스터로부터 출력된 샘플링 펄스는 제1의 래치회로(LATl l 내지 LATl m)의 제어 단자에 입력된다. 제어 단자에 샘플링 펄스가 입력되면, 제1의 래치회로(LATl l 내지 LATl m) 각각은 배선(2402)에 입력되는 디지탈 비디오신호(4비트의 디지탈 비디오신호)를 저장한다. 배선(2402)은 복수의 영상신호 입력선에 해당한다. 이렇게 해서, 제1의 래치회로(LATl l 내지 LATl m)는, 배선(2402)에 입력되는 디지탈 비디오신호를 순차적으로 저장한다. 제1의 래치회로(LATl l 내지 LATl m)에 저장된 4비트의 디지탈 비디오신호는, 배선(2403)에 입력되는 래치 펄스에 동기해서 제2의 래치회로(LAT2 1 내지 LAT2 m)에 동시에 입력되어 저장된다. 제2의 래치회로(LAT2 1 내지 LAT2 m)에 저장된 4비트의 디지탈 비디오신호는, D/A변환회로(도면 중, DACl 내지 DACm으로 표기)에 입력된다. D/A변환회로(DACl 내지 DACm)는 4비트의 디지탈 비디오신호를 대응하는 아날로그 신호로 변환한다. 변환된 아날로그 신호(아날로그 비디오신호)는, 소스 신호선(SLine l 내지 SLine m)에 동시에 출력된다. 이렇게 해서, 소스 신호선(SLine l 내지 SLine m)에 동시에 신호를 출력하는 구동방법(선순차 구동)을 행한다.
이때, 도11 및 도12의 각 타이밍 차트에 있어서, 소스 신호선(SLine l 내지 SLine m) 중 1개(SLine p, 여기서 p는 m이하의 자연수)와 소스 신호선(SLine p)에 대응하는 제2의 래치회로(LAT2 p)의 신호의 상태를 총괄적으로 SLine/LAT2 p로 나타냈다. 도11에서, SLine/LAT2 p는, 1라인 기간전에 샘플링 펄스에 의해 제1의 래치회로(LATl p)에 저장된 디지탈 비디오신호 또는 해당 디지탈 비디오신호를 아날로그 변환한 신호가 출력되고 있는 것을 보이고 있다.
도12를 참조해서 전력 절약구동시에 관하여 설명한다. 전력 절약구동시는, 제어신호에 의해 제1의 스위치(SWl)를 오프하고, 제어신호의 반전 신호에 의해 제2의 스위치(SW2)를 온 하고 있다. 제1의 스위치(SWl)를 오프 함으로써, 시프트 레지스터(130)의 출력 단자와 제1의 래치회로(LATl l 내지 LATl m)의 제어 단자가 비접속 상태가 된다. 이 상태에서, 시프트 레지스터(130)에 입력되는 스타트 펄스를 정지시킨다. 이렇게 해서, 시프트 레지스터(130)의 구동을 정지시킨다. 제2의 스위치(SW2)를 온 함으로써, 전원단자(2003)에 공급되는 전위VDD는, 모든 제1의 래치회로(LATl l 내지 LATl m)의 제어 단자에 동시에 입력된다. 전위VDD가 제1의 래치회로(LATl l 내지 LATl m)의 제어 단자에 입력되었을 때, 배선(2402)에 입력된 디지탈 비디오신호를 저장하도록 전위VDD를 설정해 둔다. 이렇게 해서, 모든 소스 신호선(SLine l 내지 SLine m)에 대응하는 비디오신호를 동시에 제1의 래치회로(LATl l 내지 LATl m)에 저장할 수 있다. 이상에 의해, 시프트 레지스터(130)를 구동시키지 않고, 모든 소스 신호선(SLine l 내지 SLine m)에 대응하는 디지탈 비디오신호를 동시에 제1의 래치회로(LATl l 내지 LATl m)에 저장할 수 있다. 이렇게 해서, 저장된 디지탈 비디오신호를 아날로그 변환한 신호를 소스 신호선(SLine l 내지 S Llne m)에 동시에 출력할 수 있다. 이때, 소스 신호선(SLine l 내지 SLine m)에 신호를 출력하는 기간은, 임의의 길이로 설정할 수 있다.
본 실시형태에서 도10을 사용하여 설명한 소스 드라이버에 있어서, 소스 라인 반전 구동을 행하는 경우에는, D/A변환회로(DACl 내지 DAC m)에 의해 홀수열에 대응하는 소스 신호선과 짝수열에 대응하는 소스 신호선 사이에서 아날로그의 비디오신호의 극성을 반전시켜도 된다.
이상의 동작에 의해, 시프트 레지스터(130)를 구동시키지 않고, 같은 비디오신호를 모든 소스 신호선(SLine l 내지 SLine m)에 동시에 출력할 수 있다. 그 때문에, 소스 드라이버의 소비 전력을 시프트 레지스터(130)의 동작에 필요한 소비 전력에 대해 저감할 수 있다.
전술한 바와 같은 보통 구동 또는 전력 절약구동에 의해 소스 신호선(SLine l 내지 SLine m)에 입력된 비디오신호는, 표시장치가 갖는 복수의 화소의 1행에 입력된다. 마찬가지로 복수의 화소의 모든 행에 대하여, 보통 구동 또는 전력 절약구동에 의해 비디오신호를 입력하고, 복수의 화소로 표시를 행한다.
이때, 전원단자(2003)는, 제2의 스위치(SW2)가 온이 될 때에 전위VDD가 공급되어도 좋다. 전원단자(2003)에 입력되는 신호로서, 예를 들면 배선(2001)에 입력 되는 제어신호를 사용해도 되거나, 스타트 펄스를 사용해도 된다.
도10에 나타내는 구성의 소스 드라이버에서는, 제2의 스위치(SW2)는 소스 신호선(SLine l 내지 SLine m)마다 설치된 구성을 나타냈지만, 본 발명은 이것에 한정되지 않는다. 하나의 제2의 스위치(SW2)를 복수의 소스 신호선이 공유할 수 있다.
소스 드라이버 제어회로에 대해서는, 실시형태 1의 도28a에서 설명한 구성과 같다. 그러나, 본 실시형태의 소스 드라이버 제어회로에서는, 비디오신호가 디지탈 비디오신호이며, 해당 디지탈 비디오신호의 각 비트에 대응한 신호를 복수의 영상신호 입력선에 입력하는 점에서 도28a에 도시된 소스 드라이버 제어회로와 다르다.
실시형태 5
실시형태 5는, 제2의 구동방법 및 제5의 회로 구성에 대응한 실시형태다. 실시형태 5에 대해서, 도13, 도14 및 도15을 사용하여 설명한다. 도13은 표시장치의 소스 드라이버의 구성을 도시한 도면이다. 도14 및 도15는 도13의 소스 드라이버의 구동방법을 나타내는 타이밍 차트다. 도13, 도14 및 도15에 있어서, 도10, 도11 및 도12와 같은 부분은 동일한 부호를 사용해서 나타내고, 여기서 설명은 생략한다.
도13에 나타내는 구성의 소스 드라이버는, 도10에 나타낸 소스 드라이버에 있어서의 배선 2402 대신에 배선 2502a 및 배선 2502b의 2개의 단위의 배선을 설치하고 있는 점에 특징이 있다. 다시 말해, 도13에 나타내는 소스 드라이버에서는 도10에 나타낸 소스 드라이버에 대하여 복수의 영상신호 입력선에 해당하는 배선을 2 개의 단위로 설치하고 있는 점에서 다르다. 복수의 제1의 래치회로 중 1개(LATl p, 여기서 p는 m이하의 자연수)와, 복수의 제2의 래치회로 중 1개(LAT2 p)와, 복수의 D/A변환회로 중 1개(DACp)를 거쳐서, 홀수열의 소스 신호선 각각은 배선 2502a에 접속하고, 짝수열의 소스 신호선 각각은 배선 2502b에 접속한다. 배선 2502a에는 제1의 디지탈 비디오신호가 입력되고, 배선 2502b에는 제2의 디지탈 비디오신호가 입력되고 있다. 제1의 디지탈 비디오신호에 대하여 제2의 디지탈 비디오신호의 극성을 반전시킴으로써, 소스 라인 반전 구동을 행할 수 있다.
도14를 참조해서 보통 구동시에 관하여 설명한다. 보통 구동시는, 배선(2001)에 입력되는 제어신호에 의해 제1의 스위치(SWl)는 온, 배선(2001)에 입력되는 제어신호의 반전 신호에 의해 제2의 스위치(SW2)는 오프하고 있다. 제어신호의 반전은 인버터(5002)에서 행해진다. 시프트 레지스터(140)에 스타트 펄스를 입력하고, 그 시프트 레지스터로부터 출력된 샘플링 펄스에 의해, 제1의 래치회로(LATl l 내지 LATl m)에 순차적으로 제1의 디지탈 비디오신호 및 제2의 디지탈 비디오신호를 저장한다. 그 저장된 디지탈 비디오신호를 아날로그 비디오신호로 변환해서 소스 신호선에 출력하는 동작에 대해서는, 실시형태 4와 같으므로 설명은 생략한다.
이때, 본 실시형태에서 나타내는 소스 드라이버에서는, 복수의 영상신호 입력선에 해당하는 배선을 2단위(배선 2502a 및 배선 2502b)로 설치하고 있다. 따라서, 홀수열의 소스 신호선 중 1개(SLine p, 여기서 p는 m이하의 홀수)에 대응하는 제1의 디지탈 비디오신호와, 짝수열의 소스 신호선 중 홀수열의 소스 신호선(SLine p)과 인접하는 1개(SLine p+1)에 대응하는 제2의 디지탈 비디오신호를 동시에 샘플링할 수 있다. 즉, 보통 구동시에 있어서, 소스 신호선(SLine p)에 대응하는 제1의 래치회로(LATl p)와 소스 신호선(SLine p+1)에 대응하는 제1의 래치회로(LATl p+1)를 동시에 디지탈 비디오신호의 저장이 가능한 상태로 할 수 있다. 따라서, 소스 드라이버의 출력 단자는, 제1의 래치회로(LATl p)와 제1의 래치회로(LATl p+1)에 대하여 1개 설치하면 좋다. 따라서, 실시형태 4에서 나타낸 소스 드라이버에 대하여, 본 실시형태에서 나타낸 소스 드라이버에서는, 시프트 레지스터(140)의 출력 단자를 약 반정도의 수로 하는 것이 가능하다. 도13에서는, m을 짝수로서 시프트 레지스터(140)의 출력 단자를 SLine l 내지 SLine m/2으로 한 예를 게시했다. 이렇게 해서, 시프트 레지스터(140)의 구동 주파수를 저감할 수 있다.
일반적으로, 다른 비디오신호가 입력되는 복수의 영상신호 입력선의 단위를 k개(k는 2이상의 자연수) 단위로 해서 복수의 소스 신호선을 k개씩의 단위로 분할해서 k개의 소스 신호선에 대응하는 k개의 제1의 래치회로를 동시에 디지탈 비디오신호의 저장이 가능한 상태로 만들 수 있는 구동방법(소스 라인 분할 구동이라고 하고, k를 분할수라고 한다)을 사용해도 된다.
본 실시형태에서는, 소스 라인 반전 구동과 분할수2의 소스 라인 분할 구동을 조합한 예에 대해서 나타냈다. 이와는 달리, 본 발명은 임의의 분할수의 소스 라인 분할 구동과 조합할 수도 있다. 이때, 소스 라인 반전 구동과 분할수 k의 소스 라인 분할 구동을 조합할 경우, k는 짝수로 할 필요가 있다. 또한, 임의의 분할수의 소스 라인 분할 구동만을 행해도 된다. 또한, 소스 라인 반전 구동을 행하지 않는 경우에는, 복수 단위의 영상신호 입력선에 있어서 입력되는 비디오신호의 극성을 반전시킬 필요는 없다.
다음에, 도15를 참조해서 전력 절약구동시에 관하여 설명한다. 전력 절약구동시는, 제어신호에 의해 제1의 스위치(SWl)를 오프, 제어신호의 반전 신호에 의해 제2의 스위치(SW2)를 온 하고 있다. 제1의 스위치(SWl)를 오프 함으로써, 시프트 레지스터(140)와 제1의 래치회로(LATl l 내지 LATl m)의 제어 단자가 비접속 상태가 된다. 이 상태에서, 시프트 레지스터(140)에 입력되는 스타트 펄스를 정지시킨다. 이렇게 해서, 시프트 레지스터(140)의 구동을 정지시킨다.
제2의 스위치(SW2)를 온시킴으로써, 전원단자(2003)는 제1의 래치회로(LATl l 내지 LATl m)의 제어 단자와 접속된다. 전원단자(2003)에는 소정의 전위VDD가 공급된다. 따라서, 제2의 스위치(SW2)를 온시킴으로써, 전위VDD가 모든 제1의 래치회로(LATl l 내지 LATl m)의 제어 단자에 입력된다. 전위VDD는, 제1의 래치회로(LATl l 내지 LATl m)의 제어 단자에 입력되었을 때, 제1의 래치회로(LATl l 내지 LATl m)를 디지탈 비디오신호의 저장이 가능한 상태로 하도록 설정된다. 이렇게 해서, 제1의 래치회로(LATl l 내지 LATl m) 모두에 동시에 디지탈 비디오신호를 저장할 수 있다. 이렇게 해서, 모든 소스 신호선(SLine l 내지 SLine m)에 동시에, 제1의 디지탈 비디오신호를 아날로그신호로 변환한 신호 또는 해당 신호의 극성이 반전한 신호를 출력할 수 있다. 이때, 소스 신호선(SLine l 내지 SLine m)에 신호를 출력하는 기간은, 임의의 길이로 설정할 수 있다.
이상의 동작에 의해, 시프트 레지스터(140)를 구동시키지 않고, 같은 디지탈 비디오신호에 대응한 아날로그 비디오신호(이때, 소스 신호선마다 극성이 반전한 신호)를 모든 소스 신호선(SLine l 내지 SLine m)에 동시에 출력할 수 있다. 그 때문에, 소스 드라이버의 소비 전력을 시프트 레지스터(140)의 동작에 필요한 소비 전력에 대해 저감할 수 있다.
기타의 구성에 대해서는, 도10에 나타낸 소스 드라이버와 같으므로, 설명은 생략한다.
전술한 바와 같은 보통 구동 또는 전력 절약구동에 의해 소스 신호선(SLine l 내지 SLine m)에 입력된 비디오신호는, 표시장치가 갖는 복수의 화소의 1행에 입력된다. 마찬가지로 복수의 화소의 모든 행에 대하여, 보통 구동 또는 전력 절약구동에 의해 비디오신호를 입력하고, 복수의 화소로 표시를 행한다.
소스 드라이버 제어회로에 대해서는, 실시형태 2에 있어서 도28b에서 설명한 구성과 같다. 그러나, 본 실시형태의 소스 드라이버 제어회로에서는, 비디오신호가 디지탈 비디오신호이며, 해당 디지탈 비디오신호의 각 비트에 대응한 신호를 복수의 영상신호 입력선에 입력하는 점에서 상기 도 28b에 도시된 소스 드라이버 제어회로와 다르다.
실시형태 6
실시형태 6은, 제2의 구동방법 및 제6의 회로 구성에 대응한 실시형태다. 실시형태 6에 대해서, 도16, 도17 및 도18을 사용하여 설명한다. 도16은 표시장치의 소스 드라이버의 구성을 도시한 도면이다. 도17 및 도18은 도16의 소스 드라이버의 구동방법을 나타내는 타이밍 차트다. 도16, 도17 및 도18에 있어서, 도10, 도11 및 도12와 같은 부분은 동일한 부호를 사용해서 나타내고, 설명은 생략한다.
도16에 나타내는 소스 드라이버에서는, 도10에 나타낸 소스 드라이버에 있어서의 배선 2001 대신에 배선 2601a 및 배선 2601b의 2개의 배선을 설치하고 있는 점에 특징이 있다. 다시 말해, 도16에 나타내는 소스 드라이버에서는 도10에 나타낸 소스 드라이버에 대하여 제어신호가 입력되는 배선을 2개 설치하고 있는 점에서 다르다. 배선 2601a에는 제1의 제어신호(도면 중, 제어신호 1로 표기)가 입력되고, 배선 2601b에는 제2의 제어신호(도면 중, 제어신호 2로 표기)가 입력된다.
홀수열의 소스 신호선(SLine l, SLine 3, ···) 각각에 대응하는 제1의 스위치(SWl-a)의 제어 단자에는, 배선 2601a에 입력된 제1의 제어신호가 입력된다. 홀수열의 소스 신호선(SLine l, SLine 3, ···) 각각에 대응하는 제2의 스위치(SW2-a)의 제어 단자에는, 배선 2601a에 입력된 제1의 제어신호의 반전 신호가 입력된다. 제1의 제어신호의 반전은, 인버터(5002a)에 의해 행해진다. 짝수열의 소스 신호선(SLine 2, SLine 4, ···) 각각에 대응하는 제1의 스위치(SWl-b)의 제어 단자에는, 배선 2601b에 입력된 제2의 제어신호가 입력된다. 짝수열의 소스 신호선(SLine 2, SLine 4, ···) 각각에 대응하는 제2의 스위치(SW2-b)의 제어 단자는, 배선 2601b에 입력된 제2의 제어신호의 반전 신호가 입력된다. 제2의 제어신호의 반전은, 인버터(5002b)에 의해 행해진다. 제1의 스위치(SWl-a)가 온일 때 제2의 스위치(SW2-a)는 오프인 반면에, 제2의 스위치(SW2-a)가 온일 때 제1의 스위치(SW1-a)는 오프이다. 제1의 스위치(SWl-b)가 온일 때 제2의 스위치(SW2-b)는 오 프인 반면에, 제2의 스위치(SW2-b)가 온일 때 제1의 스위치(SW1-b)는 오프이다. 또한, 소스 라인 반전 구동을 행할 경우, 제1의 스위치(SWl-a)가 온일 때 제1의 스위치(SWl-b)는 오프가 된다. 제1의 스위치(SWl-a)가 오프일 때 제1의 스위치(SWl-b)는 온이 된다.
도17을 참조해서 보통 구동시에 관하여 설명한다. 보통 구동시는, 제1의 제어신호에 의해 제1의 스위치(SWl-a)는 온 하고, 제1의 제어신호의 반전 신호에 의해 제2의 스위치(SW2-a)는 오프하고 있다. 제2의 제어신호에 의해 제1의 스위치(SWl-b)는 온 하고, 제2의 제어신호의 반전 신호에 의해 제2의 스위치(SW2-b)는 오프하고 있다. 시프트 레지스터(150)에 스타트 펄스를 입력하고, 그 시프트 레지스터로부터 출력된 샘플링 펄스를 제1의 래치회로(LATl l 내지 LATl m)의 제어 단자에 입력 함에 의해, 제1의 래치회로(LATl l 내지 LATl m)에 순차적으로 디지탈 비디오신호를 저장한다. 저장된 디지탈 비디오신호를 아날로그 비디오신호로 변환해서 소스 신호선에 출력하는 동작에 대해서는, 실시형태 4와 같으므로 설명은 생략한다.
도18을 참조해서 전력 절약구동시에 관하여 설명한다. 화소의 1행에 대응하는 디지탈 비디오신호를 제1의 래치회로(LATl l 내지 LATl m)에 출력하는 기간(이하, 1라인 샘플링 기간이라고 한다)을 전반과 후반으로 나눈다. 전반 및 후반 중 한쪽에 있어서 홀수열에 대응하는 제1의 래치회로에 디지탈 비디오신호를 저장하고, 다른 쪽에 있어서 짝수열에 대응하는 제1의 래치회로에 디지탈 비디오신호를 저장한다. 1 라인 샘플링 기간의 전반과 후반에 있어서, 입력되는 비디오신호의 극 성을 변하게 하면, 소스 라인 반전 구동을 행할 수 있다. 또한, 본 실시형태에서는, 1라인 샘플링 기간의 전반에 홀수열의 소스 신호선에 대응하는 제1의 래치회로에 디지탈 비디오신호를 저장하고, 후반에 짝수열의 소스 신호선에 대응하는 제1의 래치회로에 디지탈 비디오신호를 저장하는 예에 관하여 설명한다.
1라인 샘플링 기간의 전반에서는, 제1의 제어신호에 의해 제1의 스위치(SWl-a)는 오프하고, 제1의 제어신호의 반전 신호에 의해 제2의 스위치(SW2-a)는 온 하고 있다. 제2의 제어신호에 의해 제1의 스위치(SWl-b)는 온 하고, 제2의 제어신호의 반전 신호에 의해 제2의 스위치(SW2-b)는 오프하고 있다. 제1의 스위치(SWl-a)를 오프 함으로써, 시프트 레지스터(150)의 출력 단자와 홀수열의 소스 신호선에 대응하는 제1의 래치회로(LATl l 내지 LAT1 m)의 제어 단자가 비접속 상태가 된다. 이 상태에서, 시프트 레지스터(150)에 입력되는 스타트 펄스를 정지시킨다. 이렇게 해서, 시프트 레지스터(150)의 구동을 정지시킨다.
제2의 스위치(SW2-a)가 온이므로, 전원단자(2003)는 홀수열의 소스 신호선에 대응하는 제1의 래치회로(LATl l, LAT1 3, ···)의 제어 단자와 접속된다. 전원단자(2003)에는 소정의 전위VDD가 공급된다. 따라서, 제2의 스위치(SW2-a)를 온시킴으로써, 전위VDD가 홀수열의 소스 신호선에 대응하는 제1의 래치회로(LATl l, LAT1 3, ···)의 제어 단자에 입력된다. 전위VDD는, 제1의 래치회로((LATl l 내지 LATl m)의 제어 단자에 입력되었을 때, 제1의 래치회로((LATl l 내지 LATl m)을 디지탈 비디오신호의 저장이 가능한 상태로 되도록 설정된다. 이렇게 해서, 홀수열의 소스 신호선에 대응하는 제1의 래치회로(LATl l, LAT1 3, ···)에 동시에 디 지탈 비디오신호를 저장할 수 있다. 이 경우에, 제1의 스위치(SWl-b)는 온 하고 있으므로, 짝수열의 소스 신호선에 대응하는 시프트 레지스터(150)의 출력 신호 (SRout 2, SRout 4, ···)는 짝수열의 소스 신호선에 대응하는 제1의 래치회로(LAT1 2, LAT1 4, ···)의 제어 단자에 입력된다. 시프트 레지스터(150)에는 스타트 펄스가 입력되지 않으므로, 시프트 레지스터(150)는 샘플링 펄스를 출력하지 않는다. 따라서, 짝수열의 소스 신호선에 대응하는 제1의 래치회로(LAT1 2, LAT1 4, ···)에는 새롭게 디지탈 비디오신호는 저장되지 않는다. 따라서, 짝수열의 소스 신호선에 대응하는 제1의 래치회로(LAT1 2, LAT1 4, ··)에는 1라인 샘플링 기간전에 샘플링된 디지탈 비디오신호가 저장되어 있다.
1라인 샘플링 기간의 후반에서는, 제1의 제어신호에 의해 제1의 스위치(SWl-a)는 온 하고, 제1의 제어신호의 반전 신호에 의해 제2의 스위치(SW2-a)는 오프하고 있다. 제2의 제어신호에 의해 제1의 스위치(SWl-b)는 오프하고, 제2의 제어신호의 반전 신호에 의해 제2의 스위치(SW2-b)는 온 하고 있다. 제1의 스위치(SWl-b)를 오프 함으로써, 시프트 레지스터(150)의 출력 단자와 짝수열의 소스 신호선에 대응하는 제1의 래치회로(LAT1 2, LAT1 4, ···)의 제어 단자가 비접속 상태가 된다. 이 상태에서, 시프트 레지스터(150)에 입력되는 스타트 펄스를 정지시킨다. 이렇게 해서, 시프트 레지스터(150)의 구동을 정지시킨다.
제2의 스위치(SW2-b)가 온이므로, 전원단자(2003)는 짝수열의 소스 신호선에 대응하는 제1의 래치회로(LAT1 2, LAT1 4, ···)의 제어 단자와 접속된다. 전원단자(2003)에는 소정의 전위VDD가 공급된다. 따라서, 제2의 스위치(SW2-b)를 온시 킴으로써, 전위VDD가 짝수열의 소스 신호선에 대응하는 제1의 래치회로(LAT1 2, LAT1 4, ···)의 제어 단자에 입력된다. 이렇게 해서, 짝수열의 소스 신호선에 대응하는 제1의 래치회로(LAT1 2, LAT1 4, ···)에 동시에 디지탈 비디오신호를 저장할 수 있다. 이 경우에, 제1의 스위치(SWl-a)가 온 하고 있으므로, 홀수열의 소스 신호선에 대응하는 시프트 레지스터(150)의 출력 신호(SRoutl, SRout 3, ···)는 홀수열의 소스 신호선에 대응하는 제1의 래치회로(LATl l, LAT1 3, ···)의 제어 단자에 입력된다. 시프트 레지스터(150)에는 스타트 펄스가 입력되지 않으므로, 시프트 레지스터(150)는 샘플링 펄스를 출력하지 않는다. 따라서, 홀수열의 소스 신호선에 대응하는 제1의 래치회로(LATl l, LAT1 3, ···)에는 새롭게 디지탈 비디오신호는 저장되지 않는다. 따라서, 홀수열의 소스 신호선에 대응하는 제1의 래치회로(LATl l, LAT1 3, ···)에는 1라인 샘플링 기간의 전반에서 샘플링된 디지탈 비디오신호가 저장되어 있다.
1라인 샘플링 기간의 전반과 후반에 있어서, 입력되는 디지탈 비디오신호의 극성을 변하게 하면, 소스 라인 반전 구동을 행할 수 있다. 이때, 소스 신호선(SLine l 내지 SLine m)에 신호를 출력하는 기간은, 임의의 길이로 설정할 수 있다.
도17 및 도18의 타이밍 차트에서는, 도18에 나타낸 전력 절약구동시에만 소스 라인 반전 구동을 행하는 예에 대해서 나타냈다. 그러나, 본 발명은 이것에 한정되지 않는다. 도17에 나타낸 보통 구동시에 있어서도 소스 라인 반전 구동을 행해도 된다.
이상의 동작에 따라, 시프트 레지스터(150)를 구동시키지 않고, 같은 디지탈 비디오신호에 대응한 아날로그 비디오신호(단, 소스 신호선마다 극성이 반전한 신호)를 모든 소스 신호선(SLine l 내지 SLine m)에 동시에 출력할 수 있다. 그 때문에, 소스 드라이버의 소비 전력을 시프트 레지스터(150)의 동작에 필요한 소비 전력에 대해서 저감할 수 있다.
기타의 구성에 대해서는, 도10에 나타낸 소스 드라이버와 같으므로, 설명은 생략한다.
전술한 바와 같은 보통 구동 또는 전력 절약구동에 의해 소스 신호선(SLine l 내지 SLine m)에 입력된 비디오신호는, 표시장치가 갖는 복수의 화소의 1행에 입력된다. 마찬가지로 복수의 화소의 모든 행에 대하여, 보통 구동 또는 전력 절약구동에 의해 비디오신호를 입력하고, 복수의 화소로 표시를 행한다.
소스 드라이버 제어회로에 대해서는, 실시형태 3에 있어서 도28c에 도시된 구성과 같다. 그러나, 본 실시형태의 소스 드라이버 제어회로에서는, 비디오신호가 디지탈 비디오신호이며, 해당 디지탈 비디오신호의 각 비트에 대응한 신호를 복수의 영상신호 입력선에 입력하는 점에서 상기 도28c에 도시된 소스 드라이버 제어회로와 다르다.
실시형태 7
실시형태 7은, 제3의 구동방법 및 제7의 회로 구성에 대응한 실시형태다. 실시형태 7에 대해서, 도19, 도20 및 도21을 사용하여 설명한다. 도19는 표시장치의 소스 드라이버와 해당 소스 드라이버의 출력 신호를 선택적으로 복수의 소스 신호선에 출력하는 절환 회로의 구성을 도시한 도면이다. 도20 및 도21은 도19의 소스 드라이버 및 절환 회로의 구동방법을 나타내는 타이밍 차트다.
도19에 나타내는 본 실시형태의 구성은, 임의의 구성의 소스 드라이버(200)에 있어서, 그 출력 부분에 절환 회로(2700)를 설치한 구성이다. 본 실시형태는, 선 순차 구동 또는 점 순차 구동에 관계없이, 복수의 화소 중 1행의 화소 모두에 같은 비디오신호를 입력할 경우에 소스 드라이버(200)를 구동시키지 않고 소스 신호선에 해당 비디오신호를 기록하는 구성이다. 도20 및 도21에서는 일례로서, 점 순차 구동의 경우의 타이밍 차트를 보이고 있다. 또한, 소스 드라이버(200)가 출력하는 비디오신호는, 디지탈 비디오신호 또는 아날로그 비디오신호이어도 된다.
도20을 참조해서 보통 구동시에 관하여 설명한다. 보통 구동시는, 배선(2701)에 입력되는 제어신호에 의해 제1의 스위치(SWl)는 온 하고, 제어신호의 반전 신호에 의해 제2의 스위치(SW2)는 오프하고 있다. 제어신호의 반전은 인버터(5003)에 의해 행해진다. 제1의 스위치(SWl)를 온 함에 의해, 소스 드라이버의 출력 단자(도면 중, SDout l 내지 SDout m으로 표기)와 소스 신호선(SLine l 내지 SLine m)을 접속시킨다. 제2의 스위치(SW2)를 오프 함에 의해 소정의 전위로 유지된 배선(2702)과 소스 신호선(SLine l 내지 SLine m)을 비접속 상태로 한다. 배선(2702)을 출력 신호선이라고도 부른다. 소스 드라이버(200)가 갖는 시프트 레지스터에 스타트 펄스를 입력하고, 소스 드라이버(200)는 출력 단자(SDout l 내지 SDout m)로부터 순차적으로 비디오신호를 출력한다. 출력된 비디오신호는, 소스 신 호선(SLine l 내지 SLine m)에 입력된다.
도21을 참조해서 전력 절약구동시에 관하여 설명한다. 전력 절약구동시는, 제어신호에 의해 제1의 스위치(SWl)를 오프하고, 제어신호의 반전 신호에 의해 제2의 스위치(SW2)를 온 하고 있다. 제1의 스위치(SWl)를 오프 함으로써, 소스 드라이버(200)의 출력 단자와 소스 신호선(SLine l 내지 SLine m)이 비접속 상태가 된다. 이 상태에서, 소스 드라이버(200)가 갖는 시프트 레지스터에 입력되는 스타트 펄스를 정지시킨다. 이렇게 해서, 소스 드라이버(200)의 구동을 정지시킨다. 제2의 스위치(SW2)를 온 함으로써, 배선(2702)에 공급되는 소정의 전위는, 모든 소스 신호선(SLine l 내지 SLine m)에 동시에 입력된다. 여기에서, 해당 소정의 전위를, 1행의 화소에서 동일한 비디오신호에 대응하도록 설정하면, 모든 소스 신호선(SLine l 내지 SLine m)에 있어서, 같은 비디오신호를 동시에 입력할 수 있다. 이때, 소스 신호선(SLine l 내지 SLine m)에 신호를 출력하는 기간은, 임의의 길이로 설정할 수 있다.
이상의 동작에 따라, 소스 드라이버(200)를 구동시키지 않고, 같은 비디오신호를 모든 소스 신호선(SLine l 내지 SLine m)에 동시에 출력할 수 있다. 그 때문에, 소스 드라이버(200)의 구동에 필요한 소비 전력에 대해 소비 전력을 저감할 수 있다.
전술한 바와 같은 보통 구동 또는 전력 절약구동에 의해 소스 신호선(SLine l 내지 SLine m)에 입력된 비디오신호는, 표시장치가 갖는 복수의 화소의 1행에 입력된다. 마찬가지로 복수의 화소의 모든 행에 대하여, 보통 구동 또는 전력 절약구 동에 의해 비디오신호를 입력하고, 복수의 화소로 표시를 행한다.
본 실시형태에 있어서, 절환 회로(2700)를 제어하는 제어회로는, 실시형태 1에 있어서 도28a에서 설명한 소스 드라이버 제어회로와 동일한 구성으로 할 수 있다. 그러나, 본 실시형태의 절환 회로(2700)에서는, 판정 회로(1903)로부터 출력되는 제어신호는 소스 드라이버(200)가 아니고 절환 회로(2700)에 입력하는 점과, 비디오신호에 대응한 출력 신호를 절환 회로(2700)의 배선(2702)에 입력하는 점에서 도 28a의 소스 드라이버 제어회로와 다르다.
실시형태 8
실시형태 8은, 제3의 구동방법 및 제8의 회로 구성에 대응한 실시형태다. 실시형태 8에 대해서, 도22, 도23 및 도24를 사용하여 설명한다. 도22는 표시장치의 소스 드라이버(210)와 해당 소스 드라이버(210)의 출력 신호를 선택적으로 복수의 소스 신호선에 출력하는 절환 회로(2800)의 구성을 도시한 도면이다. 도23 및 도24는 도22의 소스 드라이버(210) 및 절환 회로(2800)의 구동방법을 나타내는 타이밍 차트다. 도22, 도23 및 도24에 있어서, 도19, 도20 및 도21과 같은 부분은 동일한 부호를 사용해서 나타내고, 설명은 생략한다.
도22에 나타내는 본 실시형태의 구성은, 임의의 구성의 소스 드라이버(210)에 있어서, 그 출력 부분에 절환 회로(2800)을 설치한 구성이다. 본 실시형태는, 선 순차 구동, 점 순차 구동에 관계없이, 복수의 화소 중 1행의 화소 모두에 같은 비디오신호를 입력할 경우에 소스 드라이버(210)를 구동시키지 않고 소스 신호선에 해당 비디오신호를 기록하는 구성이다. 도23 및 도24에서는 일례로서, 점 순차 구동의 경우의 타이밍 차트를 보이고 있다. 또한 소스 드라이버가 출력하는 비디오신호는, 디지탈 비디오신호 또는 아날로그 비디오신호이어도 된다.
도22에 나타내는 절환 회로 2800은, 도19에 나타낸 절환 회로 2700에 있어서의 배선 2702 대신에 배선 2802a 및 배선 2802b의 2개의 배선을 설치하고 있는 점에 특징이 있다. 다시 말해, 도22에 나타내는 절환 회로 2800에서는 도19에 나타낸 절환 회로 2700에 대하여 출력 신호선에 해당하는 배선을 2개 설치하고 있는 점에서 다르다. 제2의 스위치(SW2)를 거쳐서, 홀수열의 소스 신호선(SLine l, SLine 3, ···) 각각은 배선 2802a접속하고, 짝수열의 소스 신호선(SLine 2, SLine 4, ···) 각각은 배선 2802b에 접속한다.
도23을 참조해서 보통 구동시에 관하여 설명한다. 보통 구동시는, 배선(2701)에 입력되는 제어신호에 의해 제1의 스위치(SWl)는 온 하고, 배선(2701)에 입력되는 제어신호의 반전 신호에 의해 제2의 스위치(SW2)는 오프하고 있다. 제어신호의 반전은 인버터(5003)에 의해 행해진다. 제1의 스위치(SWl)를 온 함에 의해, 소스 드라이버(210)의 출력 단자(도면 중, SDout l 내지 SDout m으로 표기)와 소스 신호선(SLine l 내지 SLine m)을 접속시킨다. 제2의 스위치(SW2)를 오프 함에 의해 소정의 전위로 유지된 배선 2802a 또는 배선 2802b와 소스 신호선(SLine l 내지 SLine m)을 비접속 상태로 한다. 소스 드라이버(210)가 갖는 시프트 레지스터에 스타트 펄스를 입력하고, 소스 드라이버(210)의 출력 단자(SDout l 내지 SDout m)로부터 순차적으로 비디오신호를 출력한다. 출력된 비디오신호는, 소스 신호선(SLine l 내지 SLine m)에 입력된다.
도24를 참조해서 전력 절약구동시에 관하여 설명한다. 전력 절약구동시는, 제어신호에 의해 제1의 스위치(SWl)를 오프하고, 제어신호의 반전 신호에 의해 제2의 스위치(SW2)를 온 하고 있다. 제1의 스위치(SWl)를 오프 함으로써, 소스 드라이버(210)의 출력 단자와 소스 신호선(SLine l 내지 SLine m)가 비접속 상태가 된다. 이 상태에서, 소스 드라이버(210)가 갖는 시프트 레지스터에 입력되는 스타트 펄스를 정지시킨다. 이렇게 해서, 소스 드라이버(210)의 구동을 정지시킨다. 제2의 스위치(SW2)를 온 함으로써, 배선 2802a에 인가되는 제1의 소정의 전위는 홀수열의 소스 신호선에 동시에 입력되고, 배선 2802b에 인가되는 제2의 소정의 전위는 짝수열의 소스 신호선에 동시에 입력된다. 제2의 소정의 전위를 제1의 소정의 전위의 극성이 반전한 전위로 하고 제1의 소정의 전위를 1행의 화소에서 동일한 비디오신호에 대응하도록 설정하면, 모든 소스 신호선(SLine l 내지 SLine m)에 있어서, 같은 비디오신호를 동시에 입력하고, 또한 소스 라인 반전 구동을 행할 수 있다. 이때, 소스 신호선(SLine l 내지 SLine m)에 신호를 출력하는 기간은, 임의의 길이로 설정할 수 있다.
이상의 동작에 의해, 소스 드라이버(210)를 구동시키지 않고, 같은 비디오신호를 모든 소스 신호선(SLine l 내지 SLine m)에 동시에 출력할 수 있다. 그 때문에, 소스 드라이버(210)의 동작에 필요한 소비 전력에 대해 소비 전력을 저감할 수 있다.
전술한 바와 같은 보통 구동 또는 전력 절약구동에 의해 소스 신호선(SLine l 내지 SLine m)에 입력된 비디오신호는, 표시장치가 갖는 복수의 화소의 1행에 입력된다. 마찬가지로 복수의 화소의 모든 행에 대하여, 보통 구동 또는 전력 절약구동에 의해 비디오신호를 입력하고, 복수의 화소로 표시를 행한다.
본 실시형태에 있어서, 절환 회로(2800)를 제어하는 제어회로는, 실시형태 2에 있어서 도28b에서 설명한 소스 드라이버 제어회로와 동일한 구성으로 할 수 있다. 그러나, 본 실시형태의 절환 회로(2800)에서는, 판정 회로(1903)로부터 출력되는 제어신호는 소스 드라이버가 아니고 절환 회로(2800)에 입력하는 점과, 비디오신호에 대응한 출력 신호를 절환 회로(2800)의 배선 2802a 및 배선 2802b에 입력하는 점에서 상기 도28b에 도시된 소스 드라이버 제어회로와 다르다.
실시형태 9
실시형태 9는, 제3의 구동방법 및 제9의 회로 구성에 대응한 실시형태다. 실시형태 9에 대해서, 도25, 도26 및 도27을 사용하여 설명한다. 도25는 표시장치의 소스 드라이버(220)와 해당 소스 드라이버(220)의 출력 신호를 선택적으로 복수의 소스 신호선에 출력하는 절환 회로(2900)의 구성을 도시한 도면이다. 도26 및 도27은 도25의 소스 드라이버(220) 및 절환 회로(2900)의 구동방법을 나타내는 타이밍 차트이다. 도25, 도26 및 도27에 있어서, 도19, 도20 및 도21과 같은 부분은 동일한 부호를 사용해서 나타내고, 설명은 생략한다.
도25에 나타내는 본 실시형태의 구성은, 임의의 구성의 소스 드라이버(220)에 있어서, 그 출력 부분에 절환 회로(2900)를 설치한 구성이다. 본 실시형태는, 선 순차 구동, 점 순차 구동에 관계없이, 복수의 화소 중 1행의 화소 모두에 같은 비디오신호를 입력할 경우에 소스 드라이버(220)를 구동시키지 않고 소스 신호선에 해당 비디오신호를 기록하는 구성이다. 도26 및 도27에서는 일례로서, 점 순차 구동의 경우의 타이밍 차트를 보이고 있다. 또한, 소스 드라이버(220)가 출력하는 비디오신호는, 디지탈 비디오신호이거나 아날로그 비디오신호이어도 좋다.
도25에 나타내는 절환 회로(2900)는, 도19에 나타낸 절환 회로(2700)에 있어서의 제어신호가 입력되는 배선 2701 대신에 배선 2901a 및 배선 2901b의 2개의 배선을 설치하고 있는 점에 특징이 있다.
홀수열의 소스 신호선(SLine l, SLine 3, ···) 각각에 대응하는 제1의 스위치(SWl-a)의 제어 단자는, 배선(2901a)에 입력된 제1의 제어신호가 입력된다. 홀수열의 소스 신호선(SLine l, SLine 3, ···) 각각에 대응하는 제2의 스위치(SW2-a)의 제어 단자는, 배선(2901a)에 입력된 제1의 제어신호의 반전 신호가 입력된다. 제1의 제어신호의 반전은 인버터(5003a)에 의해 행해진다. 짝수열의 소스 신호선(SLine 2, SLine 4, ···) 각각에 대응하는 제1의 스위치(SWl-b)의 제어 단자는, 배선(2901b)에 입력된 제2의 제어신호가 입력된다. 짝수열의 소스 신호선(SLine 2, S Llne 4, ···) 각각에 대응하는 제2의 스위치(SW2-b)의 제어 단자는, 배선(2901b)에 입력된 제2의 제어신호의 반전 신호가 입력된다. 제2의 제어신호의 반전은 인버터(5003b)에 의해 행해진다. 제1의 스위치(SWl-a)가 온일 때 제2의 스위치(SW2-a)는 오프인 반면에, 제2의 스위치(SW2-a)가 온일 때 제1의 스위치(SW1-a)는 오프이다. 제1의 스위치(SWl-b)가 온일 때 제2의 스위치(SW2-b)는 오 프인 반면에, 제2의 스위치(SW2-b)가 온일 때 제1의 스위치(SW1-b)는 오프이다. 또한, 소스 라인 반전 구동을 행할 경우, 제1의 스위치(SWl-a)가 온일 때 제1의 스위치(SWl-b)는 오프가 된다. 제1의 스위치 (SWl-a)가 오프일 때 제1의 스위치(SWl-b)는 온이 된다.
도26을 참조해서 보통 구동시에 관하여 설명한다. 보통 구동시는, 제1의 제어신호에 의해 제1의 스위치(SWl-a)는 온 하고, 제1의 제어신호의 반전 신호에 의해 제2의 스위치(SW2-a)는 오프하고 있다. 제2의 제어신호에 의해 제1의 스위치(SWl-b)는 온 하고, 제2의 제어신호의 반전 신호에 의해 제2의 스위치(SW2-b)는 오프하고 있다. 소스 드라이버(220)가 갖는 시프트 레지스터에 스타트 펄스를 입력하고, 소스 드라이버(220)는 출력 단자 (SDout l 내지 SDout m)로부터 순차적으로 비디오신호를 출력한다. 출력된 비디오신호는, 소스 신호선(SLine l 내지 SLine m)에 입력된다.
다음에, 도27을 참조해서 전력 절약구동시에 관하여 설명한다. 1라인 기간을 전반과 후반으로 나누고, 전반 또는 후반의 한쪽에 있어서 홀수열의 소스 신호선(SLine l, SLine 3, ···)에 비디오신호를 출력하고, 다른 쪽에 있어서 짝수열의 소스 신호선(SLine 2, SLine 4, ···)에 비디오신호를 출력한다. 1라인 기간의 전반과 후반에 있어서, 배선 2901a에 입력되는 비디오신호와 배선 2901b에 입력되는 비디오신호의 극성을 변하게 하면, 소스 라인 반전 구동을 행할 수 있다. 본 실시형태에서는, 1라인 기간의 전반에 있어서 홀수열의 소스 신호선(SLine l, SLine 3, ···)에 비디오신호를 출력하고, 후반에 있어서 짝수열의 소스 신호 선(SLine 2, SLine 4, ···)에 비디오신호를 출력하는 예에 관하여 설명한다.
1라인 기간의 전반에서는, 제1의 제어신호에 의해 제1의 스위치(SWl-a)는 오프하고, 제1의 제어신호의 반전 신호에 의해 제2의 스위치(SW2-a)는 온 하고 있다. 제2의 제어신호에 의해 제1의 스위치(SWl-b)는 온 하고, 제2의 제어신호의 반전 신호에 의해 제2의 스위치(SW2-b)는 오프하고 있다. 제1의 스위치(SWl-a)를 오프 함으로써, 소스 드라이버(220)의 출력 단자와 홀수열의 소스 신호선(SLine l, SLine 3, ···)이 비접속 상태가 된다. 이 상태에서, 소스 드라이버(220)가 갖는 시프트 레지스터에 입력되는 스타트 펄스를 정지시킨다. 이렇게 해서, 소스 드라이버(220)의 구동을 정지시킨다.
제2의 스위치(SW2-a)는 온이므로, 배선(2702)은 홀수열의 소스 신호선(SLine l, SLine 3, ···)과 접속된다. 배선(2702)에 주어지는 소정의 전위는 홀수열의 소스 신호선에 동시에 입력된다. 그 소정의 전위를 1행의 화소에서 동일한 비디오신호에 대응하도록 설정하면, 홀수열의 소스 신호선(SLine l, SLine 3, ···)에 있어서, 같은 비디오신호를 동시에 입력할 수 있다.
이 경우에, 제1의 스위치(SWl-b)는 온 하고 있으므로, 짝수열의 소스 신호선에 대응하는 출력 단자로부터 출력되는 신호(SDout 2, SDout 4, ···)는 짝수열의 소스 신호선(SLine 2, SLine 4, ···)에 입력된다. 소스 드라이버(220)가 갖는 시프트 레지스터에는 스타트 펄스가 입력되지 않으므로, 해당 시프트 레지스터는 샘플링 펄스를 출력하지 않는다. 따라서, 짝수열의 소스 신호선에는 새롭게 비디오신호는 출력되지 않는다.
1라인 기간의 후반에서는, 제1의 제어신호에 의해 제1의 스위치(SWl-a)는 온 하고, 제1의 제어신호의 반전 신호에 의해 제2의 스위치(SW2-a)는 오프하고 있다. 제2의 제어신호에 의해 제1의 스위치(SWl-b)는 오프하고, 제2의 제어신호의 반전 신호에 의해 제2의 스위치(SW2-b)는 온 하고 있다. 제1의 스위치(SWl-b)를 오프 함으로써, 소스 드라이버(220)의 출력 단자와 짝수열의 소스 신호선(SLine 2, SLine 4, ···)이 비접속 상태가 된다. 이 상태에서, 소스 드라이버(220)가 갖는 시프트 레지스터에 입력되는 스타트 펄스를 정지시킨다. 이렇게 해서, 소스 드라이버(220)의 구동을 정지시킨다.
제2의 스위치(SW2-b)가 온이므로, 배선(2702)은 짝수열의 소스 신호선(SLine 2, SLine 4, ···)과 접속된다. 배선(2702)에 주어지는 소정의 전위는 짝수열의 소스 신호선에 동시에 입력된다. 그 소정의 전위를 1행의 화소에서 동일한 비디오신호에 대응하도록 설정하면, 짝수열의 소스 신호선(SLine 2, SLine 4, ···)에 있어서, 같은 비디오신호를 동시에 입력할 수 있다.
이 경우에, 제1의 스위치(SWl-a)가 온 하고 있으므로, 홀수열의 소스 신호선에 대응하는 출력 단자로부터 출력되는 신호(SDout l, SDout 3, ···)는 홀수열의 소스 신호선(SLine l, SLine 3, ···)에 입력된다. 소스 드라이버(220)가 갖는 시프트 레지스터에는 스타트 펄스가 입력되지 않으므로, 해당 시프트 레지스터는 샘플링 펄스를 출력하지 않는다. 따라서, 홀수열의 소스 신호선에는 새롭게 비디오신호는 출력되지 않는다.
1라인 기간의 전반과 후반에 있어서, 배선(2702)에 입력되는 소정의 전위의 극성을 변하게 하면, 소스 라인 반전 구동을 행할 수 있다. 또한, 소스 신호선(SLine l 내지 SLine m)에 신호를 출력하는 기간은, 임의의 길이로 설정할 수 있다.
도26 및 도27의 타이밍 차트에서는, 도27에 나타낸 전력 절약구동시에서만 소스 라인 반전 구동을 행하는 예에 대해서 나타냈다. 그러나, 본 발명은 이것에 한정되지 않는다. 도26에 나타낸 통상구동시에 있어서도 소스 라인 반전 구동을 행해도 된다.
이상의 동작에 의해, 소스 드라이버(220)를 구동시키지 않고, 같은 비디오신호를 모든 소스 신호선(SLine l 내지 SLine m)에 출력할 수 있다. 그 때문에, 소스 드라이버(220)의 동작에 필요한 소비 전력에 대한 소비 전력을 저감할 수 있다.
전술한 바와 같은 보통 구동 또는 전력 절약구동에 의해 소스 신호선(SLine l 내지 SLine m)에 입력된 비디오신호는, 표시장치가 갖는 복수의 화소의 1행에 입력된다. 마찬가지로 복수의 화소의 모든 행에 대하여, 보통 구동 또는 전력 절약구동에 의해 비디오신호를 입력하고, 복수의 화소로 표시를 행한다.
본 실시형태에 있어서, 절환 회로(2900)를 제어하는 제어회로는, 실시형태 3에 있어서 도28c에서 설명한 소스 드라이버 제어회로와 동일한 구성으로 할 수 있다. 그러나, 본 실시형태의 절환 회로(2900)에서는, 판정 회로(1907)로부터 출력되는 제1의 제어신호 및 제2의 제어신호는 소스 드라이버(220)가 아니고 절환 회로(2900)에 입력하는 점과, 비디오신호에 대응한 출력 신호를 절환 회로(2900)의 배선(2702)에 입력하는 점에서 도28c에 도시된 소스 드라이버 제어회로와 다르다.
실시형태 10
실시형태 10에서는, 복수의 화소가 형성된 패널의 예에 대해서 도29a 및 29b를 사용하여 설명한다. 도29a에 있어서, 패널(101)은, 매트릭스 모양으로 배치된 복수의 화소(500)로 이루진 화소부(501)를 가진다. 화소부(501)는, 화소(500)마다 박막트랜지스터 등의 스위칭소자를 배치한 액티브 매트릭스 방식의 구성으로 할 수 있다. 화소(500)의 표시 매체로서, 일렉트로루미네선스 소자 등의 발광소자를 형성해도 되거나, 액정소자를 형성해도 된다.
또한, 도29b에 나타나 있는 바와 같이, 화소부(501)가 형성된 기판과 같은 기판 위에 화소부(501)를 구동하는 구동회로를 형성해도 된다. 도29b에 있어서, 도29a와 같은 부분은 동일한 부호를 사용해서 그 설명은 생략한다. 도29b에서는, 구동회로로서 소스 드라이버(503) 및 게이트 드라이버(504)를 나타냈다. 또한, 본 발명은, 이것에 한정되지 않고, 소스 드라이버(503)와 게이트 드라이버(504) 이외에 다른 구동회로를 형성해도 된다. 구동회로는, 다른 기판 위에 형성되어 화소부(501)가 형성된 기판 위에 설치 되어도 된다. 예를 들면, 화소부(501)는 유리 기판 위에 박막트랜지스터를 사용해서 형성하고, 구동회로는 단결정 기판 위에 형성해 그 IC칩을 COG(Chip On Glass)에 의해 해당 유리 기판 위에 접속해도 좋다. 또는, 그 IC칩을 TAB(Tape Auto Bonding)에 의해 해당 유리 기판 위에 접속해도 좋거나, 프린트 기판을 사용해서 해당 유리 기판과 접속해도 좋다.
또한, 구동회로는, 화소부(501)가 형성된 기판과 동일 기판 위에 화소(500) 가 갖는 박막트랜지스터와 같은 공정으로 형성된 박막트랜지스터를 사용해서 형성되어도 된다. 각 박막트랜지스터의 채널 형성 영역은, 다결정반도체 또는 비정질반도체로 형성되어도 된다.
본 실시형태는, 실시형태 1 내지 실시형태 9와 자유롭게 조합하여 실시하는 것이 가능하다.
실시형태 11
도30a에는, 도29a와 도29b 각각에 나타낸 화소부(501)의 구성 예(이하, 제1의 화소구성이라고 한다)를 나타낸다. 화소부(501)는, 복수의 소스 신호선 S1 내지 Sp(p는 자연수)와, 복수의 소스 신호선 S1 내지 Sp와 교차하도록 설치된 복수의 주사선 G1 내지 Gq(q는 자연수)와, 소스 신호선 S1 내지 SP와 주사선 G1 내지 Gq의 교차부마다 각각 설치된 화소(600)를 가진다.
도30a의 각 화소(600)의 구성을 도30b에 나타낸다. 도30b에서는, 복수의 소스 신호선 S1 내지 Sp 중의 1개의 신호선 Sx(x는 p이하의 자연수)와, 복수의 주사선 G1 내지 Gq 중의 1개의 주사선 Gy(y는 q이하의 자연수)와의 교차부에 형성된 화소(600)를 나타낸다. 화소(600)는, 제1의 트랜지스터(601)와, 제2의 트랜지스터(602)와, 용량소자(603)와, 발광소자(604)를 가진다. 또한, 본 실시형태에서는, 발광소자(604)로서 한 쌍의 전극을 가지고, 해당 한 쌍의 전극간에 전류가 흐름으 로써 발광하는 소자를 사용한 예를 게시한다. 또한, 용량소자(603)로서, 제2의 트랜지스터(602)의 기생 용량 등을 적극적으로 이용해도 좋다. 제1의 트랜지스터(601) 및 제2의 트랜지스터(602)는, n채널형의 트랜지스터이여도 p채널형의 트랜지스터이어도 된다. 화소(600)를 구성하는 트랜지스터로서, 박막트랜지스터를 사용할 수 있다.
제1의 트랜지스터(601)의 게이트는 주사선 Gy에 접속된다. 제1의 트랜지스터(601)의 소스 및 드레인의 한쪽은 소스 신호선 Sx에 접속되고, 다른 쪽은 제2의 트랜지스터(602)의 게이트 및 용량소자(603)의 한쪽의 전극에 접속된다. 용량소자(603)의 다른 쪽의 전극은, 전위 V3이 주어지는 단자(605)에 접속된다. 제2의 트랜지스터(602)의 소스 및 드레인의 한쪽은 발광소자(604)의 한쪽의 전극에 접속되고, 다른 쪽은 전위 V2이 주어지는 단자(606)에 접속된다. 발광소자(604)의 다른 쪽의 전극은, 전위 V1이 주어지는 단자(607)에 접속된다.
도30a 및 도30b에 나타낸 화소부(501)의 표시 방법에 관하여 설명한다.
복수의 주사선 Gl 내지 Gq중 1개를 선택하고, 해당 주사선이 선택되고 있는 동안에 복수의 소스 신호선 Sl 내지 Sp 모두에 화상신호를 입력한다. 이렇게 해서, 화소부(501)의 1행의 화소에 화상신호를 입력한다. 복수의 주사선 Gl 내지 Gq를 순차적으로 선택해 같은 동작을 행하고, 화소부(501)의 모든 화소(600)에 화상신호를 입력한다.
복수의 주사선 Gl 내지 Gq중의 1개 Gy가 선택되어, 복수의 소스 신호선 Sl 내지 Sp중의 1개 Sx로부터 화상신호가 입력된 화소(600)의 동작에 관하여 설명한다. 주사선 Gy가 선택되면, 제1의 트랜지스터(601)가 온 상태가 된다. 트랜지스터의 온 상태란, 소스와 드레인이 도통상태인 것을 말한다. 트랜지스터의 오프 상태란, 소스와 드레인이 비도통상태인 것을 말한다. 제1의 트랜지스터(601)가 온 상태가 되면, 소스 신호선 Sx에 입력된 화상신호는, 제1의 트랜지스터(601)를 거쳐서 제2의 트랜지스터(602)의 게이트에 입력된다. 제2의 트랜지스터(602)는 입력된 화상신호에 따라 온 상태 또는 오프 상태가 선택된다. 제2의 트랜지스터(602)의 온 상태가 선택되면, 제2의 트랜지스터(602)의 드레인 전류가 발광소자(604)에 흘러, 발광소자(604)는 발광한다.
전위 V2와 전위 V3은, 제2의 트랜지스터(602)가 온 상태가 되었을 때에 전위차가 항상 일정하도록 유지된다. 전위 V2와 전위 V3을 같은 전위로 해도 된다. 전위 V2와 전위 V3을 같은 전위로 하는 경우에는, 단자 605와 단자 606을 같은 배선에 접속해도 좋다. 전위 Vl과 전위 V2는, 발광소자(604)의 발광이 선택되었을 때에 소정의 전위차를 갖도록 설정된다. 이렇게 해서, 발광소자(604)에 전류를 흘려보내어, 발광소자(604)를 발광시킨다.
본 실시형태는, 실시형태 1 내지 실시형태 10과 자유롭게 조합하여 실시하는 것이 가능하다.
실시형태 12
도31a에는, 상기 실시형태 11에 도시된 제 1 화소 구성과 다른, 도29a와 도29b 각각에 나타낸 화소부(501)의 구성 예(이하, 제2의 화소구성이라고 한다)를 게시한다. 화소부(501)는, 복수의 소스 신호선 Sl 내지 Sp(p는 자연수)와, 복수의 소스 신호선 Sl 내지 Sp과 교차하도록 설정된 복수의 주사선 Gl 내지 Gq(q는 자연수) 및 복수의 주사선 Rl 내지 Rq과, 소스 신호선 Sl 내지 Sp과 주사선 Gl 내지 Gq의 교차부마다 설치된 화소(700)를 가진다.
도31a의 화소(700)의 구성을 도31b에 나타낸다. 도31b에서는, 복수의 소스 신호선 Sl 내지 Sp중의 1개 Sx(x는 p이하의 자연수)와, 복수의 주사선 Gl 내지 Gq중의 1개 Gy(y는 q이하의 자연수) 및 복수의 주사선 Rl 내지 Rq중의 1개 Ry와의 교차부에 형성된 화소(700)를 나타낸다. 이때, 도31b에 나타내는 구성의 화소에 있어서, 도30b와 같은 부분은 동일한 부호를 사용해서 나타내고, 설명은 생략한다. 도31b에 나타낸 화소(700)는, 제3의 트랜지스터(701)를 갖는 점에서 도30b에서 나타낸 화소(600)와 다르다. 제3의 트랜지스터(701)는, n채널형의 트랜지스터이여도 p채널형의 트랜지스터이어도 된다. 화소(700)를 구성하는 트랜지스터로서, 박막트랜지스터를 사용할 수 있다.
제3의 트랜지스터(701)의 게이트는 주사선 Ry에 접속된다. 제3의 트랜지스 터(701)의 소스 및 드레인의 한쪽은 제2의 트랜지스터(602)의 게이트 및 용량소자(603)의 한쪽의 전극에 접속되고, 다른 쪽은 전위 V4이 주어지는 단자(702)에 접속된다.
도31a 및 도31b에 나타낸 화소부(501)의 표시 방법에 관하여 설명한다.
발광소자(604)를 발광시키는 방법은, 실시형태 11에서 설명한 방법과 같다. 도31a 및 도31b에 각각 나타내는 구성의 화소에서는, 주사선 Ry 및 제3의 트랜지스터(701)를 가지므로, 소스 신호선 Sx로부터 입력되는 화상신호에 관계없이, 화소(700)의 발광소자(604)를 비발광으로 할 수 있는 점에 특징이 있다. 주사선 Ry에 입력되는 신호에 의해, 화소(700)의 발광소자(604)가 발광하는 시간을 설정할 수 있다. 이렇게 해서, 주사선 Gl 내지 Gq를 순차적으로 선택해 모든 주사선 Gl 내지 Gq를 선택하는 기간보다도 짧은 발광 기간을 설정할 수 있다. 이렇게 해서, 시분할계조방식으로 화상 표시를 행할 경우에, 짧은 서브프레임 기간을 설정할 수 있어서, 고계조를 표현할 수 있다.
전위 V4은, 제3의 트랜지스터(701)가 온 상태가 되었을 때에 제2의 트랜지스터(602)가 오프 상태가 되도록 설정하면 좋다. 예를 들면, 제3의 트랜지스터(701)가 온 상태가 되었을 때에, 전위 V3과 같은 전위로 되도록 전위 V4를 설정할 수 있다. 전위 V3과 전위 V4를 같은 전위로 함으로써, 용량소자(603)에 저장된 전하를 방전하고, 제2의 트랜지스터(602)의 소스와 게이트간의 전압을 제로로 설정하여서 제 2의 트랜지스터(602)를 오프 상태로 할 수 있다. 또한, 전위 V3과 전위 V4를 같은 전위로 하는 경우에는, 단자 605와 단자 702를 같은 배선에 접속해도 좋다.
제3의 트랜지스터(701)는, 도31b에 나타낸 배치에 한정되지 않는다. 예를 들면, 제2의 트랜지스터(602)와 직렬로 제3의 트랜지스터(701)를 배치해도 좋다. 이 구성에서는, 주사선 Ry에 입력되는 신호에 의해, 제3의 트랜지스터(701)를 오프 상태로 함으로써, 발광소자(604)에 흐르는 전류를 차단하여, 발광소자(604)를 비발광으로 할 수 있다.
도31b에 나타낸 제3의 트랜지스터(701) 대신에 다이오드를 사용할 수도 있다. 제3의 트랜지스터(701) 대신에 다이오드를 사용한 화소의 구성을 도31c에 나타낸다. 또한, 도31c에 있어서, 도31b와 같은 부분은 동일한 부호를 사용하고, 설명은 생략한다. 다이오드(771)의 한쪽의 전극은 주사선 Ry에 접속되고, 다른 쪽의 전극은 제2의 트랜지스터(602)의 게이트 및 용량소자(603)의 한쪽의 전극에 접속되고 있다.
다이오드(771)는 한쪽의 전극으로부터 다른 쪽의 전극에 전류를 흘려보낸다. 제2의 트랜지스터(602)를 p채널형의 트랜지스터로 한다. 다이오드(771)의 한쪽의 전극의 전위를 상승시킴으로써, 제2의 트랜지스터(602)의 게이트의 전위를 상승시켜, 제2의 트랜지스터(602)를 오프 상태로 할 수 있다.
도31c에서는, 다이오드(771)는, 주사선 Ry에 접속된 한쪽의 전극으로부터 제2의 트랜지스터(602)의 게이트에 접속된 다른 쪽의 전극에 전류를 흘려보내고, 제2 의 트랜지스터(602)를 p채널형의 트랜지스터로 한 구성을 나타냈지만, 본 발명은 이것에 한정되지 않는다. 다이오드(771)는, 제2의 트랜지스터(602)의 게이트에 접속된 다른 쪽의 전극으로부터 제3의 주사선 Ry에 접속된 한쪽의 전극에 전류를 흘려보내고, 제2의 트랜지스터(602)를 n채널형의 트랜지스터로 한 구성으로 해도 된다. 제2의 트랜지스터(602)가 n채널형의 트랜지스터일 경우는, 다이오드(771)의 한쪽의 전극의 전위를 하강시킴으로써, 제2의 트랜지스터(602)의 게이트의 전위를 하강시키므로, 제2의 트랜지스터(602)를 오프 상태로 할 수 있다.
다이오드(771)로서는, 다이오드 접속된 트랜지스터를 사용해도 된다. 다이오드 접속된 트랜지스터란, 드레인과 게이트가 접속된 트랜지스터를 나타낸다. 다이오드 접속된 트랜지스터로서는, p채널형의 트랜지스터를 사용해도 되거나 n채널형의 트랜지스터를 사용해도 된다.
본 실시형태는, 실시형태 1 내지 실시형태 11과 자유롭게 조합하여 실시하는 것이 가능하다.
실시형태 13
도36a에는, 도29a와 도29b 각각에 나타낸 화소부(501)의 구성 예(이하, 제3의 화소구성이라고 한다)를 나타낸다. 화소부(501)는, 복수의 소스 신호선 Sl 내지 Sp(p는 자연수)과, 복수의 소스 신호선 Sl 내지 Sp과 교차하도록 설치된 복수의 주사선 Gl 내지 Gq(q는 자연수)과, 소스 신호선 Sl 내지 Sp과 주사선 Gl 내지 Gq의 교차 부마다 설치된 화소(600)를 가진다.
도36a의 각 화소(600)의 구성을 도36b에 나타낸다. 도36b에서는, 복수의 소스 신호선 Sl 내지 Sp중의 1개 Sx(x는 p이하의 자연수)와, 복수의 주사선 Gl 내지 Gq중의 1개 Gy(y는 q이하의 자연수)과의 교차부에 형성된 화소(600)를 나타낸다. 이때, 각 행에 대응해서 용량선 C0가 설치된다. 화소(600)는, 트랜지스터(4601)과, 액정소자(4602)와, 용량소자(4603)를 가진다. 트랜지스터(4601)는, n채널형의 트랜지스터이여도 p채널형의 트랜지스터이어도 된다. 화소(600)를 구성하는 트랜지스터로서, 박막트랜지스터를 사용할 수 있다.
트랜지스터(4601)의 게이트는 주사선 Gy에 접속된다. 트랜지스터(4601)의 소스 및 드레인의 한쪽은 소스 신호선 Sx에 접속되고, 다른 쪽은 액정소자(4602)의 한쪽의 전극 및 용량소자(4603)의 한쪽의 전극에 접속된다. 액정소자(4602)의 다른 쪽의 전극은, 전위 V0가 주어지는 단자(4604)에 접속된다. 용량소자(4603)의 다른 쪽의 전극은, 용량선 C0에 접속된다. 용량선 C0에는, 단자(4604)에 주어지는 전위 V0와 같은 전위가 주어진다.
도36a 및 도36b에 나타낸 화소부(501)의 표시 방법에 관하여 설명한다.
복수의 주사선 Gl 내지 Gq 중 1개를 선택하고, 해당 주사선이 선택되고 있는 동안에 복수의 소스 신호선 Sl 내지 Sp 모두에 화상신호를 입력한다. 이렇게 해서, 화소부(501)의 1행의 화소에 화상신호를 입력한다. 복수의 주사선 Gl 내지 Gq를 순차적으로 선택해 같은 동작을 행하고, 화소부(501)의 모든 화소(600)에 화상신호를 입력한다.
복수의 주사선 Gl 내지 Gq중의 1개 Gy가 선택되어, 복수의 소스 신호선 Sl 내지 Sp중의 1개 Sx로부터 화상신호가 입력된 화소(600)의 동작에 관하여 설명한다. 주사선 Gy가 선택되면, 트랜지스터(4601)가 온 상태가 된다. 트랜지스터의 온 상태란, 소스와 드레인이 도통상태인 것을 말한다. 트랜지스터의 오프 상태란, 소스와 드레인이 비도통상태인 것을 말한다. 트랜지스터(4601)가 온 상태가 되면, 소스 신호선 Sx에 입력된 화상신호는, 트랜지스터(4601)를 거쳐서 액정소자(4602)의 한쪽의 전극 및 용량소자(4603)의 한쪽의 전극에 입력된다. 이렇게 해서, 액정소자(4602)의 한 쌍의 전극간에 전압(입력된 화상신호의 전위와 단자 4604의 전위 V0의 전위차에 해당)이 인가되어, 액정소자(4602)의 투과율이 변화된다.
본 실시형태는, 실시형태 1 내지 실시형태 10과 자유롭게 조합하여 실시하는 것이 가능하다.
실시형태 14
본 발명의 표시장치에 있어서의 소스 드라이버의 일부의 배치의 예를 게시한다. 도1에 나타낸 회로도의 소스 드라이버의 일부의 배치의 예를 도41에 나타낸다.
소스 드라이버에는, 트랜지스터 4101, 트랜지스터 4102, 트랜지스터 4103, 트랜지스터 4104, 트랜지스터 4105, 트랜지스터 4106이 배치되어 있다. 트랜지스터 4101은, 도1의 제1의 스위치 SWl에 대응한다. 트랜지스터4102은, 도1의 제2의 스위치 SW2에 대응한다. 트랜지스터 4103과 트랜지스터 4104로 도1의 인버터(5001)를 구성한다. 트랜지스터 4105와 트랜지스터 4106은 아날로그 스위치를 구성하고, 이 아날로그 스위치는 도1의 제3의 스위치(ASW l 내지 ASW m)에 대응한다.
도41의 소스 드라이버의 접속 관계에 관하여 설명한다. 이때, 트랜지스터에 있어서, 소스 및 드레인의 한쪽을 제1단자라고 부르고, 다른 쪽을 제2단자라고 부른다. 트랜지스터 4101의 제1단자가 입력 단자 4107에 접속되고, 제2단자가 트랜지스터 4102의 제2단자, 트랜지스터 4103의 제2단자, 트랜지스터 4104의 제2단자, 및 트랜지스터 4106의 게이트에 접속되고 있다. 트랜지스터 4101의 게이트가 배선 4108에 접속되고 있다. 트랜지스터 4102의 제1단자가 배선 4110에 접속되고, 게이트가 배선 4109에 접속되고 있다. 트랜지스터 4103의 제1단자가 배선 4110에 접속되고, 제2단자가 트랜지스터 4104의 제2단자, 및 트랜지스터 4105의 게이트에 접속되고 있다. 트랜지스터 4104의 제1단자가 배선 4111에 접속되고 있다. 트랜지스터 4105의 제1단자가 배선 4112에 접속되고, 제2단자가 트랜지스터 4106의 제2단자, 및 출력 단자 4113에 접속되고 있다. 트랜지스터 4106의 제1단자가 배선 4112에 접속되고 있다.
이때, 입력 단자(4107)는, 도1의 시프트 레지스터(100)의 출력 단자에 접속되고 있다. 배선(4108)은, 도1의 배선(2001)에 대응한다. 배선 4109는, 도1에 있어 서 인버터(5002)를 거쳐서 배선 2001과 접속되는 배선에 대응한다. 배선 4110은 도1의 전원단자(2003)에 대응한다. 또한 도41에서는, 배선 4110은 도1의 인버터(5001)의 고전원전위를 공급하는 배선으로서도 기능한다. 배선 4111은, 도1의 인버터(5001)의 저전원전위를 공급하는 배선으로서 기능한다. 배선 4112는, 도1의 배선 2002에 대응한다. 출력 단자(4113)는, 도1의 소스 신호선(SLine l 내지 SLine m)에 접속된다.
소스 드라이버를 구성하는 각 트랜지스터가 톱 게이트 구조일 경우, 절연 표면상에, 반도체층(4114), 게이트 절연막, 게이트 전극으로서 기능하는 배선 4115, 층간 절연막, 소스 전극 및 드레인 전극으로서 기능하는 배선 4116의 순으로 형성된다. 소스 드라이버를 구성하는 트랜지스터가 보텀 게이트 구조일 경우에는, 절연 표면상에, 게이트 전극으로서 기능하는 배선 4115, 게이트 절연막, 반도체층(4114), 층간 절연막, 소스 전극 및 드레인 전극으로서 기능하는 배선 4116의 순으로 막이 형성된다. 또한, 톱 게이트 구조의 경우도 보텀 게이트 구조의 경우도, 컨택트홀(4117)에 의해 반도체층(4114)과 배선(4116)이 접속된다.
이때, 트랜지스터(4101)는 p채널형이라도, n채널형이라도 좋다. 트랜지스터(4102)는 p채널형이라도, n채널형이라도 좋다. 트랜지스터 4103은 p채널형이며, 트랜지스터 4104는 n채널형이다. 트랜지스터(4105)는 p채널형이라도, n채널형이라도 좋다. 트랜지스터 4106은, 트랜지스터 4105이 p채널형이면 n채널형으로 하고 트랜지스터 4105가 n채널형이면 p채널형으로 한다.
이때, 배선 4110의 배선 폭을 배선 4111의 배선 폭보다 크게 해도 좋다. 보 통 구동으로부터 전력 절약구동으로 바뀔 때, 모든 트랜지스터(4102)가 온 하므로, 배선(4110)에는 큰 순간전류가 흐른다. 배선 4110의 배선 폭을 배선 4111의 배선 폭보다도 크게 함으로써, 배선 4110의 배선 저항을 절감하고, 보통 구동으로부터 전력 절약구동으로의 변경을 양호하게 행할 수 있다.
또한, 배선 4112와 시프트 레지스터(100)의 사이에 배선 4111을 배치한다. 이렇게 해서, 배선 4111을 차폐재로서 기능시켜, 배선 4112에 공급 되고 있는 비디오신호의 전위의 변동의 영향을 시프트 레지스터(100)에 주지 않도록 할 수 있다.
또한, 본 실시형태는, 실시형태 1 내지 실시형태 13과 자유롭게 조합하여 실시할 수 있다.
실시 예 1
본 실시 예에서는, 화소를 실제로 제작한 예에 관하여 설명한다. 도32a 및 도32b는, 실시형태 11 내지 실시형태 12에서 설명한 패널의 화소의 단면도다. 화소에 배치되는 스위칭소자로서 TFT를 사용하고, 화소에 배치되는 표시 매체로서 발광소자를 사용한 예를 게시한다.
도32a 및 도32b에 있어서, 도면부호 1000은 기판, 1001은 하지막, 1002는 반도체층, 1102는 반도체층, 1003은 제1의 절연막, 1004는 게이트 전극, 1104는 전극, 1005는 제2의 절연막, 1006은 전극, 1007은 제1의 전극, 1008은 제3의 절연막, 1009는 발광층, 1010은 제2의 전극이다. 도면부호 1100은 TFT, 1011은 발광소자, 1101은 용량소자다. 도32a 및 도32b에서는, 화소를 구성하는 소자로서, TFT(llOO) 와, 용량소자(1101)를 대표로 나타냈다. 도32a의 구성에 관하여 설명한다.
기판(1000)으로서는, 예를 들면 바륨 보로실리케이트 유리나, 알루미노 보로실리케이트 유리 등의 유리 기판, 석영기판, 세라믹 기판 등을 사용할 수 있다. 또한, 스테인레스를 포함한 금속기판 또는 반도체기판의 표면에 절연막을 형성한 것을 사용해도 된다. 기판(1000)의 표면을, CMP법등의 연마에 의해 평탄화하여도 된다.
하지막(1001)으로서는, 산화 규소나, 질화규소 또는 질화산화 규소 등의 절연막을 사용할 수 있다. 하지막(1001)에 의해, 기판(1000)에 포함되는 Na등의 알칼리 금속이나 알칼리토류금속이 반도체층(1002)에 확산해 TFT(llOO)의 특성에 악영향을 끼치는 것을 막을 수 있다. 도32a 및 도32b에서는, 하지막(1001)을 단층의 구조로 한다. 이와는 달리, 그 하지막(1001)은 2층 이상의 층으로 형성해도 좋다. 또한, 불순물의 분산에 의해 악역향을 받지 않는 석영기판 등을 사용하는 경우에는, 하지막(1001)을 반드시 설치할 필요는 없다.
반도체층 1002 및 반도체층 1102로서는, 소정의 형상으로 가공된 결정성 반도체막이나 비정질반도체막을 사용할 수 있다. 결정성 반도체막은 비정질반도체막을 결정화해서 얻을 수 있다. 결정화 방법으로서는, 레이저 결정화법, RTA 또는 퍼니스 아닐 로를 사용하는 열결정화법, 결정화를 촉진하는 금속 원소를 사용하는 열결정화법 등을 사용할 수 있다. 반도체층(1002)은, 채널 형성 영역과, 도전형을 부여하는 불순물원소가 첨가된 한 쌍의 불순물영역을 가진다. 또한, 채널 형성 영역과 한 쌍의 불순물영역과의 사이에, 상기 불순물원소가 저농도로 첨가된 불순물영 역(LDD영역)을 갖고 있어도 된다. 반도체층(1102)에는, 전체에 일 도전형을 부여하는 불순물원소가 첨가된 구성으로 할 수 있다.
제1의 절연막(1003)으로서는, 산화 규소, 질화규소 또는 질화산화 규소 등을 사용할 수 있다. 제1의 절연막(1003)은, 단층 또는 복수의 층을 적층시켜서 형성할 수 있다.
이때, 제1의 절연막(1003)으로서 수소를 함유한 막을 사용하여, 반도체층(1002)을 수소화해도 좋다.
게이트 전극(1004) 및 전극(1104)으로서는, Ta, W, Ti, Mo, Al, Cu, Cr 및 Nd로부터 선택된 일종의 원소 또는 상기 원소를 복수 포함한 합금 혹은 화합물을 사용할 수 있다. 또한, 게이트 전극(1004) 및 전극(1104) 각각은, 단층 또는 적층구조를 형성할 수 있다.
TFT(llOO)는, 반도체층(1002)과, 게이트 전극(1004)과, 반도체층(1002)과 게이트 전극(1004) 사이에 설치된 제1의 절연막(1003)으로 구성 된다. 도32a 및 도32b 각각에서는, 화소를 구성하는 TFT로서, 발광소자(1011)의 제1의 전극(1007)에 접속된 TFT(llOO)만을 나타낸다. 이와는 달리, 화소는, 복수의 TFT로 구성되어도 된다. 또한, 본 실시 예에서는, TFT(llOO)를 톱 게이트형의 트랜지스터로서 나타내었지만, 반도체층의 하방에 게이트 전극을 갖는 보텀 게이트형의 트랜지스터이여도 되거나, 반도체층의 상하에 게이트 전극을 갖는 듀얼 게이트형의 트랜지스터이여도 된다.
용량소자(1101)는, 제1의 절연막(1003)을 유전체로 하고 제1의 절연막(1003) 을 끼워서 서로 대향하는 반도체층(1102)과 전극(1104)을 한 쌍의 전극으로서 구성한다. 또한, 도32a 및 도32b 각각은, 화소가 갖는 용량소자의 한 쌍의 전극의 한쪽을 TFT(llOO)의 반도체층(1002)과 동시에 형성되는 반도체층(1102)을 사용하고, 한 쌍의 전극의 다른 쪽을 TFT(llOO)의 게이트 전극(1004)과 동시에 형성되는 전극(1104)을 사용한 예를 게시했지만, 본 발명은 이 구성에 한정되지 않는다.
제2의 절연막(1005)으로서는, 무기절연막이나 유기절연막의 단층 또는 적층을 사용할 수 있다. 무기절연막으로서는, CVD법에 의해 형성된 산화 실리콘막이나, SOG(Spin On Glass)법에 의해 형성된 산화 실리콘막 등을 사용할 수 있다. 유기절연막으로서는 폴리이미드, 폴리아미드, BCB(벤조시클로부텐), 아크릴 또는 포지티브형 감광성 유기수지, 네가티브형 감광성 유기수지 등의 막을 사용할 수 있다
또한, 제2의 절연막(1005)으로서, 실리콘(Si)과 산소(O)의 결합으로 골격구조가 구성되는 재료를 사용할 수 있다. 이 재료의 치환기로서, 적어도 수소를 포함한 유기기(예를 들면, 알킬기, 방향족탄화수소)를 사용할 수 있다. 치환기로서 플루오르기를 사용해도 된다. 또한, 치환기로서 적어도 수소를 포함한 유기기와 플루오르기를 사용해도 된다.
또한, 제2의 절연막(1005)의 표면을 고밀도 플라즈마에 의해 처리하고, 질화시켜도 좋다. 고밀도 플라즈마는, 높은 주파수의 마이크로파, 예를 들면 2.45GHz를 사용함으로써 생성된다. 이때, 고밀도 플라즈마로서는 전자밀도가 1011cm-3이상 또한 전자온도가 0.2eV이상 2.OeV이하(더 바람직하게는, 0.5eV이상 1.5eV이하)인 것을 사용한다. 이렇게 저전자온도가 특징인 고밀도 플라즈마는, 활성종의 운동에너지가 낮기 때문에, 종래의 플라즈마처리와 비교해 플라즈마 데미지가 적게 결함이 적은 막을 형성할 수 있다. 고밀도 플라즈마 처리시, 기판(1000)은 350℃ 내지 450℃의 온도로 한다. 또한, 고밀도 플라즈마를 발생하는 장치에 있어서, 마이크로파를 발생하는 안테나로부터 기판(1000)까지의 거리를 20mm이상 80mm이하(바람직하게는 20mm이상 60mm이하)로 한다.
질소(N)과 희가스(rare gas)(He, Ne, Ar, Kr 및 Xe의 적어도 하나를 포함함) 분위기 하, 또는 질소와 수소(H)와 희가스 분위기 하, 또는 NH3과 희가스 분위기 하에서, 상기 고밀도 플라즈마처리를 행해 제2의 절연막(1005) 표면을 질화한다. 고밀도 플라즈마에 의해 질화처리에 의해 형성된 제2의 절연막(1005) 표면에는 H나, He, Ne, Ar, Kr 또는 Xe 등의 원소가 혼입하고 있다. 예를 들면, 제2의 절연막(1005)으로서 산화 실리콘 막이나 산화 질화 실리콘 막을 사용하고, 고밀도 플라즈마로 처리 함으로써 질화 실리콘 막을 형성한다. 이렇게 해서 형성한 질화 실리콘 막에 포함되는 수소를 사용하여, TFT(llOO)의 반도체층(1002)의 수소화를 행해도 된다. 또한, 그 수소화처리는, 전술한 제1의 절연막(1003)에 함유한 수소를 사용한 수소화처리와 조합해도 좋다.
또한, 상기 고밀도 플라즈마처리에 의해 형성된 질화막 위에 더 절연막을 형성하고, 제2의 절연막(1005)으로서 사용해도 된다.
전극(1006)으로서는, Al, W, Mo, Ti, Pt, Cu, Ta, Au, Mn으로부터 선택된 일 종의 원소, 또는 이들 원소들을 함유한 합금을 사용할 수 있다. 또한, 상기 전극(1006)을, 단층 또는 적층구조를 갖도록 형성할 수 있다.
제1의 전극(1007) 및 제2의 전극(1010)의 한쪽 혹은 양쪽은 투명전극또는 투명전극들일 수 있다. 투명전극으로서는, 산화텅스텐을 포함한 인듐 산화물(IWO), 산화텅스텐과 산화아연을 포함한 산화인듐(IWZO), 산화티탄을 포함한 인듐 산화물(ITiO), 산화티탄을 포함한 인듐 주석산화물(ITTiO)등을 사용할 수 있다. 물론, 인듐 주석산화물(ITO), 인듐 아연산화물(IZO), 산화 규소를 첨가한 인듐 주석산화물(ITSO)등도 사용할 수 있다.
또한, 발광소자는, 직류전압을 인가함으로써 발광하는 발광소자(이하, 직류구동 발광소자라고 한다)와, 교류전압을 인가함으로써 발광하는 발광소자(이하, 교류구동 발광소자라고 한다)로 나눌 수 있다.
직류구동 발광소자에서는, 정공주입/수송층, 발광층 및 전자주입/수송층 등의 기능이 다른 복수의 층을 사용해서 형성하는 것이 바람직하다.
정공주입/수송층은, 홀 수송성의 유기 화합물재료와, 그 유기 화합물재료에 대하여 전자수용성을 나타내는 무기화합물재료를 포함한 복합재료로 형성하는 것이 바람직하다. 이러한 구성으로 함으로써, 통상 내재적인 캐리어를 대부분 갖지 않는 유기 화합물에 많은 홀 캐리어가 발생하고, 매우 뛰어난 홀 주입/수송성을 얻을 수 있다. 이러한 이로운 효과에 의해, 종래의 발광소자와 비교하여 구동전압을 낮게 할 수 있다. 또한, 구동전압의 상승을 초래하지 않고 정공주입/수송층의 두께를 증가시킬 수 있으므로, 먼지 등에 기인하는 발광소자의 단락도 막을 수 있다.
홀 수송성의 유기 화합물재료로서는, 4, 4'，4"－트리스[N-(3-메틸페닐)-N-페닐아미노]트리페닐아민(약칭:MTDATA), 1, 3, 5-트리스[N, N-디 (m-토릴)아미노]벤젠(약칭:m-MTDAB), N, N'－디페닐-N, N'－비스(3-메틸페닐)-1, 1'－비페닐-4, 4'－디아민(약칭:TPD), 4, 4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(약칭:NPB) 등을 들 수 있다. 그렇지만, 본 발명은, 이것들에 한정되지 않는다.
전자수용성을 나타내는 무기화합물재료로서는, 산화티탄, 산화지르코늄, 산화바나듐, 산화몰리브덴, 산화텅스텐, 산화레니움, 산화루테니움, 산화아연 등을 들 수 있다. 특히 산화바나듐, 산화몰리브덴, 산화텅스텐, 산화레니움은 진공증착이 가능해서 취급하기 쉽기 때문에, 적합하다.
전자주입/수송층은, 전자수송성의 유기 화합물재료를 사용해서 형성한다. 구체적으로는, 트리스(8-퀴노리노라토)알루미늄(약칭:Alq3), 트리스 (4-메틸-8-퀴노리노라토)알루미늄(약칭:Almq3)등을 들 수 있지만, 본 발명은 이것들에 한정되지 않는다.
직류구동 발광소자일 경우, 발광층은, 9, 10-디(2-나프틸)안트라센 (약칭:DNA), 9, 10-디(2-나프틸)-2－tert-부틸 안트라센(약칭: t-BuDNA), 4, 4'－비스(2, 2-디페닐비닐)비페닐(약칭:DPVBi), Coumarin 30, Coumarin 6, Coumarin 545, Coumarin 545T, 페릴렌, 루브렌, 페리후란텐, 2, 5, 8, 11-테트라(tert-부틸)페릴렌(약칭:TBP), 9, 10-디페닐안트라센(약칭:DPA), 5, 12-디페닐테트라센, 4-(디시아노메틸렌)-2-메틸-[p-(디메틸 아미노)스티릴]-4H-피란(약칭:DCMl), 4-(디시아노메 틸렌)-2-메틸-6-[2-(쥬로리딘-9-일)에테닐]-4H-피란(약칭:DCM2), 4-(디시아노메틸렌)-2, 6-비스[p-(디메틸 아미노)스티릴]-4H-피란(약칭:BisDCM)등을 들 수 있다. 또한, 비스[2-(4',6'－디플루오로페닐)피리디나토-N, C2'］이리듐(피코리나토)(약칭:FIrpic), 비스{2-[3',5'－비스(트리플루오로메틸)페닐]피리디나토-N,C2'}이리듐(피코리나토)(약칭:Ir(CF3ppy)2(pic)), 트리스(2-페닐피리디나토-N, C2')이리듐(약칭:Ir(ppy)3), 비스(2-페닐피리디나토-N, C2')이리듐(아세텔아세토나토)(약칭:Ir(ppy)2(acac)), 비스[2-(2'－티에닐)피리디나토-N, C3'］이리듐(아세틸아세토나토)(약칭:Ir(thp)2(acac)), 비스(2-페닐퀴노리나토-N, C2')이리듐 (아세틸아세토나토)(약칭:Ir(pq)2(acac)), 비스[2-(2'－벤조티에닐)피리디나토-N, C3'］이리듐(아세틸아세토나토)(약칭:Ir(btp)2(acac))등의 인광을 방출할 수 있는 화합물을 사용할 수도 있다.
또한, 발광층의 형성에 사용할 수 있는 고분자계의 전계발광재료는, 폴리파라페닐렌비닐렌계, 폴리파라페닐렌계, 폴리티오펜계, 폴리플로렌계를 들 수 있다.
제1의 전극(1007) 또는 제2의 전극(1010)은, 투광성을 갖지 않는 재료로 형성되기도 한다. 예를 들면, Li이나 Cs등의 알칼리 금속과, Mg, Ca 또는 Sr등의 알 칼리토류금속, 이들 원소를 포함한 합금(예: Mg:Ag, Al:Li, Mg:In 등), 이들 원소의 화합물(CaF2, 질화 칼슘 등)을 사용할 수 있다. Yb이나 Er등의 희토류금속을 사용할 수 있다.
제3의 절연막(1008)으로서는, 제2의 절연막(1005)과 같은 재료를 사용해서 형성할 수 있다. 제3의 절연막(1008)은, 제1의 전극(1007)의 단부를 덮도록 제1의 전극(1007)의 주변에 형성되어, 인접하는 화소에 있어서 발광층(1009)을 분리하는 기능을 가진다.
발광층(1009)은, 단층 또는 복수의 층으로 구성된다. 발광층(1009)이 복수의 층으로 구성되어 있는 경우, 복수의 층은, 캐리어 수송성의 관점에서 정공주입층, 정공수송층, 발광층, 전자수송층, 전자주입층 등으로 분류할 수 있다. 이때, 각 층의 경계선은 반드시 명확할 필요는 없다. 각각의 층을 구성하고 있는 재료가 일부 혼합하고, 계면이 불명료해져 있는 경우도 있다. 각 층은, 유기계의 재료, 무기계의 재료를 사용하여 형성될 수 있다. 유기계의 재료로서, 고분자계 재료 또는 저분자계의 재료를 사용하는 것이 가능하다.
발광소자(1011)는, 발광층(1009)과, 발광층(1009)을 거쳐서 겹치는 제1의 전극(1007) 및 제2의 전극(1010)으로 구성된다. 제1의 전극(1007) 및 제2의 전극(1010)의 한쪽이 양극에 해당하고, 다른 쪽이 음극에 해당한다. 발광소자(1011)는, 양극과 음극의 사이에 한계치전압보다 큰 순바이어스 전압이 인가되면, 양극으로부터 음극에 전류가 흘러서 발광한다.
한편, 교류 구동 발광소자는, 한 쌍의 전극간에 2개의 절연막에서 끼워진 발광층을 갖는 절연 이중 구조를 가지고 있다. 한 쌍의 전극의 사이에 교류전압을 인가함에 의해 발광을 얻을 수 있다. 교류 구동 발광소자에 있어서, 발광층은, ZnS, SrS, BaA12S4등을 사용할 수 있다. 발광층이 삽입된 2상기 2개의 절연막으로서, Ta205, SiO2, Y203, BaTiO3, SrTiO3, 질화규소 등을 사용할 수 있다.
도32b의 구성에 관하여 설명한다. 또한, 도32a와 같은 부분은 동일한 부호를 사용해서 나타내고, 설명은 생략한다.
도32b는, 도32a에 있어서, 제2의 절연막(1005)과 제3의 절연막(1008)의 사이에 절연막(1108)을 갖는 구성이다. 전극(1006)과 제1의 전극(1007)은, 절연막(1108)에 설치된 컨택트홀에 있어서, 전극(1106)에 의해 서로 접속되어 있다.
이때, 전극(1106)은, 반드시 필요하지 않다. 즉, 제1의 전극(1007)은, 전극 1106을 통하지 않고 전극 1006에 직접 접속되어도 된다. 이 경우에, 전극(1106)을 형성하기 위한 공정수를 절감할 수 있어, 비용을 저감할 수 있다.
또한, 전극 1106을 통하지 않고 제1의 전극(1007)을 전극 1006에 직접 접속할 경우, 제1의 전극(1007)의 재료와 제작 방법에 따라서는, 제1의 전극(1007)의 피복성이 저하해 단선하는 경우도 있다. 이러한 경우에는, 도32b와 같이, 절연막(1108)에 설치된 컨택트홀에 있어서, 전극 1106에 의해 전극 1006과 제1의 전극(1007)을 접속한 것이 더 바람직하다.
절연막(1108)은, 제2의 절연막(1005)과 동일한 구성으로 형성할 수 있다. 전 극 1106은, 전극 1006과 동일한 구성으로 할 수 있다.
본 실시 예는, 본 발명의 실시형태들과 자유롭게 조합하여 실시할 수 있다.
실시 예 2
본 실시 예에서는, 화소를 실제로 제작한 예에 관하여 설명한다. 도37은, 실시형태 11 및 실시형태 12에서 설명한 패널의 화소의 단면도다. 화소에 배치되는 스위칭소자로서 TFT를 사용하고, 화소에 배치되는 표시 매체로서 발광소자를 사용한 예를 게시한다. 이때, 도32a와 도32b와 같은 부분은 동일한 부호를 사용해서 나타내고, 설명은 생략한다.
도37에 나타낸 화소에 있어서, 도32a에 나타낸 구성과, TFT(llOO)와 용량소자(1101)의 구성이 다르다. TFT(llOO)로서 보텀 게이트형의 TFT를 사용한 예다. TFT(llOO)는, 게이트 전극(2703)과, 채널 형성 영역(2706), LDD영역(2707) 및 불순물영역(2708)을 갖는 반도체층과, 게이트 전극(2703)과 그 반도체층 사이에 설치된 제1의 절연막(2705)으로 구성된다. 제1의 절연막(2705)은 TFT(llOO)의 게이트 절연막으로서 기능한다. 불순물영역(2708)은 TFT(llOO)의 소스 영역 및 드레인 영역이 된다.
용량소자(1101)는, 제1의 절연막(2705)을 유전체로서 사용하고, 제1의 절연막(2705)을 끼워서 서로 대향하는 반도체층과 전극(2704)를 한 쌍의 전극으로서 구성한다. 그 반도체층은, 채널 형성 영역(2709), LDD영역(2710) 및 불순물영역(2711)을 가진다. 또한, 도37에서는, 화소가 갖는 용량소자로서, 한 쌍의 전극의 한쪽을 TFT(llOO)의 활성층이 되는 반도체층과 동시에 형성되는 반도체층으로 하고 다른 쪽의 전극을 TFT(llOO)의 게이트 전극(2703)과 동시에 형성되는 전극(2704)으로 한 예를 게시했지만, 본 발명은 이 구성에 한정되지 않는다.
채널 형성 영역 2706, LDD영역 2707 및 불순물영역 2708을 갖는 반도체층과, 채널 형성 영역 2709, LDD영역 2710 및 불순물영역 2711을 갖는 반도체층으로서는, 도32a 및 도32b에 있어서의 반도체층 1002 및 반도체층 1102와 같은 재료를 사용할 수 있다. 제1의 절연막 2705는, 도32a 및 도32b에 있어서의 제1의 절연막 1003과 같은 재료를 사용할 수 있다. 게이트 전극 2703이나 전극 2704는, 도32a 및 도32b에 있어서의 게이트 전극 1004와 같은 재료를 사용할 수 있다.
채널 형성 영역 2706 및 채널 형성 영역 2709는 일 도전형을 부여하는 불순물원소가 첨가되어도 된다.
본 실시 예는, 본 발명의 실시형태들 및 실시 예 1과 자유롭게 조합하여 실시할 수 있다.
실시 예 3
본 실시 예에서는, 화소를 실제로 제작한 예에 관하여 설명한다. 도38a 및 38b는, 실시형태 11 및 실시형태 12에서 설명한 패널의 화소의 단면도다. 화소에 배치되는 스위칭소자로서 TFT를 사용하고, 화소에 배치되는 표시 매체로서 발광소자를 사용한 예를 게시한다. 이때, 도32a 및 32b와 같은 부분은 동일한 부호를 사용해서 나타내고, 설명은 생략한다.
도38a 및 도38b에 나타낸 화소는, 실시 예 1에 있어서 도32a에 나타낸 구성과, TFT(llOO)와 용량소자(1101)의 구성이 다르다. 도38a는, TFT(llOO)로서 보텀 게이트형으로 채널 에칭 구조의 TFT를 사용한 예다. 도38b는, TFT(llOO)로서 보텀 게이트형으로 채널 보호 구조의 TFT를 사용한 예다. 도38b에 나타낸 채널 보호 구조의 TFT(llOO)는, 도38a에 나타낸 채널 에칭 구조의 TFT(llOO)에 있어서 반도체층(2906)의 채널이 형성되는 영역 위에 에칭 마스크가 되는 절연물(3001)이 설치되는 점이 다르다.
도38a 및 도38b에 있어서, TFT(llOO)는, 게이트 전극(2903)과, 게이트 전극(2903)상의 제1의 절연막(2905)과, 제1의 절연막(2905)상의 반도체층(2906)과, 반도체층(2906) 상의 N형태 반도체층 2908 및 N형태 반도체층 2909로 구성된다. 제1의 절연막(2905)은 TFT(llOO)의 게이트 절연막으로서 기능한다. N형태 반도체층 2908 및 N형태 반도체층 2909가 TFT(llOO)의 소스 및 드레인이 된다. N형태 반도체층 2908 및 N형태 반도체층 2909 위에는 각각 전극 2911과 전극 2912가 형성된다. 전극 2911의 한쪽의 단부는 반도체층(2906)이 없는 영역까지 연장되어서 존재하고, 반도체층(2906)이 없는 영역에 있어서 전극 2911의 상부에 접해서 전극 1006이 형성되어 있다.
용량소자(1101)는, 제1의 절연막(2905)을 유전체로서 사용하고 전극 2904를 한쪽의 전극으로 하여 제1의 절연막(2905)을 끼워서 전극 2904와 대향하는 반도체층 2907, 반도체층 2907상의 N형태 반도체층 2910,및 N형태 반도체층 2910 상의 전극 2913을 다른 쪽의 전극으로서 사용한다. 전극 2904는 게이트 전극 2903과 동시 에 형성할 수 있다. 반도체층 2907은 반도체층 2906과 동시에 형성할 수 있다. N형태 반도체층 2910은 N형태 반도체층 2908 및 N형태 반도체층(2909)과 동시에 형성할 수 있다. 전극 2913은 전극 2911 및 전극 2912와 동시에 형성할 수 있다.
게이트 전극 2903과 전극 2904는, 도32a 및 32b에 도시된 게이트 전극 1004와 같은 재료를 사용하여 형성될 수 있다. 반도체층 2906과 2907은, 비정질반도체막을 사용하여 형성될 수 있다. 제1의 절연막 2905는, 도32a 및 32b에 있어서의 제1의 절연막 1003과 같은 재료를 사용하여 형성될 수 있다. 전극 2911, 전극 2912 및 전극 2913은, 전극 1006과 같은 재료를 사용하여 형성될 수 있다. N형태 반도체층 2908, 2909 및 2910은, N형태의 불순물원소를 포함한 반도체막을 사용하여 형성될 수 있다.
본 실시 예는, 본 발명의 실시형태들, 실시 예 1 및 실시 예 2와 자유롭게 조합하여 실시할 수 있다.
실시 예 4
본 실시 예에서는, 화소를 실제로 제작한 예에 관하여 설명한다. 도39a 내지 39c는, 실시형태 13에서 설명한 패널의 화소의 단면도다. 화소에 배치되는 스위칭소자로서 TFT를 사용하고, 화소에 배치되는 표시 매체로서 액정소자를 사용한 예를 게시한다.
도39a 내지 도39c에서 나타낸 각 화소는, 실시 예 1의 도32a 및 도32b로 나타낸 구성, 실시 예 2에 있어서 도37로 나타낸 구성에 있어서, 발광소자(1011) 대 신에 액정소자를 설치한 예다. 도32a 및 도32b와 도37과 같은 부분은 동일한 부호를 사용해서 나타내고, 설명은 생략한다.
액정소자는, 제1의 전극(4000)과, 제1의 전극(4000) 위에 형성된 배향막 4001과, 액정(4002)과, 배향막 4003과, 제2의 전극(4004)으로 구성된다. 제1의 전극(4000)과 제2의 전극(4004)의 사이에 전압이 인가됨으로써, 액정의 배향상태가 변화되고, 액정소자의 투과율이 변화된다. 제2의 전극(4004) 및 배향막(4003)은, 대향기판(4005) 상에 형성된다.
제1의 전극(4000) 및 제2의 전극(4004)의 한쪽 혹은 양쪽을 투명전극또는 투명전극들로 할 수 있다. 투명전극으로서는, 산화텅스텐을 포함한 인듐 산화물(IWO), 산화텅스텐과 산화아연을 포함한 산화인듐(IWZO), 산화티탄을 포함한 인듐 산화물(ITiO), 산화티탄을 포함한 인듐 주석산화물(ITTiO)등을 사용할 수 있다. 물론, 인듐 주석산화물(ITO), 인듐 아연산화물(IZO), 산화 규소를 첨가한 인듐 주석산화물(ITSO)등도 사용할 수 있다. 제1의 전극(4000) 및 제2의 전극(4004)의 다른 쪽은, 투광성을 갖지 않는 재료로 형성되어도 된다. 예를 들면, Li나 Cs등의 알칼리 금속, 및, Mg, Ca, Sr등의 알칼리토류금속, 이것들을 포함한 합금(Mg:Ag, Al:Li, Mg:In등), 및 이러한 화합물(CaF2, 질화 칼슘)의 기타, Yb이나 Er등의 희토류금속을 사용할 수 있다.
액정(4002)으로서는 공지의 액정을 자유롭게 사용할 수 있다. 예를 들면, 액정(4002)으로서 강유전성 액정을 사용해도 되거나 반강유전성 액정을 사용해도 된 다. 또한, 액정의 구동방식은, TN(twisted nematic)모드, MVA(Multi-domain vertical alignment)모드, ASM(axially symmetric aligned micro-cell)모드, OCB(Optical Compensated Bend)모드 등을 자유롭게 사용할 수 있다.
본 실시 예에서는, 액정(4002)에 전압을 인가하는 한 쌍의 전극(제1의 전극(4000) 및 제2의 전극(4004))을 다른 기판 위에 형성한 예를 게시했지만, 본 발명은 이것에 한정되지 않는다. 제2의 전극(4004)을 기판(1000) 위에 형성해도 된다. 이렇게 해서, 액정의 구동방식으로서, IPS(in-plane-switching)모드를 사용해도 된다. 또한, 액정(4002)에 따라서는, 배향막 4001 및 배향막 4003의 한쪽 또는 양쪽이 없어도 좋다.
본 실시 예는, 본 발명의 실시형태들, 실시 예 1 내지 실시 예 3과 자유롭게 조합하여 실시할 수 있다.
실시 예 5
본 실시 예에서는, 화소를 실제로 제작한 예에 관하여 설명한다. 도40a 및 40b는, 실시형태 13에서 설명한 패널의 화소의 단면도다. 화소에 배치되는 스위칭소자로서 TFT를 사용하고, 화소에 배치되는 표시 매체로서 액정소자를 사용한 예를 게시한다.
도40a 및 도40b에 나타낸 각 화소는, 실시 예 3의 도38a 및 도38b에서 나타낸 구성에 있어서, 발광소자(1011) 대신에 액정소자를 설치한 예다. 도38a 및 38b와 같은 부분은 동일한 부호를 사용해서 나타내고, 설명은 생략한다. 또한, 액정소 자의 구성 등에 대해서는, 도39a 내지 39c로 나타낸 액정소자의 구성과 같으므로 설명은 생략한다.
본 실시 예는, 본 발명의 실시형태들, 실시 예 1 내지 실시 예 4와 자유롭게 조합하여 실시할 수 있다.
실시 예 6
본 실시 예에서는, 화소가 형성된 기판의 밀봉을 행한 구성에 대해서, 도33a 내지 도33c를 사용하여 설명한다. 도33a는, 화소가 형성된 기판을 밀봉함으로써 형성된 패널의 평면도이다. 도33b 및 도33c는 각각 도33a의 A-A'에 있어서의 단면도다. 도33b와 도33c는, 화소가 형성된 기판의 밀봉을 다른 방법으로 행한 예다.
도33a 내지 도33c 각각에 있어서, 기판(1301) 위에는, 복수의 화소를 갖는 화소부(1302)가 배치되고, 화소부(1302)를 둘러싸도록 해서 실링제(1306)가 설치되어 실링재(1307)가 접착되어 있다. 화소의 구조에 대해서는, 상기 실시형태들과 실시 예 1 내지 3에 나타낸 구성을 사용할 수 있다.
도33b의 표시 패널에서, 도33a의 실링재(1307)는, 대향기판(1321)에 해당한다. 실링제(1306)를 접착층으로 사용해서 투명한 대향기판(1321)을 붙일 수 있다. 기판(1301), 대향기판(1321) 및 실링제(1306)에 의해 밀폐 공간(1322)이 형성된다. 대향기판(1321)에는, 칼라필터(1320)와 상기 칼라필터를 보호하는 보호막(1323)이 설치된다. 화소부(1302)에 배치된 발광소자로부터 발생하는 빛은, 상기 칼라필터(1320)를 거쳐서 외부에 방출된다. 밀폐 공간(1322)은, 비활성 수지 혹은 액체로 충전된다. 이때, 밀폐 공간(1322)에 충전하는 수지로서, 흡습재를 분산시킨 투광성을 갖는 수지를 사용해도 된다. 또한, 실링제(1306)와 밀폐 공간(1322)에 충전되는 재료를 동일한 재료로 사용하여서, 대향기판(1321)의 접착과 화소부(1302)의 밀봉을 동시에 행해도 된다.
도33c에 나타낸 표시 패널에서, 도33a의 실링재 1307은, 실링재 1324에 해당한다. 실링제(1306)를 접착층으로서 사용해서 실링재 1324를 붙일 수 있고, 기판(1301), 실링제(1306) 및 실링재(1324)에 의해 밀폐 공간(1308)이 형성된다. 실링재(1324)에는 미리 오목부 내에 흡습재(1309)가 설치되고, 상기 밀폐 공간(1308)의 내부에 있어서, 수분이나 산소 등을 흡착해서 청정한 분위기에 저장하고, 발광소자의 열화를 억제하는 역할을 한다. 이 오목부는, 미세 메쉬 커버재(1310)로 덮어져 있다. 커버재(1310)는 공기나 수분은 통과하지만, 흡습재(1309)는 통과하지 못한다. 또한, 밀폐 공간(1308)은, 질소와 아르곤 등의 희가스로 충전되어도 되고, 비활성 수지 혹은 액체로 충전되어도 된다.
기판(1301) 위에는, 화소부(1302) 등에 신호를 전달하기 위한 입력 단자부(1311)가 설치된다. 상기 입력 단자부(1311)에는 FPC(플렉시블 프린트 회로)(1312)를 거쳐서 영상신호 등의 신호가 전달된다. 입력 단자부(1311)에서는, 기판(1301) 위에 형성된 배선과 FPC(플렉시블 프린트 회로)(1312)에 설치된 배선을, 도전체를 분산시킨 수지(이방성 도전 수지:ACF)를 사용해서 전기적으로 서로 접속한다.
화소부(1302)가 형성된 기판(1301) 위에, 화소부(1302)에 신호를 입력하는 구동회로가 형성된다. 화소부(1302)에 신호를 입력하는 구동회로를 IC칩으로 형성하고, 기판(1301) 위에 COG(chip on glass)로 접속해도 좋고, IC칩을 TAB(tape automated bonding)이나 프린트 기판을 사용해서 기판(1301) 위에 배치해도 좋다.
본 실시 예는, 본 발명의 실시형태들, 실시 예 1 내지 실시 예 5와 자유롭게 조합하여 실시할 수 있다.
실시 예 7
본 발명은, 패널에, 패널에 신호를 입력하는 회로를 설치한 표시 모듈에 적용할 수 있다.
도34는 패널(900)과 회로기판(904)을 조합한 표시 모듈을 보이고 있다. 도34는, 회로기판(904) 위에 콘트롤러(905)나 신호 분할 회로(906) 등이 형성되어 있는 예를 게시했다. 회로기판(904) 위에 형성되는 회로는 이것에 한정되지 않는다. 패널을 제어하는 신호를 생성하는 회로이면 어떤 회로가 형성되어도 된다.
회로기판(904) 위에 형성된 회로로부터 출력된 신호는, 접속 배선(907)에 의해 패널(900)에 입력된다.
패널(900)은, 화소부(901)와, 소스 드라이버(902)와, 게이트 드라이버(903)를 가진다. 패널(900)의 구성은, 실시 예 1 내지 실시 예 6에 나타낸 구성과 동일하여도 된다. 도34에서는, 화소부(901)가 형성된 기판과 동일 기판 위에, 소스 드라이버(902) 및 게이트 드라이버(903)가 형성되어 있는 예를 게시했다. 그러나, 본 발명의 표시 모듈은 이것에 한정되지 않는다. 화소부(901)가 형성된 기판과 동일 기판 위에 게이트 드라이버(903)만이 형성되고, 소스 드라이버(902)는 회로기판 위에 형성되어도 된다. 소스 드라이버 및 게이트 드라이버의 양쪽은 회로기판 위에 형성되어도 된다.
이러한 표시 모듈을 내장하여, 여러 가지 전자기기의 표시부를 형성할 수 있다.
본 실시 예는, 본 발명의 실시형태들, 실시 예 1 내지 실시 예 6과 자유롭게 조합하여 실시할 수 있다.
실시 예 8
본 발명은, 여러 가지 전자기기에 적용할 수 있다. 전자기기로서는, 카메라(예, 비디오카메라, 디지탈 카메라 등), 프로젝터, 헤드마운트 디스플레이(고글형 디스플레이), 네비게이션 시스템, 카스테레오, 퍼스널 컴퓨터, 게임 기기, 휴대정보단말(모바일 컴퓨터, 휴대전화 또는 전자서적 등), 기록 매체를 구비한 화상재생장치 등을 들 수 있다. 기록 매체를 구비한 화상재생장치로서는, 구체적으로는 Digital Versatile disc(DVD) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치 등을 들 수 있다. 전자기기의 구체적인 예를 도35a 내지 35d에 나타낸다.
도35a는, 랩탑 퍼스널 컴퓨터이며, 본체(911), 하우징(912), 표시부(913), 키보드(914), 외부접속 포트(915), 포인팅 마우스(916) 등을 포함한다. 본 발명은, 표시부(913)에 적용된다. 본 발명을 사용함으로써, 표시부의 소비 전력을 저감할 수 있다.
도35b는 기록 매체를 구비한 화상재생장치(구체적으로는, DVD재생장치)이며, 본체(921), 하우징(922), 제1의 표시부(923), 제2의 표시부(924), 기록 매체(DVD 등) 판독부(925), 조작 키(926), 스피커부(927) 등을 포함한다. 제1의 표시부(923)는 주로 화상정보를 표시하고, 제2의 표시부(924)는 주로 문자정보를 표시한다. 본 발명은, 제1의 표시부(923), 제2의 표시부(924)에 적용된다. 본 발명을 사용함으로써, 표시부의 소비 전력을 저감할 수 있다.
도35c는 휴대전화이며, 본체(931), 음성출력부(932), 음성입력부(933), 표시부(934), 조작 스위치(935), 안테나(936) 등을 포함한다. 본 발명은, 표시부(934)에 적용된다. 본 발명을 사용함으로써, 표시부의 소비 전력을 저감할 수 있다.
도35d는 카메라이며, 본체(941), 표시부(942), 하우징(943), 외부접속 포트(944), 리모트 컨트롤 수신부(945), 수상부(946), 배터리(947), 음성입력부(948), 조작 키(949) 등을 포함한다. 본 발명을 사용함으로써, 표시부의 소비 전력을 저감할 수 있다.
본 실시 예는, 본 발명의 실시형태들, 실시 예 1 내지 실시 예 7과 자유롭게 조합하여 실시할 수 있다.
본 출원은, 2005년 4월 26일에 일본특허청에 출원된 일본특허출원번호 2005-127390에 의거하고, 그 전체 내용은 참고로 포함된다.
(부호의 설명)
101: 패널, 100: 시프트 레지스터, 110: 시프트 레지스터, 120: 시프트 레지스터, 130: 시프트 레지스터, 140: 시프트 레지스터, 150: 시프트 레지스터, 200: 소스 드라이버, 210: 소스 드라이버, 220: 소스 드라이버, 500: 화소, 501: 화소부, 503: 소스 드라이버, 504: 게이트 드라이버, 600: 화소, 601: 제1의 트랜지스터, 602: 제2의 트랜지스터, 603: 용량소자, 604: 발광소자, 605: 단자, 606: 단자, 607: 단자, 700: 화소, 701: 제3의 트랜지스터, 702: 단자, 771: 다이오드, 900: 패널, 901: 화소부, 902: 소스 드라이버, 903: 게이트 드라이버, 904: 회로기판, 905: 콘트롤러, 906: 신호 분할 회로, 907: 접속 배선, 911: 본체, 912: 하우징, 913: 표시부, 914: 키보드, 915: 외부접속 포트, 916: 포인팅 마우스, 921: 본체, 922: 하우징, 923: 제1의 표시부, 924: 제2의 표시부, 925: 기록 매체(DVD등) 판독부, 926: 조작 키, 927: 스피커부, 931: 본체, 932: 음성출력부, 933: 음성입력부, 934: 표시부, 935: 조작 스위치, 936: 안테나, 941: 본체, 942: 표시부, 943: 하우징, 944: 외부접속 포트, 945: 리모트 컨트롤 수신부, 946: 수상부, 947: 배터리, 948: 음성입력부, 949: 조작 키, 1000: 기판, 1001: 하지막, 1002: 반도체층, 1003: 제1의 절연막, 1004: 게이트 전극, 1005: 제2의 절연막, 1006: 전극, 1007: 제1의 전극, 1008: 제3의 절연막, 1009: 발광층, 1010: 제2의 전극, 1011: 발광소자, 1100: TFT, 1lOl: 용량소자, 1102: 반도체층, 1104: 전극, 1106: 전극, 1108: 절연막, 1301: 기판, 1302: 화소부, 1306: 실링제, 1307: 실링재, 1308: 밀폐 공간, 1309: 흡습재, 1310: 커버재, 1311: 입력 단자부, 1312: FPC(플렉시블 프린트 회로), 1320: 칼라필터, 1321: 대향기판, 1322: 밀폐 공간, 1323: 보호막, 1324: 실링재, 1900: 소스 드라이버 제어회로, 1901: 제어회로, 1902: 메모리, 1093: 판정회로, 1904: 펄스 출력회로, 1905: 반전회로, 1906: 제어회로, 1907: 판정회로, 1910: 소스 드라이버, 1911: 소스 드라이버 제어회로, 1912: 소스 드라이버 제어회로, 2001: 배선, 2002: 배선, 2003: 전원단자, 2202a: 배선, 2202b: 배선, 2301a: 배선, 2301b: 배선, 2402: 배선, 2403: 배선, 2502a: 배선, 2502b: 배선, 2601a: 배선, 2601b: 배선, 2700: 절환회로, 2701: 배선, 2702: 배선, 2703: 게이트 전극, 2704: 전극, 2705: 제1의 절연막, 2706: 채널 형성 영역, 2707: LDD영역, 2708: 불순물 영역, 2709: 채널 형성 영역, 2710: LDD영역, 2711: 불순물 영역, 2800: 절환회로, 2802a: 배선, 2802b: 배선, 2900: 절환회로, 2901a: 배선, 2901b: 배선, 2903: 게이트 전극, 2904: 전극, 2905: 제1의 절연막, 2906: 반도체층, 2907: 반도체층, 2908: N형태 반도체층, 2909: N형태 반도체층, 2910: N형태 반도체층, 2911: 전극, 2912: 전극, 2913: 전극, 3001: 절연물, 4000: 제1의 전극, 4001: 배향막, 4002: 액정, 4003: 배향막, 4004: 제2의 전극, 4005: 대향기판, 4101: 트랜지스터, 4102: 트랜지스터, 4103: 트랜지스터, 4104: 트랜지스터, 4105: 트랜지스터, 4106: 트랜지스터, 4107: 입력단자, 4108: 배선, 4109: 배선, 4110: 배선, 4111: 배선, 4112: 배선, 4113: 출력단자, 4114: 반도체층, 4115: 배선, 4116: 배선, 4117: 콘택트, 4601: 트랜지스터, 4602: 액정소자, 4603: 용량소자, 4064: 단자, 5001: 인버터, 5002: 인버터, 5002b: 인버터, 5003: 인버터, 5003a: 인버터, 5003b: 인버터.

Claims (28)

  1. 매트릭스 모양으로 배치된 복수의 화소와, 상기 복수의 화소에 비디오신호를 입력하는 복수의 소스 신호선과, 상기 복수의 소스 신호선 각각에 신호를 출력하는 소스 드라이버를 가지고, 상기 소스 드라이버가, 시프트 레지스터와, 비디오신호가 입력되는 영상신호 입력선을 갖는, 표시장치의 구동방법으로서,
    상기 복수의 화소의 1행에 대응하는 상기 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 것인가 아닌가를 판단하고,
    상기 복수의 화소의 1행에 대응하는 상기 비디오신호에 있어서 적어도 2개의 화소에 대응하는 신호가 서로 다른 경우에, 상기 시프트 레지스터로부터 출력되는 샘플링 펄스에 동기하여, 상기 영상신호 입력선에 입력된 비디오신호를 상기 복수의 소스 신호선에 순차적으로 출력하고,
    상기 복수의 화소의 1행에 대응하는 상기 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 경우에, 상기 시프트 레지스터로의 스타트 펄스의 입력을 정지하고, 상기 영상신호 입력선에 입력된 비디오신호를 상기 복수의 소스 신호선 모두에 동시에 출력하는, 표시장치의 구동방법.
  2. 매트릭스 모양으로 배치된 복수의 화소와, 상기 복수의 화소에 비디오신호를 입력하는 복수의 소스 신호선과, 상기 복수의 소스 신호선 각각에 신호를 출력하는 소스 드라이버를 가지고, 상기 소스 드라이버가, 시프트 레지스터와, 비디오신호가 입력되는 영상신호 입력선을 갖는, 표시장치의 구동방법으로서,
    상기 복수의 화소의 1행에 대응하는 상기 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 것인가 아닌가를 판단하고,
    상기 복수의 화소의 1행에 대응하는 상기 비디오신호에 있어서 적어도 2개의 화소에 대응하는 신호가 서로 다른 경우에, 상기 시프트 레지스터로부터 출력되는 샘플링 펄스에 동기하여, 상기 영상신호 입력선에 입력된 비디오신호를 상기 복수의 소스 신호선에 순차적으로 출력하고,
    상기 복수의 화소의 1행에 대응하는 상기 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 경우에, 상기 시프트 레지스터로의 스타트 펄스 및 클록펄스의 입력을 정지하고, 상기 영상신호 입력선에 입력된 비디오신호를 상기 복수의 소스 신호선 모두에 동시에 출력하는, 표시장치의 구동방법.
  3. 매트릭스 모양으로 배치된 복수의 화소와, 상기 복수의 화소에 비디오신호를 입력하는 복수의 소스 신호선과, 상기 복수의 소스 신호선 각각에 신호를 출력하는 소스 드라이버를 가지고, 상기 소스 드라이버는, 시프트 레지스터와, 디지탈 비디오신호가 입력되는 복수의 영상신호 입력선과, 복수의 제1의 래치회로와, 상기 복수의 제1의 래치회로 각각의 출력 신호가 입력되는 복수의 제2의 래치회로와, 상기 복수의 제2의 래치회로 각각의 출력 신호가 입력되는 복수의 D/A변환회로를 갖는, 표시장치의 구동방법으로서,
    상기 복수의 화소의 1행에 대응하는 상기 디지탈 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 것인가 아닌가를 판단하고,
    상기 복수의 화소의 1행에 대응하는 상기 디지탈 비디오신호에 있어서 적어도 2개의 화소에 대응하는 신호가 서로 다른 경우에, 상기 시프트 레지스터로부터 출력되는 샘플링 펄스에 동기하여, 상기 복수의 영상신호 입력선에 입력된 디지탈 비디오신호를 상기 복수의 제1의 래치회로에 순차적으로 출력하고,
    상기 복수의 화소의 1행에 대응하는 상기 디지탈 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 경우에, 상기 시프트 레지스터로의 스타트 펄스의 입력을 정지하고, 상기 복수의 영상신호 입력선에 입력된 디지탈 비디오신호를 상기 복수의 제1의 래치회로 모두에 동시에 출력하는, 표시장치의 구동방법.
  4. 매트릭스 모양으로 배치된 복수의 화소와, 상기 복수의 화소에 비디오신호를 입력하는 복수의 소스 신호선과, 상기 복수의 소스 신호선 각각에 신호를 출력하는 소스 드라이버를 가지고, 상기 소스 드라이버는, 시프트 레지스터와, 디지탈 비디오신호가 입력되는 복수의 영상신호 입력선과, 복수의 제1의 래치회로와, 상기 복수의 제1의 래치회로 각각의 출력 신호가 입력되는 복수의 제2의 래치회로와, 상기 복수의 제2의 래치회로 각각의 출력 신호가 입력되는 복수의 D/A변환회로를 갖는, 표시장치의 구동방법으로서,
    상기 복수의 화소의 1행에 대응하는 상기 디지탈 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 것인가 아닌가를 판단하고,
    상기 복수의 화소의 1행에 대응하는 상기 디지탈 비디오신호에 있어서 적어도 2개의 화소에 대응하는 신호가 서로 다른 경우에, 상기 시프트 레지스터로부터 출력되는 샘플링 펄스에 동기하여, 상기 복수의 영상신호 입력선에 입력된 디지탈 비디오신호를 상기 복수의 제1의 래치회로에 순차적으로 출력하고,
    상기 복수의 화소의 1행에 대응하는 상기 디지탈 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 경우에, 상기 시프트 레지스터로의 스타트 펄스 및 클록펄스의 입력을 정지하고, 상기 복수의 영상신호 입력선에 입력된 디지탈 비디오신호를 상기 복수의 제1의 래치회로 모두에 동시에 출력하는, 표시장치의 구동방법.
  5. 매트릭스 모양으로 배치된 복수의 화소와, 상기 복수의 화소에 비디오신호를 입력하는 복수의 소스 신호선과, 상기 복수의 소스 신호선 각각에 신호를 출력하는 소스 드라이버를 가지고, 상기 소스 드라이버가, 시프트 레지스터와, 비디오신호가 입력되는 영상신호 입력선을 갖는, 표시장치의 구동방법으로서,
    상기 복수의 화소의 1행에 대응하는 상기 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 것인가 아닌가를 판단하고,
    상기 복수의 화소의 1행에 대응하는 상기 비디오신호에 있어서 적어도 2개의 화소에 대응하는 신호가 서로 다른 경우에, 상기 시프트 레지스터로부터 출력되는 샘플링 펄스에 동기하여, 상기 영상신호 입력선에 입력된 비디오신호를 상기 복수의 소스 신호선에 출력하고,
    상기 복수의 화소의 1행에 대응하는 상기 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 경우에, 상기 시프트 레지스터로의 스타트 펄스의 입력을 정지하고, 출력 신호선에 입력된 소정의 신호를 상기 복수의 소스 신호선 모두에 동시에 출력하는, 표시장치의 구동방법.
  6. 매트릭스 모양으로 배치된 복수의 화소와, 상기 복수의 화소에 비디오신호를 입력하는 복수의 소스 신호선과, 상기 복수의 소스 신호선 각각에 신호를 출력하는 소스 드라이버를 가지고, 상기 소스 드라이버가, 시프트 레지스터와, 비디오신호가 입력되는 영상신호 입력선을 갖는, 표시장치의 구동방법으로서,
    상기 복수의 화소의 1행에 대응하는 상기 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 것인가 아닌가를 판단하고,
    상기 복수의 화소의 1행에 대응하는 상기 비디오신호에 있어서 적어도 2개의 화소에 대응하는 신호가 서로 다른 경우에, 상기 시프트 레지스터로부터 출력되는 샘플링 펄스에 동기하여, 상기 영상신호 입력선에 입력된 비디오신호를 상기 복수의 소스 신호선에 출력하고,
    상기 복수의 화소의 1행에 대응하는 상기 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 경우에, 상기 시프트 레지스터로의 스타트 펄스 및 클록펄스의 입력을 정지하고, 출력 신호선에 입력된 소정의 신호를 상기 복수의 소스 신호선 모두에 동시에 출력하는, 표시장치의 구동방법.
  7. 복수의 화소와,
    상기 복수의 화소에 비디오신호를 입력하는 복수의 소스 신호선과,
    상기 복수의 소스 신호선 각각에 신호를 출력하는 소스 드라이버와,
    상기 소스 드라이버에 스타트 펄스를 입력할 것인가 아닌가를 제어하는 수단을 갖는, 표시장치로서,
    상기 소스 드라이버는, 시프트 레지스터와, 비디오신호가 입력되는 영상신호 입력선과, 복수의 제1의 스위치와, 제2의 스위치와, 복수의 제3의 스위치와, 소정의 전위로 유지된 전원단자를 가지고,
    상기 복수의 제3의 스위치 각각은, 제어 단자를 가지고, 그 제어 단자에 입력되는 신호에 따라 온 또는 오프가 되고,
    상기 복수의 제3의 스위치 각각의 제어 단자는, 상기 복수의 제1의 스위치의 단일의 제1의 스위치를 거쳐서 상기 시프트 레지스터의 출력 단자와 접속되고, 상기 제2의 스위치를 거쳐서 상기 전원단자와 접속되며,
    상기 영상신호 입력선은, 상기 복수의 제3의 스위치의 단일의 제3의 스위치를 거쳐서, 상기 복수의 소스 신호선의 단일의 소스 신호선과 접속되고,
    상기 복수의 제1의 스위치 및 상기 제2의 스위치는, 상기 소스 드라이버에 입력되는 제어신호에 따라 온 또는 오프가 선택되고, 상기 복수의 제1의 스위치가 온일 때 상기 제2의 스위치는 오프이고, 상기 복수의 제1의 스위치가 오프일 때 상기 제2의 스위치는 온인, 표시장치.
  8. 복수의 화소와,
    상기 복수의 화소에 비디오신호를 입력하는 복수의 소스 신호선과,
    상기 복수의 소스 신호선 각각에 신호를 출력하는 소스 드라이버와,
    상기 소스 드라이버에 스타트 펄스 및 클록펄스를 입력할 것인가 아닌가를 제어하는 수단을 갖는, 표시장치로서,
    상기 소스 드라이버는, 시프트 레지스터와, 비디오신호가 입력되는 영상신호 입력선과, 복수의 제1의 스위치와, 제2의 스위치와, 복수의 제3의 스위치와, 소정의 전위로 유지된 전원단자를 가지고,
    상기 복수의 제3의 스위치 각각은 제어 단자를 가지고, 그 제어 단자에 입력되는 신호에 따라 온 또는 오프가 되고,
    상기 복수의 제3의 스위치 각각의 제어 단자는, 상기 복수의 제1의 스위치의 단일의 제1의 스위치를 거쳐서 상기 시프트 레지스터의 출력 단자와 접속되고, 상기 제2의 스위치를 거쳐서 상기 전원단자와 접속되며,
    상기 영상신호 입력선은, 상기 복수의 제3의 스위치의 단일의 제3의 스위치 를 거쳐서, 상기 복수의 소스 신호선의 단일의 소스 신호선과 접속되고,
    상기 복수의 제1의 스위치 및 상기 제2의 스위치는, 상기 소스 드라이버에 입력되는 제어신호에 따라 온 또는 오프가 선택되고, 상기 복수의 제1의 스위치가 온일 때 상기 제2의 스위치는 오프이고, 상기 복수의 제1의 스위치가 오프일 때 상기 제2의 스위치는 온인, 표시장치.
  9. 매트릭스 모양으로 배치된 복수의 화소와,
    상기 복수의 화소에 비디오신호를 입력하는 복수의 소스 신호선과,
    상기 복수의 소스 신호선 각각에 신호를 출력하는 소스 드라이버와,
    제어신호를 출력하고, 또 상기 소스 드라이버에 스타트 펄스를 입력할 것인가 아닌가를 판단하는 제어회로를 갖는, 표시장치로서,
    상기 소스 드라이버는, 시프트 레지스터와, 비디오신호가 입력되는 영상신호 입력선과, 복수의 제1의 스위치와, 제2의 스위치와, 복수의 제3의 스위치와, 소정의 전위로 유지된 전원단자를 가지고,
    상기 복수의 제3의 스위치 각각은 제어 단자를 가지고, 그 제어 단자에 입력되는 신호에 따라 온 또는 오프가 되고,
    상기 복수의 제3의 스위치 각각의 제어 단자는, 상기 복수의 제1의 스위치의 단일의 제1의 스위치를 거쳐서 상기 시프트 레지스터의 출력 단자와 접속되고, 상기 제2의 스위치를 거쳐서 상기 전원단자와 접속되며,
    상기 영상신호 입력선은, 상기 복수의 제3의 스위치의 단일의 제3의 스위치를 거쳐서, 상기 복수의 소스 신호선의 단일의 소스 신호선과 접속되고,
    상기 복수의 제1의 스위치 및 상기 제2의 스위치는, 상기 소스 드라이버에 입력되는 제어신호에 따라 온 또는 오프가 선택되고, 상기 복수의 제1의 스위치가 온일 때 상기 제2의 스위치는 오프이고, 상기 복수의 제1의 스위치가 오프일 때 상기 제2의 스위치는 온이고,
    상기 제어회로는, 상기 복수의 화소의 1행에 대응하는 상기 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 것인가 아닌가를 판단하는 판정 회로를 가지고, 상기 복수의 화소의 1행에 대응하는 상기 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 경우에, 상기 시프트 레지스터로의 스타트 펄스의 입력을 정지하고, 상기 제2의 스위치가 온이 되도록 상기 제어신호를 출력하는, 표시장치.
  10. 매트릭스 모양으로 배치된 복수의 화소와,
    상기 복수의 화소에 비디오신호를 입력하는 복수의 소스 신호선과,
    상기 복수의 소스 신호선 각각에 신호를 출력하는 소스 드라이버와,
    제어신호를 출력하고, 또 상기 소스 드라이버에 스타트 펄스 및 클록펄스를 입력할 것인가 아닌가를 판단하는 제어회로를 갖는, 표시장치로서,
    상기 소스 드라이버는, 시프트 레지스터와, 비디오신호가 입력되는 영상신호 입력선과, 복수의 제1의 스위치와, 제2의 스위치와, 복수의 제3의 스위치와, 소정의 전위로 유지된 전원단자를 가지고,
    상기 복수의 제3의 스위치 각각은 제어 단자를 가지고, 그 제어 단자에 입력되는 신호에 따라 온 또는 오프가 되고,
    상기 복수의 제3의 스위치 각각의 제어 단자는, 상기 복수의 제1의 스위치의 단일의 제1의 스위치를 거쳐서 상기 시프트 레지스터의 출력 단자와 접속되고, 상기 제2의 스위치를 거쳐서 상기 전원단자와 접속되며,
    상기 영상신호 입력선은, 상기 복수의 제3의 스위치의 단일의 제3의 스위치를 거쳐서, 상기 복수의 소스 신호선의 단일의 소스 신호선과 접속되고,
    상기 복수의 제1의 스위치 및 상기 제2의 스위치는, 상기 소스 드라이버에 입력되는 제어신호에 따라 온 또는 오프가 선택되고, 상기 복수의 제1의 스위치가 온일 때 상기 제2의 스위치는 오프이고, 상기 복수의 제1의 스위치가 오프일 때 상기 제2의 스위치는 온이고,
    상기 제어회로는, 상기 복수의 화소의 1행에 대응하는 상기 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 것인가 아닌가를 판단하는 판정 회로를 가지고, 상기 복수의 화소의 1행에 대응하는 상기 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 경우에, 상기 시프트 레지스터로의 스타트 펄스 및 클록펄스의 입력을 정지하고, 상기 제2의 스위치가 온이 되도록 상기 제어신호를 출력하는, 표시장치.
  11. 제7항 내지 제10항 중 어느 한 항에 있어서,
    상기 복수의 제1의 스위치 각각 및 상기 제2의 스위치는 디지탈의 스위치이며,
    상기 복수의 제3의 스위치 각각은 아날로그의 스위치인, 표시장치.
  12. 복수의 화소와,
    상기 복수의 화소에 비디오신호를 입력하는 복수의 소스 신호선과,
    상기 복수의 소스 신호선 각각에 신호를 출력하는 소스 드라이버와,
    상기 소스 드라이버에 스타트 펄스를 입력할 것인가 아닌가를 제어하는 수단을 갖는 표시장치로서,
    상기 소스 드라이버는, 시프트 레지스터와, 디지탈 비디오신호가 입력되는 복수의 영상신호 입력선과, 복수의 제1의 스위치와, 제2의 스위치와, 소정의 전위로 유지된 전원단자와, 복수의 제1의 래치회로와, 복수의 제2의 래치회로와, 복수의 D/A변환회로를 가지고,
    상기 복수의 제1의 래치회로 각각은 제어 단자를 갖고, 상기 복수의 제1의 래치회로 각각의 출력 단자는 상기 제어 단자에 입력되는 신호에 따라 상기 복수의 영상신호 입력선과 선택적으로 접속되고,
    상기 복수의 제1의 래치회로 각각의 제어 단자는, 상기 복수의 제1의 스위치 의 단일의 제1의 스위치를 거쳐서 상기 시프트 레지스터의 출력 단자와 접속되고, 상기 제2의 스위치를 거쳐서 상기 전원단자와 접속되며,
    상기 복수의 제1의 래치회로의 단일의 제1의 래치회로의 출력 단자는, 래치 펄스가 입력되면, 상기 복수의 제2의 래치회로의 단일의 제2의 래치회로의 입력 단자와 접속되고,
    상기 복수의 제2의 래치회로의 단일의 제2의 래치회로의 출력 단자는, 상기 복수의 D/A변환회로의 단일의 D/A변환회로의 입력 단자와 접속되고,
    상기 복수의 D/A변환회로의 단일의 D/A변환회로의 출력 단자는, 상기 복수의 소스 신호선의 단일의 소스 신호선과 접속되고,
    상기 복수의 제1의 스위치 및 상기 제2의 스위치는, 상기 소스 드라이버에 입력되는 제어신호에 따라 온 또는 오프가 선택되고, 상기 복수의 제1의 스위치가 온일 때 상기 제2의 스위치는 오프이고, 상기 복수의 제1의 스위치가 오프일 때 상기 제2의 스위치는 온인, 표시장치.
  13. 복수의 화소와,
    상기 복수의 화소에 비디오신호를 입력하는 복수의 소스 신호선과,
    상기 복수의 소스 신호선 각각에 신호를 출력하는 소스 드라이버와,
    상기 소스 드라이버에 스타트 펄스 및 클록펄스를 입력할 것인가 아닌가를 제어하는 수단을 갖는 표시장치로서,
    상기 소스 드라이버는, 시프트 레지스터와, 디지탈 비디오신호가 입력되는 복수의 영상신호 입력선과, 복수의 제1의 스위치와, 제2의 스위치와, 소정의 전위로 유지된 전원단자와, 복수의 제1의 래치회로와, 복수의 제2의 래치회로와, 복수의 D/A변환회로를 가지고,
    상기 복수의 제1의 래치회로 각각은 제어 단자를 갖고, 상기 복수의 제1의 래치회로 각각의 입력 단자는 상기 제어 단자에 입력되는 신호에 따라 상기 복수의 영상신호 입력선과 선택적으로 접속되고,
    상기 복수의 제1의 래치회로 각각의 제어 단자는, 상기 복수의 서로 다른 제1의 스위치의 단일의 제1의 스위치를 거쳐서 상기 시프트 레지스터의 출력 단자와 접속되고, 상기 제2의 스위치를 거쳐서 상기 전원단자와 접속되며,
    상기 복수의 제1의 래치회로의 단일의 제1의 래치회로의 출력 단자는, 래치 펄스가 입력되면, 상기 복수의 제2의 래치회로의 단일의 제2의 래치회로의 입력 단자와 접속되고,
    상기 복수의 제2의 래치회로의 단일의 제2의 래치회로의 출력 단자는, 상기 복수의 D/A변환회로의 단일의 D/A변환회로의 입력 단자와 접속되고,
    상기 복수의 D/A변환회로의 단일의 D/A변환회로의 출력 단자는, 상기 복수의 소스 신호선의 단일의 소스 신호선과 접속되고,
    상기 복수의 제1의 스위치 및 상기 제2의 스위치는, 상기 소스 드라이버에 입력되는 제어신호에 따라 온 또는 오프가 선택되고, 상기 복수의 제1의 스위치가 온일 때 상기 제2의 스위치는 오프이고, 상기 복수의 제1의 스위치가 오프일 때 상기 제2의 스위치는 온인, 표시장치.
  14. 매트릭스 모양으로 배치된 복수의 화소와,
    상기 복수의 화소에 비디오신호를 입력하는 복수의 소스 신호선과,
    상기 복수의 소스 신호선 각각에 신호를 출력하는 소스 드라이버와,
    상기 소스 드라이버에 스타트 펄스를 입력할 것인가 아닌가를 판단하는 제어회로를 갖는, 표시장치로서,
    상기 소스 드라이버는, 시프트 레지스터와, 디지탈 비디오신호가 입력되는 복수의 영상신호 입력선과, 복수의 제1의 스위치와, 제2의 스위치와, 소정의 전위로 유지된 전원단자와, 복수의 제1의 래치회로와, 복수의 제2의 래치회로와, 복수의 D/A변환회로를 가지고,
    상기 복수의 제1의 래치회로 각각은 제어 단자를 가지고, 상기 복수의 제1의 래치회로 각각의 입력 단자는 그 제어 단자에 입력되는 신호에 따라 상기 복수의 영상신호 입력선과 선택적으로 접속되고,
    상기 복수의 제1의 래치회로 각각의 제어 단자는, 상기 복수의 제1의 스위치의 단일의 제1의 스위치를 거쳐서 상기 시프트 레지스터의 출력 단자와 접속되고, 상기 제2의 스위치를 거쳐서 상기 전원단자와 접속되며,
    상기 복수의 제1의 래치회로의 단일의 제1의 래치회로의 출력 단자는, 래치 펄스가 입력되면 상기 복수의 제2의 래치회로의 단일의 제2의 래치회로의 입력 단자와 접속되고,
    상기 복수의 제2의 래치회로의 단일의 제2의 래치회로의 출력 단자는, 상기 복수의 D/A변환회로의 단일의 D/A변환회로의 입력 단자와 접속되고,
    상기 복수의 D/A변환회로의 단일의 D/A변환회로의 출력 단자는, 상기 복수의 소스 신호선의 단일의 소스 신호선과 접속되고,
    상기 복수의 제1의 스위치 및 상기 제2의 스위치는, 상기 소스 드라이버에 입력되는 제어신호에 따라 온 또는 오프가 선택되고, 상기 복수의 제1의 스위치가 온일 때 상기 제2의 스위치는 오프이고, 상기 복수의 제1의 스위치가 오프일 때 상기 제2의 스위치는 온이고,
    상기 제어회로는, 상기 복수의 화소의 1행에 대응하는 상기 디지탈 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 것인가 아닌가를 판단하는 판정 회로를 가지고, 상기 복수의 화소의 1행에 대응하는 상기 디지탈 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 경우에, 상기 시프트 레지스터로의 스타트 펄스의 입력을 정지하고, 상기 제2의 스위치가 온이 되도록 상기 제어신호를 출력하는, 표시장치.
  15. 매트릭스 모양으로 배치된 복수의 화소와,
    상기 복수의 화소에 비디오신호를 입력하는 복수의 소스 신호선과,
    상기 복수의 소스 신호선 각각에 신호를 출력하는 소스 드라이버와,
    상기 소스 드라이버에 스타트 펄스 및 클록펄스를 입력할 것인가 아닌가를 판단하는 제어회로를 갖는, 표시장치로서,
    상기 소스 드라이버는, 시프트 레지스터와, 디지탈 비디오신호가 입력되는 복수의 영상신호 입력선과, 복수의 제1의 스위치와, 제2의 스위치와, 소정의 전위로 유지된 전원단자와, 복수의 제1의 래치회로와, 복수의 제2의 래치회로와, 복수의 D/A변환회로를 가지고,
    상기 복수의 제1의 래치회로 각각은 제어 단자를 가지고, 상기 복수의 제1의 래치회로 각각의 입력 단자는 그 제어 단자에 입력되는 신호에 따라 상기 복수의 영상신호 입력선과 선택적으로 접속되고,
    상기 복수의 제1의 래치회로 각각의 제어 단자는, 상기 복수의 제1의 서로 다른 스위치의 단일의 제1의 스위치를 거쳐서 상기 시프트 레지스터의 출력 단자와 접속되고, 상기 제2의 스위치를 거쳐서 상기 전원단자와 접속되며,
    상기 복수의 제1의 래치회로의 단일의 제1의 래치회로의 출력 단자는, 래치 펄스가 입력되면 상기 복수의 제2의 래치회로의 단일의 제2의 래치회로의 입력 단자와 접속되고,
    상기 복수의 제2의 래치회로의 단일의 제2의 래치회로의 출력 단자는, 상기 복수의 D/A변환회로의 단일의 D/A변환회로의 입력 단자와 접속되고,
    상기 복수의 D/A변환회로의 단일의 D/A변환회로의 출력 단자는, 상기 복수의 소스 신호선의 단일의 소스 신호선과 접속되고,
    상기 복수의 제1의 스위치 및 상기 제2의 스위치는, 상기 소스 드라이버에 입력되는 제어신호에 따라 온 또는 오프가 선택되고, 상기 복수의 제1의 스위치가 온일 때 상기 제2의 스위치는 오프이고, 상기 복수의 제1의 스위치가 오프일 때 상기 제2의 스위치는 온이고,
    상기 제어회로는, 상기 복수의 화소의 1행에 대응하는 상기 디지탈 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 것인가 아닌가를 판단하는 판정 회로를 가지고, 상기 복수의 화소의 1행에 대응하는 상기 디지탈 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 경우에, 상기 시프트 레지스터로의 스타트 펄스 및 클록펄스의 입력을 정지하고, 상기 제2의 스위치가 온이 되도록 상기 제어신호를 출력하는, 표시장치.
  16. 복수의 화소와,
    상기 복수의 화소에 비디오신호를 입력하는 복수의 소스 신호선과,
    상기 복수의 소스 신호선 각각에 비디오신호를 출력하는 소스 드라이버와,
    상기 소스 드라이버에 스타트 펄스를 입력할 것인가 아닌가를 제어하는 수단과,
    복수의 제1의 스위치와,
    제2의 스위치와,
    소정의 전위로 유지된 출력 신호선을 갖는, 표시장치로서,
    상기 복수의 소스 신호선 각각은, 상기 복수의 제1의 스위치의 단일의 제1의 스위치를 거쳐서 상기 소스 드라이버의 출력 단자와 접속되고, 상기 제2의 스위치를 거쳐서 상기 출력 신호선과 접속되며,
    상기 복수의 제1의 스위치 및 상기 제2의 스위치는, 제어신호에 따라 온 또는 오프가 선택되고, 상기 복수의 제1의 스위치가 온일 때 상기 제2의 스위치는 오프이고, 상기 복수의 제1의 스위치가 오프일 때 상기 제2의 스위치는 온인, 표시장치.
  17. 복수의 화소와,
    상기 복수의 화소에 비디오신호를 입력하는 복수의 소스 신호선과,
    상기 복수의 소스 신호선 각각에 비디오신호를 출력하는 소스 드라이버와,
    상기 소스 드라이버에 스타트 펄스 및 클록펄스를 입력할 것인가 아닌가를 제어하는 수단과,
    복수의 제1의 스위치와,
    제2의 스위치와,
    소정의 전위로 유지된 출력 신호선을 갖는, 표시장치로서,
    상기 복수의 소스 신호선 각각은, 상기 복수의 제1의 스위치의 단일의 제1의 스위치를 거쳐서 상기 소스 드라이버의 출력 단자와 접속되고, 상기 제2의 스위치를 거쳐서 상기 출력 신호선과 접속되며,
    상기 복수의 제1의 스위치 및 상기 제2의 스위치는, 제어신호에 따라 온 또 는 오프가 선택되고, 상기 복수의 제1의 스위치가 온일 때 상기 제2의 스위치는 오프이고, 상기 복수의 제1의 스위치가 오프일 때 상기 제2의 스위치는 온인, 표시장치.
  18. 매트릭스 모양으로 배치된 복수의 화소와,
    상기 복수의 화소에 비디오신호를 입력하는 복수의 소스 신호선과,
    상기 복수의 소스 신호선 각각에 비디오신호를 출력하는 소스 드라이버와,
    상기 소스 드라이버에 스타트 펄스를 입력할 것인가 아닌가를 판단하는 제어회로와,
    복수의 제1의 스위치와,
    제2의 스위치와,
    소정의 전위로 유지된 출력 신호선을 갖는 표시장치로서,
    상기 복수의 소스 신호선 각각은, 상기 복수의 제1의 스위치의 단일의 제1의 스위치를 거쳐서 상기 소스 드라이버의 출력 단자와 접속되고, 상기 제2의 스위치를 거쳐서 상기 출력 신호선과 접속되며,
    상기 복수의 제1의 스위치 및 상기 제2의 스위치는, 제어신호에 따라 온 또는 오프가 선택되고, 상기 복수의 제1의 스위치가 온일 때 상기 제2의 스위치는 오프이고, 상기 복수의 제1의 스위치가 오프일 때 상기 제2의 스위치는 온이고,
    상기 제어회로는, 상기 복수의 화소의 1행에 대응하는 상기 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 것인가 아닌가를 판단하는 판정 회로를 가지고, 상기 복수의 화소의 1행에 대응하는 상기 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 경우에, 시프트 레지스터로의 스타트 펄스의 입력을 정지하고, 상기 제2의 스위치가 온이 되도록 상기 제어신호를 출력하는, 표시장치.
  19. 매트릭스 모양으로 배치된 복수의 화소와,
    상기 복수의 화소에 비디오신호를 입력하는 복수의 소스 신호선과,
    상기 복수의 소스 신호선 각각에 비디오신호를 출력하는 소스 드라이버와,
    상기 소스 드라이버에 스타트 펄스 및 클록펄스를 입력할 것인가 아닌가를 판단하는 제어회로와,
    복수의 제1의 스위치와,
    제2의 스위치와,
    소정의 전위로 유지된 출력 신호선을 갖는 표시장치로서,
    상기 복수의 소스 신호선 각각은, 상기 복수의 제1의 스위치의 단일의 제1의 스위치를 거쳐서 상기 소스 드라이버의 출력 단자와 접속되고, 상기 제2의 스위치를 거쳐서 상기 출력 신호선과 접속되며,
    상기 복수의 제1의 스위치 및 상기 제2의 스위치는, 제어신호에 따라 온 또는 오프가 선택되고, 상기 복수의 제1의 스위치가 온일 때 상기 제2의 스위치는 오프이고, 상기 복수의 제1의 스위치가 오프일 때 상기 제2의 스위치는 온이고,
    상기 제어회로는, 상기 복수의 화소의 1행에 대응하는 상기 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 것인가 아닌가를 판단하는 판정 회로를 가지고, 상기 복수의 화소의 1행에 대응하는 상기 비디오신호에 있어서 모든 화소에 대응하는 신호가 서로 동일한 경우에, 시프트 레지스터로의 스타트 펄스 및 클록펄스의 입력을 정지하고, 상기 제2의 스위치가 온이 되도록 상기 제어신호를 출력하는, 표시장치.
  20. 제16항 내지 제19항 중 어느 한 항에 있어서,
    상기 복수의 제1의 스위치 각각 및 상기 제2의 스위치는 아날로그의 스위치인, 표시장치.
  21. 제7항 내지 제10항 및 제 12항 내지 제19항 중 어느 한 항에 있어서,
    상기 복수의 화소 각각은 발광소자를 갖는, 표시장치.
  22. 제7항 내지 제10항 및 제 12항 내지 제19항 중 어느 한 항에 있어서,
    상기 복수의 화소 각각은 EL소자를 갖는, 표시장치
  23. 제7항 내지 제10항 및 제 12항 내지 제19항 중 어느 한 항에 있어서,
    상기 복수의 화소 각각은 액정소자를 갖는, 표시장치.
  24. 청구항 7 내지 제10항 및 제 12항 내지 청구항 19 중 어느 한 항에 기재된 표시장치를 구비한, 표시 모듈.
  25. 제 11항에 있어서,
    상기 복수의 화소 각각은 발광소자를 갖는, 표시장치.
  26. 제 11항에 있어서,
    상기 복수의 화소 각각은 EL소자를 갖는, 표시장치.
  27. 제 11항에 있어서,
    상기 복수의 화소 각각은 액정소자를 갖는, 표시장치.
  28. 청구항 제11항에 기재된 표시장치를 구비한, 표시 모듈.
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