JP4785603B2 - 表示装置及びその駆動方法 - Google Patents
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Description
ソースドライバが、シフトレジスタと、ビデオ信号が入力される映像信号入力線とを有する構成の表示装置では以下の駆動方法を用いる。
ソースドライバは、シフトレジスタと、デジタルビデオ信号が入力される複数の映像信号入力線と、複数の第1のラッチ回路と、ラッチパルスが入力されると複数の第1のラッチ回路各々の出力信号が入力される複数の第2のラッチ回路と、複数の第2のラッチ回路各々の出力信号が入力される複数のD/A変換回路とを有する構成としてもよい。D/A変換回路は、入力されたデジタル信号をアナログ信号に変換して出力する回路である。ここで、ラッチパルスとは、複数の第1のラッチ回路に保持された情報を複数の第2のラッチ回路に転送するタイミングを定める信号である。当該ソースドライバは、入力されたデジタルビデオ信号を対応するアナログビデオ信号に変換して複数のソース信号線に同時に出力することができる。当該ソースドライバを有する表示装置では以下の駆動方法を用いる。
第1の駆動方法では、シフトレジスタからの出力信号に同期して映像信号入力線に入力されたビデオ信号を複数のソース信号線に順に出力するか否かを選択している。また、第2の駆動方法では、シフトレジスタからの出力信号に同期して複数の映像信号入力線に入力されたデジタルビデオ信号を複数の第1のラッチ回路に順に出力するか否かを選択している。しかし、本発明はこれに限定されない。
上記第1の駆動方法を行う表示装置の構成について説明する。
上記第1の駆動方法において、複数のソース信号線の隣り合うソース信号線において、入力される信号の極性が反転するような駆動方法と組み合わせた駆動方法を用いる場合の表示装置の回路構成について説明する。
上記第1の駆動方法において、複数のソース信号線の隣り合うソース信号線において、入力される信号の極性が反転するような駆動方法と組み合わせた駆動方法を用いる場合の表示装置の回路構成について前記第2の回路構成とは別の構成を説明する。
上記第2の駆動方法を行う表示装置の構成について説明する。
上記第2の駆動方法において、複数のソース信号線の隣り合うソース信号線において、入力される信号の極性が反転するような駆動方法と組み合わせた駆動方法を用いる場合の表示装置の回路構成について説明する。
上記第2の駆動方法において、複数のソース信号線の隣り合う信号線において、入力される信号の極性が反転するような駆動方法と組み合わせた駆動方法を用いる場合の表示装置の構成について第5の回路構成とは別の構成を説明する。
上記第3の駆動方法を行う表示装置の構成について説明する。
上記第3の駆動方法において、複数のソース信号線の隣り合うソース信号線において、入力される信号の極性が反転するような駆動方法と組み合わせた駆動方法を用いる場合の表示装置の構成について説明する。
上記第3の駆動方法において、複数のソース信号線の隣り合うソース信号線において、入力される信号の極性が反転するような駆動方法と組み合わせた駆動方法を用いる場合の表示装置の構成について第8の回路構成とは別の構成を説明する。
第1の実施の形態は、第1の駆動方法及び第1の回路構成に対応した実施の形態である。なお、ビデオ信号としてアナログビデオ信号を用いた場合に対応する例である。第1の実施の形態について、図1、図2及び図3を用いて説明する。図1は表示装置のソースドライバの構成を示す図である。図2及び図3は図1のソースドライバの駆動方法を示すタイミングチャートである。
第2の実施の形態は、第1の駆動方法及び第2の回路構成に対応した実施の形態である。第2の実施の形態について、図4、図5及び図6を用いて説明する。なお、ビデオ信号としてアナログビデオ信号を用いた場合に対応する例である。図4は表示装置のソースドライバの構成を示す図である。図5及び図6は図4のソースドライバの駆動方法を示すタイミングチャートである。図4、図5及び図6において、図1、図2及び図3と同じ部分は同じ符号を用いて示し、説明は省略する。通常駆動のタイミングチャートを図5に示し、省電力駆動のタイミングチャートを図6に示す。
第3の実施の形態は、第1の駆動方法及び第3の回路構成に対応した実施の形態である。第3の実施の形態について、図7、図8及び図9を用いて説明する。なお、ビデオ信号としてアナログビデオ信号を用いた場合に対応する例である。図7は表示装置のソースドライバの構成を示す図である。図8及び図9は図7のソースドライバの駆動方法を示すタイミングチャートである。図7、図8及び図9において、図1、図2及び図3と同じ部分は同じ符号を用いて示し、説明は省略する。通常駆動のタイミングチャートを図8に示し、省電力駆動のタイミングチャートを図9に示す。
第4の実施の形態は、第2の駆動方法及び第4の回路構成に対応した実施の形態である。第4の実施の形態について、図10、図11及び図12を用いて説明する。図10は表示装置のソースドライバの構成を示す図である。図11及び図12は図10のソースドライバの駆動方法を示すタイミングチャートである。
第5の実施の形態は、第2の駆動方法及び第5の回路構成に対応した実施の形態である。第5の実施の形態について、図13、図14及び図15を用いて説明する。図13は表示装置のソースドライバの構成を示す図である。図14及び図15は図13のソースドライバの駆動方法を示すタイミングチャートである。図13、図14及び図15において、図10、図11及び図12と同じ部分は同じ符号を用いて示し、説明は省略する。
第6の実施の形態は、第2の駆動方法及び第6の回路構成に対応した実施の形態である。第6の実施の形態について、図16、図17及び図18を用いて説明する。図16は表示装置のソースドライバの構成を示す図である。図17及び図18は図16のソースドライバの駆動方法を示すタイミングチャートである。図16、図17及び図18において、図10、図11及び図12と同じ部分は同じ符号を用いて示し、説明は省略する。
第7の実施の形態は、第3の駆動方法及び第7の回路構成に対応した実施の形態である。第7の実施の形態について、図19、図20及び図21を用いて説明する。図19は表示装置のソースドライバと当該ソースドライバの出力信号を選択的に複数のソース信号線に出力する切換回路の構成を示す図である。図20及び図21は図19のソースドライバ及び切換回路の駆動方法を示すタイミングチャートである。
第8の実施の形態は、第3の駆動方法及び第8の回路構成に対応した実施の形態である。第8の実施の形態について、図22、図23及び図24を用いて説明する。図22は表示装置のソースドライバ210と当該ソースドライバ210の出力信号を選択的に複数のソース信号線に出力する切換回路2800の構成を示す図である。図23及び図24は図22のソースドライバ210及び切換回路2800の駆動方法を示すタイミングチャートである。図22、図23及び図24において、図19、図20及び図21と同じ部分は同じ符号を用いて示し、説明は省略する。
第9の実施の形態は、第3の駆動方法及び第9の回路構成に対応した実施の形態である。第9の実施の形態について、図25、図26及び図27を用いて説明する。図25は表示装置のソースドライバ220と当該ソースドライバ220の出力信号を選択的に複数のソース信号線に出力する切換回路2900の構成を示す図である。図26及び図27は図25のソースドライバ220及び切換回路2900の駆動方法を示すタイミングチャートである。図25、図26及び図27において、図19、図20及び図21と同じ部分は同じ符号を用いて示し、説明は省略する。
第10の実施の形態では、複数の画素が形成されたパネルの例について図29を用いて説明する。図29(A)において、パネル101は、マトリクス状に配置された複数の画素500よりなる画素部501を有する。画素部501は、画素500毎に薄膜トランジスタ等のスイッチング素子を配置したアクティブマトリクス方式の構成とすることができる。画素500の表示媒体として、エレクトロルミネッセンス素子等の発光素子を設けても良いし、液晶素子を設けても良い。
図30(A)に、図29(A)や図29(B)で示した画素部501の構成例(以下、第1の画素構成という)を示す。画素部501は、複数のソース信号線S1乃至Sp(pは自然数)と、複数のソース信号線S1乃至Spと交差するように設けられた複数の走査線G1乃至Gq(qは自然数)と、ソース信号線S1乃至Spと走査線G1乃至Gqの交差部毎に設けられた画素600とを有する。
図31(A)に、図29(A)や図29(B)で示した画素部501の構成例を示す。図31(A)では、第11の実施の形態で示した第1の画素構成とは異なる例(以下、第2の画素構成という)を示す。画素部501は、複数のソース信号線S1乃至Sp(pは自然数)と、複数のソース信号線S1乃至Spと交差するように設けられた複数の走査線G1乃至Gq(qは自然数)及び複数の走査線R1乃至Rqと、ソース信号線S1乃至Spと走査線G1乃至Gqの交差部毎に設けられた画素700とを有する。
図36(A)に、図29(A)や図29(B)で示した画素部501の構成例(以下、第3の画素構成という)を示す。画素部501は、複数のソース信号線S1乃至Sp(pは自然数)と、複数のソース信号線S1乃至Spと交差するように設けられた複数の走査線G1乃至Gq(qは自然数)と、ソース信号線S1乃至Spと走査線G1乃至Gqの交差部毎に設けられた画素600とを有する。
(第14の実施の形態)
本発明の表示装置におけるソースドライバの一部のレイアウトの例を示す。図1に示した回路図のソースドライバの一部のレイアウトを例を図41に示す。
100 シフトレジスタ
110 シフトレジスタ
120 シフトレジスタ
130 シフトレジスタ
140 シフトレジスタ
150 シフトレジスタ
200 ソースドライバ
210 ソースドライバ
220 ソースドライバ
500 画素
501 画素部
503 ソースドライバ
504 ゲートドライバ
600 画素
601 第1のトランジスタ
602 第2のトランジスタ
603 容量素子
604 発光素子
605 端子
606 端子
607 端子
700 画素
701 第3のトランジスタ
702 端子
771 ダイオード
900 パネル
901 画素部
902 ソースドライバ
903 ゲートドライバ
904 回路基板
905 コントローラ
906 信号分割回路
907 接続配線
911 本体
912 筐体
913 表示部
914 キーボード
915 外部接続ポート
916 ポインティングマウス
921 本体
922 筐体
923 第1の表示部
924 第2の表示部
925 記録媒体(DVD等)読み込み部
926 操作キー
927 スピーカー部
931 本体
932 音声出力部
933 音声入力部
934 表示部
935 操作スイッチ
936 アンテナ
941 本体
942 表示部
943 筐体
944 外部接続ポート
945 リモコン受信部
946 受像部
947 バッテリー
948 音声入力部
949 操作キー
1000 基板
1001 下地膜
1002 半導体層
1003 第1の絶縁膜
1004 ゲート電極
1005 第2の絶縁膜
1006 電極
1007 第1の電極
1008 第3の絶縁膜
1009 発光層
1010 第2の電極
1011 発光素子
1100 TFT
1101 容量素子
1102 半導体層
1104 電極
1106 電極
1108 絶縁膜
1301 基板
1302 画素部
1306 シール材
1307 シーリング材
1308 密閉空間
1309 吸湿剤
1310 カバー材
1311 入力端子部
1312 FPC(フレキシブルプリントサーキット)
1320 カラーフィルタ
1321 対向基板
1322 密閉空間
1323 保護膜
1324 シーリング材
1900 ソースドライバ制御回路
1901 制御回路
1902 メモリ
1903 判定回路
1904 パルス出力回路
1905 反転回路
1906 制御回路
1907 判定回路
1910 ソースドライバ
1911 ソースドライバ制御回路
1912 ソースドライバ制御回路
2001 配線
2002 配線
2003 電源端子
2202a 配線
2202b 配線
2301a 配線
2301b 配線
2402 配線
2403 配線
2502a 配線
2502b 配線
2601a 配線
2601b 配線
2700 切換回路
2701 配線
2702 配線
2703 ゲート電極
2704 電極
2705 第1の絶縁膜
2706 チャネル形成領域
2707 LDD領域
2708 不純物領域
2709 チャネル形成領域
2710 LDD領域
2711 不純物領域
2800 切換回路
2802a 配線
2802b 配線
2900 切換回路
2901a 配線
2901b 配線
2903 ゲート電極
2904 電極
2905 第1の絶縁膜
2906 半導体層
2907 半導体層
2908 N型半導体層
2909 N型半導体層
2910 N型半導体層
2911 電極
2912 電極
2913 電極
3001 絶縁物
4000 第1の電極
4001 配向膜
4002 液晶
4003 配向膜
4004 第2の電極
4005 対向基板
4101 トランジスタ
4102 トランジスタ
4103 トランジスタ
4104 トランジスタ
4105 トランジスタ
4106 トランジスタ
4107 入力端子
4108 配線
4109 配線
4110 配線
4111 配線
4112 配線
4113 出力端子
4114 半導体層
4115 配線
4116 配線
4117 コンタクトホール
4601 トランジスタ
4602 液晶素子
4603 容量素子
4604 端子
5001 インバータ
5002 インバータ
5002a インバータ
5002b インバータ
5003 インバータ
5003a インバータ
5003b インバータ
Claims (20)
- マトリクス状に配置された複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々に信号を出力するソースドライバとを有し、
前記ソースドライバは、シフトレジスタと、ビデオ信号が入力される映像信号入力線とを有し、
前記複数の画素の1行に対応する前記ビデオ信号において全ての画素に対応する信号が等しいか否かを判断し、
前記複数の画素の1行に対応する前記ビデオ信号において少なくとも2つの画素に対応する信号が互いに異なる場合に、前記シフトレジスタから出力されるサンプリングパルスに同期して、前記映像信号入力線に入力されたビデオ信号を前記複数のソース信号線に順に出力し、
前記複数の画素の1行に対応する前記ビデオ信号において全ての画素に対応する信号が等しい場合に、前記シフトレジスタへのスタートパルスの入力を停止し、且つ前記映像信号入力線に入力されたビデオ信号を前記複数のソース信号線全てに同時に出力することを特徴とする表示装置の駆動方法。 - マトリクス状に配置された複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々に信号を出力するソースドライバとを有し、
前記ソースドライバは、シフトレジスタと、ビデオ信号が入力される映像信号入力線とを有し、
前記複数の画素の1行に対応する前記ビデオ信号において全ての画素に対応する信号が等しいか否かを判断し、
前記複数の画素の1行に対応する前記ビデオ信号において少なくとも2つの画素に対応する信号が互いに異なる場合に、前記シフトレジスタから出力されるサンプリングパルスに同期して、前記映像信号入力線に入力されたビデオ信号を前記複数のソース信号線に順に出力し、
前記複数の画素の1行に対応する前記ビデオ信号において全ての画素に対応する信号が等しい場合に、前記シフトレジスタへのスタートパルス及びクロックパルスの入力を停止し、且つ前記映像信号入力線に入力されたビデオ信号を前記複数のソース信号線全てに同時に出力することを特徴とする表示装置の駆動方法。 - マトリクス状に配置された複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々に信号を出力するソースドライバとを有し、
前記ソースドライバは、シフトレジスタと、デジタルビデオ信号が入力される複数の映像信号入力線と、複数の第1のラッチ回路と、ラッチパルスが入力されると前記複数の第1のラッチ回路各々の出力信号が入力される複数の第2のラッチ回路と、前記複数の第2のラッチ回路各々の出力信号が入力される複数のD/A変換回路とを有し、
前記複数の画素の1行に対応する前記デジタルビデオ信号において全ての画素に対応する信号が等しいか否かを判断し、
前記複数の画素の1行に対応する前記デジタルビデオ信号において少なくとも2つの画素に対応する信号が互いに異なる場合に、前記シフトレジスタから出力されるサンプリングパルスに同期して、前記複数の映像信号入力線に入力されたデジタルビデオ信号を前記複数の第1のラッチ回路に順に出力し、
前記複数の画素の1行に対応する前記デジタルビデオ信号において全ての画素に対応する信号が等しい場合に、前記シフトレジスタへのスタートパルスの入力を停止し、且つ前記複数の映像信号入力線に入力されたデジタルビデオ信号を前記複数の第1のラッチ回路全てに同時に出力することを特徴とする表示装置の駆動方法。 - マトリクス状に配置された複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々に信号を出力するソースドライバとを有し、
前記ソースドライバは、シフトレジスタと、デジタルビデオ信号が入力される複数の映像信号入力線と、複数の第1のラッチ回路と、ラッチパルスが入力されると前記複数の第1のラッチ回路各々の出力信号が入力される複数の第2のラッチ回路と、前記複数の第2のラッチ回路各々の出力信号が入力される複数のD/A変換回路とを有し、
前記複数の画素の1行に対応する前記デジタルビデオ信号において全ての画素に対応する信号が等しいか否かを判断し、
前記複数の画素の1行に対応する前記デジタルビデオ信号において少なくとも2つの画素に対応する信号が互いに異なる場合に、前記シフトレジスタから出力されるサンプリングパルスに同期して、前記複数の映像信号入力線に入力されたデジタルビデオ信号を前記複数の第1のラッチ回路に順に出力し、
前記複数の画素の1行に対応する前記デジタルビデオ信号において全ての画素に対応する信号が等しい場合に、前記シフトレジスタへのスタートパルス及びクロックパルスの入力を停止し、且つ前記複数の映像信号入力線に入力されたデジタルビデオ信号を前記複数の第1のラッチ回路全てに同時に出力することを特徴とする表示装置の駆動方法。 - マトリクス状に配置された複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々に信号を出力するソースドライバとを有し、
前記ソースドライバは、シフトレジスタと、ビデオ信号が入力される映像信号入力線とを有し、
前記複数の画素の1行に対応する前記ビデオ信号において全ての画素に対応する信号が等しいか否かを判断し、
前記複数の画素の1行に対応する前記ビデオ信号において少なくとも2つの画素に対応する信号が互いに異なる場合に、前記シフトレジスタから出力されるサンプリングパルスに同期して、前記映像信号入力線に入力されたビデオ信号を前記複数のソース信号線に出力し、
前記複数の画素の1行に対応する前記ビデオ信号において全ての画素に対応する信号が等しい場合に、前記シフトレジスタへのスタートパルスの入力を停止し、且つ出力信号線に入力された所定の信号を前記複数のソース信号線全てに同時に出力することを特徴とする表示装置の駆動方法。 - マトリクス状に配置された複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々に信号を出力するソースドライバとを有し、
前記ソースドライバは、シフトレジスタと、ビデオ信号が入力される映像信号入力線とを有し、
前記複数の画素の1行に対応する前記ビデオ信号において全ての画素に対応する信号が等しいか否かを判断し、
前記複数の画素の1行に対応する前記ビデオ信号において少なくとも2つの画素に対応する信号が互いに異なる場合に、前記シフトレジスタから出力されるサンプリングパルスに同期して、前記映像信号入力線に入力されたビデオ信号を前記複数のソース信号線に出力し、
前記複数の画素の1行に対応する前記ビデオ信号において全ての画素に対応する信号が等しい場合に、前記シフトレジスタへのスタートパルス及びクロックパルスの入力を停止し、且つ出力信号線に入力された所定の信号を前記複数のソース信号線全てに同時に出力することを特徴とする表示装置の駆動方法。 - マトリクス状に配置された複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々に信号を出力するソースドライバと、制御信号を出力し且つ前記ソースドライバにスタートパルスを入力するか否かを制御する制御回路とを有し、
前記ソースドライバは、シフトレジスタと、ビデオ信号が入力される映像信号入力線と、複数の第1のスイッチと、第2のスイッチと、複数の第3のスイッチと、所定の電位に保たれた電源端子とを有し、
前記複数の第3のスイッチ各々は制御端子を有し、当該制御端子に入力される信号に応じてオンまたはオフとなり、
前記複数の第3のスイッチ各々の制御端子は、前記複数の第1のスイッチのうちの互いに異なる第1のスイッチを介して前記シフトレジスタの出力端子と接続され、且つ前記第2のスイッチを介して前記電源端子と接続され、
前記映像信号入力線は、前記複数の第3のスイッチのうちの互いに異なる第3のスイッチを介して、前記複数のソース信号線のうちの互いに異なるソース信号線と接続され、
前記複数の第1のスイッチ及び前記第2のスイッチは、前記ソースドライバに入力される制御信号によってオンまたはオフが選択され、前記複数の第1のスイッチと前記第2のスイッチの一方がオンのとき他方はオフであり、
前記制御回路は、前記複数の画素の1行に対応する前記ビデオ信号において全ての画素に対応する信号が等しいか否かを判断する判定回路を有し、前記複数の画素の1行に対応する前記ビデオ信号において全ての画素に対応する信号が等しい場合に、前記シフトレジスタへのスタートパルスの入力を停止し、且つ前記第2のスイッチがオンとなるような前記制御信号を出力することを特徴とする表示装置。 - マトリクス状に配置された複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々に信号を出力するソースドライバと、制御信号を出力し且つ前記ソースドライバにスタートパルス及びクロックパルスを入力するか否かを制御する制御回路とを有し、
前記ソースドライバは、シフトレジスタと、ビデオ信号が入力される映像信号入力線と、複数の第1のスイッチと、第2のスイッチと、複数の第3のスイッチと、所定の電位に保たれた電源端子とを有し、
前記複数の第3のスイッチ各々は制御端子を有し、当該制御端子に入力される信号に応じてオンまたはオフとなり、
前記複数の第3のスイッチ各々の制御端子は、前記複数の第1のスイッチのうちの互いに異なる第1のスイッチを介して前記シフトレジスタの出力端子と接続され、且つ前記第2のスイッチを介して前記電源端子と接続され、
前記映像信号入力線は、前記複数の第3のスイッチのうちの互いに異なる第3のスイッチを介して、前記複数のソース信号線のうちの互いに異なるソース信号線と接続され、
前記複数の第1のスイッチ及び前記第2のスイッチは、前記ソースドライバに入力される制御信号によってオンまたはオフが選択され、前記複数の第1のスイッチと前記第2のスイッチの一方がオンのとき他方はオフであり、
前記制御回路は、前記複数の画素の1行に対応する前記ビデオ信号において全ての画素に対応する信号が等しいか否かを判断する判定回路を有し、前記複数の画素の1行に対応する前記ビデオ信号において全ての画素に対応する信号が等しい場合に、前記シフトレジスタへのスタートパルス及びクロックパルスの入力を停止し、且つ前記第2のスイッチがオンとなるような前記制御信号を出力することを特徴とする表示装置。 - 請求項7または請求項8において、
前記複数の第1のスイッチ各々及び前記第2のスイッチはデジタルのスイッチであり、前記複数の第3のスイッチ各々はアナログのスイッチであることを特徴とする表示装置。 - マトリクス状に配置された複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々に信号を出力するソースドライバと、前記ソースドライバにスタートパルスを入力するか否かを制御する制御回路とを有し、
前記ソースドライバは、シフトレジスタと、デジタルビデオ信号が入力される複数の映像信号入力線と、複数の第1のスイッチと、第2のスイッチと、所定の電位に保たれた電源端子と、複数の第1のラッチ回路と、複数の第2のラッチ回路と、複数のD/A変換回路とを有し、
前記複数の第1のラッチ回路各々は制御端子を有し、前記複数の第1のラッチ回路各々の入力端子は当該制御端子に入力される信号に応じて前記複数の映像信号入力線と接続を選択され、
前記複数の第1のラッチ回路各々の制御端子は、前記複数の第1のスイッチのうちの互いに異なる第1のスイッチを介して前記シフトレジスタの出力端子と接続され、且つ前記第2のスイッチを介して前記電源端子と接続され、
前記複数の第1のラッチ回路のうちの互いに異なる第1のラッチ回路の出力端子は、ラッチパルスが入力されると前記複数の第2のラッチ回路のうちの互いに異なる第2のラッチ回路の入力端子と接続され、
前記複数の第2のラッチ回路のうちの互いに異なる第2のラッチ回路の出力端子は、前記複数のD/A変換回路のうちの互いに異なるD/A変換回路の入力端子と接続され、
前記複数のD/A変換回路のうちの互いに異なるD/A変換回路の出力端子は、前記複数のソース信号線のうちの互いに異なるソース信号線と接続され、
前記複数の第1のスイッチ及び前記第2のスイッチは、前記ソースドライバに入力される制御信号によってオンまたはオフが選択され、前記複数の第1のスイッチと前記第2のスイッチの一方がオンのとき他方はオフであり、
前記制御回路は、前記複数の画素の1行に対応する前記デジタルビデオ信号において全ての画素に対応する信号が等しいか否かを判断する判定回路を有し、前記複数の画素の1行に対応する前記デジタルビデオ信号において全ての画素に対応する信号が等しい場合に、前記シフトレジスタへのスタートパルスの入力を停止し、且つ前記第2のスイッチがオンとなるような前記制御信号を出力することを特徴とする表示装置。 - マトリクス状に配置された複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々に信号を出力するソースドライバと、前記ソースドライバにスタートパルス及びクロックパルスを入力するか否かを制御する制御回路とを有し、
前記ソースドライバは、シフトレジスタと、デジタルビデオ信号が入力される複数の映像信号入力線と、複数の第1のスイッチと、第2のスイッチと、所定の電位に保たれた電源端子と、複数の第1のラッチ回路と、複数の第2のラッチ回路と、複数のD/A変換回路とを有し、
前記複数の第1のラッチ回路各々は制御端子を有し、前記複数の第1のラッチ回路各々の入力端子は当該制御端子に入力される信号に応じて前記複数の映像信号入力線と接続を選択され、
前記複数の第1のラッチ回路各々の制御端子は、前記複数の第1のスイッチのうちの互いに異なる第1のスイッチを介して前記シフトレジスタの出力端子と接続され、且つ前記第2のスイッチを介して前記電源端子と接続され、
前記複数の第1のラッチ回路のうちの互いに異なる第1のラッチ回路の出力端子は、ラッチパルスが入力されると前記複数の第2のラッチ回路のうちの互いに異なる第2のラッチ回路の入力端子と接続され、
前記複数の第2のラッチ回路のうちの互いに異なる第2のラッチ回路の出力端子は、前記複数のD/A変換回路のうちの互いに異なるD/A変換回路の入力端子と接続され、
前記複数のD/A変換回路のうちの互いに異なるD/A変換回路の出力端子は、前記複数のソース信号線のうちの互いに異なるソース信号線と接続され、
前記複数の第1のスイッチ及び前記第2のスイッチは、前記ソースドライバに入力される制御信号によってオンまたはオフが選択され、前記複数の第1のスイッチと前記第2のスイッチの一方がオンのとき他方はオフであり、
前記制御回路は、前記複数の画素の1行に対応する前記デジタルビデオ信号において全ての画素に対応する信号が等しいか否かを判断する判定回路を有し、前記複数の画素の1行に対応する前記デジタルビデオ信号において全ての画素に対応する信号が等しい場合に、前記シフトレジスタへのスタートパルス及びクロックパルスの入力を停止し、且つ前記第2のスイッチがオンとなるような前記制御信号を出力することを特徴とする表示装置。 - マトリクス状に配置された複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々にビデオ信号を出力するソースドライバと、前記ソースドライバにスタートパルスを入力するか否かを制御する制御回路と、複数の第1のスイッチと、第2のスイッチと、所定の電位に保たれた出力信号線とを有し、
前記複数のソース信号線各々は、前記複数の第1のスイッチのうちの互いに異なる第1のスイッチを介して前記ソースドライバの出力端子と接続され、且つ前記第2のスイッチを介して前記出力信号線と接続され、
前記複数の第1のスイッチ及び前記第2のスイッチは、制御信号によってオンまたはオフが選択され、前記複数の第1のスイッチと前記第2のスイッチの一方がオンのとき他方はオフであり、
前記制御回路は、前記複数の画素の1行に対応する前記ビデオ信号において全ての画素に対応する信号が等しいか否かを判断する判定回路を有し、前記複数の画素の1行に対応する前記ビデオ信号において全ての画素に対応する信号が等しい場合に、前記シフトレジスタへのスタートパルスの入力を停止し、且つ前記第2のスイッチがオンとなるような前記制御信号を出力することを特徴とする表示装置。 - マトリクス状に配置された複数の画素と、前記複数の画素にビデオ信号を入力する複数のソース信号線と、前記複数のソース信号線各々にビデオ信号を出力するソースドライバと、前記ソースドライバにスタートパルス及びクロックパルスを入力するか否かを制御する制御回路と、複数の第1のスイッチと、第2のスイッチと、所定の電位に保たれた出力信号線とを有し、
前記複数のソース信号線各々は、前記複数の第1のスイッチのうちの互いに異なる第1のスイッチを介して前記ソースドライバの出力端子と接続され、且つ前記第2のスイッチを介して前記出力信号線と接続され、
前記複数の第1のスイッチ及び前記第2のスイッチは、制御信号によってオンまたはオフが選択され、前記複数の第1のスイッチと前記第2のスイッチの一方がオンのとき他方はオフであり、
前記制御回路は、前記複数の画素の1行に対応する前記ビデオ信号において全ての画素に対応する信号が等しいか否かを判断する判定回路を有し、前記複数の画素の1行に対応する前記ビデオ信号において全ての画素に対応する信号が等しい場合に、前記シフトレジスタへのスタートパルス及びクロックパルスの入力を停止し、且つ前記第2のスイッチがオンとなるような前記制御信号を出力することを特徴とする表示装置。 - 請求項12または請求項13において、
前記複数の第1のスイッチ各々及び前記第2のスイッチはアナログのスイッチであることを特徴とする表示装置。 - 請求項7乃至請求項14のいずれか一において、
前記複数の画素各々は表示媒体として発光素子を有していることを特徴とする表示装置。 - 請求項7乃至請求項14のいずれか一において、
前記複数の画素各々は表示媒体としてEL素子を有していることを特徴とする表示装置。 - 請求項7乃至請求項14のいずれか一において、
前記複数の画素各々は表示媒体として液晶素子を有していることを特徴とする表示装置。 - 請求項7乃至請求項17のいずれか一において、
前記複数の画素各々はスイッチング素子を有していることを特徴とする表示装置。 - 請求項7乃至請求項18のいずれか一において、
前記表示装置を用いたことを特徴とする表示モジュール。 - 請求項19において、
前記表示モジュールを用いたことを特徴とする電子機器。
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