JP3984938B2

JP3984938B2 - シフトレジスタ及び表示装置及び情報表示装置

Info

Publication number: JP3984938B2
Application number: JP2003305080A
Authority: JP
Inventors: 素明川崎; 正己井関
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2002-09-02
Filing date: 2003-08-28
Publication date: 2007-10-03
Anticipated expiration: 2023-08-28
Also published as: US6914956B2; US7031422B2; US20040105523A1; JP2004146035A; US20050141665A1

Description

本発明は、シフトレジスタを含み省電力を必要とする表示パネル等のシステムに有効なシフトレジスタに関するものである。

発光素子等を備えた画素を２次元的に配置して構成された画像表示装置等において、入力シリアルデータ（情報）を取り込むためのサンプリングパルスを発生する為に、例えば図８のようなシフトレジスタが使用される。これは、走査開始信号ＳＳＰとクロック信号ＣＫを入力し、Ｎ個のレジスタ（Ｄ型フロップフロップ（以下、ＤＦＦと略））を含み、各ＤＦＦのクロック入力には全てクロック信号ＣＫが入力され、各ＤＦＦのＱ出力は次段のＤＦＦのＤ入力に接続され、各ＤＦＦのＱ出力からＮ個のサンプリングパルスＳＰ（１）〜ＳＰ（Ｎ）を出力する簡単な構成である。

図９は図８のシフトレジスタの動作を示すタイムチャートである。走査開始信号ＳＳＰのＨレベルをクロック信号ＣＫの１番目↑タイミングを含むだけにしておくと、クロック信号ＣＫの１番目↑タイミングから２番目↑タイミングにおいて１番目サンプリングパルスＳＰ（１）を発生させることができる。そして順次入力されるクロック信号ＣＫによってＳＰ（２）以降のサンプリングパルスが発生され、最後のサンプリングパルスＳＰ（Ｎ）はクロック信号ＣＫのＮ番目↑タイミングから（Ｎ＋１）番目↑タイミングで発生するため、Ｎ個サンプリングパルスを発生させる為にクロック信号ＣＫの（Ｎ＋１）個の↑タイミングを必要とする。

図１０に、使用されるＤＦＦの回路構成を示す。ＤＦＦはクロックバッファとマスタラッチとスレーブラッチから構成される。

クロックバッファは、入力クロックＫｉｎを正極クロックｃｋと負極クロックｎｃｋにする２つのインバータからなり、図１０においてはＭ１〜Ｍ４から構成されている。

マスタラッチは、Ｍ５／Ｍ６及びＭ７／Ｍ８から構成される２つのスイッチと、Ｍ９／Ｍ１０及びＭ１１／Ｍ１２から構成される２つのインバータから構成され、スレーブラッチは、Ｍ１３／Ｍ１４及びＭ１５／Ｍ１６から構成される２つのスイッチと、Ｍ１７／Ｍ１８及びＭ１９／Ｍ２０から構成される２つのインバータから構成され、Ｍ２３／Ｍ２４から構成されるインバータは正極出力Ｑを出力する為のものである。

尚、全ての図面において、インバータを構成するトランジスタのドレイン端子に主に記されているＣ及びＧは各々電源ＶＣＣ及びＧＮＤ端子を示す。

＜シフトレジスタの消費電力＞
図１０のＤＦＦの消費電力に関して説明する。ＭＯＳ回路の消費電力はインバータに代表されるＰ型トランジスタとＮ型トランジスタからなるプッシュプル回路が、このノードに付加される容量を充放電することによって発生する。ＭＯＳ回路の容量はゲート酸化膜とチャネルとの間に発生するチャネル容量Ｃｏｘが主因である。ここでは簡単にゲートが低インピーダンス（プッシュプル出力）のスイッチ回路とインバータ回路を同じ負荷容量Ｃｏとする。したがってクロック系Ｋｉｎ、ｃｋ、ｎｃｋが駆動しなければならない負荷容量は６Ｃｏであり、周期Ｔｏのクロックにおけるロック駆動による消費電力Ｐ１は下式のようになる。

Ｐ１＝ＶＣＣ２×５Ｃｏ／Ｔｏ

クロック入力ＣＫを駆動するのに要する消費電力Ｐ２は下式の様になる。

Ｐ２＝ＶＣＣ２×Ｃｏ／Ｔｏ

Ｄ及びＱ系の駆動に要する消費電力は、（Ｎ＋１）×Ｔｏの時間に一度充放電すればよい。したがってＤＦＦ回路のＤ及びＱ系の駆動に要する消費電力Ｐ３は下式の様になる。

Ｐ３＝ＶＣＣ２×６Ｃｏ／｛Ｔｏ×（Ｎ＋１）｝

したがって図８のシフトレジスタの消費電力Ｐｗ１は、全期間に対するクロックＣＫが入力される期間の割合を動作期間率Ｋとすると（１）式の様になる。

Ｐｗ１＝Ｎ×（Ｐ１＋Ｐ２＋Ｐ３）×Ｋ（１）

この図８のようなシフトレジスタを使用するシステムに、画像を表示する表示パネルがある。表示パネルには各画素の液晶素子の印加電圧によって通過発光量が制御される液晶パネルと各画素に注入される注入電流量に応じて発光量が制御できるＥＬ（エレクトロルミネセンス）素子を用いたＥＬパネルがある。

またシフトレジスタの構成を開示する文献として特許文献１が知られている。

特開平１０−７４０６０号公報

例えば薄膜トランジスタ（ＴＦＴ）回路で構成されるＱＶＧＡ（３２０×２４０）の表示パネルに使用される水平走査シフトレジスタの消費電力Ｐｗ１を（１）式より求めてみる。垂直走査シフトレジスタの消費電力は同じく（１）式より求められるが、垂直走査クロック周期が水平走査クロック周期の３２０倍以上大きいことから無視できる。ここで、スイッチ及びインバータの単位負荷容量Ｃｏ＝５０ｆＦ、電源電圧ＶＣＣ＝１０ｖ、有効動作期間Ｋ＝０．８、水平走査クロック周期Ｔｏ＝１６０ｎｓとすると、
Ｐ１＝０．１５６ｍＷ
Ｐ２＝３．１２５×１０^-2ｍＷ
Ｐ３＝５．８４×１０^-4ｍＷ
Ｐｗ１＝３２０×（０．１５６＋３．１２５×１０^-2＋５．８４×１０^-4）×０
．８ｍＷ
Ｐｗ１＝４８．１ｍＷ
となりクロック系駆動による消費電力成分Ｐ１（０．１５６×３２０×０．８＝３９．９ｍＷ）及びＰ２（３．１２５×１０^-2×３２０×０．８＝８ｍＷ）がほとんどを占めることが分かる。

この水平走査シフトレジスタによって発生する無効電力の消費は、表示画像に関係なく発生し、これは特に携帯機器に使用される表示パネルにおいて大きな問題となる。

また、同じくＴＦＴ回路で構成される表示パネルを考えると、使用される水平走査シフトレジスタのクロック入力を駆動する同じくＴＦＴ回路で構成される駆動ドライバ水平画素数のインバータ入力容量を駆動しなければならない。このためトランジスタの電流駆動能力を大きく取れないＴＦＴ回路においては、大きな規模（面積）を必要とする駆動ドライバ回路を内蔵しなければならない。

また、低温ポリシリコンプロセスのＴＦＴプロセスでは、配線の比抵抗は単結晶シリコン等を用いたＣＭＯＳ（相補型金属酸化膜半導体）プロセスより大きく、大電流駆動する駆動ドライバは安定した電源電圧供給を崩し、対象の水平走査シフトレジスタの動作を不安定にすることもあった。

具体的な課題の一例は以上のとおりであるが、シフトレジスタにおいて消費電力を下げることを課題とする構成が前記特許文献１に開示されている。

本発明は、シフトレジスタにおいて消費電力を下げると共に、シフトレジスタの配線数を削減し、かつ、確実な動作を実現できる構成を提示することを課題とする。

本発明は前記課題を下記に示す手段をもって解決したものである。

即ち、第１の発明は、
シフトレジスタであって、
入力されるクロック信号のレベル遷移タイミングに合わせて連鎖的にパルス信号を発生させる複数のパルス発生部を有しており、
該複数のパルス発生部は、一部のパルス発生部ごとに異なるシフトパルス発生ユニットに属しており、
各々のシフトパルス発生ユニットは、
自らに属する少なくとも一つの前記パルス発生部がパルス信号を発生させたことを示す状態信号を、当該シフトパルス発生ユニットよりも前のシフトパルス発生ユニットと後のシフトパルス発生ユニットの両方が接続される共通配線に対して出力する状態信号発生回路と、自らに属する前記パルス発生部に対してクロック信号を供給するクロック供給回路とを有しており、
前記クロック供給回路が前記パルス発生部に対して前記クロック信号を供給する期間と前記クロック信号を供給しない期間があり、
前記クロック信号を供給する期間においては自らが属するシフトパルス発生ユニットよりも前のシフトパルス発生ユニットからは該シフトパルス発生ユニットに属する少なくとも一つのパルス発生部がパルス信号を発生させたことを示す状態信号が入力されており、後のシフトパルス発生ユニットからは該シフトパルス発生ユニットに属するパルス発生部がパルス信号を発生させたことを示す状態信号が入力されておらず、
前記パルス発生部がパルス信号を発生させたことを示す前記状態信号は前記パルス信号よりも前記共通配線上で劣化しにくい信号であることを特徴とするシフトレジスタである。

ここで該複数のパルス発生部は、一部のパルス発生部ごとに異なるシフトパルス発生ユニット属する構成としては、種々の構成を採用できる。シフトパルス発生ユニットに属するパルス発生部は一つでもよいし、複数でもよい。

第２の発明は、上記第１の発明において、前記クロック供給回路は、自らが属するシフトパルス発生ユニットよりも前のシフトパルス発生ユニットからは該シフトパルス発生ユニットに属するパルス発生部がパルス信号を発生させたことを示す状態信号が入力されておらず、後のシフトパルス発生ユニットからも該シフトパルス発生ユニットに属するパルス発生部がパルス信号を発生させたことを示す状態信号が入力されていない期間においては前記パルス発生部にクロック信号の供給を行わないものであることを特徴とするものである。

第３の発明は、上記第１もしくは第２の発明において、前記クロック供給回路は、自らが属するシフトパルス発生ユニットよりも前のシフトパルス発生ユニットからは該シフトパルス発生ユニットに属するパルス発生部がパルス信号を発生させたことを示す状態信号が入力されており、後のシフトパルス発生ユニットからも該シフトパルス発生ユニットに属するパルス発生部がパルス信号を発生させたことを示す状態信号が入力されている期間においては前記パルス発生部にクロック信号の供給を行わないことを特徴とするものである。

前記パルス発生部がパルス信号を発生させたことを示す前記状態信号を前記パルス信号よりも前記共通配線上で劣化しにくい信号とする構成としては種々の工夫が可能であるが、特には、前記パルス発生部がパルス信号を発生させたことを示す前記状態信号のパルスの幅を前記パルス信号のパルスの幅よりも広いものとすると好適である。これが第４の発明である。

あるシフトパルス発生ユニット（注目シフトパルス発生ユニット）からそれよりも前のシフトパルス発生ユニット（のクロック供給回路）と後のシフトパルス発生ユニット（のクロック供給回路）のそれぞれに対して、注目シフトパルス発生ユニットのパルス発生部からパルス信号が発生されたことを示す状態信号を別々の配線を介して出力しようとすると配線数が多くなってしまう点に本願発明者は着目した。そこで、本願発明者は鋭意検討を行い共通配線を介して同時に前記状態信号を前のシフトパルス発生ユニットと後のシフトパルス発生ユニットのそれぞれに伝送する発明に到達したのである。しかしながら該共通配線を使う構成では特有の課題が発生することがわかった。すなわち、注目シフトパルス発生ユニットのパルス発生部からパルス信号が発生されたことを示す信号としてパルス発生部が発生するパルス信号そのものを用いる構成を採用すると、前のシフトパルス発生ユニットと後のシフトパルス発生ユニットの両方が接続される共通配線上では信号の劣化が大きく、動作の確実性が減じてしまうのである。そこで本願発明者は上記発明から更に検討を進めて、パルス発生部からのパルス信号そのものを他のシフトパルス発生ユニットに伝送するのではなく、仮に該パルス信号そのものを共通配線に供給した場合に生じる劣化に対してより劣化しにくい状態の状態信号を発生する状態信号発生回路を設ける構成に想到したのである。例えばパルス信号のパルス幅よりも広い幅の状態信号を用いることで上記劣化を抑制することができるのである。

第５の発明は、以上述べた各発明において、前記状態信号発生回路は、自らが属するシフトパルス発生ユニットに属する少なくとも一つの前記パルス発生部がパルス信号を発生させるのに同期して、出力する信号のレベルを変えるものであることを特徴とする発明である。状態信号発生回路が出力する信号として２つのレベルがある場合には、その一方のレベルの状態信号が自らが属するシフトパルス発生ユニットに属する少なくとも一つのパルス発生部がパルス信号を発生させたことを示す状態信号に対応し、他方のレベルがリセットによって前記一方のレベルから遷移されたレベル（リセットレベル）に対応するように構成すればよい。クロック供給回路は他のシフトパルス発生ユニットから前記リセットレベルの信号が入力されているときに、該シフトパルス発生ユニットに属するパルス発生部はパルス信号を発生させていないとして制御を行うようにすればよい。すなわち、クロック供給回路は、前のシフトパルス発生ユニットと後のシフトパルス発生ユニットのそれぞれの状態信号発生回路から入力される信号のレベルを比較して該非核の結果に応じてクロック信号をパルス発生部に供給するかしないかを決定することができる。

なお本願は上記各発明に係るシフトレジスタを用いた表示装置の発明を含んでいる。具体的には表示素子を更に有していればよい。該表示素子としては液晶素子を含む表示素子やエレクトロルミネセンス素子を含む表示素子や電子放出素子を含む表示素子など種々の構成のものを採用することができる。

シフトレジスタから連鎖的に出力されるパルス信号は例えば映像信号をサンプリングするタイミングを規定する信号として用いることができる。

本発明を使用したシフトレジスタは、配線数の大幅な増大を抑制しつつ消費電力の低減を図れ、かつ確実な動作を実現できるものである。

まず後述の実施形態１を示す図１を用いて本発明の説明を行うが、本発明はこの形態に限られるものではない。

図１に示されているように本発明においては、パルス発生部（レジスタ回路ＤＦＦ（ｎ）：ｎは整数で以下同様）と、状態信号発生部（状態信号発生回路であるラッチ回路ＬＡＴ（ｎ））と、クロック供給回路であるクロック抽出部（クロックゲート回路ＣＫＧ（ｎ））とを含むシフトパルス発生ユニット３０（以下、単にユニットともいう）を複数備えている。

全てのユニット３０にクロック信号を入力するクロック信号線（ＣＫ）は各々のクロック抽出部ＣＫＧに接続されている。

パルス発生部ＤＦＦは、従来のシフトレジスタと同様に、入力されるクロック信号のレベル遷移タイミングに合わせて連鎖的にパルス信号を発生していくようパルス発生部ＤＦＦ同士でＱ出力端子とＤ入力端子とが順に接続されている。本発明においてこのパルス発生部ＤＦＦにクロック信号を入力するのは、クロック抽出部ＣＫＧである。

状態信号発生部ＬＡＴは、ラッチ出力端子Ｆより、状態信号を該当シフトパルス発生ユニットの前後のシフトパルス発生ユニット（該当ユニットをｎ番目のユニットとすると、ｎ−１番目以前とｎ＋１番目以後のユニット）に含まれるクロック抽出部ＣＫＧに対して出力し、且つパルス発生部ＤＦＦがパルス信号を発生した時に状態信号を第１の状態から第２の状態に変化させる機能を有している。ラッチ出力端子Ｆに接続されている配線が共通配線であり、この共通配線にはこの状態信号発生部ＬＡＴが属するシフトパルス発生ユニットよりも２つ前のシフトパルス発生ユニットのクロック抽出部と１つ後のシフトパルス発生ユニットのクロック抽出部とが接続されており、ラッチ出力はそれぞれに該共通配線を介して同時に伝送される。図１の形態では、各々のユニット３０に含まれるパルス発生部のＱ出力端子が状態信号発生部ＬＡＴにも接続されており、状態信号発生部ＬＡＴはこれによりパルス発生部におけるパルス信号の発生を検出する。図１の形態では、ラッチ出力端子Ｆ（ｎ）はＣＫＧ（ｎ＋１）の前方状態信号入力端子ＦＲと、不図示のＣＫＧ（ｎ−２）の後方状態信号入力端子ＦＦとに接続され、これらのクロック抽出部に対して状態信号を出力する。

尚、本発明において、前、或いは後のユニットという意味は、連鎖的にパルス信号を発生していくように順に接続されたパルス発生部によって定められる順序における前、後ということである。

また状態信号の第１の状態、第２の状態とは、互いに異なる夫々一定の状態を表しており、例えば第１の状態をＬ（ＧＮＤ接地電位）状態、第２の状態をＨ（ＶＣＣ電源電位）状態としたり、或いはこの逆にしたりする等が挙げられるが、これに限られるものではない。

少なくとも中間部分の連続する複数のシフトパルス発生ユニットに含まれるクロック抽出部ＣＫＧは、クロック信号線ＣＫから入力されるクロック信号に応じたクロック信号を、該当シフトパルス発生ユニットより前のシフトパルス発生ユニットから入力される状態信号が第２の状態であって、且つ該当シフトパルス発生ユニットより後ろのシフトパルス発生ユニットから入力される状態信号が第１の状態である期間のみにおいて、抽出クロック出力端子Ｋからパルス発生部ＤＦＦに入力する機能を有している。図１の形態では、ＣＫＧ（ｎ）の前方状態信号入力端子ＦＲはＦ（ｎ−１）に接続され、後方状態信号入力端子ＦＦは不図示のＦ（ｎ＋２）に接続され、夫々から入力される状態信号により動作するようになっている。

該当ユニットよりも前のユニットをユニットＡとし、後のユニットをユニットＢとすると、ユニットＡ、ユニットＢから入力される状態信号が共に第１の状態にある期間は、該当ユニットはすぐにはパルスを発生することがない待ちの期間であり、ユニットＡとユニットＢから入力される状態信号が共に第２の状態にある期間は、該当ユニットが既にパルスを発生して次の走査開始を待つ期間である。つまり、ユニットＡから入力される状態信号が第２の状態であって、ユニットＢから入力される状態信号が第１の状態であるような、２つの状態信号が互いに異なる状態にある期間は、ユニットＡにおいては既にパルス発生部がパルスを発生し、ユニットＢにおいては未だパルス発生部がパルスを発生していない期間であり、一走査の全期間の内、該当ユニットがパルスを発生する期間を含む必要部分だけが抽出された期間となっている。

このように、全期間において入力されるクロック信号を、前後のユニットから入力される状態信号を利用して必要な期間のみにおいてパルス発生部ＤＦＦに入力することで、パルス発生部にクロックが入力されてパルス発生部の負荷容量を充放電する期間を大幅に減らすことができ、パルス発生部における消費電力を減少し、シフトレジスタ全体の低消費電力化も可能となる。

状態信号発生部ＬＡＴが状態信号を出力する対象となる前後のユニットとしては、適当なものを一つずつ選択しておけばよいが、クロック抽出部ＣＫＧがクロック信号を抽出する期間はこの選択により定まり、該当ユニットから離れたユニットを選択した場合ほどクロック抽出部ＣＫＧがクロック信号を抽出する期間は長くなり、それだけ省電力の効果が小さくなっていく。しかし、できる限りクロック信号の抽出期間を短くする目的から直前と直後のユニット（該当ユニットをｎ番目のユニットとすると、ｎ−１番目とｎ＋１番目のユニット）を選択するよりは、図１に示す形態のように直前（ｎに対してｎ−１）のユニットと２段後（ｎに対してｎ＋２）のユニットとを選択したり、図３に示す形態のように２段前（ｎに対してｎ−２）のユニットと直後（ｎに対してｎ＋１）のユニットとを選択したりする等、回路の接続形態により異なるパルス遅延に対する安全期間を考慮した上で前後のユニットを選択することにより、クロック信号の抽出期間を極力短くすることができると同時にパルスの連鎖的シフトの確実性を確保することができる。

〔実施形態１〕
図１（ａ）〜（ｃ）は本発明のシフトレジスタの一実施形態を示すものであり、図８の従来のシフトレジスタと同様にＮ個のパルス信号群を発生するものである。（ａ）はシフトレジスタの中間走査部である。（ｂ）はシフトレジスタの開始走査部である。（ｃ）はシフトレジスタの終了走査部である。

＜中間走査部＞
図１（ａ）は任意の中間に配置された（ｎ−１）番目、（ｎ）番目、（ｎ＋１）番目の３つのユニット３０を示したものである。

入力クロック信号ＣＫはクロックゲート回路ＣＫＧ（ｎ−１）、ＣＫＧ（ｎ）、ＣＫＧ（ｎ＋１）の各々のクロック信号入力端子に入力される。

ＣＫＧ（ｎ−１）の抽出クロック出力端子Ｋからはクロック信号Ｋ（ｎ−１）が出力されてレジスタ回路ＤＦＦ（ｎ−１）の抽出クロック信号入力端子に入力され、ＤＦＦ（ｎ−１）のＤ入力端子Ｄには前段のＤＦＦ（ｎ−２）のＱ出力端子Ｑから出力されるパルス信号ＳＰ（ｎ−２）が入力され、ＤＦＦ（ｎ−１）のＱ出力はＳＰ（ｎ−１）として出力されるとともにラッチ回路ＬＡＴ（ｎ−１）のクロック入力端子と次段のＤＦＦ（ｎ）のＤ入力に入力される。ＬＡＴ（ｎ−１）のＤ入力は電源ＶＣＣに接続され、ＬＡＴ（ｎ−１）のラッチ出力ＦはＦ（ｎ−１）として出力される。

ＣＫＧ（ｎ）の抽出クロック出力ＫからＫ（ｎ）が出力され、ＤＦＦ（ｎ）の抽出クロック信号入力端子に入力され、ＤＦＦ（ｎ）のＱ出力はＳＰ（ｎ）として出力されるとともにラッチ回路ＬＡＴ（ｎ）のクロック入力端子と次段のＤＦＦ（ｎ＋１）のＤ入力に入力される。ＬＡＴ（ｎ）のＤ入力は電源ＶＣＣに接続され、ＬＡＴ（ｎ）のラッチ出力ＦはＦ（ｎ）として出力される。

ＣＫＧ（ｎ＋１）の抽出クロック出力ＫからＫ（ｎ＋１）が出力され、ＤＦＦ（ｎ＋１）の抽出クロック信号入力端子に入力され、ＤＦＦ（ｎ＋１）のＱ出力はＳＰ（ｎ＋１）として出力されるとともにラッチ回路ＬＡＴ（ｎ＋１）のクロック入力端子と次段のＤＦＦ（ｎ＋２）のＤ入力に接続させる為出力される。ＬＡＴ（ｎ＋１）のＤ入力は電源ＶＣＣに接続され、ＬＡＴ（ｎ＋１）のラッチ出力ＦはＦ（ｎ＋１）として出力される。

ＬＡＴ（ｎ−１）、ＬＡＴ（ｎ）、ＬＡＴ（ｎ＋１）の各々のリセット端子Ｒにはリセット信号ＣＬが入力される。

ＣＫＧ（ｎ−１）の前方状態信号入力端子ＦＲ入力には（ｎ−２）番目の状態信号Ｆ（ｎ−２）が入力されるとともに、後方状態信号入力端子ＦＦ入力には（ｎ＋１）番目の状態信号Ｆ（ｎ＋１）が入力される。

ＣＫＧ（ｎ）の前方状態信号入力端子ＦＲ入力には（ｎ−１）番目の状態信号Ｆ（ｎ−１）が入力されるとともに、後方状態信号入力端子ＦＦ入力には（ｎ＋２）番目の状態信号Ｆ（ｎ＋２）が入力される。

ＣＫＧ（ｎ＋１）の前方状態信号入力端子ＦＲ入力には（ｎ）番目の状態信号Ｆ（ｎ）が入力されるとともに、後方状態信号入力端子ＦＦ入力には（ｎ＋３）番目の状態信号Ｆ（ｎ＋３）が入力される。

ラッチ回路ＬＡＴの構成例を図６に示す。図６の構成は一般的なものであるので説明は省く。

ＣＫＧの構成例を図７ａに示す。

Ｍ１〜Ｍ８から構成されるクロックゲート信号ｆを発生する前方状態信号入力端子ＦＲと反転後方状態信号入力端子ＦＦＢとのＡＮＤ論理回路から、クロック信号入力端子ＣＬＫに接続されたＭ９〜Ｍ１２から構成されるＮＡＮＤ回路にクロックゲート信号ｆを入力して正極クロックｃｋと負極クロックｎｃｋを出力する。

図１（ａ）で使用されるＤＦＦ（ｎ−１）、ＤＦＦ（ｎ）、ＤＦＦ（ｎ＋１）は図１０と同じ構成をしているが、図１０におけるＭ１〜Ｍ４で構成されるクロックバッファはＣＫＧ（ｎ−１）〜ＣＫＧ（ｎ＋１）に含まれているので不要である。

図１（ａ）の動作を図２（ａ）のタイムチャートを使用して説明する。

パルス発生手段からパルスが発生している期間においては、リセット信号ＣＬはＬレベルであり、図２（ａ）で示されている期間の前に予め全てのＬＡＴ回路はリセットしておく。入力クロック信号ＣＫは（ｎ−２）番目〜（ｎ＋３）番目のクロック周期期間を示している。

（ｎ−２）クロック期間
ＤＦＦ（ｎ−２）のＱ出力には図に示す様に（ｎ−２）番目と（ｎ−１）番目クロックで発生するＳＰ（ｎ−２）が出力されていると仮定する。

ＣＫＧ（ｎ−１）内のクロックゲート信号ｆ（ｎ−１）は、Ｆ（ｎ＋１）がＬレベルであるので、Ｆ（ｎ−２）がＨレベルに確定した時点でＨレベルに変化してＫ（ｎ−１）のクロック出力を開始する。しかしＦ（ｎ−１）及びＦ（ｎ）はこの時点ではＬレベルであるのでクロックゲート信号ｆ（ｎ）及びｆ（ｎ＋１）はＬレベルのままであり、Ｋ（ｎ）、Ｋ（ｎ＋１）はともにクロック信号を発生しない。

（ｎ−１）クロック期間
クロックゲート信号ｆ（ｎ−１）は、Ｆ（ｎ＋１）がＬレベルかつＦ（ｎ−２）がＨレベルになっているので引き続きＨレベルであるので、Ｋ（ｎ−１）のクロック出力がされる。

（ｎ−１）番目クロックの↑タイミングでＤＦＦ（ｎ−１）がＳＰ（ｎ−２）を取り込みＳＰ（ｎ−１）はＨレベルに変化し、（ｎ）番目クロックの↑タイミングで再びＳＰ（ｎ−２）を取り込みＳＰ（ｎ−１）をＬレベルに変化させる。

クロックゲート信号ｆ（ｎ）はＦ（ｎ−１）がＨレベルに確定した時点でＨレベルに変化して、Ｋ（ｎ）のクロック出力を開始するが、Ｆ（ｎ）はこの時点でＬレベルであるのでクロックゲート信号ｆ（ｎ）は、Ｌレベルのままであり、Ｋ（ｎ＋１）はクロック信号を発生しない。

（ｎ）クロック期間
クロックゲート信号ｆ（ｎ−１）は、Ｆ（ｎ＋１）がＬレベルかつＦ（ｎ−２）がＨレベルになっているので引き続きＨレベルであり、Ｋ（ｎ−１）のクロック出力がされる。そのため（ｎ）番目クロックの↑タイミングで再びＳＰ（ｎ−２）を取り込みＳＰ（ｎ−１）をＬレベルに変化させる動作を行うことができる。

クロックゲート信号ｆ（ｎ）は、Ｆ（ｎ＋２）がＬレベルかつＦ（ｎ−１）がＨレベルになっているので引き続きＨレベルであり、引き続きＫ（ｎ）はクロック出力がされる。

（ｎ）番目クロックの↑タイミングでＤＦＦ（ｎ）がＳＰ（ｎ−１）を取り込みＳＰ（ｎ）はＨレベルに変化し、（ｎ＋１）番目クロックの↑タイミングで再びＳＰ（ｎ−１）を取り込みＳＰ（ｎ）をＬレベルに変化させる。

クロックゲート信号ｆ（ｎ＋１）は、Ｆ（ｎ）がＨレベルに確定した時点でＨレベルに変化して、Ｋ（ｎ＋１）のクロック出力を開始する。

（ｎ＋１）クロック期間
クロックゲート信号ｆ（ｎ）は、Ｆ（ｎ＋２）がＬレベルかつＦ（ｎ）がＨレベルなので、Ｈレベルであり、Ｋ（ｎ）のクロック出力される。したがって（ｎ＋１）番目クロックの↑タイミングで再びＳＰ（ｎ−１）を取り込みＳＰ（ｎ）をＬレベルに変化させる動作を行うことができる。

クロックゲート信号ｆ（ｎ＋１）は、Ｆ（ｎ＋３）がＬレベルかつＦ（ｎ）がＨレベルになっているので引き続きＨレベルであり、引き続きＫ（ｎ）はクロック出力がされる。

（ｎ＋１）番目クロックの↑タイミングでＤＦＦ（ｎ＋１）がＳＰ（ｎ）を取り込みＳＰ（ｎ＋１）はＨレベルに変化し、（ｎ＋２）番目クロックの↑タイミングで再びＳＰ（ｎ）を取り込みＳＰ（ｎ＋１）をＬレベルに変化させる。

クロックゲート信号ｆ（ｎ−１）は、Ｆ（ｎ＋１）がＨレベルが確定した時点でＬレベルに変化してＫ（ｎ−１）のクロック出力は停止する。

（ｎ＋２）クロック期間
クロックゲート信号ｆ（ｎ＋１）は、Ｆ（ｎ＋３）がＬレベルかつＦ（ｎ＋１）がＨレベルなので、Ｈレベルであるので、Ｋ（ｎ＋１）のクロック出力される。したがって（ｎ＋２）番目クロックの↑タイミングで再びＳＰ（ｎ）を取り込みＳＰ（ｎ＋１）をＬレベルに変化させる動作を行うことができる。

クロックゲート信号ｆ（ｎ）は、Ｆ（ｎ＋２）のＨレベルが確定した時点でＬレベルに変化してＫ（ｎ）のクロック出力は停止する。

（ｎ＋３）クロック期間
クロックゲート信号ｆ（ｎ＋１）は、Ｆ（ｎ＋３）のＨレベルが確定した時点でＬレベルに変化してＫ（ｎ＋１）のクロック出力は停止する。

（ｎ−２）クロックと（ｎ−１）クロックによってＳＰ（ｎ−２）が出力されている仮定は、ＤＦＦ（ｎ−２）、ＬＡＴ（ｎ−２）、ＣＫＧ（ｎ−２）が同様な構成で接続されていたとすると証明できる。ＳＰ（ｎ−１）〜ＳＰ（ｎ＋１）は図８のシフトレジスタと同様の所望のパルス信号群の波形を示す。

＜開始走査部＞
図１（ｂ）は開始走査部の構成を示すものであり、図１（ａ）と同様にＤＦＦ、ＬＡＴ、ＣＫＧから構成されるユニットのｎ＝１〜３番目を示してある。

ＣＫＧ（２）及びＣＫＧ（３）の各々のＦＲ及びＦＦ入力には、各々１段前の状態信号と２段後の状態信号が入力されている。しかしＣＫＧ（１）のＦＦ入力には２段後の状態信号Ｆ（３）が入力されているが、ＦＲ入力は電源ＶＣＣが入力されている。これは、状態信号の第１の状態がＬ（接地ＧＮＤ）の状態、第２の状態がＨ（電源ＶＣＣ）の状態であることに関係している。即ち、複数のシフトパルス発生ユニットのうち少なくとも最初にパルス信号を発生するシフトパルス発生ユニットには、前のシフトパルス発生ユニットが存在しないため、前記該当シフトパルス発生ユニットより前のシフトパルス発生ユニットから入力される状態信号の代わりに、第２の状態の状態信号と同じ信号を入力するのが好ましいためである。これにより全てのシフトパルス発生ユニットを同じ回路構成とすることも可能となる。

図２（ｂ）は図１（ｂ）の動作を説明するタイムチャートである。リセット信号ＣＬは１番目クロックの入力に先立ってリセット信号ＣＬが所定期間Ｈレベルにされしたがって全てのＬＡＴ回路がリセットされ、状態信号が第１の状態（ＧＮＤ電位）とされる。

リセット信号ＣＬがＨレベルになる前は、図１（ａ）の説明から理解できるように、クロックゲート信号ｆ（１）、ｆ（２）、ｆ（３）は全てＬレベルになっている。リセット信号ＣＬがＨレベルになりＦ（１）、Ｆ（４）及びＦ（２）、Ｆ（５）がＬレベルに変化してもｆ（２）及びｆ（３）はＬレベルのままであるが、クロックゲート信号ｆ（１）は、Ｆ（３）がＬレベルに変化するとＦＲ入力が電源ＶＣＣに接続されているためＨレベルであるのでＨレベルに変化し、クロックＫ（１）に出力できる。しかし、この時点では１番目クロックが入力されていないのでクロックＫ（１）にはクロックが発生しない。

１番目クロックの↑タイミングと２番目クロックの↑タイミングの間でＨレベルとなる走査開始信号ＳＳＰがＤＦＦ（１）のＤ入力に入力され、１番クロックが入力されると、Ｋ（１）にクロックが発生してＳＰがＤＦＦ（１）に取り込まれてＳＰ（１）がＨレベルに変化する。その後、ＤＦＦ（１）に２番クロックが入力されると再びＳＰが取り込まれてＳＰ（１）がＬレベルに変化する。

以後の動作は図１（ａ）の動作と同じなので説明を省略する。

＜終了走査部＞
図１（ｃ）は終了走査部の構成を示すものであり、図１（ａ）と同様にＤＦＦ、ＬＡＴ、ＣＫＧから構成されるユニットのｎ＝Ｎ−２〜Ｎ番目を示してある。

ＣＫＧ（Ｎ−２）のＦＲ及びＦＦ入力には、各々１段前の状態信号と２段後の状態信号が入力されている。ＣＫＧ（Ｎ−１）及びＣＫＧ（Ｎ）のＦＲ入力にも各々１段前の状態信号Ｆ（Ｎ−２）及びＦ（Ｎ−１）が入力されているが、ＦＦ入力は接地ＧＮＤに接続される。これは、開始走査部と同様に、状態信号の第１の状態がＬ（接地ＧＮＤ）の状態、第２の状態がＨ（電源ＶＣＣ）の状態であることに関係している。即ち、複数のシフトパルス発生ユニットのうち少なくとも最後にパルス信号を発生するシフトパルス発生ユニットには、後のシフトパルス発生ユニットが存在しないため、前記該当シフトパルス発生ユニットより後のシフトパルス発生ユニットから入力される状態信号の代わりに、第１の状態の状態信号と同じ信号を入力するのが好ましいためである。これにより全てのシフトパルス発生ユニットを同じ回路構成とすることも可能となる。

（Ｎ＋１）番目クロック以前の動作は図１（ａ）の中間走査部と同じ動作をするので説明を省略する。

ＣＫＧ（Ｎ−１）及びＣＫＧ（Ｎ）のＦＦ入力がＬレベル（ＧＮＤ接地）なので、クロックゲート信号ｆ（Ｎ−１）及びｆ（Ｎ）は引き続きＨレベルのままである。しかしクロックＣＫは（Ｎ＋１）番目で終了するので以後Ｋ（Ｎ−１）及びＫ（Ｎ）にはクロックが発生しない。（Ｎ＋１）番目クロックが終了して所定期間経過した後、リセット信号ＣＬがＨレベルになり、Ｆ（Ｎ−２）及びＦ（Ｎ−１）がＬレベルになるのでクロックゲート信号ｆ（Ｎ−１）及びｆ（Ｎ）はＬレベルに変化してＫ（Ｎ−１）及びＫ（Ｎ）の出力状態を停止する。

以後リセット信号ＣＬを再びＬレベルにして１番目クロックを待機し、１番目クロックからは図２（ｂ）の動作を再び行う。

以上説明した図１（ａ）〜図１（ｃ）の構成を有するシフトレジスタは、クロックＣＫと走査開始信号ＳＳＰおよびリセット信号ＣＬを入力することによって所望のパルス信号群ＳＰ（１）〜ＳＰ（Ｎ）を出力することができる。

＜実施形態１のシフトレジスタの消費電力＞
消費電力の算出において、図８の従来のシフトレジスタと同様にＭＯＳ回路の消費電力はインバータに代表されるＰ型トランジスタとＮ型トランジスタからなるプッシュプル回路がこのノードに付加される容量を充放電することによって発生する。ＭＯＳ回路の容量はゲート酸化膜とチャネルとの間に発生するチャネル容量Ｃｏｘが主因である。ここでは簡単にゲートが低インピーダンス（プッシュプル出力）のスイッチ回路とインバータ回路を同じ負荷容量Ｃｏとする。

まず図１０のＤＦＦ回路からクロックバッファＭ１〜Ｍ４が除かれるので、ＤＦＦ回路のクロック系の駆動に要する消費電力Ｐ４は下式のようになる。

Ｐ４＝ＶＣＣ²×４Ｃｏ／Ｔｏ

ＤＦＦ回路のＤ及びＱ系の駆動に要する消費電力Ｐ５は、所望のパルス信号群のパルス数をＮとすると下式のようになる。

Ｐ５＝ＶＣＣ²×６Ｃｏ／｛Ｔｏ×（Ｎ＋１）｝

図７（ａ）に示すＣＫＧ回路のクロック系の駆動に要する消費電力Ｐ６は下式になる。

Ｐ６＝ＶＣＣ²×３Ｃｏ／Ｔｏ

クロック入力の駆動に要する消費電力Ｐ７は下式になる。

Ｐ７＝ＶＣＣ²×Ｃｏ／Ｔｏ

ＣＫＧ回路におけるＦＲ及びＦＦの駆動に要する消費電力Ｐ８は下式になる。

Ｐ８＝ＶＣＣ²×５Ｃｏ／｛Ｔｏ×（Ｎ＋１）｝

ＬＡＴ回路の消費電力Ｐ９は下式になる。

Ｐ９＝ＶＣＣ²×９Ｃｏ／｛Ｔｏ×（Ｎ＋１）｝

図１（ａ）〜１（ｃ）で構成されるシフトレジスタの消費電力Ｐｗ２を考えるとき、各レジスタであるＤＦＦ回路には４つのクロックが入力されるだけであり、最終段のＤＦＦ（Ｎ）には３つのクロックが入力されるがここでは簡単に全て４つのクロックが入力されるとする。

また図２（ａ）〜（ｃ）のタイミングチャートで理解できるように３つのレジスタが同時にクロック入力される。加えて全期間に対するクロック入力期間を示す有効動作期間Ｋを考慮すると消費電力Ｐｗ２は（２）式の様になる。

Ｐｗ２＝Ｎ×［｛３×４／（Ｎ＋１）｝×Ｐ４＋Ｐ５＋｛３×４／（Ｎ＋１）｝×Ｐ６＋Ｐ７＋Ｐ８＋Ｐ９］×Ｋ（２）

たとえば図１１に示されるようなＴＦＴ回路で構成されるＱＶＧＡ（３２０×２４０）の表示パネルに使用される水平走査シフトレジスタ３の消費電力Ｐｗ２を（２）式より求めてみる。垂直走査シフトレジスタ５の消費電力は同じく（２）式より垂直走査クロック周期が水平走査クロック周期の３２０倍以上大きいことから無視できる。ここで、スイッチ及びインバータの単位負荷容量Ｃｏ＝５０ｆＦ、電源電圧ＶＣＣ＝１０ｖ、有効動作期間Ｋ＝０．８、水平走査クロック周期Ｔｏ＝１６０ｎｓとすると、
Ｐ４＝０．１２５ｍＷ
Ｐ５＝５．８４×１０^-4ｍＷ
Ｐ６＝９．３８×１０^-2ｍＷ
Ｐ７＝３．１２５×１０^-2ｍＷ
Ｐ８＝４．８７×１０^-4ｍＷ
Ｐ９＝８．７６×１０^-4ｍＷ
Ｐｗ２＝３２０×（４．６７×１０^-3＋５．８４×１０^-4＋３．５０×１０^-3＋３．１２５×１０^-2＋４．８７×１０^-4＋８．７６×１０^-4）×０．８ｍＷ
Ｐｗ２＝１０．６ｍＷ

（１）式で示される図８の従来のシフトレジスタの消費電力Ｐｗ１＝４８．１ｍＷの約２２％に消費電力が削減されたことになる。

以上説明した実施形態１のシフトレジスタは図１（ａ）〜１（ｃ）の構成に限定されるものではない。任意の整数段ｎのＣＫＧ（ｎ）に入力される前方状態信号入力端子ＦＲ（ｎ）に入力される状態信号Ｆ（ｘ）と後方状態信号入力端子ＦＦ（ｎ）に入力される状態信号Ｆ（ｙ）において、整数ｘ、ｙに以下の関係が成り立てば論理上動作させることができる。

ｘ＜ｎ；ただし、ｘ＜１のときはＦＲ入力を電源ＶＣＣに接続しておく。

ｙ＞ｎ；ただし、ｙ＞ＮのときはＦＦ入力を接地ＧＮＤに接続しておく。

以上説明したシフトレジスタは図８に示す従来のシフトレジスタと同様に各段の使用する回路構成がまったく等しくできるため、所望シフトパルス数に対して回路レイアウトが容易に対応できる。また本発明のシフトレジスタがＴＦＴプロセスだけでなく、単結晶シリコン等を用いたＣＭＯＳプロセスにおいても実現されることは明確である。

〔実施形態２〕
図３（ａ）〜（ｃ）は本発明のシフトレジスタの別の実施形態を示すものであり、図８の従来のシフトレジスタと基本的には同様の原理により、２Ｎ個のパルス信号群を発生するものである。特に断りの記載がない限り、図１と同じ符号の端子、信号等は同じ働きをするものを表している。尚、本形態においては、夫々一対のレジスタ回路Ｄａ（ｎ）、Ｄｂ（ｎ）がパルス発生部に対応している。

＜中間走査部＞
図３（ａ）は任意の中間に配置された（ｎ−１）番目、（ｎ）番目、（ｎ＋１）番目の３つのユニット３０を示したものである。

ＣＫＧ（ｎ−１）の抽出クロック出力端子Ｋからはクロック信号Ｋ（ｎ−１）が出力されてレジスタ回路Ｄａ（ｎ−１）およびＤｂ（ｎ−１）の抽出クロック信号入力端子に入力され、Ｄａ（ｎ−１）のＤ入力には前段のＤｂ（ｎ−２）のＱ出力であるＱｂ（ｎ−２）が入力され、Ｄａ（ｎ−１）のＱ出力であるＱａ（ｎ−１）はＤｂ（ｎ−１）のＤ入力に入力される。

Ｄａ（ｎ−１）はＫ（ｎ−１）の負極信号で動作し、Ｄｂ（ｎ−１）はＫ（ｎ−１）の正極信号で動作するものであるため、クロックの１周期において、Ｄａ（ｎ−１）及びＤｂ（ｎ−１）のシフトパルス出力ＳＰからＳＰａ（ｎ−１）及びＳＰｂ（ｎ−１）が出力される。Ｄｂ（ｎ−１）のＱ出力であるＱｂ（ｎ−１）はＬＡＴ（ｎ−１）のクロック入力端子にも入力される。ＬＡＴ（ｎ−１）のＤ入力は電源ＶＣＣに接続され、ＬＡＴ（ｎ−１）のラッチ出力Ｆは状態信号Ｆ（ｎ−１）として出力される。

ＣＫＧ（ｎ）の抽出クロック出力端子ＫからはＫ（ｎ）が出力され、Ｄａ（ｎ）およびＤｂ（ｎ）の抽出クロック信号入力端子に入力され、Ｄａ（ｎ）のＤ入力には前段のＤｂ（ｎ−１）のＱ出力であるＱｂ（ｎ−１）が入力され、Ｄａ（ｎ）のＱ出力であるＱａ（ｎ）はＤｂ（ｎ）のＤ入力に入力される。

Ｄａ（ｎ）はＫ（ｎ）の負極信号で動作し、Ｄｂ（ｎ）はＫ（ｎ）の正極信号で動作するものであるため、クロックの１周期において、Ｄａ（ｎ）及びＤｂ（ｎ）のシフトパルス出力ＳＰからＳＰａ（ｎ）及びＳＰｂ（ｎ）が出力される。Ｄｂ（ｎ）のＱ出力であるＱｂ（ｎ）はＬＡＴ（ｎ）のクロック入力端子にも入力される。ＬＡＴ（ｎ）のＤ入力は電源ＶＣＣに接続され、ＬＡＴ（ｎ）のラッチ出力Ｆは状態信号Ｆ（ｎ）として出力される。

ＣＫＧ（ｎ＋１）の抽出クロック出力端子ＫからＫ（ｎ＋１）が出力され、Ｄａ（ｎ＋１）およびＤｂ（ｎ＋１）の抽出クロック信号入力端子に入力され、Ｄａ（ｎ＋１）のＤ入力には前段のＤｂ（ｎ）のＱ出力であるＱｂ（ｎ）が入力され、Ｄａ（ｎ＋１）のＱ出力であるＱａ（ｎ＋１）はＤｂ（ｎ＋１）のＤ入力に入力される。

Ｄａ（ｎ＋１）はＫ（ｎ＋１）の負極信号で動作しＤｂ（ｎ＋１）はＫ（ｎ＋１）の正極信号で動作するものであるため、クロックの１周期において、Ｄａ（ｎ＋１）及びＤｂ（ｎ＋１）のシフトパルス出力ＳＰからＳＰａ（ｎ＋１）及びＳＰｂ（ｎ＋１）が出力される。Ｄｂ（ｎ＋１）のＱ出力であるＱｂ（ｎ＋１）はＬＡＴ（ｎ＋１）のクロック入力端子にも入力される。ＬＡＴ（ｎ＋１）のＤ入力は電源ＶＣＣに接続され、ＬＡＴ（ｎ＋１）のラッチ出力Ｆは状態信号Ｆ（ｎ＋１）として出力される。

ＣＫＧ（ｎ−１）のＦＲ入力には２つ前の段のＬＡＴ（ｎ−３）のラッチ出力であるＦ（ｎ−３）が入力され、ＦＦ入力にはＦ（ｎ）が入力される。ＣＫＧ（ｎ）のＦＲ入力には２つ前の段のＬＡＴ（ｎ−２）のラッチ出力であるＦ（ｎ−２）が入力され、ＦＦ入力にはＦ（ｎ＋１）入力される。ＣＫＧ（ｎ＋１）のＦＲ入力にはＦ（ｎ−１）が入力され、ＦＦ入力には次段のＬＡＴ（ｎ＋２）のラッチ出力であるＦ（ｎ＋２）が入力される。

ＣＫＧ（ｎ−１）、ＣＫＧ（ｎ）、ＣＫＧ（ｎ＋１）は図７（ａ）の構成をしている。

ＬＡＴ（ｎ−１）、ＬＡＴ（ｎ）、ＬＡＴ（ｎ＋１）は図６の構成をしている。

Ｄａ（ｎ−１）とＤｂ（ｎ−１）、Ｄａ（ｎ）とＤｂ（ｎ）、Ｄａ（ｎ＋１）とＤｂ（ｎ＋１）の３組のレジスタ回路は図５に示す構成をしており、図１０に示すＤＦＦ回路と同様にＭ１〜Ｍ１０及びＭ１７〜Ｍ２６から構成される２つのラッチ回路を含むとともに、ラッチ出力Ｑａと負極クロックｎｃｋを入力としてシフトパルスＳＰａを出力するＭ１１〜Ｍ１６と、ラッチ出力Ｑｂと正極クロックｃｋを入力としてシフトパルスＳＰｂを出力するＭ２７〜Ｍ３２と、の２つのＡＮＤ回路から構成されるレジスタ回路である。

Ｑａは入力クロックの↑タイミングのラッチ出力であり、ＱｂはＱａを次に発生する入力クロックの↓タイミングでラッチ出力したものである。Ｑａに入力クロックの１つのＨレベル期間でのみＨレベルを発生する信号を入力すると、ＳＰａは入力クロックのＬレベル期間で発生し、ＳＰｂは次に発生する入力のＨレベル期間で発生するシフトパルスを発生できるものである。シフトパルスＳＰａ及びＳＰｂのパルス幅を等しくする為に、入力クロックはデューティー比が１／２に近いことが望ましい。

図３（ａ）の動作を図４（ａ）のタイムチャートを使用して説明する。

パルス発生手段からパルスが発生している期間においては、リセット信号ＣＬはＬレベルであり、図４（ａ）で示されている期間の前に予め全てのＬＡＴ回路はリセットしておく。入力クロック信号ＣＫは（ｎ−３）番目〜（ｎ＋２）番目のクロック周期期間を示している。

（ｎ−３）クロック期間
Ｄａ（ｎ−１）のＱ出力には、図に示す様に（ｎ−２）番目のクロックのＨレベル期間でＨレベルになっているＤｂ（ｎ−２）のＱ出力であるＱｂ（ｎ−２）が入力されると仮定する。

ＣＫＧ（ｎ−１）内のｆ（ｎ−１）は、Ｆ（ｎ）がＬレベルであるので、Ｆ（ｎ−３）がＱｂ（ｎ−３）の発生に伴ってＨレベルに確定する時点でＨレベルに変化して、Ｋ（ｎ−１）が出力状態になるが、このときＣＫはＬレベルであるのでＫ（ｎ−１）にクロック出力はされない。またＦ（ｎ−２）及びＦ（ｎ−１）はこの時点でＬレベルであるので、ｆ（ｎ）及びｆ（ｎ＋１）はＬレベルのままであり、Ｋ（ｎ）、Ｋ（ｎ＋１）はともにクロック信号を発生しない。

（ｎ−２）クロック期間
Ｋ（ｎ−２）の↑タイミングでＱａ（ｎ−２）がＨレベルに変化し、次のクロックの↑タイミングでＱａ（ｎ−２）がＬレベルに変化する。また、Ｋ（ｎ−２）の↓タイミングでＱｂ（ｎ−２）がＨレベルに変化し、次の↓タイミングでＱｂ（ｎ−２）がＬレベルに変化する。Ｑａ（ｎ−１）はＬレベルのままであり、ＳＰａ（ｎ−１）及びＳＰｂ（ｎ−１）は出力されない。Ｑｂ（ｎ−２）の発生に伴ってＦ（ｎ−２）がＨレベルに変化するのでｆ（ｎ）がＨレベルになり、Ｋ（ｎ）が出力状態になるが、ＣＫがこの時点でＬレベルなのでＫ（ｎ）は発生しない。

（ｎ−１）クロック期間
Ｋ（ｎ−１）の↑タイミングでＱａ（ｎ−１）がＨレベルに変化し、次のクロックの↑タイミングでＱａ（ｎ−１）がＬレベルに変化する。また、Ｋ（ｎ−１）の↓タイミングでＱｂ（ｎ−１）がＨレベルに変化し、次の↓タイミングでＱｂ（ｎ−１）がＬレベルに変化する。このためＳＰａ（ｎ−１）がＫ（ｎ−１）のＬレベル期間で発生し、次のＨレベル期間でＳＰｂ（ｎ−１）が発生する。Ｑｂ（ｎ−１）の発生に伴ってＦ（ｎ−１）がＨレベルに変化するのでｆ（ｎ＋１）がＨレベルになり、Ｋ（ｎ＋１）が出力状態になるが、ＣＫがこの時点でＬレベルなのでＫ（ｎ＋１）は発生しない。

（ｎ）クロック期間
Ｋ（ｎ）の↑タイミングでＱａ（ｎ）がＨレベルに変化し、次のクロックの↑タイミングでＱａ（ｎ）がＬレベルに変化する。また、Ｋ（ｎ）の↓タイミングでＱｂ（ｎ）がＨレベルに変化し、次の↓タイミングでＱｂ（ｎ）がＬレベルに変化する。このためＳＰａ（ｎ）がＫ（ｎ）のＬレベル期間で発生し、次のＨレベル期間でＳＰｂ（ｎ）が発生する。Ｑｂ（ｎ）の発生に伴ってＦ（ｎ）がＨレベルに変化するのでｆ（ｎ−１）がＬレベルになりＫ（ｎ−１）の出力は遮断される。

（ｎ＋１）クロック期間Ｋ（ｎ＋１）の↑タイミングでＱａ（ｎ＋１）がＨレベルに変化し、次のクロックの↑タイミングでＱａ（ｎ＋１）がＬレベルに変化する。また、Ｋ（ｎ＋１）の↓タイミングでＱｂ（ｎ＋１）がＨレベルに変化し、次の↓タイミングでＱｂ（ｎ＋１）がＬレベルに変化する。このためＳＰａ（ｎ＋１）がＫ（ｎ＋１）のＬレベル期間で発生し、次のＨレベル期間でＳＰｂ（ｎ＋１）が発生する。Ｑｂ（ｎ＋１）の発生に伴ってＦ（ｎ＋１）がＨレベルに変化するのでｆ（ｎ）がＬレベルになりＫ（ｎ）の出力は遮断される。

（ｎ＋２）クロック期間
Ｑｂ（ｎ＋１）の発生に伴ってＦ（ｎ＋１）がＨレベルに変化するのでｆ（ｎ）がＬレベルになりＫ（ｎ）を出力は遮断される。

Ｑｂ（ｎ−２）の入力波形の仮定は、同じ構成のＤａ（ｎ−２）、Ｄｂ（ｎ−２）、ＬＡＴ（ｎ−２）、ＣＫＧ（ｎ−２）を使用して同様に接続したとすると、Ｑｂ（ｎ−１）、Ｑｂ（ｎ）、Ｑｂ（ｎ＋１）の発生波形から容易に理解できる。ＳＰａ（ｎ−１）、ＳＰｂ（ｎ−１）〜ＳＰａ（ｎ＋１）、ＳＰｂ（ｎ＋１）は図８のシフトレジスタと同じ所望のシフトパルス波形を示す。但し、本形態の場合、入力クロックＣＫの１周期で２つのシフトパルスを発生することができる。

＜開始走査部＞
図３（ｂ）は開始走査部の構成を示すものである。図３（ａ）と同じ回路構成であるが、ＣＫＧ（１）及びＣＫＧ（２）の各々のＦＲ入力は電源ＶＣＣに接続される。これは、状態信号の第１の状態がＬ（接地ＧＮＤ）の状態、第２の状態がＨ（電源ＶＣＣ）の状態であることに関係している。即ち、複数のシフトパルス発生ユニットのうち少なくとも最初にパルス信号を発生するシフトパルス発生ユニットには、前のシフトパルス発生ユニットが存在しないため、前記該当シフトパルス発生ユニットより前のシフトパルス発生ユニットから入力される状態信号の代わりに、第２の状態の状態信号と同じ信号を入力するのが好ましいためである。これにより全てのシフトパルス発生ユニットを同じ回路構成とすることも可能となる。他の各ＣＫＧ回路のＦＲ及びＦＦ入力は各々２つ前段の状態信号及び次段の状態信号が入力される。

図４（ｂ）は図３（ｂ）の動作を説明するタイムチャートである。リセット信号ＣＬは１番目クロックの入力に先立ってリセット信号ＣＬが所定期間Ｈレベルにされ、したがって全てのＬＡＴ回路がリセットされる。リセット信号ＣＬがＨレベルになる前は、図３（ａ）の説明から理解できるように、クロックゲート信号ｆ（１）、ｆ（２）、ｆ（３）は全てＬレベルになっている。

リセット信号ＣＬがＨレベルになると全ての状態信号Ｆ（１）〜はＬレベルになるのでｆ（１）及びｆ（２）はＨレベルになりＫ（１）及びＫ（２）を出力可能にする。しかし入力クロックＣＫが入力されるまでＫ（１）及びＫ（２）にはクロック発生しない。１番目クロックＣＫのＨレベルを含んだ図に示す走査開始信号ＳＳＰがＤａ（１）のＤ入力に入力される。Ｋ（１）の最初の↑タイミングに伴いＱａ（１）がＨレベルになり、次の↑タイミングに伴いＱａ（１）がＬレベルになる。Ｋ（１）の最初の↓タイミングに伴いＱｂ（１）がＨレベルになり、次の↓タイミングに伴いＱｂ（１）がＬレベルになる。これに伴いＳＰａ（１）及びＳＰｂ（１）が発生する。以下の動作は図３（ａ）の動作と同じなので説明を省略する。

＜終了走査部＞
図３（ｃ）は終了走査部の構成を示すものであり、図１（ａ）と同じ回路構成であるがＣＫＧ（Ｎ）のＦＦ入力は接地ＧＮＤに接続される。これは、開始走査部と同様に、状態信号の第１の状態がＬ（接地ＧＮＤ）の状態、第２の状態がＨ（電源ＶＣＣ）の状態であることに関係している。即ち、複数のシフトパルス発生ユニットのうち少なくとも最後にパルス信号を発生するシフトパルス発生ユニットには、後のシフトパルス発生ユニットが存在しないため、前記該当シフトパルス発生ユニットより後のシフトパルス発生ユニットから入力される状態信号の代わりに、第１の状態の状態信号と同じ信号を入力するのが好ましいためである。これにより全てのシフトパルス発生ユニットを同じ回路構成とすることも可能となる。他の各ＣＫＧ回路のＦＲ及びＦＦ入力は各々２つ前段の状態信号及び次段の状態信号が入力される。

（Ｎ＋１）番目クロック以前の動作は図３（ａ）の中間走査部と同じ動作をするので説明を省略する。しかしＣＫＧ（Ｎ）のＦＦ入力がＬレベル（ＧＮＤ接地）なのでｆ（Ｎ）は引き続きＨレベルのままでありＫ（Ｎ）は出力可能である。しかしクロックＣＫは（Ｎ＋１）番目で終了するので以後Ｋ（Ｎ）にはクロックが発生しない。（Ｎ＋１）番目クロックが終了して所定期間経過した後、リセット信号ＣＬがＨレベルになり、Ｆ（Ｎ−２）〜Ｆ（Ｎ）がＬレベルになるのでクロックゲート信号ｆ（Ｎ）はＬレベルに変化してＫ（Ｎ）の出力を遮断する。以後リセット信号ＣＬを再びＬレベルにして１番目クロックを待機して１番目クロックからは図４（ｂ）の動作を再び行う。

以上説明した図３（ａ）〜図３（ｃ）から構成されるシフトレジスタは、クロック信号ＣＫと走査開始信号ＳＳＰおよびリセット信号ＣＬを入力することによって所望のパルス信号群ＳＰａ（１）、ＳＰｂ（１）〜ＳＰａ（Ｎ）、ＳＰｂ（Ｎ）の２Ｎ個のシフトパルスを出力することができる。

＜実施形態２のシフトレジスタの消費電力＞
消費電力の算出において、図８の従来のシフトレジスタと同様にＭＯＳ（金属酸化膜半導体）回路の消費電力はインバータに代表されるＰ型トランジスタとＮ型トランジスタからなるプッシュプル回路がこのノードに付加される容量を充放電することによって発生する。ＭＯＳ回路の容量はゲート酸化膜とチャネルとの間に発生するチャネル容量Ｃｏｘが主因である。ここでは簡単にゲートが低インピーダンス（プッシュプル出力）のスイッチ回路とインバータ回路を同じ負荷容量Ｃｏとする。

レジスタＤａとＤｂのクロック系の消費電力Ｐ１０は下式で示される。

Ｐ１０＝ＶＣＣ²×６Ｃｏ／Ｔｏ

レジスタＤａとＤｂのＤ、Ｑ系及びＳＰ系の駆動に要する消費電力Ｐ１１は、所望のパルス信号のパルス数を２Ｎとすると下式のようになる。

Ｐ１１＝ＶＣＣ²×１０Ｃｏ／｛Ｔｏ×（Ｎ＋１）｝

Ｐ６＝ＶＣＣ²×３Ｃｏ／Ｔｏ

クロック入力の駆動に要する消費電力Ｐ１３は下式になる。

Ｐ７＝ＶＣＣ²×Ｃｏ／Ｔｏ

Ｐ８＝ＶＣＣ²×５Ｃｏ／｛Ｔｏ×（Ｎ＋１）｝

ＬＡＴ回路の消費電力Ｐ９は下式になる。

Ｐ９＝ＶＣＣ²×９Ｃｏ／｛Ｔｏ×（Ｎ＋１）｝

図３（ａ）〜（ｃ）で構成されるシフトレジスタの消費電力Ｐｗ３を考えるとき、各レジスタであるＤＦＦ回路には３つのクロックが入力されるだけであり、Ｄａ（１）及びＤｂ（１）には２つのクロックが入力されるともに、Ｄａ（Ｎ）及びＤｂ（Ｎ）には４つのクロックが入力されるが、ここでは簡単に全て３つのクロックが入力されるとする。

また図４（ａ）〜（ｃ）のタイミングチャートで理解できるように３つのレジスタが同時にクロック入力される。加えて全期間に対するクロック入力期間を示す有効動作期間Ｋを考慮すると消費電力Ｐｗ３は（３）式の様になる。

Ｐｗ３＝Ｎ×［｛３×３／（Ｎ＋１）｝×Ｐ１０＋Ｐ１１＋｛３×３／（Ｎ＋１）｝×Ｐ６＋Ｐ７＋Ｐ８＋Ｐ９］×Ｋ（３）

たとえば図１１に示されるようなＴＦＴ回路で構成されるＱＶＧＡ（３２０×２４０）の表示パネルに使用される水平走査シフトレジスタ３の消費電力Ｐｗ３はＮ＝３２０／２として（３）式より求めてみる。垂直走査シフトレジスタ５の消費電力は同じく（３）式より垂直走査クロック周期が水平走査クロック周期の３２０倍以上大きいことから無視できる。ここで、スイッチ及びインバータの単位負荷容量Ｃｏ＝５０ｆＦ、電源電圧ＶＣＣ＝１０ｖ、有効動作期間Ｋ＝０．８、水平走査クロック周期Ｔｏ＝１６０ｎｓとすると、
Ｐ１０＝０．１８８ｍＷ
Ｐ１１＝９．７３×１０^-4ｍＷ
Ｐ６＝９．３８×１０^-2ｍＷ
Ｐ７＝３．１２５×１０^-2ｍＷ
Ｐ８＝４．８７×１０^-4ｍＷ
Ｐ９＝８．７６×１０^-4ｍＷ
Ｐｗ３＝１６０×（１．０５×１０^-2＋９．７３×１０^-4＋５．２４×１０^-3＋３．１２５×１０^-2＋４．８７×１０^-4＋８．７６×１０^-4）×０．８ｍＷ
Ｐｗ３＝６．３ｍＷ

（１）式で示される図８の従来のシフトレジスタの消費電力Ｐｗ１＝４８．１ｍＷの約１３％に消費電力が削減されたことになる。

以上説明した実施形態２のシフトレジスタは、図３（ａ）〜（ｃ）の構成に限定されるものでない。任意の整数段ｎのＣＫＧ（ｎ）に入力される前方状態信号入力端子ＦＲ（ｎ）に入力される状態信号Ｆ（ｘ）と後方状態信号入力端子ＦＦ（ｎ）に入力される状態信号Ｆ（ｙ）において、整数ｘ、ｙに以下の関係が成り立てば論理上動作させることができる。

〔実施形態３〕
図７（ｂ）は、本発明を使用した実施形態１や実施形態２のシフトレジスタに使用される図７（ａ）のＣＫＧ回路に比べて更に消費電力を低減可能なＣＫＧ回路を示している。

クロック信号入力端子ＣＬＫはＭ９、Ｍ１０から構成される抽出スイッチに入力され、抽出スイッチの他端は接地ＧＮＤとの間にＭ１１で構成されるリセットスイッチが接続されるとともに、Ｍ１２〜Ｍ１５からなるクロックバッファ回路（クロック出力部）に入力され、正極クロックｃｋと負極クロックｎｃｋを出力する。

またＭ１０／Ｇには正極クロックゲート信号ｆが接続され、Ｍ９／Ｇ及びＭ１１／Ｇには負極クロックゲート信号Ｎｆが接続される。ＭＯＳトランジスタのチャネル容量Ｃｏｘはチャネルが遮断されているとき容量として機能しないので、ゲートとソース（ドレイン）間のチャネル容量Ｃｏｘより小さい結合容量だけになる。このためＭ９／Ｍ１０が遮断しているときの入力クロックＣＬＫに加わる容量負荷はチャネル容量Ｃｏｘ成分が存在しない為小さくなる。

このように、各々のシフトパルス発生ユニットにクロック信号を入力するためのクロック信号入力端子が、状態信号の比較結果に基づいて導通、遮断動作が制御される抽出スイッチの一端に接続されており、該抽出スイッチの他端に接続されたクロック出力部を介してクロック信号をパルス発生部に入力することにより、クロック信号入力端子ＣＬＫから入力される多数のクロックパルスにより充放電される負荷容量を小さくすることができ、更なる消費電力の減少が可能となる。

また本形態のように、抽出スイッチの上記他端が、接地ＧＮＤ（電源電位ＶＣＣ）等の抽出スイッチリセット電位との間に挿入され、抽出スイッチと反対の導通、遮断状態となるリセットスイッチと接続されていれば、抽出スイッチの遮断状態時にクロック出力部への入力を所望の一定電位に保つことができるため、好ましい。

図７（ｂ）の構成のＣＫＧ回路を使用した場合の実施形態１のシフトレジスタの消費電力を算出してみる。消費電力の算出において、図８の従来のシフトレジスタと同様にＭＯＳ回路の消費電力はインバータに代表されるＰ型トランジスタとＮ型トランジスタからなるプッシュプル回路がこのノードに付加される容量を充放電することによって発生する。ＭＯＳ回路の容量はゲート酸化膜とチャネルとの間に発生するチャネル容量Ｃｏｘが主因である。ここでは簡単にゲートが低インピーダンス（プッシュプル出力）のスイッチ回路とインバータ回路を同じ負荷容量Ｃｏとする。

＜実施形態３のシフトレジスタの消費電力＞
消費電力の算出において、図８の従来のシフトレジスタと同様にＭＯＳ回路の消費電力はインバータに代表されるＰ型トランジスタとＮ型トランジスタからなるプッシュプル回路がこのノードに付加される容量を充放電することによって発生する。ＭＯＳ回路の容量はゲート酸化膜とチャネルとの間に発生するチャネル容量Ｃｏｘが主因である。ここでは簡単にゲートが低インピーダンス（プッシュプル出力）のスイッチ回路とインバータ回路を同じ負荷容量Ｃｏとする。まず図１０のＤＦＦ回路からクロックバッファＭ１〜Ｍ４が除かれるので、ＤＦＦ回路のクロック系の駆動に要する消費電力Ｐ４は下式のようになる。

Ｐ４＝ＶＣＣ²×４Ｃｏ／Ｔｏ

Ｐ５＝ＶＣＣ²×７Ｃｏ／｛Ｔｏ×（Ｎ＋１）｝

図７（ｂ）のＣＫＧ回路のクロック系の駆動に要する消費電力Ｐ６は下式になる。

Ｐ６＝ＶＣＣ²×３Ｃｏ／Ｔｏ

ＣＫＧ回路におけるＭ９、Ｍ１０からなるスイッチが遮断しているときの入力クロックＣＬＫの負荷容量ｃｘとすると、クロック入力の駆動に要する消費電力Ｐ１２は下式になる。

Ｐ１２＝（ＶＣＣ²×Ｃｏ／Ｔｏ）×３／（Ｎ＋１）＋（ＶＣＣ²×ｃｘ／Ｔｏ）×（Ｎ−２）／（Ｎ＋１）

Ｐ８＝ＶＣＣ²×５Ｃｏ／｛Ｔｏ×（Ｎ＋１）｝

ＬＡＴ回路の消費電力Ｐ９は下式になる。

Ｐ９＝ＶＣＣ²×９Ｃｏ／｛Ｔｏ×（Ｎ＋１）｝

図１（ａ）〜（ｃ）で構成されるシフトレジスタの消費電力Ｐｗ２を考えるとき、各レジスタであるＤＦＦ回路には４つのクロックが入力されるだけであり、最終段のＤＦＦ（Ｎ）には３つのクロックが入力されるがここでは簡単に全て４つのクロックが入力されるとする。

また図２（ａ）〜（ｃ）のタイミングチャートで理解できるように３つレジスタが同時にクロック入力される。加えて全期間に対するクロック入力期間を示す有効動作期間Ｋを考慮すると消費電力Ｐｗ２は（４）式の様になる。

Ｐｗ２＝Ｎ×［｛３×４／（Ｎ＋１）｝×Ｐ４＋Ｐ５＋｛３×４／（Ｎ＋１）｝×Ｐ６＋Ｐ１２＋Ｐ８＋Ｐ９］×Ｋ（４）

たとえば図１１に示されるＴＦＴ回路で構成されるＱＶＧＡ（３２０×２４０）の表示パネルに使用される水平走査シフトレジスタ３の消費電力Ｐｗ２を（４）式より求めてみる。垂直走査シフトレジスタ５の消費電力は同じく（４）式より垂直走査クロック周期が水平走査クロック周期の３２０倍以上大きいことから無視できる。ここで、負荷容量Ｃｏ＝５０ｆＦ、負荷容量ｃｘ＝５ｆＦ、電源電圧ＶＣＣ＝１０ｖ、有効動作期間Ｋ＝０．８、水平走査クロック周期Ｔｏ＝１６０ｎｓとすると、
Ｐ４＝０．１２５ｍＷ
Ｐ５＝６．８１×１０^-4ｍＷ
Ｐ６＝９．３８×１０^-2ｍＷ
Ｐ１２＝３．３８×１０^-3ｍＷ
Ｐ８＝４．８７×１０^-4ｍＷ
Ｐ９＝８．７６×１０^-4ｍＷ
Ｐｗ２＝３２０×（４．６７×１０^-3＋６．８１×１０^-4＋３．５０×１０^-3＋３．３８×１０^-3＋４．８７×１０^-4＋８．７６×１０^-4）×０．８ｍＷ
Ｐｗ２＝３．５ｍＷ

（１）式で示される図８の従来のシフトレジスタの消費電力Ｐｗ１＝４８．１ｍＷの約７．２％にさらに大幅に消費電力が削減されたことになる。

この場合のクロック入力ＣＬＫの駆動に要する消費電力Ｐ１２は、図８のシフトレジスタ、実施形態１及び実施形態２の消費電力Ｐ７に比べて１／９程度に大幅に軽減されたことになり、クロック入力ＣＬＫの駆動バッファの駆動能力を大幅に削減でき、回路規模の削減だけでなく電源安定化が図られ、シフトレジスタの動作を安定化できる。尚、実施形態２のシフトレジスタに本形態にて説明した図７（ｂ）のＣＫＧ回路を使用しても同様な効果がある。

次に、本発明が好ましく適用可能な表示パネルについて説明する。ここでは近年注目されている有機ＥＬ素子等の電流制御型の発光素子を用いたアクティブマトリクス駆動型のＥＬパネルを例として挙げる。このようなＥＬ素子は、ＴＦＴで構成された画素回路を２次元に配列したパネル型画像表示システム（ＥＬパネル）等に応用されている。このＥＬ素子の発光設定方式としては電圧設定方式と電流設定方式とがよく用いられている。

＜電圧設定方式によるＥＬパネル＞
電圧設定方式によるカラー化したＥＬパネルの回路構成を図１８に示す。

入力映像信号１０はＲＧＢ各色ごとに設けられたＥＬパネルの水平画素数の３倍数設けられた列制御回路２２に適宜入力される。また、水平走査制御信号１１ａは入力回路６に入力され水平走査制御信号１１を出力し、該水平走査制御信号１１は水平画素数のレジスタからなる水平シフトレジスタ３に入力される。水平走査制御信号１１は水平クロック信号と水平走査開始信号からなる。そして水平シフトレジスタ３の各端子から出力される水平サンプリング信号群１７は各々が受け持つ列制御回路２２に入力される。

列制御回路２２の構成は、図２０に示す様に水平サンプリング信号（パルス信号）ＳＰがＭ１／Ｇに接続され、Ｍ１／Ｓに入力映像信号ｖｉｄｅｏ（ここではＲＧＢの１つ）が接続され、Ｍ１／Ｄに列制御信号１４である映像電圧データｖ（ｄａｔａ）を出力する非常に簡単な構成である。

尚、本明細書中においては、トランジスタのゲート電極、ソース電極、ドレイン電極をそれぞれ／Ｇ、／Ｓ、／Ｄの略号にて示す。但し、ここで示した接続形態は一例に過ぎず、２つの電源電位ＧＮＤとＶＣＣとの間の電位の関係や、各トランジスタのチャネル特性を逆転させたりした場合等には、それに合わせて適宜構成を変更すれば良い。また、図中にＭｉ（ｉは自然数）にて表したトランジスタとしては、ＴＦＴのみならず、単結晶のシリコンを用いた絶縁ゲート型電界効果トランジスタであっても構わない。

画像表示領域９には各々同等の構成を有する画素回路２が２次元に配置され、各々ＲＧＢのＥＬ表示素子の駆動を受け持ち、３個対の画素回路２で１画素の表示を受け持つことになる。

列制御回路２２から出力される映像電圧データｖ（ｄａｔａ）は、同じ列に配置された画素回路２群に入力される。また、垂直走査制御信号１２ａは入力回路７を介して垂直走査制御信号１２を出力し、該垂直走査制御信号１２はＥＬパネルの垂直画素数に等しいレジスタを含む垂直シフトレジスタ５に入力される。この垂直走査制御信号１２は垂直クロック信号と垂直走査開始信号からなる。そして垂直シフトレジスタの各出力端子から出力される行制御信号２０は、同じ行に配置されている画素回路２に入力される。

〔電圧設定方式の画素回路〕
電圧設定方式の画素回路２の構成を図１９に示す。

電圧データｖ（ｄａｔａ）はＭ３／Ｓに接続される。また、行制御信号２０はＰ１３、Ｐ１４、Ｐ１５に対応し、各々Ｍ３／Ｇ、Ｍ２／Ｇ、Ｍ４／Ｇに接続される。Ｍ３／Ｄは容量Ｃ２に接続され、容量Ｃ２はソースが電源に接続されたＭ１／Ｇと容量Ｃ１に接続される。そしてＭ１／ＤとＭ１／Ｇは各々Ｍ２／ＤとＭ２／Ｓに接続され、Ｍ１／ＤはＭ４／Ｓに接続されＭ４／Ｄは一端が接地されたＥＬ素子の電流注入端子に接続される。

次に図１８のＥＬパネルの動作について図２１のタイムチャートを使用して説明する。図２１において（ａ）は入力映像信号ｖｉｄｅｏを示し、（ｂ）は水平サンプリング信号ＳＰ、（ｃ）〜（ｅ）は該当行の行制御信号Ｐ１３〜Ｐ１５を示す。尚、図１５では３水平期間つまり３行期間を示している。

まず入力映像信号の水平ブランキング期間内の時間ｔ１〜ｔ２において各水平サンプリングパルスＳＰは一斉にＨレベルに変化し、このとき入力映像信号であるブランキング電圧が列制御信号１４とされる。尚、図２１（ｂ）のＳＰにおいては、該当列の水平サンプリング信号を太線で示している。

◇時刻ｔ５以前（発光保持期間）
時間ｔ１〜ｔ５において該当行の画素回路２の行制御信号Ｐ１３〜Ｐ１５は、各々Ｈレベル、Ｈレベル、Ｌレベルになっており、時間ｔ１〜ｔ２において各水平サンプリングパルスＳＰが一斉にＨレベルに変化しても、該当画素回路２のＭ２、Ｍ３、Ｍ４が各々ＯＦＦ、ＯＦＦ、ＯＮのままであるので、容量Ｃ１及びＭ１のゲート容量の保持電圧である該当画素回路２のＭ１／Ｇ電圧によって決定されるＭ１のドレイン電流が該当ＥＬ素子に注入され発光を継続している。尚、水平ブランキング期間内の時間ｔ１〜ｔ２においては、入力映像信号ｖｉｄｅｏ電圧は図２１に示すように黒レベル近傍の電圧Ｖｂｌである。

◇時刻ｔ５〜ｔ９（発光設定期間）
時刻ｔ５において、該当行の行制御信号Ｐ１３及びＰ１５はＬレベル及びＨレベルに変化する。時間ｔ５〜ｔ６において、再び各水平サンプリングパルスＳＰは一斉にＨレベルに変化するとともに、このとき入力映像信号であるブランキング電圧が列制御信号１４とされる。

このとき、該当行の図１９に示す画素回路２において、Ｍ４はＯＦＦして該当ＥＬ素子への電流供給は無くなるため該当ＥＬ素子は消灯する。またＭ２及びＭ３は各々ＯＮ及びＯＮ状態になっているので（ＶＣＣ−Ｍ１／Ｇ）電圧がＭ１のスレッシュ電圧Ｖｔｈに漸近するように容量Ｃ１、Ｃ２及びＭ１のゲート容量は放電動作するため、Ｍ１のドレイン電流は非常に小さい値にリセットされる。尚、水平ブランキング期間内の時間ｔ５〜ｔ６においても、入力映像信号ｖｉｄｅｏ電圧は図２１に示すようにｔ１〜ｔ２と同様に黒レベル近傍の電圧Ｖｂｌである。

時刻ｔ６において、ＳＰ及びＰ１４は各々Ｌレベル及びＨレベルになるが、該当画素回路２の（ＶＣＣ−Ｍ１／Ｇ）電圧は引き続きＭ１のスレッシュ電圧Ｖｔｈである。

時間ｔ７〜ｔ８において該当列のＳＰがＨレベルになり、この時の入力映像信号値ｄ２がｖ（ｄａｔａ）として該当画素回路２に入力される。このとき該当画素回路２のＭ１／Ｇ電圧は電圧ΔＶだけ電圧変化する。電圧ΔＶは概略（５）式に示される。

ΔＶ＝−ｄ２×Ｃ２÷｛Ｃ２＋Ｃ１＋Ｃ（Ｍ１）｝（５）

ここで、Ｃ（Ｍ１）は該当画素回路２内のＭ１のゲート入力容量を示している。

時刻ｔ８において再びＳＰはＬレベルに変化して（５）式で示されるＭ１／Ｇ電圧の変化は保持され、時刻ｔ９までこの状態を保持する。

◇時刻ｔ９以降（発光保持期間）
時刻ｔ９において、Ｐ１３及びＰ１５は再びＨレベル及びＬレベルに変化して、該当画素回路２のＭ３及びＭ４はＯＦＦ及びＯＮ状態になる。こうして変化した該当画素回路のＭ１／Ｇ電圧によって決定されるＭ１のドレイン電流が該当ＥＬ素子に注入され、発光量の変化が起こり、この状態が保持される。

時間ｔ９〜ｔ１０及び時間ｔ１１〜ｔ１２において該当のＳＰ信号はＨレベルに変化するが、該当画素回路２のＭ３がＯＦＦであるので該当ＥＬ素子の発光動作に影響はない。

（５）式は、発光量が入力映像信号ｖｉｄｅｏの水平ブランキング期間中のＶｂｌを基準とした電圧値（ｄ２）によって設定できることを意味している。画素回路２のＭ１のドレイン電流Ｉｄは、（６）式によって概略示すことができる。

Ｉｄ＝β×ΔＶ² （６）

ＥＬ素子は基本的に注入電流に比例した発光動作をするので、図１８で示した電圧設定方式のＥＬパネルにおいて、各画素のＥＬ素子の発光量はブランキング電圧を基準とした入力映像信号レベルの２乗に比例した値で制御可能であることが（６）式より分かる。電圧設定方式のＥＬパネルは、画素回路２を除くと実績のある液晶パネルの回路構成を流用できる。

＜電流設定方式によるＥＬパネル＞
電流設定方式によるカラー化したＥＬパネルの回路構成を図１１に示す。まず、図１８の電圧設定方式によるＥＬパネルとの違いについて説明する。

補助列制御信号１３ａは入力回路８を介して補助列制御信号１３を出力し、該補助列制御信号１３はゲート回路４及び１６に入力される。また、水平シフトレジスタ３の各端子に出力される水平サンプリング信号群１７はゲート回路１５に入力され、変換された水平サンプリング信号群１８が列制御回路１に入力される。ゲート回路１５にはゲート回路１６から出力される制御信号２１が入力される。列制御回路１にはゲート回路４から出力される制御信号１９が入力される。

〔列制御回路〕
電流設定方式のＥＬパネルの水平画素数と同数配列される列制御回路１の構成を図１４に示す。

入力映像情報は入力映像信号ｖｉｄｅｏ及び基準信号ＲＥＦであり、各々Ｍ１／Ｓ、Ｍ２／Ｓ及びＭ５／Ｓ、Ｍ６／Ｓに入力される。また、ゲート回路１５より出力される水平サンプリング信号群１８は各々ＳＰａ及びＳＰｂからなり、列制御回路１のＭ１／Ｇ、Ｍ５／Ｇ及びＭ２／Ｇ、Ｍ６／Ｇに接続される。そしてＭ１／Ｄ、Ｍ２／Ｄ、Ｍ５／Ｄ及びＭ６／Ｄには各々容量Ｃ１、Ｃ２、Ｃ３及びＣ４が接続されるとともに、Ｍ３／Ｓ、Ｍ４／Ｓ、Ｍ７／Ｓ、及びＭ８／Ｓが接続される。制御信号１９はＰ１１及びＰ１２であり各々Ｍ３／Ｇ、Ｍ７／Ｇ及びＭ４／Ｇ、Ｍ８／Ｇに接続される。Ｍ３／ＤとＭ４／Ｄ及びＭ７／ＤとＭ８／Ｄは各々接続されてｖ（ｄａｔａ）及びｖ（ＲＥＦ）として電圧電流変換回路ｇｍに入力される。また、電圧電流変換回路ｇｍには基準電流設定バイアスＶＢが入力され列制御信号１４として使用される電流信号ｉ（ｄａｔａ）を出力する。

電圧電流変換回路の構成例を図１６（ａ）に示す。基本的動作は一般的なので説明は省くが、留意点としては省電力を目指すＥＬパネルにおいて例えば２００ｐｐｉＥＬパネルを想定すると、各画素のＥＬ素子への注入電流が小さく、最大電流で１μＡを大きく下回り１００ｎＡを想定していることである。この条件で、できる限り線形な電圧電流変換特性を得るためには、Ｍ２，Ｍ３のゲート領域のＷ／Ｌ比を小さくして、電流駆動能力を小さくしておく必要がある。

図１６（ｂ）に図１６（ａ）の電圧電流変換特性を示す。図１６（ａ）の電圧電流変換回路では最小電圧Ｖ１（黒レベル）における最小電流Ｉ１（黒電流）をゼロ電流にする設計が難しい。黒電流Ｉ１がゼロ電流にできないと画像表示パネルとして重要なコントラストが確保できなくなる。

この点に関して対策した電圧電流変換回路の構成例を図１７（ａ）に示す。第１のソースカップル回路Ｍ２、Ｍ３の各ドレイン端子に各々ソースが接地されドレインとゲートが短絡されたＭ６、Ｍ７を接続する。さらにソースが電源に接続されゲートが基準電流バイアスＶＢに接続された第２の基準電流源として動作するＭ８を設け、Ｍ８／Ｄを第２のソースカップル回路Ｍ９、Ｍ１０に接続し、Ｍ９／Ｇ及びＭ１０／Ｇを各々Ｍ７／Ｄ、Ｍ６／Ｄに接続する。そしてＭ１０／Ｄから図１６（ａ）の電圧電流変換回路と同様にＭ４及びＭ５のカレントミラー回路を介して列制御信号１４となる電流信号ｉ（ｄａｔａ）を出力する。図１７（ａ）においてＭ６及びＭ７の電流駆動能力をＭ９及びＭ１０より小さくするため、Ｍ６及びＭ７のゲート領域のＷ／Ｌ比をＭ９及びＭ１０のゲート領域のＷ／Ｌ比より小さくしておく。

このように設計された図１７（ａ）の電圧電流変換回路の電圧電流変換特性を図１７（ｂ）に示す。黒レベルＶ１における黒電流Ｉ１が小さくすることができるとともに、電圧電流変換特性の線形性を崩すことなく実現できる。

列制御回路１の動作を図１５のタイムチャートで説明する。

時刻ｔ１において制御信号Ｐ１１、Ｐ１２は各々Ｌレベル、Ｈレベルに変化する。

時間ｔ１〜ｔ４の入力映像信号の有効期間において水平サンプリング信号群ＳＰａが発生する。この時間ｔ２〜ｔ３において該当列のＳＰａが発生して、この時点のｖｉｄｅｏ及びＲＥＦを容量Ｃ１及びＣ３にサンプリングして時刻ｔ３以降ホールドする。

時刻ｔ４において、制御信号Ｐ１１、Ｐ１２は各々Ｈレベル、Ｌレベルに変化し、電圧電流変換回路に入力される（ｖ（ｄａｔａ）−ｖ（ＲＥＦ））はｄ１となり、時間ｔ２〜ｔ３に取り込まれた映像情報に基づいて時間ｔ４〜ｔ７の間電流信号ｉ（ｄａｔａ）を列制御信号１４として出力する。

時間ｔ４〜ｔ７の入力映像信号の有効期間において水平サンプリング信号群ＳＰｂが発生し、時間ｔ５〜ｔ６において該当列のＳＰｂが発生してこの時点の入力ｖｉｄｅｏ及びＲＥＦが容量Ｃ２及びＣ４にサンプリングされ、時刻ｔ６以降ホールドされる。

時刻ｔ７において、制御信号Ｐ１１、Ｐ１２は再び各々Ｌレベル、Ｈレベルに変化し、電圧電流変換回路ｇｍに入力される（ｖ（ｄａｔａ）−ｖ（ＲＥＦ））はｄ２となり、時間ｔ５〜ｔ６に取り込まれた映像情報に基づいて時間ｔ７から１水平走査期間、電流信号ｉ（ｄａｔａ）を列制御信号１４として出力する。

時間ｔ７から１水平走査期間の入力映像信号の有効期間において再び水平サンプリング信号群ＳＰａが発生し、時間ｔ８〜ｔ９において該当列のＳＰａ発生してこの時点の入力ｖｉｄｅｏ及びＲＥＦが容量Ｃ２及びＣ４にサンプリングされ時刻ｔ９以降ホールドされる。

以上の動作を繰り返すことによって、列制御信号１４である電流信号ｉ（ｄａｔａ）は入力映像信号ｖｉｄｅｏの水平走査周期毎に更新される線順次信号に変換される。

〔電流設定方式の画素回路〕
図１３は電流設定方式の画素回路の説明のための図である。（ａ）は電流設定方式の画素回路である。（ｂ）は（ａ）の画素回路の動作を説明するタイムチャートである。Ｐ９及びＰ１０が行制御信号２０に対応し、列制御信号１４として電流信号ｉ（ｄａｔａ）が入力され、Ｍ１／Ｄは接地されたＥＬ素子の電流注入端子に接続されている。

図１３（ｂ）のタイムチャートを使用して動作を説明する。時刻ｔ０以前において、該当ｍ行のＰ９及びＰ１０はＨレベルであるのでＭ３及びＭ４は共にＯＦＦであり容量Ｃ１及びＭ１のゲート容量に保持された充電電圧によって決定されたＭ１／Ｇ電圧によってＥＬ素子に電流が注入され、これに応じて該当ＥＬ素子は発光している。

時刻ｔ０において、該当行のＰ９、Ｐ１０は共にＬレベルに変化するとともに、ｍ行目の電流信号ｉ（ｍ）が確定する。即ち、Ｍ３、Ｍ４がともにＯＮになるためＭ２に電流信号ｉ（ｍ）が供給され、これに応じてＭ２／Ｇ電圧が設定され容量Ｃ１及びＭ１、Ｍ２のゲート容量は充電され、電流信号ｉ（ｍ）に対応した電流が該当ＥＬ素子に注入され始める。

電流信号ｉ（ｍ）が確定している時刻ｔ１において、Ｐ１０はＨレベルに変化してＭ３はＯＦＦ状態になり、Ｍ２／Ｇ電圧の設定動作は終了して保持動作に移行する。時刻ｔ２においてＰ９もＨレベルに変化してＭ２への電流供給を停止するが、電流信号ｉ（ｍ）によって設定されたＭ２／Ｇ電圧は保持されたままであり、引き続き再設定された注入電流によって該当ＥＬ素子が再設定されて発光を継続する。

図１２は電流設定方式の画素回路の説明のための図である。（ａ）は電流設定方式の画素回路である。（ｂ）は（ａ）の画素回路の動作を説明するタイムチャートである。Ｐ７及びＰ８が行制御信号２０に対応し、列制御信号１４として電流信号ｉ（ｄａｔａ）が入力され、Ｍ４／Ｄは接地されたＥＬ素子の電流注入端子に接続されている。

図１２（ｂ）のタイムチャートを使用して動作を説明する。時刻ｔ０以前において、該当ｍ行のＰ７及びＰ８は各々Ｌレベル及びＨレベルであるのでＭ２及びＭ３は共にＯＦＦでありＭ４がＯＮであるので容量Ｃ１及びＭ１のゲート容量に保持された充電電圧によって決定されたＭ１／Ｇ電圧によってＥＬ素子に電流が注入されこれに応じて該当ＥＬ素子は発光している。

時刻ｔ０において、該当行のＰ７及びＰ８は各々Ｈレベル及びＬレベルに変化するとともに、ｍ行目の電流信号ｉ（ｍ）が確定する。Ｍ２、Ｍ３がともにＯＮしＭ４がＯＦＦするため、該当行ＥＬ素子への電流注入は停止して該当行のＥＬ素子は消灯する。さらにＭ１に電流信号ｉ（ｍ）が供給されるため、これに応じてＭ１／Ｇ電圧が設定され容量Ｃ１及びＭ１のゲート容量は充電される。

電流信号ｉ（ｍ）が確定している時刻ｔ１において、Ｐ８は再びＨレベルに変化してＭ２はＯＦＦ状態になり、Ｍ１／Ｇ電圧の設定動作は終了して保持動作に移行する。

時刻ｔ２においてＰ７はＬレベルに変化してＭ１への電流供給を停止するとともにＭ４がＯＮしてＭ１／Ｇ電圧で設定されたＭ１のドレイン電流が該当ＥＬ素子に注入され、これに応じて該当ＥＬ素子は時刻ｔ１以前の再設定された発光を開始しこれを再び設定されるまで継続する。

電流設定方式によるＥＬパネルにおいても、水平走査シフトレジスタ３及び垂直走査シフトレジスタ５が使用されており、各々のシフトレジスタにレジスタとして使用されるＤＦＦ数は表示パネルの水平画素数と垂直画素数に等しい。

以上説明した、電圧設定方式や電流設定方式のＥＬパネルにおいて、水平走査シフトレジスタ３や垂直走査シフトレジスタ５として、本発明のシフトレジスタは好ましく適用可能であるが、特に一走査期間において必要なパルス数の多い水平走査シフトレジスタ３として用いると、本発明の省電力の効果が大きく現れる。

本発明のシフトレジスタの省電力効果の大きさを示すために、ＱＶＧＡ（３２０×２４０）の２インチＥＬパネルの最大輝度時の消費電力を概算してみる。

ＥＬパネルは自発光タイプの表示パネルであり、薄型、広視野角、低消費電力が期待される有望な表示パネルである。発光に要する電力Ｐｗ４は、表示パネルの水平画素数Ｎｈ、垂直画素数Ｎｖ、画素当りの発光電流Ｉｏ及びＴＦＴ回路の電源電圧ＶＣＣによって（７）式の様に示される。

Ｐｗ４＝ＶＣＣ×Ｉｏ×Ｎｈ×Ｎｖ（７）

発光電流Ｉｏは、画素面積と発光エネルギーに基本的に比例し、カラーパネルの場合ＲＧＢ各色で発光電流Ｉｏの分割割合は異なることが考えられる。

ここで画素当りの発光電流ＩｏはＱＶＧＡ（３２０×２４０）の２インチＥＬパネルで最大発光エネルギー３００ｃｄ／ｍ２を想定したとすると３００ｎＡ程度に見積もることができ、この場合、
Ｐｗ４＝１０×３００×３２０×２４０ｍＷ
＝２３０ｍＷ
となる。

特にＥＬパネルの消費電力を低減するために、（７）式で示される発光電力以外の無効電力を低減することが強く望まれている。従来のシフトレジスタにおける消費電力は、同じＱＶＧＡタイプの表示パネルにおける使用を想定した場合に、上記従来の技術で述べたようにＰｗ１＝４８．１ｍＷである。従って、最大輝度時で約２１％の無効電力が水平シフトレジスタだけで消費されていたことが分かり、本発明によるシフトレジスタの消費電力の低減効果が著しいことが分かる。

図２２は上記実施形態で説明したＥＬパネルを表示装置として用いた情報表示装置の構成を説明する図である。この情報表示装置は携帯電話、携帯コンピュータ、スチルカメラもしくはビデオカメラのいずれかの形態をとる。もしくはそれらの各機能の複数を実現する装置である。上記実施形態で説明してきたＥＬパネルに相当するのが表示装置２２０１である。符号２２０２は情報入力部である。携帯電話の場合には情報入力部はアンテナを含んで構成され、例えばＰＤＡや携帯パソコンの場合には情報入力部はネットワークに対するインターフェース部を含んで構成され、スチルカメラやムービーカメラの場合には情報入力部はＣＣＤやＣＭＯＳなどによるセンサ部を含んで構成される。符号２２０３は情報入力部２２０２と表示装置２２０１を保持する筐体である。

本発明のシフトレジスタの一実施形態を示す図である。（ａ）はシフトレジスタの中間走査部である。（ｂ）はシフトレジスタの開始走査部である。（ｃ）はシフトレジスタの終了走査部である。図１に示す本発明のシフトレジスタの動作を説明するタイムチャートである。（ａ）は図１（ａ）の動作を説明するタイムチャートである。（ｂ）は図１（ｂ）の動作を説明するタイムチャートである。（ｃ）は図１（ｃ）の動作を説明するタイムチャートである。本発明のシフトレジスタの別の一実施形態を示す図である。（ａ）は、シフトレジスタの中間走査部である。（ｂ）はシフトレジスタの開始走査部である。（ｃ）はシフトレジスタの終了走査部である。図３に示す本発明のシフトレジスタの動作を説明するタイムチャートである。（ａ）は図３（ａ）の動作を説明するタイムチャートである。（ｂ）は図３（ｂ）の動作を説明するタイムチャートである。（ｃ）は図３（ｃ）の動作を説明するタイムチャートである。図３（ａ）〜（ｃ）に示すシフトレジスタに使用されるレジスタ回路である。図１（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）に使用されるラッチ回路（ＬＡＴ）である。本発明のシフトレジスタに使用されるクロックゲート回路（ＣＫＧ）である。（ａ）は図１（ａ）〜（ｃ）に示すシフトレジスタに使用されるクロックゲート回路（ＣＫＧ）である。（ｂ）は図３（ａ）〜（ｃ）に示すシフトレジスタに使用されるクロックゲート回路（ＣＫＧ）である。従来のシフトレジスタである。図８の動作を説明するタイムチャートである。図１（ａ）〜（ｃ）及び図８に示すシフトレジスタに使用されるレジスタ回路である。電流設定方式によるＥＬパネル全体回路である。電流設定方式の画素回路の説明のための図である。（ａ）は電流設定方式の画素回路である。（ｂ）は（ａ）の画素回路の動作を説明するタイムチャートである。電流設定方式の別の画素回路の説明のための図である。（ａ）は電流設定方式の画素回路である。（ｂ）は（ａ）の画素回路の動作を説明するタイムチャートである。電流設定方式のＥＬ素子駆動制御回路（列制御回路）である。図１４に示すＥＬ素子駆動制御回路の動作を説明するタイムチャートである。図１４に示すＥＬ素子駆動制御回路に使用される電圧電流変換回路である。（ａ）は電圧電流変換回路である。（ｂ）は（ａ）の電圧電流変換特性を説明する図である。図１４に示すＥＬ素子駆動制御回路に使用される別の電圧電流変換回路である。（ａ）は電圧電流変換回路である。（ｂ）は（ａ）の電圧電流変換特性を説明する図である。電圧設定方式によるＥＬパネル全体回路である。電圧設定方式による画素回路である。電圧設定方式による列制御回路である。図１８に示すＥＬパネルの動作を説明するタイムチャートである。情報表示装置の構成を示す図である。

符号の説明

１列制御回路
２画素回路
３水平シフトレジスタ
４ゲート回路
５垂直シフトレジスタ
６、７、８入力回路
９画素表示領域
１０入力映像信号
１１、１１ａ水平走査制御信号
１２、１２ａ垂直走査制御信号
１３、１３ａ副制御信号
１４列制御信号
１５水平サンプリング信号ゲート回路
１６ゲート回路
１７水平サンプリング信号
１８水平サンプリング信号
１９制御信号
２０行制御信号
２１制御信号
２２列制御回路
３０シフトパルス発生ユニット

Claims

シフトレジスタであって、
入力されるクロック信号のレベル遷移タイミングに合わせて連鎖的にパルス信号を発生させる複数のパルス発生部を有しており、
該複数のパルス発生部は、一部のパルス発生部ごとに異なるシフトパルス発生ユニットに属しており、
各々のシフトパルス発生ユニットは、
自らに属する少なくとも一つの前記パルス発生部がパルス信号を発生させたことを示す状態信号を、当該シフトパルス発生ユニットよりも前のシフトパルス発生ユニットと後のシフトパルス発生ユニットの両方が接続される共通配線に対して出力する状態信号発生回路と、自らに属する前記パルス発生部に対してクロック信号を供給するクロック供給回路とを有しており、
前記クロック供給回路が前記パルス発生部に対して前記クロック信号を供給する期間と前記クロック信号を供給しない期間があり、
前記クロック信号を供給する期間においては自らが属するシフトパルス発生ユニットよりも前のシフトパルス発生ユニットからは該シフトパルス発生ユニットに属する少なくとも一つのパルス発生部がパルス信号を発生させたことを示す状態信号が入力されており、後のシフトパルス発生ユニットからは該シフトパルス発生ユニットに属するパルス発生部がパルス信号を発生させたことを示す状態信号が入力されておらず、
前記パルス発生部がパルス信号を発生させたことを示す前記状態信号は前記パルス信号よりも前記共通配線上で劣化しにくい信号であることを特徴とするシフトレジスタ。
シフトレジスタであって、
入力されるクロック信号のレベル遷移タイミングに合わせて連鎖的にパルス信号を発生させる複数のパルス発生部を有しており、
該複数のパルス発生部は、一部のパルス発生部ごとに異なるシフトパルス発生ユニットに属しており、
各々のシフトパルス発生ユニットは、
自らに属する少なくとも一つの前記パルス発生部がパルス信号を発生させたことを示す状態信号を、当該シフトパルス発生ユニットよりも前のシフトパルス発生ユニットと後のシフトパルス発生ユニットの両方が接続される共通配線に対して出力する状態信号発生回路と、自らに属する前記パルス発生部に対してクロック信号を供給するクロック供給回路とを有しており、
前記クロック供給回路が前記パルス発生部に対して前記クロック信号を供給する期間と前記クロック信号を供給しない期間があり、
前記クロック信号を供給する期間においては自らが属するシフトパルス発生ユニットよりも前のシフトパルス発生ユニットからは該シフトパルス発生ユニットに属する少なくとも一つのパルス発生部がパルス信号を発生させたことを示す状態信号が入力されており、後のシフトパルス発生ユニットからは該シフトパルス発生ユニットに属するパルス発生部がパルス信号を発生させたことを示す状態信号が入力されておらず、
前記パルス発生部がパルス信号を発生させたことを示す前記状態信号は前記パルス信号よりもパルス幅が広い信号であることを特徴とするシフトレジスタ。
前記クロック供給回路は、自らが属するシフトパルス発生ユニットよりも前のシフトパルス発生ユニットからは該シフトパルス発生ユニットに属するパルス発生部がパルス信号を発生させたことを示す状態信号が入力されておらず、後のシフトパルス発生ユニットからも該シフトパルス発生ユニットに属するパルス発生部がパルス信号を発生させたことを示す状態信号が入力されていない期間においては前記パルス発生部にクロック信号の供給を行わない請求項１もしくは２に記載のシフトレジスタ。
前記クロック供給回路は、自らが属するシフトパルス発生ユニットよりも前のシフトパルス発生ユニットからは該シフトパルス発生ユニットに属するパルス発生部がパルス信号を発生させたことを示す状態信号が入力されており、後のシフトパルス発生ユニットからも該シフトパルス発生ユニットに属するパルス発生部がパルス信号を発生させたことを示す状態信号が入力されている期間においては前記パルス発生部にクロック信号の供給を行わない請求項１乃至３いずれかに記載のシフトレジスタ。
前記パルス発生部がパルス信号を発生させたことを示す前記状態信号のパルスの幅は前記パルス信号のパルスの幅よりも広い請求項１に記載のシフトレジスタ。
前記状態信号発生回路は、自らが属するシフトパルス発生ユニットに属する少なくとも一つの前記パルス発生部がパルス信号を発生させるのに同期して、出力する信号のレベルを変えるものである請求項１乃至５いずれかに記載のシフトレジスタ。
請求項１乃至６いずれかに記載のシフトレジスタと、表示素子とを有する表示装置。
情報入力部と該情報入力部から入力した情報に応じた表示を行う請求項７に記載の表示装置とを有することを特徴とする情報表示装置。