KR101062241B1 - 데이터 래치회로 및 전자기기 - Google Patents

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미쓰아키 오사메
아야 안자이
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 데이터 래치회로는, 인버터의 입력단자와 출력단자를 단락하는 수단을 가지고, 또한 그 입력단자를 용량의 한쪽 전극과 접속하고, 상기 용량의 다른쪽 전극에는 데이터 신호 또는 기준전위를 받아들임으로써, 전원전압에 대하여 입력신호의 진폭이 작아도, TFT 특성의 불균일한 영향을 받지 않고 정확하게 동작할 수 있게 된다.
래치회로, TFT, 인버터. 구동회로

Description

데이터 래치회로 및 전자기기{DATA LATCH CIRCUIT AND ELECTRONIC DEVICE}
본 발명은, 디지털 신호를 입력하는 데이터 래치회로에 관한 것이다. 또한 본 발명은 그 데이터 래치회로를 구동회로의 일부로 사용한 액티브 매트릭스형 표시장치에 관한 것이다. 또한 본 발명은, 그 액티브 매트릭스형 표시장치를 사용한 전자기기에 관한 것이다.
최근, 액정표시장치나 발광장치 등의 액티브 매트릭스형 표시장치는, 휴대 기기 등의 수요의 증가로부터, 그 개발이 진행되고 있다. 특히 절연체 상에 다결정 반도체(poly-Si;폴리실리콘)에 의해 형성된 박막트랜지스터(Thin Film Transistor ;TFT)를 이용하여 화소회로 및 구동회로(이하 모두 "내부회로"라고 칭한다.)를 일체로 형성하는 기술은 활발하게 개발이 진행되고 있다. 내부회로는 소스 신호선 구동회로 및 게이트 신호선 구동회로 등을 가지고 있고, 이러한 구동회로 등이 매트릭스 형상으로 배치된 화소회로를 제어한다.
또한 내부회로는, FPC(Flexible Print ed Circuit) 등을 사이에 두고, 콘트롤러 IC 등(이하 "외부회로"라고 칭한다.)과 접속되어, 그 동작이 제어된다. 일반 적으로, 외부회로에 사용하는 IC의 구동전압(즉 신호의 진폭)은, 저소비전력화의 관점으로부터, 내부회로의 구동전압과 비교해서 작아지고 있다. 현재의 상태에서는, 외부회로에는 3.3V의 전압에서 동작하는 IC를 사용할 수 있는 것이 일반적이지만, 내부회로의 동작 전압은 10V정도로 외부회로와 비교해서 높다. 그 때문에 3.3V의 신호를 외부회로로부터 내부회로에 입력할 때, 레벨 시프트 회로 등으로 신호의 진폭을 10V정도로 변환시킬 필요가 있다.
그러나, 외부회로에 있어서 레벨 시프트할 경우에는, 레벨 시프트 IC, 전원IC 등의 부품의 증가, 소비전력의 증가 등의 문제가 생긴다. 한편, 내부회로에 있어서 시프트 레지스터나 데이터 래치회로 등에 입력 하기 전에 레벨 시프트할 경우에는, 레이아웃 면적의 증가, 소비전력의 증가, 고주파동작의 곤란과 같은 문제가 발생한다. 따라서, 외부회로로부터의 저전압의 진폭 신호를 그대로 내부회로의 구동회로를 구성하는 시프트 레지스터나 데이터 래치회로 등에 입력하여, 정확하게 동작시키는 방식이 요구되고 있다(이하, 이 방식을 "저전압구동"이라 한다.).
액티브 매트릭스형 표시장치에 있어서의 구동방법으로서는, 디지털 구동방식과 아날로그 구동방식이 있다. 디지털 구동방식을 사용할 경우, 내부회로를 구성하는 소스 신호선 구동회로내에는, 시프트 레지스터로부터의 샘플링 펄스에 의해 순차적으로 디지털의 영상신호를 받아들이는 데이터 래치회로가 필요하다.
데이터 래치회로에는, 저전압신호입력을 고려한 것도 있다(이하의 특허문헌1을 참조.).
(특허문헌1: 일본특개평11-184440호 공보)
그러나, 저전압신호입력에 대응한 데이터 래치회로에 있어서는, TFT의 여러가지특성의 불균일한 영향에 의해, 오작동해버리는 경우가 있다.
여기에서, 일반적인 종래형 데이터 래치회로를 도2(A)에 나타낸다. 상기 데이터 래치회로는 클록된 인버터(2005) 및 인버터(2006)을 가지고, 상기 클록된 인버터(2005)은 직렬로 접속된 P형 TFT(2001,2002)와, N형TFT(2003,2004)를 가진다. P형 TFT(2001)의 게이트 전극에는 시프트 레지스터로부터의 샘플링 펄스(LAT)가 입력되고, 소스 전극은 전원VDD가 공급되도록 하는 접속 구조를 취한다. N형 TFT(2004)의 게이트 전극에는 샘플링 펄스(LAT)의 반전펄스(LATB)가 입력되고, 소스 전극은 전원VSS가 공급되도록 하는 접속구조를 취한다. P형 TFT(2002) 및 N형 TFT(2003)의 게이트 전극에는 디지털 신호(DATA)가 입력된다. 또한 P형 TFT(2002) 및 N형 TFT(2003)의 드레인 전극은 인버터(2006)에 접속되어 있다.
도2(B)에, 도2(A)의 종래형 데이터 래치회로의 타이밍 차트를 나타낸다. 도2(A) 및 (B)을 이용해 종래형 데이터 래치회로의 동작을 설명한다. 또, 입력되는 디지털 신호(이하 "데이터 신호" 라고 칭한다.)는 디지털 형식이며, "1"을 표현하는 전위와 "0"을 표현하는 전위를 가지는 신호이다. 본 명세서에 있어서는, 어떠한 경우에도, 그 전위를 막론하고, "1"을 표현하는 전위 레벨을 "H레벨", "0"을 표현하는 전위 레벨을 "L레벨"이라고 표기한다. 또, 특별한 기재가 없는 한, 그 전위의 고저는, L레벨 < H레벨이라고 한다.
우선 기간Tl에 있어서, 시프트 레지스터로부터 L레벨의 샘플링 펄스(LAT)가 입력되어, LAT가 L레벨, LATB가 H레벨이 되고, P형 TFT(2001) 및 N형 TFT(2004)가 온 한다. 이때, DATA가 H레벨이라면, P형 TFT(2002)가 오프, 또한 N형TFT(2003)가 온 하고, 클록된 인버터(2005)는 VSS를 출력한다. 반대로, DATA가 L레벨이라면, P형 TFT(2002)가 온, 또한 N형 TFT(2003)가 오프하고, 클록된 인버터(2005)는 VDD를 출력한다.
(발명이 이루고자 하는 기술적과제)
상기 종래형 데이터 래치회로에 있어서, 저전압구동을 행할 경우, 즉 외부회로로부터의 디지털 신호DATA를 그대로 입력할 경우에 대해서, 그 구동을 도2(A) 및(B)를 사용하여 설명한다. 여기에서, VSS는 -2V, VDD는 5V, LAT 및 LATB의 H레벨은 5V, L레벨은 -2V, DATA의 H레벨은 3V, L레벨은 0V로 한다.
우선 기간Tl에 있어서, 시프트 레지스터로부터 샘플링 펄스, LAT가 입력되고, LAT가 L레벨(-2V), LATB가 H레벨(5V)이 되고, P형 TFT(2001) 및 N형 TFT(2004)가 온 한다. 이때, DATA가 H레벨(3V)이면, P형 TFT(2002)가 오프, 또한 N형 TFT(2003)가 온 하고, 클록된 인버터(2005)는 VSS를 출력한다. 그러나 이때, P형 TFT(2002)의 문턱치 전압│VTH│가 2V라면, P형 TFT(2002)도 온 해 버려 리크 전류가 흐른다.
더우기, P형 TFT(2002) 및 N형 TFT(2003)의 여러가지 특성, 특히 문턱치 특성이 불균일하게 되고, 그 결과, P형 TFT(2002)의 │Vgs│=2V에 있어서의 온 전류가, N형 TFT(2003)의 │Vgs│=5V에 있어서의 온 전류를 상회하면, 논리가 역전되고, 클록된 인버터(2005)의 출력은, VSS가 되지 않고, VDD가 되어버리게 된다.
반대로 DATA가 L레벨(0V)일 경우에 있어서, N형 TFT(2003)의 │VTH│가 2V이하라면, N형 TFT(2003)도 온 해 버려 리크 전류가 흐르게 되고, 더구나, N형 TFT(2003)의 │Vgs│=2V에 있어서의 온 전류가, P형 TFT(2002)의 │Vgs│=5V에 있어서의 온 전류를 상회하면, 논리가 역전되고, 클록된 인버터(2005)의 출력은, VDD가 되지 않고, VSS가 되어버리게 된다.
본 발명은 상기한 문제점을 감안해서 이루어진 것으로, TFT 특성의 불균일한 영향을 받지 않고, 저소비전력, 고주파동작이 가능한 데이터 래치회로를 제공하는 것을 과제로 하는 것이다.
발명의 개시
(발명의 구성)
본 발명은, 데이터 래치회로에 있어서, 데이터 신호가 H레벨인가 또는 L레벨인가를 판정하는 인버터에 있어서, 상기 인버터의 입력단자와 출력단자를 단락하는 수단을 가지고, 또한, 상기 인버터의 입력단자를 용량수단의 한쪽 전극과 접속하고, 상기 용량수단의 또 다른 한쪽 전극에는, 데이터 신호 또는 기준전위를 받아들이는 구성으로 해 둔다.
첫째로, 상기 인버터의 입력단자와 출력단자를 단락함으로써 상기 인버터의 입력단자와 용량수단의 한쪽 전극을 상기 인버터의 문턱치 전위로 하고, 동시에, 상기 용량수단의 다른 한쪽 전극을 기준전위로 해 둔다.
다음으로, 기준전위로 한 상기 용량수단의 한쪽 전극에 데이터 신호를 받아들인다. 이에 따라 상기 용량수단을 개재한 인버터의 입력단자의 전위는 문턱치 전위로부터 상하로 변동하고, 데이터 신호의 H레벨 또는 L레벨의 판별이 가능하게 된다.
따라서, 전원전압폭에 대하여 데이터 신호의 진폭이 작아도, TFT 특성의 불균일한 영향을 받지 않아, 정확하게 동작할 수 있다.
여기에서, 본 발명의 구성을 이하에 기술한다.
본 발명의 데이터 래치회로는, 디지털 신호를 받아들이는 데이터 래치회로로서, 제1 및 제2의 전극을 가지는 용량수단과, 상기 제1의 전극에 입력단자가 접속된 인버터와, 상기 인버터의 상기 입력단자와 출력단자와의 사이에 접속된 스위치를 가지고, 리셋트 기간에 있어서, 상기 스위치를 온 하고, 또한 상기 용량수단의 상기 제2의 전극에 제1의 전위를 입력하고, 상기 리셋트 기간 후의 인출 기간에 있어서, 상기 용량수단의 상기 제2의 전극에 상기 디지털 신호를 입력하는 것을 특징으로 한다.
또한, 본 발명의 데이터 래치회로는, 디지털 신호를 받아들이는 데이터 래치회로로서, 제1 및 제2의 전극을 가지는 용량수단과, 상기 제1의 전극에 입력단자가 접속된 인버터와, 상기 인버터의 상기 입력단자와 출력단자와의 사이에 접속된 제1의 스위치와, 상기 제2의 전극에 접속된 제2의 스위치 및 제3의 스위치를 가지며, 리셋트 기간에 있어서, 상기 제1의 스위치를 온 하고, 또한 상기 제2의 스위치를 온 함으로써 상기 용량수단의 상기 제2의 전극에 제1의 전위를 입력하고, 상기 리셋트 기간 후의 인출 기간에 있어서, 상기 제3의 스위치를 온 함으로써 상기 용량수단의 상기 제2의 전극에 상기 디지털 신호를 입력하는 것을 특징으로 한다.
또한 본 발명의 데이터 래치회로는, 디지털 신호를 받아들이는 데이터 래치회로로서, 제1 및 제2의 전극을 가지는 용량수단과, 상기 제1의 전극에 입력단자가 접속된 제1의 인버터와, 상기 제1의 인버터의 상기 입력단자와 출력단자와의 사이에 접속된 스위치와, 상기 제1의 인버터의 상기출력단자에 입력단자가 접속된 제2의 인버터와, 상기 제2의 인버터의 상기 입력단자 및 출력단자에 출력단자 및 입력단자가 각각 접속된 클록된 인버터를 가지고, 리셋트 기간에 있어서, 상기 스위치를 온 하고, 또한 상기 용량수단의 상기 제2의 전극에 제1의 전위를 입력하고, 상기 리셋트 기간 후의 인출 기간에 있어서, 상기 용량수단의 상기 제2의 전극에 상기 디지털 신호를 입력하는 것을 특징으로 한다.
또한, 디지털 신호를 받아들이는 데이터 래치회로로서, 제1 및 제2의 전극을 가지는 용량수단과, 상기 제1의 전극에 입력단자가 접속된 제1의 인버터와, 상기 제1의 인버터의 상기 입력단자와 출력단자와의 사이에 접속된 제1의 스위치와, 상기 제2의 전극에 접속된 제2의 스위치 및 제3의 스위치와, 상기 제1의 인버터의 상기 출력단자에 입력단자가 접속된 제2의 인버터와, 상기 제2의 인버터의 상기 입력단자 및 출력단자에 출력단자 및 입력단자가 각각 접속된 클록된 인버터를 가지고, 리셋트 기간에 있어서, 상기 제1의 스위치를 온 하고, 또한 상기 제2의 스위치를 온 함으로써 상기 용량수단의 상기 제2의 전극에 제1의 전위를 입력하고, 상기 리셋트 기간 후의 인출 기간에 있어서, 상기 제3의 스위치를 온 함으로써 상기 용량수단의 상기 제2의 전극에 상기 디지털 신호를 입력하는 것을 특징으로 한다.
또한, 본 발명의 데이터 래치회로는, 디지털 신호를 받아들이는 데이터 래치회로로서, 제1 및 제2의 전극을 가지는 용량수단과, 상기 제1의 전극에 입력단자가 접속된 제1의 인버터와, 상기 제1의 인버터의 상기 입력단자와 출력단자와의 사이에 접속된 스위치와, 상기 제1의 인버터의 상기 출력단자에 입력단자가 접속된 제2의 인버터와, 상기 제1의 인버터의 상기 입력단자 및 상기출력단자에 출력단자 및 입력단자가 각각 접속된 클록된 인버터를 가지고, 리셋트 기간에 있어서, 상기 스위치를 온 하고, 또한 상기 용량수단의 상기 제2의 전극에 제1의 전위를 입력하고, 상기 리셋트 기간 후의 인출 기간에 있어서, 상기 용량수단의 상기 제2의 전극에 상기 디지털 신호를 입력하는 것을 특징으로 한다.
또한, 본 발명의 데이터 래치회로는, 디지털 신호를 받아들이는 데이터 래치회로로서, 제1 및 제2의 전극을 가지는 용량수단과, 상기 제1의 전극에 입력단자가 접속된 제1의 인버터와, 상기 제1의 인버터의 상기 입력단자와 출력단자와의 사이에 접속된 제1의 스위치와, 상기 제2의 전극에 접속된 제2의 스위치 및 제3의 스위치와, 상기 제1의 인버터의 상기 출력단자에 입력단자가 접속된 제2의 인버터와, 상기 제1의 인버터의 상기 입력단자 및 상기 출력단자에 출력단자 및 입력단자가 각각 접속된 클록된 인버터를 가지고, 리셋트 기간에 있어서, 상기 제1의 스위치를 온 하고, 또한 상기 제2의 스위치를 온 함으로써 상기 용량수단의 상기 제2의 전극에 제1의 전위를 입력하고, 상기 리셋트 기간 후의 인출 기간에 있어서,상기 제3의 스위치를 온 함으로써 상기 용량수단의 상기 제2의 전극에 상기 디지털신호를 입력하는 것을 특징으로 한다.
또한, 본 발명의 데이터 래치회로는, 디지털 신호를 받아들이는 데이터 래치회로로서, 제1 및 제2의 전극을 가지는 제1의 용량수단과, 제3 및 제4의 전극을 가지는 제2의 용량수단과, 상기 제1의 전극 및 상기 제3의 전극에 입력단자가 접속된 인버터와, 상기 인버터의 상기 입력단자와 출력단자와의 사이에 접속된 스위치를 가지고, 리셋트 기간에 있어서, 상기 스위치를 온 하고, 또한 상기 제1의 용량수단의 상기 제2의 전극에 제1의 전위를 입력하고, 또한 상기 제3의 용량수단의 상기 제4의 전극에 제2의 전위를 입력하고, 상기 리셋트 기간 후의 인출 기간에 있어서, 상기 제1의 용량수단의 상기 제2의 전극 및 상기 제2의 용량수단의 상기 제4의 전극에 상기 디지털 신호를 입력하는 것을 특징으로 한다.
또한, 본 발명의 데이터 래치회로는, 디지털 신호를 받아들이는 데이터 래치회로로서, 제1 및 제2의 전극을 가지는 제1의 용량수단과, 제3 및 제4의 전극을 가지는 제2의 용량수단과, 상기 제1의 전극 및 상기 제3의 전극에 입력단자가 접속된 인버터와, 상기 인버터의 상기 입력단자와 출력단자와의 사이에 접속된 제1의 스위치와, 상기 제2의 전극에 접속된 제2의 스위치 및 제3의 스위치와, 상기 제4의 전극에 접속된 제4의 스위치 및 제5의 스위치를 가지고, 리셋트 기간에 있어서, 상기 스위치를 온 하고, 또한 상기 제2의 스위치를 온 함으로써 상기 제1의 용량수단의 상기 제2의 전극에 제1의 전위를 입력하고, 또한 상기 제4의 스위치를 온 함으로써 상기 제3의 용량수단의 상기 제4의 전극에 제2의 전위를 입력하고, 상기 리셋트 기간 후의 인출 기간에 있어서, 상기 제3의 스위치를 온 함으로써 상기 제1의 용량수단의 상기 제2의 전극에, 또한 상기 제5의 스위치를 온 함으로써 상기 제2의 용량 수단의 상기 제4의 전극에 상기 디지털 신호를 입력하는 것을 특징으로 한다.
또한, 본 발명의 데이터 래치회로는, 디지털 신호를 받아들이는 데이터 래치회로로서, 제1 및 제2의 전극을 가지는 제1의 용량수단과, 제3 및 제4의 전극을 가지는 제2의 용량수단과, 상기 제1의 전극에 입력단자가 접속되어 또한 상기 제3의 전극에 출력단자가 접속된 제1의 인버터와, 상기 제1의 인버터에 상기 입력단자와 상기 출력단자와의 사이에 접속된 제1의 스위치와, 제5 및 제6의 전극을 가지는 제3의 용량수단과, 제7 및 제8의 전극을 가지는 제4의 용량수단과, 상기 제5의 전극에 입력단자가 접속되고, 또한 상기 제7의 전극에 출력단자가 접속된 제2의 인버터와, 상기 제2의 인버터의 상기 입력단자와 상기 출력단자와의 사이에 접속된 제2의 스위치와, 상기 제4 및 상기 제8의 전극에 입력단자가 접속된 제3의 인버터와, 상기 제3의 인버터의 상기 입력단자와 출력단자와의 사이에 접속된 제3의 스위치를 가지고, 리셋트 기간에 있어서, 상기 제1 및 제2의 스위치를 온 하고, 또한 상기 제1의 용량수단의 상기 제2의 전극에 제1의 전위를 입력하고, 또한 상기 제3의 용량수단의 상기 제4의 전극에 제2의 전위를 입력하고, 상기 리셋트 기간 후의 인출 기간에 있어서, 상기 제1의 용량수단의 상기 제2의 전극 및 상기 제2의 용량수단의 상기 제4의 전극에 상기 디지털 신호를 입력하는 것을 특징으로 한다.
또한, 본 발명의 데이터 래치회로는, 디지털 신호를 받아들이는 데이터 래치회로로서, 제1 및 제2의 전극을 가지는 제1의 용량수단과, 제3 및 제4의 전극을 가지는 제2 의 용량수단과, 상기 제1의 전극에 입력단자가 접속되고, 또한 상기 제3의 전극에 출력단자가 접속된 제1의 인버터와, 상기 제1의 인버터의 상기 입력단자와 상기 출력단자와의 사이에 접속된 제1의 스위치와, 제5 및 제6의 전극을 가지는 제3의 용량수단과, 제7 및 제8의 전극을 가지는 제4의 용량수단과, 상기 제5의 전극에 입력단자가 접속되고, 또한 상기 제7의 전극에 출력단자가 접속된 제2의 인버터와, 상기 제2의 인버터의 상기 입력단자와 상기 출력단자와의 사이에 접속된 제2의 스위치와, 상기 제4 및 상기 제8의 전극에 입력단자가 접속된 제3의 인버터와, 상기 제3의 인버터의 상기 입력단자와 출력단자와의 사이에 접속된 제3의 스위치와, 상기 제1의 전극과 상기 제5의 전극에 접속된 제5의 용량수단을 가지고, 리셋트 기간에 있어서, 상기 제1 및 제2의 스위치를 온 하고, 또한 상기 제1의 용량수단의 상기 제2의 전극에 제1의 전위를 입력하고, 또한 상기 제3의 용량수단의 상기 제4의 전극에 제2의 전위를 입력하고, 상기 리셋트 기간 후의 인출 기간에 있어서, 상기 제1의 용량수단의 상기 제2의 전극 및 상기 제2의 용량수단의 상기 제4의 전극에 상기 디지털 신호를 입력 하는것을 특징으로 한다.
또한, 상기 제1의 전위는, 상기 디지털 신호의 1의 전위 또는 0의 전위라도 좋다.
또한, 상기 리셋트 기간을 전단의 시프트 레지스터로부터의 샘플링 펄스를 사용해 결정하고, 상기 인출 기간을 다음 단계의 시프트 레지스터로부터의 샘플링 펄스를 사용해 결정하여도 좋다.
또한, 상기 디지털 신호의 진폭이 상기 데이터 래치회로에 사용할 수 있는 전원전압폭과 비교하여 작게 해도 좋다.
또한, 상기 클록된 인버터의 제어 단자에, 전단의 시프트 레지스터로부터의 출력 펄스를 사용하도록 하여도 좋다.
또한, 상기 데이터 래치회로는 박막트랜지스터에 의해 형성되도록 하여도 좋다.
(발명의 효과)
본 발명의 데이터 래치회로는, 전원전압폭에 대하여 입력 신호의 진폭이 작더라도, TFT의 여러가지 특성의 불균일에 의한 영향을 받지 않고, 정확하게 동작 할 수 있다. 따라서, 외부회로로부터의 신호를 레벨 시프트할 필요가 없고, 저소비전력화, 레이아웃 면적의 축소, 코스트 다운을 실현할 수 있다.
도1은, 본 발명의 1실시예를 도시한 도면이다.
도2은, 종래형 데이터 래치회로를 도시한 도면이다.
도3은, 일반적인 인버터의 ⅤIN-ⅤOUT 특성을 도시한 도면이다.
도4은, 외부회로 및 표시 패널의 개요를 도시한 도면이다.
도5은, 소스 신호선 구동회로의 일구성예를 도시한 도면이다.
도6은, 본 발명의 1실시예를 도시한 도면이다.
도7은, 본 발명의 1실시예를 도시한 도면이다.
도8은, 본 발명의 1실시예를 도시한 도면이다.
도9은, 본 발명을 적용가능한 전자기기의 예를 도시한 도면이다.
도10은, 일반적인 클록된 인버터를 도시한 도면이다.
본 발명의 실시형태에 대해서, 이하에 설명한다.
(실시형태1)
도1(A)에 본 실시예의 데이터 래치회로의 구성을 나타낸다.
본 실시예의 데이터 래치회로는 데이터 인출용 스위치(1001), 레퍼런스용 스위치(1002), 문턱치 세트용 스위치(1003), 용량수단(1004) 및 보정 인버터(1005)를 가진다. 본 실시예의 데이터 래치회로에 있어서, 데이터 인출용 스위치(1001), 레퍼런스용 스위치(1002) 및 용량수단(1004)으로 구성되는 회로 블록을 "블록Ⅹ"라고 한다. 또한 필요에 따라서, 인버터(1006)를 설치해도 좋다.
데이터 인출용 스위치(1001)는 LAT에 의해 온 또는 오프가 제어되어, 입력되는 DATA를 레퍼런스용 스위치(1002)와 용량수단(1004)의 제2의 전극과의 접속부(이하 "노드a" 라고 한다.)에 입력한다. 레퍼런스용 스위치(1002)는 LAT-1에 의해 온 또는 오프가 제어되어, 제1의 전위(여기에서는 "기준전위"라고 한다.)를 인출, 데이터 인출용 스위치(1001)와 용량수단(1004)의 제2의 전극과의 접속부, 즉 노드a에 기준전위를 출력한다. 보정 인버터(1005)의 입력단자 및 출력단자는 문턱치 세트용 스위치(1003)를 개재하여, 전기적으로 접속되어 있다. 보정 인버터(1005)의 입력단자 및 출력단자와 문턱치 세트용 스위치(1003)와의 접속부를, 각각, "노드b", "노드c"라고 한다.또한, 상기 문턱치 세트용 스위치(1003)의 온 또는 오프는 LAT-1에 의해 제어된다. 보정 인버터(1005)는, 노드c에 접속된 인버터(1006)에 데이터를 출력한다.
도1(B)에 본 실시예의 데이터 래치회로의 타이밍 차트를 나타낸다. 도1(A) 및 (B)을 사용하여, 본 실시예의 데이터 래치회로를 저전압구동했을 경우의 동작에 대하여 설명한다. 본 실시예에 있어서는, VSS는 -2V, VDD는 5V, LAT, LATB , LAT-1 및 LAT-1B 각각의 H레벨은 5V, L레벨은 -2V, DATA의 H레벨은 3V, L레벨은 0V, 기준전위는 DATA의 L레벨과 H레벨의 중간전위인 1.5V로 한다. 또한 기간Tl에 입력되는 LAT와, 그 후의 기간T2에 입력되는 LAT-1의 펄스는 겹치지 않는 것이 바람직하다.
우선 기간Tl에 있어서 리셋트 작업을 행한다. 본 데이터 래치회로의 전단에 있는 시프트 레지스터로부터 샘플링 펄스 LAT-1(5V)이 본 데이터 래치회로에 입력되고, 레퍼런스용 스위치(1002) 및 문턱치 세트용 스위치(1003)가 온 된다. 그 결과, 노드a는 기준전위(1.5V)가 된다. 노드b는 노드c의 전위가 피드백되어 전위가 움직이지 않는 방향으로 작동하므로, 보정 인버터(1005)의 문턱치 전위(여기서는 2V로 한다)가 된다.
그후에 계속해서 기간T2로 옮겨지고, 본 데이터 래치회로는, 입력되는 DATA의 H레벨, L레벨을 판정한다. 상기 시프트 레지스터로부터의 샘플링 펄스 LAT(5V )가 본 데이터 래치회로에 입력되고, 데이터 인출용 스위치(1001)가 온 된다. 입력되는 DATA가 H레벨(3V)인 경우, 노드a의 전위가 1.5V로부터 3V가 된다. 용량수단(1004)의 양단의 전위차는 유지되므로, 노드b는 노드a의 전압변화분 정도 변화된다. 따라서, 노드b는 2V로부터 1.5V정도 상승하고, 3.5V 정도가 된다.
여기에서, 도3에 일반적인 인버터의 ⅤIN(입력 신호전압)-ⅤOUT(출력 신호전압) 특성을 나타낸다. 도3에 나타나 있는 바와 같이 ⅤIN이 문턱치로부터 상하 어느쪽으로든지 조금이라도 변동하면, ⅤOUT은 VDD 또는 VSS에 크게 접근한다.
따라서, 기간Tl에 있어서 노드b는 보정 인버터(1005)의 문턱치 전위에 세트되어 있기 때문에, 노드b의 전위의 변화에 노드c는 민감하게 반응한다. 이 경우, 노드b의 전위는 2V로부터 3.5V정도로 상승되어 있기 때문에, 노드c의 전위는 VSS에 크게 접근한다. 노드c의 전위는, 더우기 인버터(1006)에 의해 정형화되어, 그 출력 OUT에는 VDD(H레벨)가 출력된다.
반대로, 기간T2에 있어서 DATA가 L레벨(0V)인 경우, 노드a의 전위가 1.5V로부터 0V가 되고, 노드b의 전위는 2V로부터 1.5V정도 하강하고, 0.5V정도가 된다. 이렇게, 노드b가 문턱치 전위로부터 하강하기 때문에, 노드c는 VDD에 크게 접근한다. 노드c의 전위는, 더우기 인버터(1006)에 의해 정형화되어, 그 출력 OUT에는 VSS(L레벨)가 출력된다.
또한 기준전위가 고정전위인 경우에는, 이상적으로는 데이터 신호(여기에서는 DATA)의 진폭의 중간전위가 바람직하지만, 엄밀하게 중간전위일 필요는 없고, 상기 데이터 신호의 최고전위 또는 최저전위와 다르고, 또한, 상기 데이터 신호의 진폭을 벗어나지 않는 범위에서 다소 변동 시키는 것이 가능하다.
또한 기준전위에 데이터 신호DATA의 반전 신호를 1데이터 분만큼 앞으로 위치시켜 놓고, 입력해도 좋다. 이 경우, 예를 들면 DATA가 H레벨(3V)이라면, 리셋트 기간Tl에 노드a가 L레벨(0V)이 되고, 인출 기간T2에 H레벨(3V)의 DATA가 입력되면, 노드a 및 노드b가 3V정도 변동되고, 보정 인버터(1005)가 보다 정확하게 동작하기 쉬워진다. DATA가 L레벨(0V)이라 하더라도, 리셋트 기간Tl에 노드a가 H레벨(3V)이 되고, 인출 기간T2에 L레벨(0V)의 DATA가 입력되기 때문에, 마찬가지로 노드a 및 노드b가 3V정도 변동된다.
본 실시예와 같이, 데이터 래치회로에 있어서, 데이터 신호DATA의 H레벨 또는 L레벨을 판정해서 출력하는 인버터의 문턱치 전위를 미리 취득하고, 상기 문턱치 전위로부터 상하 어느 쪽으로 변동하는지에 따라 데이터 신호가 H레벨인가 또는 L레벨인가의 판정을 함으로써, 전원전압폭에 대하여 입력 신호의 진폭이 작아도, TFT의 여러가지 특성의 불균일에 의한 문턱치 변동의 영향을 받지 않고, 정확하게 동작 할 수 있다. 따라서, 저소비전력화, 고주파동작이 가능해진다. 특히, TFT의 여러가지 특성의 불균일성이 많은 폴리실리콘 TFT를 사용한 데이터 래치회로에 사용하는 것이 바람직하다.
또한 본 발명에 있어서, 상기 폴리실리콘 TFT를 제작할 때의 결정화법으로서, 레이저 결정화법, RTA 또는 퍼니스 어닐로를 사용하는 열결정화법, 결정화를 조장하는 금속원소를 사용하는 열결정화법, 또는 이 결정화법들의 조합 등을 사용하는 것이 가능하다.
(실시형태2)
도1(A)에 나타내는 데이터 래치회로를 사용할 때, 도6(A) 및 (B)에 나타낸 바와 같이, 클록된 인버터(6002) 등을 사용하여, 유지해도 좋고, 용량수단(6003) 등을 사용하여, 유지해도 좋다. 클록된 인버터(6002)에는, 일반적인 클록된 인버터를 이용하여도 좋다.
일반적인 클록된 인버터를 도10에 나타낸다. 클록된 인버터(10001)은 직렬로 접속된 제1의 P형 TFT(lOOO2), 제2의 P형 TFT(lOOO3), 제1의 N형 TFT(lOOO4) 및 제2의 N형 TFT(lOOO5)를 가진다. 제1의 P형 TFT(10002)의 게이트 전극에 입력되어 있는 단자를 제어단자1이라고 하고, 제2의 P형 TFT(lOOO3) 및 제1의 N형 TFT(lOOO4)의 게이트 전극에 입력되어 있는 단자를 입력단자라고 하고, 제2의 N형 TFT(lOOO5)의 게이트 전극에 입력되어 있는 단자를 제어단자2라고 하고, 또 제2의 P형 TFT(lOOO3) 및 제1의 N형 TFT(lOOO4)의 접속부 단자를 출력단자라고 한다.
도6(A)은 도1(A)에 용량수단(6003) 및 클록된 인버터(6002)를 추가하고, 클록된 인버터(6002)를 인버터(6001)와 루프 모양으로 접속한 것이다. 클록된 인버터(6002)의 제어단자 1에는 유지용 펄스 HOLD가, 제어단자 2에는 상기 HOLD의 반전 펄스 HOLDB가 입력된다. 그 밖의 부분에 대해서는 도1(A)과 같다.
도6(B)은 도1(A)에 클록된 인버터(6102)를 추가하고, 클록된 인버터(6102)를 보정 인버터(6101)와 루프 모양으로 접속한 것이다. 클록된 인버터(6102)의 제어단자1에는 유지용 펄스 HOLD가, 제어단자2에는 상기 HOLD의 반전 펄스 HOLDB가 입력된다. 그 밖의 부분에 대해서는 도1(A)와 같다.
상기 HOLD펄스는 타이밍 차트 도6(C)에 나타낸 6201 또는 6202 등의 펄스가 바람직하고, 시프트 레지스터의 출력 펄스 등을 사용하면 좋다. 동작으로서는, 인 출 기간T2이 종료한 후, 클록된 인버터(6002) 또는 인버터(6102)이 온 하고, 유지 동작을 시작하도록 한다.
본 실시예와 같이, 클록된 인버터 등을 사용해 유지를 행함으로써 원하는 기간, H레벨, L레벨을 정확하게 유지할 수가 있다.
(실시형태3)
도1(A)의 데이터 래치회로에 있어서의 블록x를 병렬로 2개 접속하고, 2개의레퍼런스용 스위치에 각각 입력되는 2개의 기준전위를, 한쪽은 데이터 신호의 최고전위(DATA의 H레벨과 동전위)로, 다른 한쪽은 상기 데이터 신호의 최저전위(DATA의 L 레벨과 동전위)로 했을 경우에 대해서, 도7에 나타낸다.
본 실시예의 데이터 래치회로는, 병렬로 접속된 블록y 및 블록y', 블록y 및 블록y'의 한쪽의 접속부에 입력부가 접속된 보정 인버터(7008), 보정 인버터(7008)와 직렬로 접속된 인버터(7009), 보정 인버터(7008)의 입력단자와 출력단자에 접속된 문턱치 세트용 스위치(7007) 및 클록된 인버터(7009)를 가진다.
블록y는, 직렬로 접속된 제1의 데이터 인출용 스위치(7001) 및 제1의 용량수단(7005)과, 그것들의 접속부(이하, "노드a"라고 한다.)에 신호 DH를 입력하는 제1의 레퍼런스용 스위치(7003)를 가지고, 블록y'은 직렬로 접속된 제2의 데이터 인출용 스위치(7002) 및 제2의 용량수단(7006)과, 그것들의 접속부(이하, "노드a'"이라고 한다.)에 신호 DL을 입력하는 제2의 레퍼런스용 스위치(7004)를 가진다.
또한 제1의 데이터 인출용 스위치(7001) 및 제2의 데이터 인출용 스위치 (7002)는 LAT에 의해 그 온 또는 오프가 제어되어, DATA를 받아들인다. 제1의 레퍼런스용 스위치(7003), 제2의 레퍼런스용 스위치(7004) 및 문턱치 세트용 스위치(7007)는 LAT-1에 의해 온 또는 오프가 제어되고 있다. 문턱치 세트용 스위치(7007)는 보정 인버터(7008)의 입력단자와 출력단자의 사이에 설치되어 있다. 보정 인버터(7008)의 입력단자 및 출력단자와 문턱치 세트용 스위치(7007)의 접속부를, 각각, "노드b", "노드c"라고 한다. 또한 본 실시예에 있어서는, VSS는 -2V, VDD는 5V, LAT, LATB, LAT-1 및 LAT -1B 각각의 H레벨은 5V, L레벨은 0V, DATA의 H레벨(DH)은 3V , L레벨(DL)은 0V로 한다.
본 실시예에 있어서의 타이밍 차트는, 도1(B)에 나타내는 실시예1에 있어서의 타이밍 차트와 같으므로, 도1(B)의 타이밍 차트를 사용하여 설명한다. 먼저 리셋트 기간Tl에 있어서, LAT-1이 H레벨(5V)이 되고, 제1의 레퍼런스용 스위치(7003), 제2의 레퍼런스용 스위치(7004) 및 문턱치 세트용 스위치(7007)가 온 하고, 노드a가 DH의 전위(3V)가 되고, 노드a'가 DL의 전위(0V)가 된다. 또한 노드b는 보정 인버터(7008)의 문턱치 전압(여기에서는 2V로 한다.)이 된다.
그후에 계속해서 데이터 인출 기간T2에 있어서, LAT가 H레벨(5V), 또한 LAT -1이 L레벨(0V)이 되고, 제1의 데이터 인출용 스위치(7001) 및 제2의 데이터 인출용 스위치(7002)가 온 한다. DATA가 H레벨(3V)인 경우, 노드a는 3V인 채로 변화되지 않고, 노드a'은 0V로부터 3V로 변화된다. 그 때문에 노드b는 2V로부터 1.5V정도 상승하여, 3.5V가 된다. 그 결과, 노드c는 VSS(-2V)에 크게 접근한다.
반대로 DATA가 L레벨(0V)인 경우, 노드a는 3V로부터 0V로 변화되고, 노드a' 은 0V인 채로 변화되지 않는다. 그 때문에 노드b는 2V로부터 1.5V정도 하강하여, 0.5V정도가 된다. 따라서, 노드c는 VDD(5V)에 크게 접근한다.
전술한 바와 같이, 본 실시예의 데이터 래치회로는, 전원전압폭에 대하여 입력 신호의 진폭이 작아도, TFT의 여러가지 특성의 불균일성에 의한 영향을 받지 않고, 정확하게 동작할 수 있고, 저소비전력화, 고주파동작이 가능해진다. 또한, 본 실시예의 데이터 래치회로에 있어서는, 2개의 레퍼런스용 스위치에 각각 입력되는 2개의 기준전위를, 한쪽은 데이터 신호의 최고전위(DH)로, 다른 한쪽은 상기 데이터 신호의 최저전위(DL)로 함으로써, 기준전위에 사용하는 중간전위를 특별히 설치할 필요는 없어, 전원의 수의 삭감에 유효하다.
(실시형태4)
실시예1∼3과는 다른 구성의 본 발명의 데이터 래치회로를 도8(A)에 나타낸다.
본 실시예의 데이터 래치회로는, 병렬로 접속된 블록z 및 블록z'과, 상기 블록z 및 블록z'의 한쪽의 접속부에 입력단자가 접속된 제1의 보정 인버터(8001)와, 제1의 보정 인버터(8001)와 직렬로 접속된 인버터(8002)와, 제1의 보정 인버터(8001)의 입력단자와 출력단자와의 사이에 설치된 제1의 문턱치 세트용 스위치(8003)를 가진다.
또한 블록z는 직렬로 배치된 제1의 인출용 스위치(8004), 제1의 용량수단(8008), 제2의 보정 인버터(8010) 및 제3의 용량수단(8012)과, 제1의 인출용 스위 치(8004)과 제1의 용량수단(8008)과의 접속부(이하 "노드a"라고 한다.)에 DH(DATA의 H레벨과 동전위)를 받아들이는 제1의 레퍼런스용 스위치(8006)와, 제2의 보정 인버터(8010)의 입력단자와 출력단자와의 사이에 설치된 제2의 문턱치 세트용 스위치(8014)를 가지고 있다. 블록z'은 직렬로 배치된 제2의 인출용 스위치(8005), 제2의 용량수단(8009), 제3의 보정 인버터(8011) 및 제4의 용량수단(8013)과, 제2의 인출용 스위치(8005)와 제2의 용량수단(8009)과의 접속부(이하 "노드a'"이라고 한다.)에 DL(DATA의 L레벨과 동전위)을 받아들이는 제2의 레퍼런스용 스위치(8007)와, 제3의 보정 인버터(8011)의 입력단자와 출력단자와의 사이에 설치된 제3의 문턱치 세트용 스위치(8015)를 가진다.
블록z 및 블록z′의 다른 한쪽의 접속부, 즉 제1의 인출용 스위치(8004)와 제2의 인출용 스위치(8005)와의 접속부에 DATA가 입력된다. 제1의 인출용 스위치(8004) 및 제2의 인출용 스위치(8005)는, 각각 온 또는 오프가 LAT에 의해 제어된다. 제1의 레퍼런스용 스위치(8006), 제2의 레퍼런스용 스위치(8007), 제2의 문턱치 세트용 스위치(8014) 및 제3의 문턱치 세트용 스위치(8015)는, 각각 온 또는 오프가 LAT-1에 의해 제어된다.
또한 제1의 보정 인버터(8001)의 입력단자 및 출력단자와 제1의 문턱치 세트용 스위치(8003)와의 접속부를, 각각 "노드b", "노드c"라고 한다. 또한 제2의 보정 인버터(8010)의 입력단자 및 출력단자와 제2의 문턱치 세트용 스위치(8014)와의 접속부를, 각각 "노드a2", "노드a3"이라고 한다. 또한, 더우기 제3 의 보정 인버터(8011)의 입력단자 및 출력단자와 제3의 문턱치 세트용 스위치(8015)와의 접속부 를, 각각 "노드a2'", "노드a3′"이라고 한다. 또한, 본 실시예의 타이밍 차트는, 도1(B)에 나타내는 실시예1의 타이밍 차트와 같으므로, 도1(B)의 타이밍 차트를 사용하여 동작을 설명한다.
우선, 리셋트 기간Tl에 있어서, LAT-1이 H레벨(VDD)이 되고, 노드a가 DH의 전위, 노드a'이 DL의 전위, 노드a2 및 노드a3이 제2의 보정 인버터(8010)의 문턱치 전위, 노드a2' 및 노드a3′이 제3의 보정 인버터(8011)의 문턱치 전위가 된다.
그후에 계속해서, 데이터 인출 기간T2에 있어서, LAT가 H레벨(VDD)이 되어, DATA를 받아들인다. DATA가 H레벨인 경우에는, 노드a 및 노드a2의 전위는 바뀌지 않고, 노드a'은 DL로부터 H레벨이 되고, 노드a2'은 DATA의 진폭분 만큼 상승한다. 노드a3'은 VSS에 크게 접근하고, 노드b의 전위도 하강한다. 따라서, 노드c는 VDD에 크게 접근한다.
반대로 DATA가 L인 경우에는, 노드a′ 및 노드a2'의 전위는 바뀌지 않고, 노드a는 DH로부터 L레벨이 되고, 노드a2는 DATA의 진폭분 만큼 하강한다. 노드a3은 VDD에 크게 접근하고, 노드b의 전위도 상승한다. 따라서, 노드c는 VSS에 크게 접근한다.
또한 DATA가 H레벨인 경우의 노드a2나, DATA가 L레벨인 경우의 노드a2′가, DATA인출시의 스위칭 노이즈 등에 의해 변동되어버려, 오동작해버리는 것 같은 경우에는, 도8(B)에 나타낸 바와 같이 노드a2 및 노드a2'의 사이에 제5의 용량수단(8016)을 설치하면 좋다. 용량수단(8016)에 의해, 노드a2 및 노드a2'가 같은 방향으로 변동하여 오동작을 막는다.
전술한 바와 같이, 본 실시예의 데이터 래치회로는, 전원전압폭에 대하여 입력 신호의 진폭이 다른 실시예의 것보다도 작아도, TFT의 여러가지 특성의 불균일성에 의한 영향을 받지 않아, 정확하게 동작 할 수 있으며, 저소비전력화, 고주파동작이 가능해진다. 또한, 본 실시예의 데이터 래치회로에 있어서는, 2개의 레퍼런스용 스위치에 각각 입력되는 2개의 기준전위를, 한쪽은 데이터 신호의 최고전위(DH)로, 다른 한쪽은 상기 데이터 신호의 최저전위(DL)로 함으로써, 기준전위로 사용하는 중간전위를 특별히 설치할 필요가 없고, 전원의 수의 삭감에 유효하다.
실시형태1∼4에 있어서, 여기에서는 예로서, 데이터 인출용 스위치, 레퍼런스용 스위치, 문턱치 세트용 스위치가 N형 TFT인 경우를 설명하였지만, 전원전압치, 신호전압치, 신호진폭에 따라서는 모두를 P형 TFT 또는 N형 TFT 및 P형 TFT를 가지는 아날로그 스위치로 치환해도 좋고, 그중 몇개를 치환해도 좋다.
또한 리셋트용의 펄스 LAT-1은 1단계 전의 시프트 레지스터로부터의 샘플링 펄스로 했지만, 복수단계 전의 시프트 레지스터로부터의 샘플링 펄스라도 좋고, 레퍼런스 세트용에 펄스를 입력해도 좋다. 또한 전체 단계를 한번에 리셋트해도 좋다. 전압설정도 또한 이것에 한정되지 않는다.
(실시예)
(실시예1)
여기에서는, 본 발명의 데이터 래치회로가 액티브 매트릭스형 표시장치에 사용되는 경우의 구성과 구동에 관하여 설명한다.
도4에 외부회로의 블럭도와 패널의 개략도를 나타낸다. 여기에서는 예로서, 액티브 매트릭스형 유기EL표시장치로 한다.
도4에 나타나 있는 바와 같이 액티브 매트릭스형 표시장치는 외부회로(4004) 및 패널(4010)을 가진다. 외부회로(4004)는 A/D변환부(4001), 전원부(4002) 및 신호생성부(4003)를 가진다. A/D변환부(4001)은 아날로그 신호로 입력된 영상 데이터 신호를 디지털 신호로 변환하여 소스 신호선 구동회로(4006)에 공급한다. 전원부(4002)는 배터리나 콘센트로부터 공급된 전원으로부터, 각각 원하는 전압값의 전원을 생성하여 소스 신호선 구동회로(4006), 게이트 신호선 구동회로(4007), EL소자(4011), 신호생성부(4003) 등에 공급한다. 신호생성부(4003)에는, 전원, 영상신호 및 동기신호 등이 입력되어, 각종 신호의 변환을 행하는 외에, 소스 신호선 구동회로4006 및 게이트 신호선 구동회로(4007)를 구동하기 위한 클록신호 등을 생성한다.
외부회로(4004)로부터의 신호 및 전원은 FPC을 통과하고, 패널(4010)내의 FPC접속부(4005)로부터 내부회로, EL소자(4011) 등에 입력된다.
또한 패널(4010)은 유리 기판(4008) 상에, FPC접속부(4005), 내부회로가 배치되고, 또한 EL소자(4011)를 가진다. 내부회로는 소스 신호선 구동회로(4006), 게이트 신호선 구동회로(4007) 및 화소부(4009)를 가진다.
기판 중앙에는 화소부(4009)가 배치되고, 그 주변에는 소스 신호선 구동회로(4006) 및 게이트 신호선 구동회로(4007)가 배치되어 있다. EL소자(4011) 및 상기 EL소자의 대향전극은 화소부(4009) 전체면에 형성되어 있다.
보다 상세하게, 도5에 소스 신호선 구동회로(4006)의 블럭도를 나타낸다.
소스 신호선 구동회로(4006)는 D-플립플롭(Delayed Flip-Flop;D-FF)(5001)을 복수단 사용하여 구성되는 시프트 레지스터(5002), 데이터 래치회로(5003), 래치회로(5004), 레벨 시프터(5005) 및 버퍼(5006) 등을 가진다. 상기 데이터 래치회로부(5003)로 본 발명의 데이터 래치회로를 사용할 수 있고, 실시예에 기재한 어떤 데이터 래치회로를 채용 하는 것도 가능하다. 여기에서는, 데이터 래치회로(5003)에 채용한 경우에 관하여 설명하지만, 상기 데이터 래치회로를 래치회로(5004)에 채용해도 좋다.
입력되는 신호는 클록 신호선(S-CK), 반전 클록 신호선(S-CKB), 스타트 펄스(S-SP), 디지털 영상신호(DATA) 및 래치 펄스(Latch Pulse)이며, 또한 기준전위로는 디지털 영상신호의 진폭의 중간전위를 입력하는 것으로 한다.
우선, 클록 신호, 클록 반전 신호 및 스타트 펄스의 타이밍을 따라 시프트 레지스터(5002)로부터 순차적으로 샘플링 펄스가 출력된다. 샘플링 펄스는 래치회로(5004)에 입력된다. 래치회로(5004)는 1단계 전의 D-FF(5001)로부터 입력된 샘플링 펄스에 의해 리셋트되고, 이어서 다음 단계의 D-FF(5007)로부터 샘플링 펄스가 입력된 타이밍에서, 디지털 영상신호를 받아들이고, 유지한다. 이 동작이 일렬째로부터 순차적으로 행해진다.
최종단계의 데이터 래치회로(5003)에 있어서 디지털 영상신호의 유지가 완료되면, 수평귀선 기간중에 래치 펄스가 입력되고, 데이터 래치회로(5003)에 있어서 유지되어 있는 디지털 영상신호는 일제히 래치회로(5004)에 전송된다. 그후에 레벨 시프터(5005)에 있어서 레벨 시프트되어, 버퍼(5006)에 있어서 정형화된 후, 소스 신호선Sl으로부터 Sn에 일제히 출력된다. 그 때, 게이트 신호선 구동회로(4007)에 의해 선택된 행의 화소에, H레벨, L레벨이 입력되고, EL소자4011 의 발광, 비발광을 제어한다.
본 실시예에서 나타낸 액티브 매트릭스형 표시장치는 패널(4010)과 외부회로(4004)가 독립되어 있지만, 이것들을 동일기판 상에 일체로 형성하여 제작해도 좋다. 또 표시장치는, 예로서 유기EL을 사용한 것이라고 하였지만, 유기EL 이외의 발광소자를 이용한 발광장치라도 좋고, 액정표시장치라도 좋다. 또한 소스 신호선 구동회로(4006) 내에 레벨 시프터(5005) 및 버퍼(5006)가 없어도 좋다.
(실시예2)
실시예1에서 설명한 바와 같이, 본 발명의 데이터 래치회로는, 다양한 표시장치에 사용할 수 있고, 그 표시장치는 다양한 전자기기의 표시부에 사용할 수 있다. 특히 저소비전력이 요구되는 모바일 기기에는 본 발명의 표시장치를 사용하는 것이 바람직하다.
구체적으로 상기 전자기기로서, 휴대 정보기기(휴대전화, 모바일 컴퓨터, 휴대형 게임기 또는 전자서적 등), 비디오 카메라, 디지털 카메라, 고글형 디스플레이, 표시 디스플레이, 내비게이션 시스템 등을 들 수 있다. 이 전자기기들의 구체적인 예를 도9(A)∼도9(D)에 나타낸다.
도9(A)는, 표시 디스플레이이며, 케이스(9001), 음성출력부(9002), 표시부 (9003)등을 포함한다. 본 발명의 데이터 래치회로를 사용한 표시장치는 표시부(9003)에 사용할 수 있다. 표시장치에는 PC용, TV방송 수신용, 광고 표시용 등 모든 정보표시장치가 포함된다.
도9(B)는 모바일 컴퓨터이며, 본체(9101), 스타일러스(9102), 표시부(9103), 조작 버튼(9104), 외부 인터페이스(9105) 등을 포함한다. 본 발명의 데이터 래치회로를 사용한 표시장치는 표시부(9103)에 사용할 수 있다.
도9(C)는 게임기이며, 본체(9201), 표시부(9202), 조작 버튼(9203) 등을 포함한다. 본 발명의 데이터 래치회로를 사용한 표시장치는 표시부9202에 사용할 수 있다.
도9(D)는 휴대전화이며, 본체(9301), 음성출력부(9302), 음성입력부(9303), 표시부(9304), 조작 스위치(9305), 안테나(9306) 등을 포함한다. 본 발명의 데이터 래치회로를 사용한 표시장치는 표시부9304에 사용할 수 있다.
이상과 같이, 본 발명의 데이터 래치회로는, 디지털 데이터를 받아들이는 모든 회로에 적용가능하며, 특히 표시장치의 구동회로에 적합하다. 또한 본 발명의 데이터 래치회로를 구동회로의 일부에 사용한 표시장치의 적용 범위는 지극히 넓고, 모든 분야의 전자기기에 사용하는 것이 가능하다.

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  17. 디지털 신호를 샘플링하는 데이터 래치회로로서,
    제1의 전극 및 제2의 전극을 갖는 용량수단과,
    상기 제1의 전극에 입력단자가 접속된 인버터와,
    상기 인버터의 상기 입력단자와 출력단자와의 사이에 접속된 스위치를 구비하고,
    리셋트 기간에 있어서, 상기 스위치를 온 하고, 상기 용량수단의 상기 제2의 전극에 제1의 전위를 입력하며,
    상기 리셋트 기간 후의 샘플링 기간에 있어서, 상기 용량수단의 상기 제2의 전극에 상기 디지털 신호를 입력하고,
    상기 제1의 전위는 상기 디지털 신호의 하이 레벨 및 로우 레벨 중 하나이고,
    상기 디지털 신호의 하이 레벨과 로우 레벨 사이의 진폭은, 상기 인버터의 출력의 진폭보다 작은 것을 특징으로 하는 데이터 래치회로.
  18. 디지털 신호를 샘플링하는 데이터 래치회로로서,
    제1의 전극 및 제2의 전극을 갖는 용량수단과,
    상기 제1의 전극에 입력단자가 접속된 인버터와,
    상기 인버터의 상기 입력단자와 출력단자와의 사이에 접속된 제1의 스위치와,
    상기 제2의 전극에 접속된 제2의 스위치 및 제3의 스위치를 구비하고,
    리셋트 기간에 있어서, 상기 제1의 스위치 및 상기 제2의 스위치를 온 함으로써 상기 용량수단의 상기 제2의 전극에 제1의 전위를 입력하며,
    상기 리셋트 기간 후의 샘플링 기간에 있어서, 상기 제3의 스위치를 온 함으로써 상기 용량수단의 상기 제2의 전극에 상기 디지털 신호를 입력하고,
    상기 제1의 전위는 상기 디지털 신호의 하이 레벨 및 로우 레벨 중 하나이고,
    상기 디지털 신호의 하이 레벨과 로우 레벨 사이의 진폭은, 상기 인버터의 출력의 진폭보다 작은 것을 특징으로 하는 데이터 래치회로.
  19. 디지털 신호를 샘플링하는 데이터 래치회로로서,
    제1의 전극 및 제2의 전극을 갖는 제1의 용량수단과,
    제3의 전극 및 제4의 전극을 갖는 제2의 용량수단과,
    상기 제1의 전극 및 상기 제3의 전극에 입력단자가 접속된 인버터와,
    상기 인버터의 상기 입력단자와 출력단자와의 사이에 접속된 스위치를 구비하고,
    리셋트 기간에 있어서, 상기 스위치를 온 하고, 상기 제1의 용량수단의 상기 제2의 전극에 제1의 전위를 입력하며, 상기 제2의 용량수단의 상기 제4의 전극에 제2의 전위를 입력하고,
    상기 리셋트 기간 후의 샘플링 기간에 있어서, 상기 제1의 용량수단의 상기 제2의 전극 및 상기 제2의 용량수단의 상기 제4의 전극에 상기 디지털 신호를 입력하는 것을 특징으로 하는 데이터 래치회로.
  20. 디지털 신호를 샘플링하는 데이터 래치회로로서,
    제1의 전극 및 제2의 전극을 갖는 제1의 용량수단과,
    제3의 전극 및 제4의 전극을 갖는 제2의 용량수단과,
    상기 제1의 전극 및 상기 제3의 전극에 입력단자가 접속된 인버터와,
    상기 인버터의 상기 입력단자와 출력단자와의 사이에 접속된 제1의 스위치와,
    상기 제2의 전극에 접속된 제2의 스위치 및 제3의 스위치와,
    상기 제4의 전극에 접속된 제4의 스위치 및 제5의 스위치를 구비하고,
    리셋트 기간에 있어서, 상기 제1의 스위치 및 상기 제2의 스위치를 온 함으로써 상기 제1의 용량수단의 상기 제2의 전극에 제1의 전위를 입력하고, 상기 제4의 스위치를 온 함으로써 상기 제2의 용량수단의 상기 제4의 전극에 제2의 전위를 입력하며,
    상기 리셋트 기간 후의 샘플링 기간에 있어서, 상기 제3의 스위치를 온 함으로써 상기 제1의 용량수단의 상기 제2의 전극에 상기 디지털 신호를 입력하고, 상기 제5의 스위치를 온 함으로써 상기 제2의 용량수단의 상기 제4의 전극에 상기 디지털 신호를 입력하는 것을 특징으로 하는 데이터 래치회로.
  21. 제1의 전극 및 제2의 전극을 갖는 용량수단과,
    입력단자 및 출력단자를 갖는 인버터와,
    상기 입력단자와 상기 출력단자와의 사이에 접속된 스위치와,
    상기 제2의 전극에 전위를 인가하는 전원과,
    상기 제2의 전극에 데이터 신호를 인가하는 배선을 구비하고,
    상기 입력단자는 상기 제1의 전극에 접속되고,
    상기 전원 및 상기 배선은 상기 제2의 전극에 전기적으로 접속되며,
    상기 전위는 상기 데이터 신호의 하이 레벨 및 로우 레벨 중 하나이고,
    상기 데이터 신호의 하이 레벨과 로우 레벨 사이의 진폭은, 상기 인버터의 출력의 진폭보다 작은 것을 특징으로 하는 반도체 장치.
  22. 제1의 전극 및 제2의 전극을 갖는 용량수단과,
    입력단자 및 출력단자를 갖는 인버터와,
    상기 입력단자와 상기 출력단자와의 사이에 접속된 제1의 스위치와,
    상기 제2의 전극에 접속된 제2의 스위치 및 제3의 스위치와,
    상기 제2의 전극에 전위를 인가하는 전원과,
    상기 제2의 전극에 데이터 신호를 인가하는 배선을 구비하고,
    상기 입력단자는 상기 제1의 전극에 접속되고,
    상기 전원은 상기 제2의 스위치를 통해서 상기 제2의 전극에 전기적으로 접속되며,
    상기 배선은 상기 제3의 스위치를 통해서 상기 제2의 전극에 전기적으로 접속되고,
    상기 전위는 상기 데이터 신호의 하이 레벨 및 로우 레벨 중 하나이고,
    상기 데이터 신호의 하이 레벨과 로우 레벨 사이의 진폭은, 상기 인버터의 출력의 진폭보다 작은 것을 특징으로 하는 반도체 장치.
  23. 제1의 전극 및 제2의 전극을 갖는 제1의 용량수단과,
    제3의 전극 및 제4의 전극을 갖는 제2의 용량수단과,
    입력단자 및 출력단자를 갖는 인버터와,
    상기 입력단자와 상기 출력단자와의 사이에 접속된 스위치와,
    상기 제2의 전극에 전위를 인가하는 전원과,
    상기 제2의 전극에 데이터 신호를 인가하는 배선을 구비하고,
    상기 입력단자는 상기 제1의 전극 및 상기 제3의 전극에 접속되고,
    상기 전원 및 상기 배선은 상기 제2의 전극에 전기적으로 접속되며,
    상기 전위는 상기 데이터 신호의 하이 레벨 및 로우 레벨 중 하나인 것을 특징으로 하는 반도체 장치.
  24. 제1의 전극 및 제2의 전극을 갖는 제1의 용량수단과,
    제3의 전극 및 제4의 전극을 갖는 제2의 용량수단과,
    입력단자 및 출력단자를 갖는 인버터와,
    상기 입력단자와 상기 출력단자와의 사이에 접속된 제1의 스위치와,
    상기 제2의 전극에 접속된 제2의 스위치 및 제3의 스위치와,
    상기 제4의 전극에 접속된 제4의 스위치 및 제5의 스위치와,
    상기 제2의 전극에 제1의 전위를 인가하는 제1의 전원과,
    상기 제4의 전극에 제2의 전위를 인가하는 제2의 전원과,
    상기 제2의 전극 및 상기 제4의 전극에 데이터 신호를 인가하는 배선을 구비하고,
    상기 입력단자는 상기 제1의 전극 및 상기 제3의 전극에 접속되고,
    상기 제1의 전원은 상기 제2의 스위치를 통해서 상기 제2의 전극에 전기적으로 접속되며,
    상기 제2의 전원은 상기 제5의 스위치를 통해서 상기 제4의 전극에 전기적으로 접속되고,
    상기 배선은 상기 제3의 스위치를 통해서 상기 제2의 전극에 전기적으로 접속되고, 상기 제4의 스위치를 통해서 상기 제4의 전극에 접속되며,
    상기 제1의 전위는 상기 데이터 신호의 하이 레벨이고,
    상기 제2의 전위는 상기 데이터 신호의 로우 레벨인 것을 특징으로 하는 반도체 장치.
  25. 제19항 또는 제20항에 있어서,
    상기 제1의 전위는 상기 디지털 신호로서 1 또는 0의 전위인 것을 특징으로 하는 데이터 래치회로.
  26. 제17항 내지 제20항 중 어느 한 항에 있어서,
    상기 리셋트 기간을, 제1의 D-플립플롭으로부터의 제1의 샘플링 펄스를 사용하여 결정하고, 상기 샘플링 기간을, 제2의 D-플립플롭으로부터의 제2의 샘플링 펄스를 사용하여 결정하는 것을 특징으로 하는 데이터 래치회로.
  27. 삭제
  28. 제19항 또는 제20항에 있어서,
    상기 제1의 전위와 상기 제2의 전위 사이의 진폭은, 상기 인버터의 출력의 진폭보다 작은 것을 특징으로 하는 데이터 래치회로.
  29. 제17항 내지 제20항 중 어느 한 항에 있어서,
    상기 데이터 래치회로는 박막 트랜지스터로 이루어진 것을 특징으로 하는 데이터 래치회로.
  30. 제17항 내지 제20항 중 어느 한 항에 따른 데이터 래치회로를 갖는 전자기기로서, 상기 전자기기는 디스플레이, 모바일 컴퓨터, 게임기, 휴대전화, 내비게이션 시스템, 및 카메라로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 전자기기.
  31. 제23항 또는 제24항 중 어느 한 항에 있어서,
    상기 데이터 신호의 하이 레벨과 로우 레벨 사이의 진폭은, 상기 인버터의 출력의 진폭보다 작은 것을 특징으로 하는 반도체 장치.
  32. 제21항 또는 제23항에 있어서,
    상기 스위치는 박막 트랜지스터로 이루어진 것을 특징으로 하는 반도체 장치.
  33. 제22항에 있어서,
    상기 제1의 스위치, 상기 제2의 스위치 및 상기 제3의 스위치의 각각은 박막 트랜지스터로 이루어진 것을 특징으로 하는 반도체 장치.
  34. 제24항에 있어서,
    상기 제1의 스위치, 상기 제2의 스위치, 상기 제3의 스위치, 상기 제4의 스위치, 및 상기 제5의 스위치의 각각은 박막 트랜지스터로 이루어진 것을 특징으로 하는 반도체 장치.
  35. 제21항 내지 제24항 중 어느 한 항에 있어서,
    상기 반도체 장치는 데이터 래치회로인 것을 특징으로 하는 반도체 장치.
  36. 제21항 내지 제24항 중 어느 한 항에 따른 반도체 장치를 갖는 전자기기로서, 상기 전자기기는 디스플레이, 모바일 컴퓨터, 게임기, 휴대전화, 내비게이션 시스템, 및 카메라로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 전자기기.
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