JPH04264814A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04264814A JPH04264814A JP4916991A JP4916991A JPH04264814A JP H04264814 A JPH04264814 A JP H04264814A JP 4916991 A JP4916991 A JP 4916991A JP 4916991 A JP4916991 A JP 4916991A JP H04264814 A JPH04264814 A JP H04264814A
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- inverter
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 239000003990 capacitor Substances 0.000 claims description 8
- 238000005070 sampling Methods 0.000 abstract description 6
- 230000007704 transition Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、特
にアナログ−ディジタル（ＡＤ）コンバータに使用され
るチョッパ型コンパレータの改善を図ったものに関する
ものである。
にアナログ−ディジタル（ＡＤ）コンバータに使用され
るチョッパ型コンパレータの改善を図ったものに関する
ものである。
【０００２】
【従来の技術】図５は、例えば「アイ・イー・イー・イ
ー ジャーナル オブ ソリッドステート サ
ーキッツ」ＳＣ２１巻 ６号 １９８６年１２月
９７６頁〜９８２頁（ＩＥＥＥ ＪＯＵＲＮＡＬ Ｏ
Ｆ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， Ｖ
ｏｌ． ＳＣ−２１， Ｎｏ．６， ＤＥＣＥＭＢＥＲ
１９８６，（ｐ．９７６ 〜９８２）に記載された従来
のチョッパ型コンパレータの回路図であり、図において
、比較基準電圧端子１と比較対象入力端子２がそれぞれ
第１のスイッチ３と第２のスイッチ４を介してコンデン
サ５の一端Ａに接続され、上記コンデンサ５の他方の端
子Ｂが第１のインバータ増幅器６に接続され，上記イン
バータ６の入出力Ｂ，Ｃ間にはこれを短絡することので
きる第３のスイッチ７が設けられている。また、上記イ
ンバータ６の後段にはコンデンサ８，インバータ増幅器
９，スイッチ１０が上記と同様に接続されてなる回路が
直列に接続され、最終段のインバータ増幅器９の出力に
はインバータ１１が接続され、インバータ１１の出力１
２からは２つの入力１，２の比較結果が出力される。
ー ジャーナル オブ ソリッドステート サ
ーキッツ」ＳＣ２１巻 ６号 １９８６年１２月
９７６頁〜９８２頁（ＩＥＥＥ ＪＯＵＲＮＡＬ Ｏ
Ｆ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， Ｖ
ｏｌ． ＳＣ−２１， Ｎｏ．６， ＤＥＣＥＭＢＥＲ
１９８６，（ｐ．９７６ 〜９８２）に記載された従来
のチョッパ型コンパレータの回路図であり、図において
、比較基準電圧端子１と比較対象入力端子２がそれぞれ
第１のスイッチ３と第２のスイッチ４を介してコンデン
サ５の一端Ａに接続され、上記コンデンサ５の他方の端
子Ｂが第１のインバータ増幅器６に接続され，上記イン
バータ６の入出力Ｂ，Ｃ間にはこれを短絡することので
きる第３のスイッチ７が設けられている。また、上記イ
ンバータ６の後段にはコンデンサ８，インバータ増幅器
９，スイッチ１０が上記と同様に接続されてなる回路が
直列に接続され、最終段のインバータ増幅器９の出力に
はインバータ１１が接続され、インバータ１１の出力１
２からは２つの入力１，２の比較結果が出力される。
【０００３】次に動作について説明する。図５において
、スイッチ３，７，１０が図６（ａ） に示すクロック
φの位相でオン，オフし、スイッチ４が図６（ｂ） に
示すクロック／φの位相でオン，オフ制御される。スイ
ッチ３，７，１０がオンすると比較基準電圧Ｖｒ が比
較基準電圧端子１を介して供給され、この電位で回路が
安定するようにコンデンサ５，８に充電され、オートバ
ランス状態になる。次のサンプリング状態ではスイッチ
３，７，１０がオフし、スイッチ４がオンされると比較
基準電圧Ｖｒ と比較されるべき入力電圧Ｖａ が比較
対象入力端子２を介して入力され、この入力電圧Ｖａ
が比較基準電圧Ｖｒ より低電位の時はインバータ増幅
器６の出力が高電位になり、インバータ増幅器９の出力
が低電位になって、比較結果として出力１２から高電位
が出力される。逆に入力電圧Ｖａ が比較基準電圧Ｖｒ
より高電位の時はインバータ増幅器６の出力が低電位
になり、インバータ増幅器９の出力が高電位になって、
比較結果として出力１２から低電位が出力される。
、スイッチ３，７，１０が図６（ａ） に示すクロック
φの位相でオン，オフし、スイッチ４が図６（ｂ） に
示すクロック／φの位相でオン，オフ制御される。スイ
ッチ３，７，１０がオンすると比較基準電圧Ｖｒ が比
較基準電圧端子１を介して供給され、この電位で回路が
安定するようにコンデンサ５，８に充電され、オートバ
ランス状態になる。次のサンプリング状態ではスイッチ
３，７，１０がオフし、スイッチ４がオンされると比較
基準電圧Ｖｒ と比較されるべき入力電圧Ｖａ が比較
対象入力端子２を介して入力され、この入力電圧Ｖａ
が比較基準電圧Ｖｒ より低電位の時はインバータ増幅
器６の出力が高電位になり、インバータ増幅器９の出力
が低電位になって、比較結果として出力１２から高電位
が出力される。逆に入力電圧Ｖａ が比較基準電圧Ｖｒ
より高電位の時はインバータ増幅器６の出力が低電位
になり、インバータ増幅器９の出力が高電位になって、
比較結果として出力１２から低電位が出力される。
【０００４】この装置がＣＭＯＳ回路で構成された場合
、インバータ増幅器とスイッチは例えば図７に示す通り
となり、Ｐ型ＭＯＳトランジスタ１４とＮ型ＭＯＳトラ
ンジスタ１５が高電位電源端子１８と低電位電源端子１
９の間に接続され、それぞれのゲートが共通に接続され
、そのゲートとドレイン間にスイッチ１６があることに
なる。従って、スイッチ１６をオンすると、入，出力端
子１３，１７は同電位、即ち、図７のＣＭＯＳ回路のし
いき値電圧Ｖｔ と同電位となり、このときトランジス
タ１４，１５は共に導通状態で、電源電流が常時流れて
しまう。
、インバータ増幅器とスイッチは例えば図７に示す通り
となり、Ｐ型ＭＯＳトランジスタ１４とＮ型ＭＯＳトラ
ンジスタ１５が高電位電源端子１８と低電位電源端子１
９の間に接続され、それぞれのゲートが共通に接続され
、そのゲートとドレイン間にスイッチ１６があることに
なる。従って、スイッチ１６をオンすると、入，出力端
子１３，１７は同電位、即ち、図７のＣＭＯＳ回路のし
いき値電圧Ｖｔ と同電位となり、このときトランジス
タ１４，１５は共に導通状態で、電源電流が常時流れて
しまう。
【０００５】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、オートバランス状態に
おいては、インバータを通じて大きな電源電流が流れる
ため、消費電力が増大する。また、オートバランス状態
からサンプリング状態への過渡期においては、インバー
タ増幅器９とインバータ１１のしきい値電圧の不整合や
スイッチ変化時のクロック信号に誘導されたノイズによ
り図６（ｈ） の破線で示すようにインバータ１１の出
力の状態が安定せず、出力の電位がしきい値電圧を横切
るたびに、電源間に貫通電流が流れる。また、インバー
タ１１の出力の不安定状態が出力１２より半導体装置の
内部回路に伝達されると、内部回路の状態も不安定とな
り、電源間に多大な貫通電流が流れるという問題点があ
ることを見出した。
上のように構成されているので、オートバランス状態に
おいては、インバータを通じて大きな電源電流が流れる
ため、消費電力が増大する。また、オートバランス状態
からサンプリング状態への過渡期においては、インバー
タ増幅器９とインバータ１１のしきい値電圧の不整合や
スイッチ変化時のクロック信号に誘導されたノイズによ
り図６（ｈ） の破線で示すようにインバータ１１の出
力の状態が安定せず、出力の電位がしきい値電圧を横切
るたびに、電源間に貫通電流が流れる。また、インバー
タ１１の出力の不安定状態が出力１２より半導体装置の
内部回路に伝達されると、内部回路の状態も不安定とな
り、電源間に多大な貫通電流が流れるという問題点があ
ることを見出した。
【０００６】この発明は上記のような問題点を解消する
ためなされたもので、オートバランス状態における電源
電流，消費電力を減少させることができ、また、オート
バランス状態からサンプリング状態への過渡期において
は、出力１２より内部回路に安定した状態を伝達するこ
とができ、ノイズ発生の少ない半導体装置を提供するこ
とを目的とする。
ためなされたもので、オートバランス状態における電源
電流，消費電力を減少させることができ、また、オート
バランス状態からサンプリング状態への過渡期において
は、出力１２より内部回路に安定した状態を伝達するこ
とができ、ノイズ発生の少ない半導体装置を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る半導体装
置は、チョッパ型コンパレータの最終段のインバータ増
幅器の出力に第４のスイッチを介してラッチ回路を接続
するとともに、第４のスイッチはサンプリング状態でオ
ンし、オートバランス状態でオフし、オフからオンへの
動作のタイミングは、第１，第２のスイッチの変化タイ
ミングより遅くなるように制御したものである。
置は、チョッパ型コンパレータの最終段のインバータ増
幅器の出力に第４のスイッチを介してラッチ回路を接続
するとともに、第４のスイッチはサンプリング状態でオ
ンし、オートバランス状態でオフし、オフからオンへの
動作のタイミングは、第１，第２のスイッチの変化タイ
ミングより遅くなるように制御したものである。
【０００８】
【作用】この発明における半導体装置は、チョッパ型コ
ンパレータの最終段のインバータ増幅器の出力にスイッ
チを介してラッチ回路を接続し、スイッチの変化タイミ
ングを他のスイッチの変化タイミングと異なるように制
御したので、チョッパ型コンパレータの状態が安定とな
り、消費電力の無駄がなくなる。また、最終段のインバ
ータかつその安定した状態を内部回路に伝達することが
できるので、ノイズの発生が少なくなる。
ンパレータの最終段のインバータ増幅器の出力にスイッ
チを介してラッチ回路を接続し、スイッチの変化タイミ
ングを他のスイッチの変化タイミングと異なるように制
御したので、チョッパ型コンパレータの状態が安定とな
り、消費電力の無駄がなくなる。また、最終段のインバ
ータかつその安定した状態を内部回路に伝達することが
できるので、ノイズの発生が少なくなる。
【０００９】
【実施例】図１はこの発明の一実施例による半導体装置
を示す。図において、図５と同一符号は同一のものを示
す。この実施例はチョッパ型コンパレータの最終段のイ
ンバータ増幅器９の出力に第４のスイッチ２０を介して
インバータ２１，２２及びスイッチ２３からなるラッチ
回路３０を接続したものである。
を示す。図において、図５と同一符号は同一のものを示
す。この実施例はチョッパ型コンパレータの最終段のイ
ンバータ増幅器９の出力に第４のスイッチ２０を介して
インバータ２１，２２及びスイッチ２３からなるラッチ
回路３０を接続したものである。
【００１０】次に動作について説明する。図１において
、スイッチ３，７，１０が図２（ａ） に示すクロック
φの位相でオン，オフし、スイッチ４が図２（ａ） に
示すクロックφの逆相／φでオン，オフ制御される。ス
イッチ３，７，１０がオンすると比較基準電圧Ｖｒ が
比較基準電圧端子１を通じて供給され、この電位で回路
が安定するようにコンデンサ５，８に充電され、オート
バランス状態になる。このとき、スイッチ２０はオフ，
スイッチ２３はオンしており、ラッチ回路はそれ以前の
状態を保持している。次のサンプリング状態ではスイッ
チ３，７，１０がオフし、スイッチ４がオンされると比
較電圧Ｖａ が比較対象入力端子２を介して入力され、
この比較電圧Ｖａ が比較基準電圧Ｖｒ より低電位の
時はインバータ増幅器６の出力が高電位になり、インバ
ータ増幅器９の出力が低電位になる。インバータ増幅器
９の出力が低電位に安定したタイミングでスイッチ２０
をオン（スイッチ２３はオフ）させると、比較結果とし
て出力１２から高電位が出力される。なお、比較電圧Ｖ
ａ が比較基準電圧Ｖｒ より高電位の時は上記説明中
の電位の高低が逆になる。
、スイッチ３，７，１０が図２（ａ） に示すクロック
φの位相でオン，オフし、スイッチ４が図２（ａ） に
示すクロックφの逆相／φでオン，オフ制御される。ス
イッチ３，７，１０がオンすると比較基準電圧Ｖｒ が
比較基準電圧端子１を通じて供給され、この電位で回路
が安定するようにコンデンサ５，８に充電され、オート
バランス状態になる。このとき、スイッチ２０はオフ，
スイッチ２３はオンしており、ラッチ回路はそれ以前の
状態を保持している。次のサンプリング状態ではスイッ
チ３，７，１０がオフし、スイッチ４がオンされると比
較電圧Ｖａ が比較対象入力端子２を介して入力され、
この比較電圧Ｖａ が比較基準電圧Ｖｒ より低電位の
時はインバータ増幅器６の出力が高電位になり、インバ
ータ増幅器９の出力が低電位になる。インバータ増幅器
９の出力が低電位に安定したタイミングでスイッチ２０
をオン（スイッチ２３はオフ）させると、比較結果とし
て出力１２から高電位が出力される。なお、比較電圧Ｖ
ａ が比較基準電圧Ｖｒ より高電位の時は上記説明中
の電位の高低が逆になる。
【００１１】このように、オートバランス時においては
、スイッチ２０はオフしているので、ラッチ回路はそれ
以前の状態を保持しており、電源電流が流れない。また
、インバータ増幅器９の出力が低電位に安定したタイミ
ングでスイッチ２０をオンさせているので、インバータ
２１のゲートの電位が安定しており、確実に状態が次段
に伝達され貫通電流が流れない。また、インバータ増幅
器９の出力が低電位への過渡的なタイミングでスイッチ
２０をオンさせた場合でも、スイッチ２０がオフしてい
る時のインバータ２１のゲートの電位は電源電圧と同等
なレベルで安定しており、図２（ｈ） に示すように、
スイッチ２０のオン時にノイズが印加されても、そのレ
ベルがしきい値電圧に達しないようにスイッチ２０のオ
ン，オフするタイミングを制御している。
、スイッチ２０はオフしているので、ラッチ回路はそれ
以前の状態を保持しており、電源電流が流れない。また
、インバータ増幅器９の出力が低電位に安定したタイミ
ングでスイッチ２０をオンさせているので、インバータ
２１のゲートの電位が安定しており、確実に状態が次段
に伝達され貫通電流が流れない。また、インバータ増幅
器９の出力が低電位への過渡的なタイミングでスイッチ
２０をオンさせた場合でも、スイッチ２０がオフしてい
る時のインバータ２１のゲートの電位は電源電圧と同等
なレベルで安定しており、図２（ｈ） に示すように、
スイッチ２０のオン時にノイズが印加されても、そのレ
ベルがしきい値電圧に達しないようにスイッチ２０のオ
ン，オフするタイミングを制御している。
【００１２】なお、上記実施例では、チョッパ型コンパ
レータの最終段のインバータ増幅器の出力にスイッチを
介してラッチ回路を接続したものを示したが、フリップ
フロップ回路を接続してよく、その一例を図３に示す。 図３においては、ラッチ回路３０，３１を２つ直列に接
続し、フリップフロップ回路を構成している。図４に示
す通りスイッチ２０，２８とスイッチ２３，２４は逆の
動作をする。従って、インバータ２１の入出力の状態が
不安定にあってもその状態がインバータ２６，２７及び
スイッチ２８からなる二段目のラッチ回路３１以後の回
路に伝達されることがなく、ノイズの発生がより一層少
ない半導体装置が得られる。
レータの最終段のインバータ増幅器の出力にスイッチを
介してラッチ回路を接続したものを示したが、フリップ
フロップ回路を接続してよく、その一例を図３に示す。 図３においては、ラッチ回路３０，３１を２つ直列に接
続し、フリップフロップ回路を構成している。図４に示
す通りスイッチ２０，２８とスイッチ２３，２４は逆の
動作をする。従って、インバータ２１の入出力の状態が
不安定にあってもその状態がインバータ２６，２７及び
スイッチ２８からなる二段目のラッチ回路３１以後の回
路に伝達されることがなく、ノイズの発生がより一層少
ない半導体装置が得られる。
【００１３】
【発明の効果】以上のように、この発明に係る半導体装
置によれば、チョッパ型コンパレータの最終段のインバ
ータ増幅器の出力にスイッチを介してラッチ回路を接続
し、そのスイッチの変化タイミングを他のスイッチの変
化タイミングと異なるように制御するようにしたので、
チョッパ型コンパレータの状態が安定となり、消費電力
の無駄がなくなる。また、最終段のインバータかつその
安定した状態を内部回路に伝達することができるので、
ノイズの発生が少なくなるという効果もある。
置によれば、チョッパ型コンパレータの最終段のインバ
ータ増幅器の出力にスイッチを介してラッチ回路を接続
し、そのスイッチの変化タイミングを他のスイッチの変
化タイミングと異なるように制御するようにしたので、
チョッパ型コンパレータの状態が安定となり、消費電力
の無駄がなくなる。また、最終段のインバータかつその
安定した状態を内部回路に伝達することができるので、
ノイズの発生が少なくなるという効果もある。
【図１】この発明の一実施例による半導体装置を示す回
路図である。
路図である。
【図２】図１の動作を説明するための波形図である。
【図３】この発明の他の実施例による半導体装置を示す
回路図である。
回路図である。
【図４】図３の動作を説明するための波形図である。
【図５】従来の半導体装置を示す回路図である。
【図６】図５の動作を説明するための波形図である。
【図７】インバータ増幅器の回路図である。
１ 比較基準電圧端子
２ 比較対象入力端子
３ 第１のスイッチ
４ 第２のスイッチ
５ コンデンサ
６ 第１のインバータ増幅器
７ 第３のスイッチ
８ チョッパ型コンパレータの最終段のインバー
タ増幅器 １２ 出力端子 ２０ 第４のスイッチ ２１，２２ ラッチ回路を構成するインバータ２３
ラッチ回路を構成するスイッチ３０，３
１ ラッチ回路
タ増幅器 １２ 出力端子 ２０ 第４のスイッチ ２１，２２ ラッチ回路を構成するインバータ２３
ラッチ回路を構成するスイッチ３０，３
１ ラッチ回路
Claims (1)
- 【請求項１】 比較基準電圧端子と比較対象入力端子
とがそれぞれ第１，第２のスイッチを介して同一のコン
デンサの一端に接続され、上記コンデンサの他方の端子
がインバータ増幅器に接続され、上記インバータ増幅器
の入，出力はこれを短絡することのできる第３のスイッ
チにより接続され、上記コンデンサ，インバータ増幅器
，第３のスイッチからなる回路が１個以上相互に直列に
接続されてなる半導体装置において、最終段のインバー
タ増幅器の出力を第４のスイッチを介してラッチ回路に
接続され、上記第４のスイッチが切替わるタイミングを
、上記第１，第２，第３のスイッチが切替わるタイミン
グと異ならしめたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4916991A JPH04264814A (ja) | 1991-02-19 | 1991-02-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4916991A JPH04264814A (ja) | 1991-02-19 | 1991-02-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04264814A true JPH04264814A (ja) | 1992-09-21 |
Family
ID=12823574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4916991A Pending JPH04264814A (ja) | 1991-02-19 | 1991-02-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04264814A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004051852A1 (ja) | 2002-12-03 | 2004-06-17 | Semiconductor Energy Laboratory Co., Ltd. | データラッチ回路及び電子機器 |
-
1991
- 1991-02-19 JP JP4916991A patent/JPH04264814A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004051852A1 (ja) | 2002-12-03 | 2004-06-17 | Semiconductor Energy Laboratory Co., Ltd. | データラッチ回路及び電子機器 |
| EP1569342A1 (en) * | 2002-12-03 | 2005-08-31 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
| EP1569342A4 (en) * | 2002-12-03 | 2008-06-04 | Semiconductor Energy Lab | DATA LOCK CIRCUIT AND ELECTRONIC DEVICE |
| US8004334B2 (en) | 2002-12-03 | 2011-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
| US8212600B2 (en) | 2002-12-03 | 2012-07-03 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
| US8710887B2 (en) | 2002-12-03 | 2014-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
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