JP4007336B2 - 画素回路の駆動方法、画素回路、電気光学装置および電子機器 - Google Patents

画素回路の駆動方法、画素回路、電気光学装置および電子機器 Download PDF

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Description

本発明は、画素回路の駆動方法、画素回路、電気光学装置および電子機器に係り、特に、光電変換素子を内蔵した光フィードバック型の画素回路に関する。

近年、有機EL(Electronic Luminescence)素子を用いたフラットパネルディスプレイ(FPD)が注目されている。有機EL素子は、自己を流れる駆動電流によって駆動する電流駆動型素子の一つであり、その電流レベルに応じた輝度で自ら発光する。有機ELディスプレイでは、有機EL素子の特性(特に、電流−輝度特性)のばらつきが表示の均一性に悪影響を及ぼす。また、有機EL素子は、液晶等の他材料を用いた素子と比較して、経時劣化の度合いが大きいことが知られている。そのため、有機ELディスプレイでは、表示していた画像に対応して、個体間の劣化度合いが異なってしまい、画面の焼き付きなどが生じ易い。

このような問題を解決すべく、特許文献1には、光電変換素子を内蔵した光フィードバック型の画素回路が開示されている。この画素回路は、発光素子に駆動電流を供給する駆動トランジスタと、この駆動トランジスタにゲート電圧を印加するキャパシタと、このキャパシタに並列接続され、発光素子から放出された光を受光する光電変換素子とを有する。光電変換素子は、受光した光の強度に応じた光電流を発生する。キャパシタにデータとして保持されている蓄積電荷は、光電流に応じて放電される。発光効率の高い高輝度の発光素子については、光電流が大きくなるので、発光が比較的急速に減衰していく。これに対して、発光効率の低い低輝度の発光素子については、光電流が小さくなるので、発光が比較的緩慢に減衰していく。その結果、発光素子の特性が個体間でばらついていても、1フレーム全体における輝度の積分値がほぼ同一になるので、発光素子の特性ばらつきが補償される。
特表2003−509728号公報

しかしながら、上述した従来技術では、表示の均一性を有効に確保することが困難である。なぜなら、駆動トランジスタの特性ばらつきの影響を受け易いからである。駆動トランジスタの閾値電圧Vthには、個体間のばらつきが存在する。そのため、同一階調であっても、駆動トランジスタ毎にオフするタイミングが異なり、発光素子の発光が停止するタイミングも異なってしまう。その結果、同一階調でも輝度のばらつきが生じて、表示の均一性が低下する。このような均一性の低下は、特に低階調領域において顕著になる。低階調領域では、受光素子のS/Nがリーク等の影響で低下するので、フィードバックによる制御性が悪化してしまうからである。従来技術では、キャパシタの放電に伴い、発光素子の輝度が経時的に減少していくので、必然的に受光素子のS/Nが悪い領域を使わなければならない。

本発明は、かかる事情に鑑みてなされたものであり、その目的は、光電変換素子を内蔵した光フィードバック型の画素回路において、発光素子の特性ばらつきや経時劣化等に依存することなく、表示の均一性を有効に確保することである。

かかる課題を解決するために、第1の発明は、所定の経路を介して供給された駆動電流に応じて発光する発光素子と、発光素子より放出された光を受光し、受光した光に応じた光電流を出力する光電変換素子と、光電変換素子より出力された光電流の積分値を電荷として蓄積する第1のキャパシタと、第1のキャパシタに蓄積された電荷に応じて設定される第1の電圧が、データ線を介して供給されたデータに応じて設定される第2の電圧に達したタイミングで、出力電圧のレベルを切り替えるコンパレータと、コンパレータからの出力電圧に応じて導通制御され、第1の電圧が第2の電圧に達していない場合には、発光素子を発光させるとともに、第1の電圧が第2の電圧に達した場合には、発光素子の発光を停止させる第1のスイッチング素子とを有する画素回路を提供する。

第1の発明において、第1のスイッチング素子は、発光素子に駆動電流を供給する経路中に設けられており、第1の電圧が第2の電圧に達していない場合には、駆動電流の経路を形成するとともに、第1の電圧が第2の電圧に達した場合には、駆動電流の経路を遮断することが好ましい。

第1の発明において、データ線を介して供給されたデータを保持する第2のキャパシタと、第2のキャパシタに自己のゲートが接続されており、第2のキャパシタに保持されているデータに応じて、駆動電流を生成する駆動トランジスタとをさらに設けてもよい。この場合、第1のスイッチング素子は、第2のキャパシタと並列に設けられており、第1の電圧が第2の電圧に達していない場合には、第2のキャパシタの一対の電極を電気的に分離するとともに、第1の電圧が第2の電圧に達した場合には、第2のキャパシタの一対の電極を電気的に接続することが好ましい。

第1の発明において、光電変換素子および第1のキャパシタが共通接続されたノードと、所定のリセット電圧が供給される電圧端子との間に設けられ、リセット電圧によって、第1のキャパシタに蓄積された電荷をリセットする第2のスイッチング素子をさらに設けてもよい。

第1の発明において、光電変換素子および第1のキャパシタが共通接続されたノードと、コンパレータの入力ノードとの間に設けられたソースフォロワ回路をさらに設けてもよい。

第2の発明は、複数の走査線と、複数のデータ線と、複数の走査線および複数のデータ線の交差に対応して設けられた複数の画素回路と、複数の走査線を順次選択する走査線駆動回路と、走査線駆動回路と協働して、複数のデータ線にデータ電圧を出力するデータ線駆動回路とを有する電気光学装置を提供する。ここで、画素回路は、上述した第1の発明にかかる画素回路である。

第3の発明は、上述した第2の発明にかかる電気光学装置を実装した電子機器を提供する。

第4の発明は、所定の経路を介して駆動電流を発光素子に供給することにより、発光素子を発光させる第1のステップと、発光素子より放出された光を受光し、受光した光に応じた光電流を光電変換素子より出力する第2のステップと、光電変換素子より出力された光電流の積分値を電荷として第1のキャパシタに蓄積する第3のステップと、第1のキャパシタに蓄積された電荷に応じて設定される第1の電圧が、データ線を介して供給されたデータに応じて設定される第2の電圧に達したタイミングで、コンパレータからの出力電圧のレベルを切り替える第4のステップと、コンパレータからの出力電圧に応じて第1のスイッチング素子を導通制御し、第1の電圧が第2の電圧に達していない場合には、発光素子を発光させるとともに、第1の電圧が第2の電圧に達した場合には、発光素子の発光を停止させる第5のステップとを有する画素回路の駆動方法を提供する。

第4の発明において、第1のスイッチング素子は、発光素子に駆動電流を供給する経路中に設けられていることが好ましい。この場合、第5のステップは、第1の電圧が第2の電圧に達していない場合には、第1のスイッチング素子をオンさせて、駆動電流の経路を形成するステップと、第1の電圧が第2の電圧に達した場合には、第1のスイッチング素子をオフさせて、駆動電流の経路を遮断するステップとを含むことが望ましい。

第4の発明において、第1のステップは、データ線を介して供給されたデータを第2のキャパシタに書き込むステップと、第2のキャパシタに保持されているデータに応じて、駆動電流を変調するステップと、記変調された駆動電流を所定の経路を介して発光素子に供給することにより、発光素子を発光させるステップとを含むことが好ましい。

本発明では、光電変換素子より出力された光電流の積分値を第1のキャパシタの電荷として蓄積し、この電荷に応じて設定される第1の電圧が第2の電圧に達したタイミングで、発光素子の発光を停止させる。これにより、発光素子から放出される光の総量をプログラムできるので、発光素子の特性ばらつきや経時劣化等に依存することなく、表示の均一性を有効に確保することができる。

(第1の実施形態)
図1は、本実施形態にかかる電気光学装置のブロック構成図である。表示部1は、例えばTFT(Thin Film Transistor)によって発光素子を駆動するアクティブマトリクス型の表示パネルである。この表示部1には、mドット×nライン分の画素群がマトリクス状(二次元平面的)に並んでいる。表示部1には、それぞれが水平方向に延在している走査線群Y1〜Ynと、それぞれが垂直方向に延在しているデータ線群X1〜Xmとが設けられており、これらの交差に対応して画素2(画素回路)が配置されている。なお、後述する各画素回路との関係で、同図に示した1本の走査線Yが複数の走査線のセットを示すことがある。

制御回路5は、図示しない上位装置からの外部信号をベースに各種の内部信号を生成し、これらに基づいて、走査線駆動回路3とデータ線駆動回路4とを同期制御する。この同期制御の下、これらの駆動回路3,4は互いに協働して、表示部1の表示制御を行う。走査線駆動回路3は、シフトレジスタ、出力回路等を主体に構成されており、走査線Y1〜Ynに走査信号を出力する。走査信号は、高電位レベル(以下「Hレベル」という)または低電位レベル(以下「Lレベル」という)の2値的な信号レベルをとり、データの書込対象となる画素行に対応する走査線YはHレベル、これ以外の走査線YはLレベルにそれぞれ設定される。走査線駆動回路3は、1画像の表示期間に相当する1フレーム(1F)毎に、所定の選択順序で(一般的には最上から最下に向かって)、それぞれの走査線Yを順番に選択する線順次走査を行う。一方、データ線駆動回路4は、シフトレジスタ、ラインラッチ回路、出力回路等を主体に構成されている。データ線駆動回路4は、1本の走査線Yを選択する期間に相当する1水平走査期間(1H)において、今回データを書き込む画素行に対するデータ電圧Vdataの一斉出力と、次の1Hで書き込みを行う画素行に関するデータの点順次的なラッチとを同時に行う。ある1Hにおいて、データ線Xの本数に相当するm個のデータが順次ラッチされる。そして、次に1Hにおいて、ラッチされたm個のデータは、電圧DACにおいてデータ電圧Vdataに変換された上で、対応するデータ線X1〜Xmに一斉に出力される。

図2は、本実施形態にかかる光フィードバック型の画素回路図である。図1に示した1本の走査線Yは、図示した2本の走査線Ya,Ybのセットに相当する。この画素回路は、発光素子である有機EL素子OLEDと、5個のトランジスタT1〜T5と、2個のキャパシタC1,C2と、インバータINVと、光電変換素子PTDとで構成されている。ダイオードとして表記された有機EL素子OLEDは、自己を流れる電流に応じて輝度が設定される典型的な電流駆動型の発光素子である。また、本実施形態では、光電変換素子PTDとして、入射光強度に比例した光電流を出力するフォトダイオードを用いている。フォトダイオードの構成としては、PN、PIN、ショットキー、有機フォトダイオード(有機EL素子でも可)、TFTを用いたフォトダイオード、アモルファスシリコン、ポリシリコン等のバリエーションが考えられる。また、同図の構成例では、トランジスタT2,T3をpチャネル型とし、その他をnチャネル型としているが、これは一例に過ぎず、別の組み合わせでチャネル型を設定してもよい。なお、本明細書では、ソース、ドレインおよびゲートを備える三端子型素子であるトランジスタに関して、ソースまたはドレインの一方を「一方の端子」と呼び、他方を「他方の端子」と呼ぶ。

スイッチング素子であるトランジスタT1のゲートは、一方の走査信号であるライト信号WRTが供給される第2の走査線Ybに接続されている。このトランジスタT1の一方の端子は、データ電圧Vdata(および後述するリセット電圧Vrst)が供給されるデータ線Xに接続されており、その他方の端子は、積分ノードNintgに接続されている。この積分ノードNintgには、キャパシタC1の一方の電極と、フォトダイオードPTDのカソード(陰極)とが共通接続されているとともに、コンパレータ20の一部を構成するキャパシタC2の一方の電極も接続されている。キャパシタC1の他方の電極は、このキャパシタC1に並列接続されたフォトダイオードPTDのアノード(陽極)と共に、電源電圧Vddよりも低い基準電圧Vssが常時供給されるVss端子に接続されている。

本実施形態では、コンパレータ20として、キャパシタC2、インバータINVおよびトランジスタT4で構成されたチョッパ型コンパレータを用いている。インバータINVの入力ノードNinは、キャパシタC2の他方の電極と、スイッチング素子であるトランジスタT4の一方の端子に共通接続されている。トランジスタT4のゲートは、他方の走査信号であるリセット信号RSTが供給される第1の走査線Yaに接続され、その他方の端子は、インバータINVの出力ノードNoutに接続されている。トランジスタT4は、リセット信号RSTによる導通制御によって、インバータの入力ノードNinとその出力ノードNoutとを短絡(ショート)する。なお、インバータINVは、pチャネル型のトランジスタとnチャネル型のトランジスタとを組み合わせたCMOS構成、能動負荷のついたnMOS構成、或いは、抵抗付のMOS構成のいずれであってもよい。図12にCMOS構成のインバータの回路図を示す。

インバータINVの出力ノードNoutは、スイッチング素子であるトランジスタT2のゲートに接続されている。このトランジスタT2の一方の端子は、有機EL素子OLEDのアノードに接続されている。この有機EL素子OLEDのカソードは、Vss端子に接続されている。また、トランジスタT2の他方の端子は、トランジスタT3の一方の端子に接続されている。このトランジスタT3の他方の端子は、電源電圧Vddが常時供給されるVdd端子に接続されているとともに、そのゲートは、第2の走査線Ybに接続されている。

図3は、図2に示した画素回路の動作タイミングチャートである。上述した1Fに相当する期間t0〜t4における一連の動作プロセスは、期間t0〜t1のデータ書込プロセスと、期間t1〜t2のリセットプロセスと、期間t2〜t4の駆動プロセスとに大別される。

まず、画素回路の動作プロセスの説明に先立ち、表示部1の全体的な表示プロセスについて概略的に説明する。走査線駆動回路3は、まず最初の1Hに相当する期間t0〜t2で、走査線群Y1〜Ynのうち、最上の画素行に対応する走査線Y1(=Ya,Yb)を選択する。これにより、この走査線Y1に関して、一方の走査信号であるライト信号WRT1は、1H全体(すなわち期間t0〜t2)に亘ってHレベルに設定される。これに対して、他方の走査信号であるリセット信号RST1は、1H前半のデータ書込期間t0〜t1においてHレベルに設定され、その後半のリセット期間t1〜t2においてLレベルに設定される。データ線駆動回路4は、走査線駆動回路3による走査線Y1の選択と同期して、最上の画素行に関するm個のデータ電圧Vdata(i)(i=1)をデータ線X1〜Xmに一斉に出力する。ただし、データ電圧Vdata(i)は、データ書込期間t0〜t1においてのみ出力され、後半のリセット期間t1〜t2では所定のリセット電圧Vrstが出力される。画素2の表示階調は、リセット電圧Vrstとデータ電圧Vdata(i)との間の電位差|Vrst−Vdata(i)|によって一義的に特定され、この電位差が大きくなるほど輝度が高くなる。

次の1Hにおいて、走査線駆動回路3は、2番目の走査線Y2を選択する。これにより、この走査線Y2に関して、ライト信号WRT2は、1H全体においてHレベルに設定され、リセット信号RST2は、1H前半のみにおいてHレベルに設定される。データ線駆動回路4は、走査線Y2の選択と同期して、2番目の画素行に関するm個のデータ電圧Vdata(i)(i=2)をデータ線X1〜Xmに一斉に出力する。以下、最下の走査線Ynに至るまで、走査線Y3,Y4,・・・,Ynが1H毎に順番に選択され、これに対応した画素行に関するデータ電圧Vdata(i)(i=3,4,・・・,n)が繰り返し出力される。

つぎに、画素回路の動作プロセスについて、走査信号RST1,WRT1によって選択される画素回路を例に説明する。まず、データ書込期間t0〜t1では、キャパシタC2に対するデータの書き込みと、コンパレータ20のリセットとが行われる。具体的には、リセット信号RST1がHレベルになって、コンパレータ20内のトランジスタT4がオンする。これにより、インバータINVの入出力ノードNin,Noutが短絡して、その入出力電圧Vin,Voutが共にインバータINVの反転閾値Vth(≒1/2Vdd)に設定される。また、ライト信号WRT1がHレベルになって、トランジスタT1がオンする。この期間t0〜t1においてデータ線Xに供給されたデータ電圧Vdata(i)は、オンしたトランジスタT1を介して、キャパシタC1,C2が接続された積分ノードNintgに供給される。これにより、キャパシタC1には、積分ノードNintg(Vintg=Vdata(i)))とVss端子との間の電位差|Vdata(i)−Vss|に相当する電荷が蓄積される。ただし、このキャパシタC1の蓄積電荷は、次のリセットプロセスによってリセットされる。また、キャパシタC2には、ノードNIntg(Vintg=Vdata(i))と入力ノードNin(Vin=Vth)との間の電位差|Vth−Vdata(i)|に相当する電荷が蓄積される(データ書き込み)。

なお、データ書込期間t0〜t1および次のリセット期間t1〜t2では、ライト信号WRT1によって導通制御されるpチャネル型のトランジスタT3がオフしている。したがって、これら一連の期間t0〜t2では、コンパレータ20からの出力電圧のレベルに関わりなく、駆動電流Ioledの経路が形成されないので、有機EL素子OLEDは発光しない。

続くリセット期間t1〜t2では、リセット電圧Vrstによって、キャパシタC1に蓄積されている電荷がリセットされる。具体的には、リセット信号RST1がHレベルからLレベルになって、コンパレータ20内のトランジスタT4がオフする。これにより、短絡していた入出力ノードNin,Noutが電気的に分離されて、それぞれがフローティング状態になる。また、この期間t1〜t2では、ライト信号WRT1がHレベルでトランジスタT1がオンしている状態において、データ線Xの電圧が、データ電圧Vdata(i)からリセット電圧Vrstへと変化する。このリセット電圧Vrstは、表示すべき階調に依存しない一定の電圧である。これにより、積分ノードNintgの電圧Vintg(以下、「積分電圧Vintg」という)は、データ線Xの電圧変化に伴い、データ電圧Vdata(i)からリセット電圧Vrstへと変化する。キャパシタC1には、積分ノードNintg(Vintg=Vrst)とVss端子との間の電位差|Vrst−Vss|に相当する電荷が蓄積される。すなわち、キャパシタC1の蓄積電荷は、先のプロセスで設定された電位差|Vdata(i)−Vss|相当から、データ電圧Vdata(i)に依存しない電位差|Vrst−Vss|相当にリセットされる(リセット状態)。

また、インバータINVの入力ノードNinは、キャパシタC2を介して積分ノードNintgと容量結合している。したがって、積分電圧Vintgが|Vrst−Vdata(i)|変化すると、インバータINVの入力電圧Vinもk|Vrst−Vdata(i)|だけ変化して、Vin=Vth+k(Vrst−Vdata(i))になる。キャパシタC2には、積分ノードNintg(Vintg=Vrst)と入力ノードNin(Vin=Vth+k(Vrst−Vdata(i))との間の電位差に相当する電荷が蓄積される。ここで、係数kは、キャパシタC1,C2の容量比によって一義的に特定される定数である。キャパシタC2の保持データは、キャパシタC1とは異なり、データ電圧Vdata(i)に依存する(Vth,Vrst,kは定数)。

リセット期間t1〜t2では、インバータINVの入力電圧Vinが反転閾値Vthを越えるので、その出力電圧VoutはLレベル(=Vss)になる。したがって、駆動電流Ioledの経路中に設けられたトランジスタT2がオンする。しかしながら、この期間t1〜t2では、トランジスタT2の上段に位置するトランジスタT3がオフのままである。したがって、駆動電流Ioledの経路が遮断され、有機EL素子OLEDは発光しない。

そして、駆動期間t2〜t4では、発光素子である有機EL素子OLEDの発光が許容される。この期間t2〜t4では、ライト信号WRT1がLレベルになって、トランジスタT1がオフするとともに、トランジスタT3がオンする。これにより、Vdd端子からトランジスタT3,T2および有機EL素子OLEDを経てVss端子に向かう経路で、駆動電流Ioledが流れる。この駆動電流Ioledは、トランジスタT3のチャネル電流に相当し、その電流レベルは自己のゲート電圧、すなわち、ライト信号WRTのLレベルに依存した一定値となる。これにより、有機EL素子OLEDは、タイミングt2において、駆動電流Ioled(一定値)に応じた一定の輝度で発光し始める。

有機EL素子OLEDの発光は、有機EL素子OLEDから放出された光の時間的積分値(その時間平均が人間によって知覚される輝度に相当する)が、ある設定値に達するタイミングt3で終了する。すなわち、表示すべき階調の設定は、外乱要素を考慮しなければ一定輝度で発光する有機EL素子OLEDの発光時間を制御することによって行われる。タイミングt2で有機EL素子OLEDが発光し始めると、同一の画素回路内のフォトダイオードPTDは、有機EL素子OLEDより放出された光を受光する。このフォトダイオードPTDは、受光した光を電流に変換し、光の強度に応じたレベルの光電流Iptdを出力する。これにより、上述したリセット状態のキャパシタC1より、光電流Iptdの積分値に相当する電荷がディスチャージ(放電)される。光電流Iptdの積分値は、積分電圧Vintgの変化となって表れ、積分電圧VintgがVrstからVdata(i)に向かって経時的に変化していく。そして、この変化に伴い、積分ノードNintgと容量結合した入力ノードNinの入力電圧Vinも、Vth+k(Vrst−Vdata(i))からVthに向かって経時的に変化していく。積分電圧VintgがVdata(i)に達するまで、換言すれば、入力電圧VinがVthに達するまでの期間t2〜t3では、インバータINVの出力電圧VoutがLレベルで、トランジスタT2がオンのままである。したがって、この期間t2〜t3では、駆動電流Ioledの経路が形成され続けるので、有機EL素子OLEDの発光が継続する。光電流IptdによるキャパシタC1のディスチャージが更に進み、入力電圧VinがVthに達するタイミング、すなわち、積分電圧VintgがVdata(i)に達するタイミングt3で、インバータINVの出力電圧VoutがLレベルからHレベルに切り替わる。これによって、トランジスタT2がオンからオフへと切り替わり、駆動電流Ioledの経路が遮断されて、有機EL素子OLEDの発光が停止する。

低階調時には、データ電圧Vdata(i)が低く設定される。この場合には、電位差|Vrst−Vdata(i)|が小さくなり、光電流Iptdの時間積分によって変化する入力電圧Vinが比較的早くVthに達する。したがって、出力電圧VoutがLレベルからHレベルに切り替わるタイミングも短くなって、有機EL素子OLEDが短い時間で発光する。これに対して、高階調時には、データ電圧Vdata(i)が高く設定される。この場合には、電位差|Vrst−Vdata(i)|が大きくなって、入力電圧Vinが比較的遅くVthに達する。したがって、出力電圧VoutがLレベルからHレベルに切り替わるタイミングも長くなって、有機EL素子OLEDが長い時間で発光する。

同一階調を表示する場合であっても、有機EL素子OLEDの特性や劣化の度合い等に起因して、個体間で発光輝度が違ってくる。本実施形態では、光フィードバックにて発光期間を調整することで、このような発光輝度の違いを吸収する。例えば、有機EL素子OLEDの劣化が進んでおらず発光輝度が高い場合には、フォトダイオードPTDによって出力される光電流Iptdが大きくなる。この場合、図3の一点鎖線(a)で示すように、積分電圧Vintgの変化量が大きく、Vintg=Vdata(i)(Vin=Vth)に到達するタイミングt3'がタイミングt3よりも早くなるので、有機EL素子OLEDの発光時間が短くなる。これに対して、有機EL素子OLEDの劣化が進んで発光輝度が低い場合には、フォトダイオードPTDによって出力される光電流Iptdが小さくなる。この場合、図3の二点鎖線(b)で示すように、積分電圧Vintgの変化量が小さく、Vintg=Vdata(i)(Vin=Vth)に到達するタイミングt3''がタイミングt3よりも遅くなるので、有機EL素子OLEDの発光時間が長くなる。発光輝度の時間積分は、有機EL素子OLEDの輝度(劣化状況)に関わりなく一定である。したがって、図3の実線で示したタイミングt3で発光が停止するケース、同図の一点鎖線(a)で示したタイミングt3'で発光が停止するケース、或いは、同図の二点鎖線(b)で示したタイミングt3''で発光が停止するケースのいずれであっても、視覚的には同一階調として表示されることになる。なお、発光輝度の時間積分は、データ書込期間t0〜t1で入力したデータ電圧Vdata(i)に依存している。

以上のように、本実施形態では、フォトダイオードPTDに並列接続されたキャパシタC1によって、フォトダイオードPTDから出力される光電流Iptdを積分する。コンパレータ20は、この積分値が出現する積分電圧Vintgが、データ線Xを通じて設定されたデータ電圧Vdata(i)になったことを、Vin=Vthを以て検出し、そのタイミングt3で出力信号Voutのレベルを切り替える。トランジスタT2は、コンパレータ20からの出力電圧Voutを受けて、タイミングt3で駆動電流Ioledの経路を遮断する。このような構成によれば、従来技術と比較して、表示の均一性を有効に確保することが可能になる。本実施形態では、有機EL素子OLEDの特性や劣化度合い等が個体間でばらついても、1フレームにおける輝度の時間積分値(人によって知覚される階調)が等しくなる。したがって、有機EL素子OLEDの特性ばらつき等が表示の均一性に与える悪影響を有効に低減できる。また、本実施形態によれば、有機EL素子OLEDの輝度の時間積分を書き込んだデータ値から直接制御できるため、駆動トランジスタの特性ばらつきの影響を受け難くすることが可能になる。さらに、本実施形態によれば、フォトダイオードPTDをS/Nの悪い領域で使用しなくて済むという利点がある。この点に関して、従来技術では、発光輝度を経時的に減衰させており、かつ、低階調表示時には、有機EL素子OLEDを低輝度で発光させている。そのため、フォトダイオードPTDの受光量が不足し、S/Nの悪い領域を必然的に使わざるを得なかった。これに対して、本実施形態では、表示すべき階調に関わりなく発光輝度は一定であり、かつ、低階調表示時であっても発光輝度を必ずしも低くする必要はない。そのため、S/Nの良い領域でフォトダイオードPTDを使用した、光フィードバック型の画素回路が実現可能になる。

なお、データ書込期間t0〜t1およびリセット期間t1〜t2が、1フレーム(1F)に対して充分短く、これらの期間に有機EL素子OLEDが発光しても表示に差し支えなければ、トランジスタT3を省いてもよい。

また、本実施形態では、フォトダイオードPTDをキャパシタC1に並列接続し、キャパシタC1を最初に高い電圧(絶対値)にリセットした後に、フォトダイオードPTDの光電流Iptdでディスチャージする例について説明した。しかしながら、本発明は、これに限定されるものではなく、図4に示すように、フォトダイオードPTDをキャパシタC1に直列接続してもよい。この場合、キャパシタC1を最初に低い電圧(絶対値)にリセットした後に、光電流Iptdでチャージ(充電)する。なお、以上の点については、本明細書で列挙している各実施形態においても同様に適用することが可能である。

(第2の実施形態)
図5は、第2の実施形態にかかる光フィードバック型の画素回路図である。この画素回路の特徴は、積分ノードNintgと、リセット電圧Vrstが常時供給されるリセット端子Vrstとの間に、リセット信号RSTによって導通制御されるpチャネル型のトランジスタT5を追加した点にある。なお、それ以外の構成については、図2のそれと同様であるので、同一の符号を付してここでの説明を省略する。また、この画素回路の動作については、図3に示したタイミングチャートと基本的に同様である。

データ書込期間t0〜t1では、リセット信号RSTがHレベルなので、pチャネル型のトランジスタT5はオフしている。したがって、第1の実施形態と同様のプロセスで、データ書き込みと、コンパレータ20のリセットとが行われる。続くリセット期間t1〜t2では、リセット信号RSTがHレベルからLレベルに立ち下がって、トランジスタT5がオンする。この期間t1〜t2では、トランジスタT1がオフし、データ線Xと積分ノードNintgとが電気的に分離されている。これにより、リセット端子VrstからトランジスタT5を介して、リセット電圧Vrstが積分ノードNintgに供給される。その結果、この積分ノードNintgに接続されたキャパシタC1がリセット状態に設定される。

本実施形態では、キャパシタC1のリセット電圧rstをデータ線Xとは別系統で供給している。これにより、第1の実施形態と同様の効果を有するほか、データ線駆動系の動作設計に関するフレキシビリティの向上を図ることができる。なお、本実施形態にかかる特徴点は、本明細書で列挙している各実施形態においても同様に適用することが可能である。

(第3の実施形態)
図6は、第3の実施形態にかかる光フィードバック型の画素回路図である。この画素回路の特徴は、図2の構成をベースとし、積分ノードNintgとコンパレータ20との間にソースフォロワ回路21を追加した点にある。このソースフォロワ回路21は、直列接続されたnチャネル型の2つのトランジスタT6,T7で構成されている。トランジスタT6のゲートは、積分ノードNintgに接続されており、その一方の端子は、Vdd端子に接続されている。また、トランジスタT6の他方の端子は、コンパレータ20の一部を構成するキャパシタC1の一方の電極と、トランジスタT7の一方の端子とに共通接続されている。このトランジスタT7のゲートには、所定のバイアス電圧Vbが印加されているとともに、その他方の端子は、Vss端子に接続されている。なお、それ以外の構成については、図2のそれと同様であるから、同一の符号を付してここでの説明を省略する。

本実施形態によれば、第1の実施形態と同様の効果を有するほか、ソースフォロワ回路21を追加することで、画素回路の動作の安定性を向上させることができる。なお、本実施形態にかかる特徴点は、本明細書で列挙している各実施形態においても同様に適用することが可能である。

(第4の実施形態)
図7は、第4の実施形態にかかる光フィードバック型の画素回路図である。図1に示した1本の走査線Yは、図示した2本の走査線Ya,Ybのセットに相当する。この画素回路は、発光素子としての有機EL素子OLEDと、4個のトランジスタT1〜T4と、2個のキャパシタC1,C2と、一般的なオペアンプで構成された2入力のコンパレータ20と、光電変換素子としてのフォトダイオードPTDとで構成されている。なお、同図の構成例では、トランジスタT3のみをpチャネル型とし、その他をnチャネル型としているが、これは一例に過ぎず、別の組み合わせでチャネル型を設定してもよい。

コンパレータ20の非反転入力端(+端子)は、入力ノードNinに接続されており、この入力ノードNinには、スイッチング素子であるトランジスタT1の一方の端子と、キャパシタC1の一方の電極とが共通接続されている。トランジスタT1のゲートは、ライト信号WRTが供給される第2の走査線Ybに接続されており、その一方の端子は、データ電圧Vdataが供給されるデータ線Xに接続されている。キャパシタC1の他方の電極は、Vss端子に接続されている。また、コンパレータ20の反転入力端(−端子)は、積分ノードNintgに接続されており、この積分ノードNintgには、キャパシタC2の一方の電極と、フォトダイオードPTDのアノードと、スイッチング素子であるトランジスタT4の一方の端子とが共通接続されている。フォトダイオードPTDのカソードはVdd端子に、キャパシタC2の他方の電極はVss端子にそれぞれ接続されている。トランジスタT4のゲートは、リセット信号RSTが供給される第1の走査線Yaに接続されており、その他方の端子は、Vss端子に接続されている。

コンパレータ20の出力ノードNoutは、スイッチング素子であるトランジスタT2のゲートに接続されている。このトランジスタT2の一方の端子は、有機EL素子OLEDのアノードに接続されており、その他方の端子は、スイッチング素子であるトランジスタT3の一方の端子に接続されている。有機EL素子OLEDのカソードは、Vss端子に接続されている。また、トランジスタT3の他方の端子は、Vdd端子に接続されており、そのゲートは、第1の走査線Yaに接続されている。

図8は、図7に示した画素回路の動作タイミングチャートである。1Fに相当する期間t0〜t4は、ライト信号WRT1によって規定されるデータ書込期間t0〜t1と、ライト信号WRT1およびリセット信号RST1によって規定されるリセット期間t1〜t2と、それに続く駆動期間t2〜t4とに大別される。

まず、データ書込期間t0〜t1では、キャパシタC1のデータ書き込みが行われる。具体的には、ライト信号WRT1がHレベルになって、トランジスタT1がオンする。これにより、データ線Xに供給されたデータ電圧Vdata(i)が入力ノードNinに供給され、キャパシタC1には、電位差|Vdata(i)−Vss|に相当する電荷が蓄積される(データ書き込み)。それとともに、リセット信号RST1がHレベルになって、トランジスタT4がオンする。これにより、キャパシタC1の一方の電極に接続された積分ノードNintgには、オンしたトランジスタT4を介して基準電圧Vssが印加され、キャパシタC1の電位差が0にリセットされる。なお、データ書込期間t0〜t1および次のリセット期間t1〜t2では、リセット信号RST1によって導通制御されるpチャネル型のトランジスタT3がオフしている。したがって、これら一連の期間t0〜t2では、コンパレータ20からの出力電圧Voutに関わりなく、トランジスタT3によって駆動電流Ioledの経路が遮断されるので、有機EL素子OLEDは発光しない。

続くリセット期間t1〜t2では、ライト信号WRT1がHレベルからLレベルに立ち下がってトランジスタT1がオフする。トランジスタC1には、先に書き込まれたデータが保持される。一方、この期間t1〜t2では、リセット信号RST1がHレベルのままであるから、キャパシタC2のリセット状態が維持されるとともに、駆動電流Ioledの経路が遮断され続ける。

そして、駆動期間t2〜t4では、リセット信号RST1がLレベルに立ち下がって、発光素子である有機EL素子OLEDの発光が許容される。具体的には、タイミングt2において、オフだったトランジスタT3がオンし、かつ、コンパレータ20からの出力電圧VoutがHレベルでトランジスタT2もオンしているので、一定の駆動電流Ioledが有機EL素子OLEDに供給される。これにより、有機EL素子OLEDは、駆動電流Ioled(一定値)に応じた一定輝度で発光し始める。

同一の画素回路内のフォトダイオードPTDは、有機EL素子OLEDより放出された光を受光するとともに、受光した光を電流に変換し、光の強度に応じたレベルの光電流Iptdを出力する。これにより、上述したリセット状態のキャパシタC1に、光電流Iptdの積分値に相当する電荷がチャージされていく。光電流Iptdの積分値は、積分電圧Vintgの経時的な変化となって表れる。積分電圧Vintgが入力電圧Vin(=Vdata(i))に達するまでの期間t2〜t3においては、出力電圧VoutがHレベルで、トランジスタT2がオンのままである。したがって、この期間t2〜t3では、駆動電流Ioledの経路が形成され続けるので、有機EL素子OLEDの発光が継続する。光電流Iptdによるチャージが更に進み、積分電圧Vintgが入力電圧Vin(=Vdata(i))に達すると、そのタイミングt3で、出力電圧VoutがHレベルからLレベルに立ち下がる。これによって、トランジスタT2がオンからオフへと切り替わり、駆動電流Ioledの経路が遮断されるので、有機EL素子OLEDの発光が停止する。

有機EL素子OLEDの劣化が進んでおらず発光輝度が高い場合には、フォトダイオードPTDによって出力される光電流Iptdが大きくなる。この場合、図8の一点鎖線(a)で示すように、積分電圧Vintgの変化量が大きく、Vintg=Vdata(i)に到達するタイミングt3'がタイミングt3よりも早くなるので、有機EL素子OLEDの発光時間が短くなる。これに対して、有機EL素子OLEDの劣化が進んで発光輝度が低い場合には、フォトダイオードPTDによって出力される光電流Iptdが小さくなる。この場合、図8の二点鎖線(b)で示すように、積分電圧Vintgの変化量が小さく、Vintg=Vdata(i)に到達するタイミングt3''がタイミングt3よりも遅くなるので、有機EL素子OLEDの発光時間が長くなる。

本実施形態によれば、第1の実施形態と同様の理由で、発光素子の特性ばらつきや経時劣化等に依存することなく、表示の均一性を有効に確保できる。

(第5の実施形態)
図9は、第5の実施形態にかかる光フィードバック型の画素回路である。この画素回路の特徴は、図2に示した画素回路をベースに、電圧プログラム方式における一般的な駆動系を追加した点にある。この駆動系は、キャパシタC3と、駆動素子であるトランジスタT5と、スイッチング素子であるトランジスタT6とで構成されている。具体的には、トランジスタT5の一方の端子は、キャパシタC3の一方の電極と共にVdd端子に接続されており、その他方の端子は、トランジスタT3の一方の端子に接続されている。このトランジスタT5のゲートは、キャパシタC3の他方の電極と、トランジスタT6の一方の端子とに共通接続されている。トランジスタT6の他方の端子は、データ線Xに接続されており、そのゲートは、トランジスタT4と同様に、リセット信号RSTが供給される第1の走査線Yaに接続されている。なお、それ以外の点については、図2の画素回路と同様であるから、同一の符号を付してここでの説明を省略する。また、この画素回路の動作は、図3に示したタイミングチャートと基本的に同様である。

キャパシタC3およびトランジスタT5は、駆動電流Ioledを変調する手段(発光輝度を変調する手段)として機能する。具体的には、リセット信号RST1がHレベルになるデータ書込期間t0〜t1において、トランジスタT6がオンする。これにより、データ線Xを介して供給されたデータ電圧Vdata(i)がキャパシタC3に保持される。そして、ライト信号WRTがLレベルになってトランジスタT3がオンする駆動期間t2〜t4において、キャパシタC3にゲート接続されたトランジスタT5は、駆動電流Ioledを生成し、これを有機EL素子OLEDに供給する。駆動電流Ioledは、トランジスタT5のチャネル電流に相当し、その電流レベルは、自己のゲートに印加される電圧、換言すれば、このゲート電圧を発生するキャパシタC3の保持データに応じて設定される。

本実施形態によれば、第1の実施形態と同様の効果を有するほか、電圧プログラム方式における駆動系を追加することにより、第1の実施形態よりも優れた階調制御性を実現できる。第1の実施形態では、コンパレータ20の応答速度が遅い場合、低階調側の微細な制御が困難になる。なぜなら、低階調になるほど、発光期間が短くなってパルス的な発光になるが、コンパレータ20の応答がこれに追いつかないからである。本実施形態では、発光輝度の時間積分による発光停止に、発光輝度自体の変調を組み合わせることで、コンパレータ20の応答遅れによる制約を解消し、特に、低階調側において優れた階調制御性を実現できる。

(第6の実施形態)
上述した各実施形態では、スイッチング素子によって駆動電流Ioledの経路を遮断することで、有機EL素子OLEDの発光を停止する例について説明した。しかしながら、有機EL素子OLEDの発光停止は、この方法以外に、図9に示したキャパシタC3の保持データを非発光状態に充放電することによっても実現可能である。図10は、第6の実施形態にかかる光フィードバック型の画素回路図である。なお、トランジスタT1からコンパレータ20の出力ノードNoutに至るまでの構成については、図9に示した画素回路と同様であるから、同一の符号を付してここでの説明を省略する。また、この画素回路の動作は、図3に示したタイミングチャートと基本的に同様である。

駆動素子であるトランジスタT5の一方の端子は、キャパシタC3の一方の電極と共にVdd端子に接続されており、その他方の端子は、有機EL素子OLEDのアノードに接続されている。有機EL素子OLEDのカソードは、Vss端子に接続されている。また、pチャネル型のトランジスタT5のゲートは、キャパシタC3の他方の端子と、nチャネル型のトランジスタT6の一方の端子と、nチャネル型のトランジスタT7の一方の端子とに共通接続されている。トランジスタT6の他方の端子は、データ線Xに接続されており、そのゲートは、ライト信号WRTが供給される第2の走査線Ybに接続されている。トランジスタT7のゲートは、コンパレータ20からの出力電圧Voutが供給される出力ノードNoutに接続されており、その他方の端子は、pチャネル型のトランジスタT8の一方の端子に接続されている。このトランジスタT8の他方の端子は、Vdd端子に接続されており、そのゲートは、トランジスタT6と同様に第2の走査線Ybに接続されている。

キャパシタC3およびトランジスタT5は、第5の実施形態と同様に、駆動電流Ioledを変調する手段として機能する。具体的には、リセット信号RST1がHレベルになるデータ書込期間t0〜t1において、トランジスタT6がオンする。これにより、データ線Xを介して供給されたデータ電圧Vdata(i)がキャパシタC3に保持される。そして、ライト信号WRTがLレベルになってトランジスタT8がオンするタイミングt2において、キャパシタC3にゲート接続されたトランジスタT5は、キャパシタの保持データに応じた駆動電流Ioledを生成し、これを有機EL素子OLEDに供給する。これにより、有機EL素子OLEDが発光し始める。発光期間t2〜t3では、出力電圧VoutがLレベルなので、キャパシタC3と並列に設けられたトランジスタT7がオフし、キャパシタC3の一対の電極を電気的に分離する。有機EL素子OLEDの発光は、図3に示したように、コンパレータからの出力電圧VoutがLレベルからHレベルに切り替わるタイミングt3で停止する。なぜなら、このタイミング3で、キャパシタC3と並列に設けられたトランジスタT7がオンし、キャパシタC3の一対の電極が短絡するため、キャパシタC3の保持データがディスチャージされるからである。

本実施形態によれば、電圧プログラム方式の駆動系を設け、この駆動系を構成するキャパシタC3の保持データを出力電圧Voutが切り替わるタイミングt3で非発光状態になるように設定する。これにより、第5の実施形態と同様の効果が得られる。

なお、上述した各実施形態では、発光素子として有機EL素子OLEDを用いた例について説明した。しかしながら、本発明はこれに限定されるものではなく、駆動電流に応じて輝度が設定される発光素子(無機LED表示装置、フィールド・エミッション表示装置等)、或いは、駆動電流に応じた透過率・反射率を呈する電気光学装置(エレクトロクロミック表示装置、電気泳動表示装置等)に対しても広く適用可能である。

また、上述した各実施形態にかかる電気光学装置は、例えば、テレビ、プロジェクタ、携帯電話、携帯端末、モバイル型コンピュータ、パーソナルコンピュータ等を含む様々な電子機器に実装可能である。図12は、一例として、上述した各実施形態にかかる電気光学装置を実装した携帯電話10の外観斜視図である。この携帯電話10は、複数の操作ボタン11のほか、受話口12、送話口13とともに、上述した表示部1を備えている。これらの電子機器に上述した電気光学装置を実装すれば、電子機器の商品価値を一層高めることができ、市場における電子機器の商品訴求力の向上を図ることができる。

電気光学装置のブロック構成図 第1の実施形態にかかる画素回路図 第1の実施形態にかかる動作タイミングチャート キャパシタおよびフォトダイオードを直列接続した回路図 第2の実施形態にかかる画素回路図 第3の実施形態にかかる画素回路図 第4の実施形態にかかる画素回路図 第4の実施形態にかかる動作タイミングチャート 第5の実施形態にかかる画素回路 第6の実施形態にかかる画素回路図 CMOS構成のインバータの回路図 電気光学装置を実装した携帯電話の外観斜視図

符号の説明

1 表示部
2 画素
3 走査線駆動回路
4 データ線駆動回路
5 制御回路
20 コンパレータ
21 ソースフォロワ回路
T1〜T8 トランジスタ
C1〜C3 キャパシタ
OLED 有機EL素子
PTD フォトダイオード
INV インバータ

Claims (12)

  1. 画素回路において、
    所定の経路を介して供給された駆動電流に応じて発光する発光素子と、
    前記発光素子より放出された光を受光し、当該受光した光に応じた光電流を出力する光電変換素子と、
    前記光電変換素子より出力された前記光電流の積分値を電荷として蓄積する第1のキャパシタと、
    前記第1のキャパシタに蓄積された電荷に応じて設定される第1の電圧が、データ線を介して供給されたデータに応じて設定される第2の電圧に達したタイミングで、出力電圧のレベルを切り替えるコンパレータと、
    前記コンパレータからの出力電圧に応じて導通制御され、前記第1の電圧が前記第2の電圧に達していない場合には、前記発光素子を発光させるとともに、前記第1の電圧が前記第2の電圧に達した場合には、前記発光素子の発光を停止させる第1のスイッチング素子と
    を有することを特徴とする画素回路。
  2. 前記第1のスイッチング素子は、前記発光素子に駆動電流を供給する経路中に設けられており、前記第1の電圧が前記第2の電圧に達していない場合には、前記駆動電流の経路を形成するとともに、前記第1の電圧が前記第2の電圧に達した場合には、前記駆動電流の経路を遮断することを特徴とする請求項1に記載された画素回路。
  3. 前記データ線を介して供給されたデータを保持する第2のキャパシタと、
    前記第2のキャパシタに自己のゲートが接続されており、前記第2のキャパシタに保持されているデータに応じて、前記駆動電流を生成する駆動トランジスタとをさらに有することを特徴とする請求項1に記載された画素回路。
  4. 前記第1のスイッチング素子は、前記第2のキャパシタと並列に設けられており、前記第1の電圧が前記第2の電圧に達していない場合には、前記第2のキャパシタの一対の電極を電気的に分離するとともに、前記第1の電圧が前記第2の電圧に達した場合には、前記第2のキャパシタの一対の電極を電気的に接続することを特徴とする請求項3に記載された画素回路。
  5. 前記光電変換素子および前記第1のキャパシタが共通接続されたノードと、所定のリセット電圧が供給される電圧端子との間に設けられ、前記リセット電圧によって、前記第1のキャパシタに蓄積された電荷をリセットする第2のスイッチング素子をさらに有することを特徴とする請求項1から4のいずれかに記載された画素回路。
  6. 前記光電変換素子および前記第1のキャパシタが共通接続されたノードと、前記コンパレータの入力ノードとの間に設けられたソースフォロワ回路をさらに有することを特徴とする請求項1から4のいずれかに記載された画素回路。
  7. 電気光学装置において、
    複数の走査線と、
    複数のデータ線と、
    前記複数の走査線と、前記複数のデータ線との交差に対応して設けられた複数の画素回路と、
    前記複数の走査線を順次選択する走査線駆動回路と、
    前記走査線駆動回路と協働して、前記複数のデータ線にデータ電圧を出力するデータ線駆動回路とを有し、
    前記画素回路は、請求項1から6のいずれかに記載された画素回路であることを特徴とする電気光学装置。
  8. 請求項7に記載された電気光学装置を実装したことを特徴とする電子機器。
  9. 画素回路の駆動方法において、
    所定の経路を介して駆動電流を発光素子に供給することにより、前記発光素子を発光させる第1のステップと、
    前記発光素子より放出された光を受光し、当該受光した光に応じた光電流を光電変換素子より出力する第2のステップと、
    前記光電変換素子より出力された前記光電流の積分値を電荷として第1のキャパシタに蓄積する第3のステップと、
    前記第1のキャパシタに蓄積された電荷に応じて設定される第1の電圧が、データ線を介して供給されたデータに応じて設定される第2の電圧に達したタイミングで、コンパレータからの出力電圧のレベルを切り替える第4のステップと、
    前記コンパレータからの出力電圧に応じて第1のスイッチング素子を導通制御し、前記第1の電圧が前記第2の電圧に達していない場合には、前記発光素子を発光させるとともに、前記第1の電圧が前記第2の電圧に達した場合には、前記発光素子の発光を停止させる第5のステップと
    を有することを特徴とする画素回路の駆動方法。
  10. 前記第1のスイッチング素子は、前記発光素子に駆動電流を供給する経路中に設けられており、
    前記第5のステップは、
    前記第1の電圧が前記第2の電圧に達していない場合には、前記第1のスイッチング素子をオンさせて、駆動電流の経路を形成するステップと、
    前記第1の電圧が前記第2の電圧に達した場合には、前記第1のスイッチング素子をオフさせて、前記駆動電流の経路を遮断するステップとを含むことを特徴とする請求項9に記載された画素回路の駆動方法。
  11. 前記第1のステップは、
    前記データ線を介して供給されたデータを第2のキャパシタに書き込むステップと、
    前記第2のキャパシタに保持されているデータに応じて、駆動電流を変調するステップと、
    前記変調された駆動電流を所定の経路を介して前記発光素子に供給することにより、前記発光素子を発光させるステップとを含むことを特徴とする請求項9に記載された画素回路の駆動方法。
  12. 前記第1のスイッチング素子は、前記第2のキャパシタと並列に設けられており、
    前記第5のステップは、
    前記第1の電圧が前記第2の電圧に達していない場合には、前記第1のスイッチング素子をオフさせて、前記第2のキャパシタの一対の電極を電気的に分離するステップと、
    前記第1の電圧が前記第2の電圧に達した場合には、前記第1のスイッチング素子をオンさせて、前記第2のキャパシタの一対の電極を電気的に接続するステップとを含むことを特徴とする請求項11に記載された画素回路の駆動方法。
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