JP2004246525A - 順序回路、記憶素子、クロック発生回路およびクロック制御方法、ならびに回路変更方法および回路設計支援装置、半導体集積回路およびそれを備えた電子装置、ならびに電子制御装置およびそれを備えた移動体 - Google Patents
順序回路、記憶素子、クロック発生回路およびクロック制御方法、ならびに回路変更方法および回路設計支援装置、半導体集積回路およびそれを備えた電子装置、ならびに電子制御装置およびそれを備えた移動体 Download PDFInfo
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Abstract
【課題】仕様的にクロック停止が不可能であり、かつ記憶素子の出力のフィードバックが存在しないことを前提とした、順序回路のクロック制御を実現する。
【解決手段】順序回路１０に、マスターセルグループ１５に属する記憶素子であるマスターセル１１ａ，１１ａ，１１ｃのいずれかの記憶内容が変化したことを検出してクロック制御信号ＣＴＬを出力する変化検出器１４と、クロック制御信号ＣＴＬを受けてクロックパルスＣＬＫＰを発生させ、クロックドメイン１６に属する記憶素子であって、マスターセルグループ１５に属する記憶素子であるマスターセル１１ａ，１１ａ，１１ｃのいずれかの記憶内容が変化することによって入力が変化するスレーブセル１１ｄ，１１ｅに、クロックパルスＣＬＫＰを与えるクロックパルス発生器１３とを設ける。
【選択図】 図１
【解決手段】順序回路１０に、マスターセルグループ１５に属する記憶素子であるマスターセル１１ａ，１１ａ，１１ｃのいずれかの記憶内容が変化したことを検出してクロック制御信号ＣＴＬを出力する変化検出器１４と、クロック制御信号ＣＴＬを受けてクロックパルスＣＬＫＰを発生させ、クロックドメイン１６に属する記憶素子であって、マスターセルグループ１５に属する記憶素子であるマスターセル１１ａ，１１ａ，１１ｃのいずれかの記憶内容が変化することによって入力が変化するスレーブセル１１ｄ，１１ｅに、クロックパルスＣＬＫＰを与えるクロックパルス発生器１３とを設ける。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のクロック制御技術および回路変換技術に関するものであり、特に、順序回路の動作電力を低減するためのクロック制御技術、および一般的な順序回路を低電力動作可能な順序回路に変換するための回路変換技術に関する。さらに、そのような低電力動作可能な順序回路を有する半導体集積回路を備えた通信装置、情報再生装置、画像表装置その他電子装置および電子制御装置、ならびにそのような電子制御装置を備えた移動体に関する。
【０００２】
【従来の技術】
順序回路の低電力動作を実現する回路方式の一つにクロック制御がある。従来のクロック制御技術は、大きく２種類に分けることができる。
【０００３】
図３４は、従来のクロック制御技術の概要を示す。同図（ａ）に示したデータ制御回路１００は、与えられたクロックＣＬＫに同期して記憶内容を更新する記憶素子１１の出力および与えられたデータのいずれか一方を、データ入力選択信号ＳＥＬによって選択し、記憶素子１１の入力とする。記憶素子１１の記憶内容が更新されるのは、与えられたクロックＣＬＫの立ち上がりまたは立ち下がりのタイミングである。したがって、データ制御回路１００が新しい記憶内容として記憶素子１１の出力を選択しているということと、クロックＣＬＫが変化しないということとは、記憶素子１１の記憶内容を更新する機能について等価である。そこで、この回路構成を、同図（ｂ）に示すように、クロック制御回路１０１を備えた回路構成に置き換えることが可能となる。クロック制御回路１０１は、データ入力選択信号ＳＥＬに基づいて記憶素子１１に与えるべきクロックＣＬＫの制御を行う。そして、記憶素子１１は、クロックＣＬＫに同期して記憶内容を更新する（たとえば、特許文献１参照）。
【０００４】
図３５は、別の従来のクロック制御技術の概要を示す。同図（ａ）に示すように、前提として、記憶素子１１ａ，１１ｂの出力が組み合わせ回路１２を経由して記憶素子１１ｃに入力されているものとする。記憶素子１１ｃの記憶内容が更新されるのは同期クロックＣＬＫの立ち上がりまたは立ち下がりのタイミングである。ここで、この回路の機能的仕様が、「ある期間、記憶素子の記憶内容が更新されなくとも回路機能には影響がない」となっている場合を想定する。この場合、同図（ｂ）に示すように、クロック制御回路１０１によって、クロック制御信号ＣＴＬに基づいてクロックＣＬＫの供給／停止の制御を行う回路構成に等価に置き換えることができる（たとえば、特許文献２参照）。
【０００５】
【特許文献１】
特開平１１−１４９４９６号公報
【特許文献２】
特開平８−２６３４６６号公報
【０００６】
【発明が解決しようとする課題】
一般に、順序回路の仕様は、（ａ）クロック停止が可能、（ｂ）クロック停止が不可能、と分類することができる。（ｂ）はさらに、（ｂ−１）記憶素子出力のフィードバックが存在する、（ｂ−２）記憶素子出力のフィードバックが存在しない、というように大きく二つに分類することができる。
【０００７】
上記分類によると、図３４に示した従来技術は（ｂ−１）であり、また、図３５に示した従来技術は（ａ）である。すなわち、図３４に示した従来技術については、データ制御回路１００の存在が前提となり、図３５に示した従来技術については、記憶素子１１ｃの動作が停止しても、回路機能が影響を受けないような当該停止期間の存在が前提となる。このように、従来のクロック制御技術は特別な前提条件を必要としており、このことが、順序回路のクロック制御を複雑にする原因となっている。
【０００８】
上記の問題に鑑み、本発明は、仕様的にクロック停止が不可能であり、かつ記憶素子の出力のフィードバックが存在しない（これは、上記分類における（ｂ−２）に該当する）ことを前提としたクロック制御の実現、およびそのようなクロック制御によって低電力動作可能な順序回路の実現を課題とする。また、一般的な順序回路を、本発明に係る順序回路に変換するための回路変更方法およびこれを実施する回路設計支援装置の提供を目的とする。さらに、本発明に係る順序回路を備えた半導体集積回路、およびそのよう半導体集積回路を備えた通信装置、情報再生装置、画像装置その他電子装置および電子制御装置、ならびにそのような電子制御装置を備えた移動体の提供を目的とする。
【０００９】
【課題を解決するための手段】
上記の課題を解決するために本発明が講じた手段は、与えられたクロックに同期して記憶内容を更新する記憶素子を複数備えた順序回路（これら複数の記憶素子は、マスターセルに相当する記憶素子と、当該マスターセルの記憶内容が変化したときに入力が変化するスレーブセルに相当する記憶素子とを含む）として、マスターセルの記憶内容が変化したとき、変化信号を出力する変化検出手段と、前記変化信号に基づいてクロックパルスを発生させ、スレーブセルに前記与えられたクロックとして当該クロックパルスを与えるクロックパルス発生器とを備えたものとする。
【００１０】
本発明によると、マスターセルの記憶内容が変化することによって、クロックパルス発生器によってクロックパルスが生成され、スレーブセルのクロックとして与えられる。
【００１１】
ここで、マスターセルおよびスレーブセルとは、いずれも、本発明に係る順序回路における記憶素子を識別するために特に定義した用語である。この識別は、記憶素子間の入出力関係によって相対的に行われるものであり、したがって、マスターセルおよびスレーブセルは、順序回路における特定の記憶素子を指すものではない。すなわち、記憶素子のいずれかをマスターセルとしたとき、当該マスターセルの記憶内容が変化することによってその入力が変化するような記憶素子がスレーブセルとなる。
【００１２】
したがって、本発明の順序回路では、スレーブセルの入力が変化するときにのみ、当該スレーブセルにクロック（クロックパルス発生器が生成するクロックパルス）が与えられる。
【００１３】
ここで注意すべきは、各記憶素子は、マスターセルにも、スレーブセルにもなり得るという点である。すなわち、各記憶素子は、自己の記憶内容の変化によって自己または他の記憶素子の入力に変化を及ぼし得るという点でマスターセルであり、自己または他の記憶素子の記憶内容の変化によってその入力が変化するという点でスレーブセルである。したがって、クロックパルス発生器からクロックパルスが与えられ、記憶内容を更新したスレーブセルは、今度はマスターセルとして機能する。このようにして、記憶素子の記憶内容が連鎖的に変化し、順序回路全体として、各記憶素子へのクロック供給が連鎖的に生じることとなる。これにより、クロック供給に伴う電流消費を低減することができる。
【００１４】
また、本発明によると、実際にはクロックが停止されるにもかかわらず、実質的にはクロックを供給し続けているに等しいクロック制御が行われるため、仕様的にクロック停止が不可能であるという前提条件下での動作が保証される。また、スレーブセルに与えられるクロックは、マスターセルの記憶内容の変化に基づいて生成されるものであり、記憶素子（スレーブセル）の出力のフィードバックは存在しない。以上のことから、本発明によって、仕様的にクロック停止が不可能であり、かつ記憶素子出力のフィードバックが存在しないことを前提としたクロック制御によって、低電力で動作可能な順序回路を実現することができる。
【００１５】
好ましくは、本発明の順序回路は、前記マスターセルを少なくとも一つ含むマスターセルグループと、前記スレーブセルであって、前記マスターセルグループに属するマスターセルのいずれかの記憶内容が変化したときに入力が変化するスレーブセルを少なくとも一つ含むクロックドメインとを備えたものとする。ここで、前記変化検出手段は、前記マスターセルグループに属するマスターセルのいずれかの記憶内容が変化したとき、前記変化信号を出力するものとする。また、前記クロックパルス発生器は、前記クロックドメインに属するすべてのスレーブセルに前記クロックパルスを与えるものとする。
【００１６】
ここで、クロックドメインとは、本発明に係る順序回路において、あるクロックに従って動作する部分あるいは領域（ドメイン）を表すために特に定義した用語である。すなわち、あるクロックドメインに属する記憶素子は、共通したクロックに同期して動作する。逆に言うと、記憶素子について、属するクロックドメインが異なる場合、それら記憶素子は、互いに異なるクロックに同期して動作することとなる。
【００１７】
このように、本発明の順序回路では、クロックドメインに属するすべてのスレーブセルに、クロックパルス発生器が生成するクロックパルスを与えるようにすることによって、回路構成を最適化することができる。これにより、回路面積および消費電力をより低減することができる。
【００１８】
そして、具体的に、前記変化検出手段は、前記マスターセルの出力信号に基づいて前記マスターセルの記憶内容が変化したか否かを判断し、当該変化を検出したとき、前記変化信号を出力する変化検出器であるとする。
【００１９】
また、具体的に、前記マスターセルは、当該マスターセルの記憶内容が変化したことを示す原変化信号を出力する変化検出回路を有する変化出力付き記憶素子であるとし、前記変化検出手段は、前記変化検出回路を含み、かつ、当該変化検出回路が出力する原変化信号に基づいて前記変化信号を出力するものとする。
【００２０】
また、好ましくは、本発明の順序回路における変化検出手段は、前記クロックパルス発生器に前記クロックパルスの発生を要求する要求信号を伝達するための信号線であって、当該変化検出手段が出力する変化信号を受けたとき、前記要求信号を第１の論理値に変化させる一方、要求更新信号を受けたとき、前記要求信号を第２の論理値に変化させるクロックパルス発生要求信号線を有するものとする。ここで、前記クロックパルス発生器は、前記要求信号が前記第１の論理値に変化したとき、前記クロックパルスを発生させるとともに、前記要求更新信号を生成して前記クロックパルス発生要求信号線に与える更新出力付きクロックパルス発生器であるとする。
【００２１】
これにより、特に、一のクロックパルス発生器に対して複数のマスターセルが存在する場合に生じる、変化信号に係る信号線の輻湊を回避し、配線混雑度を低減することができる。
【００２２】
一方、与えられたクロックに同期して記憶内容を更新する記憶素子として、前記与えられたクロックが第１の論理値に変化したとき、与えられた信号を取り込み、前記与えられたクロックが第２の論理値に変化したとき、当該取り込んだ信号を当該記憶素子の記憶内容として保持するラッチ回路と、前記ラッチ回路の入力と出力とが異なる場合に前記与えられたクロックが前記第１の論理値に変化したとき、当該記憶素子の記憶内容が変化したことを示す変化信号を出力する変化検出回路とを備えたものとする。この記憶素子は、たとえば、本発明の順序回路の構成要素として用いることが可能である。
【００２３】
具体的に、上記の記憶素子は、前記与えられたクロックが前記第２の論理値に変化するとき、与えられた信号を取り込み、前記与えられたクロックが前記第１の論理値に変化するとき、当該取り込んだ信号を保持するマスターラッチ回路を備え、前記ラッチ回路は、前記マスターラッチから出力される信号を取り込むスレーブラッチ回路であるとする。ここで、前記変化検出回路は、前記スレーブラッチ回路の入力と出力とが異なるとき、所定の論理値を出力する第１の論理素子と、前記第１の論理素子の出力を遅延させる遅延素子と、前記遅延素子の出力が前記所定の論理値であり、かつ、前記与えられたクロックが前記第１の論理値であるとき、前記変化信号を出力する第２の論理素子とを有するものとする。
【００２４】
また、具体的に、上記の記憶素子における変化検出回路は、前記与えられたクロックに基づいて、当該与えられたクロックよりも短いパルス幅の基本クロックを生成する基本クロック生成回路と、前記ラッチ回路の入力と出力とが異なるとき、所定の論理値を出力する第１の論理素子と、前記第１の論理素子の出力が前記所定の論理値であり、かつ、前記基本クロックが前記第１の論理値であるとき、前記変化信号を出力する第２の論理素子とを有するものとする。ここで、前記ラッチ回路は、前記与えられたクロックとして前記変化信号を受けるものとする。
【００２５】
一方、クロックパルスの発生を要求する要求信号に基づいて当該クロックパルスを発生させるクロック発生回路として、前記クロックパルスを発生させるクロックパルス発生器と、前記クロックパルス発生器に前記要求信号を伝達するための信号線であって、要求発行信号を受けたとき、前記要求信号を第１の論理値に変化させる一方、要求更新信号を受けたとき、前記要求信号を第２の論理値に変化させるクロックパルス発生要求信号線とを備えたものとする。ここで、前記クロックパルス発生器は、前記要求信号が前記第１の論理値に変化したとき、前記クロックパルスを発生させるとともに、前記要求更新信号を生成して前記クロックパルス発生要求信号線に与えるものとする。このクロック発生回路は、たとえば、本発明の順序回路の構成要素として用いることが可能である。
【００２６】
具体的に、上記のクロック発生回路におけるクロックパルス発生器は、前記クロックパルスの元となる原クロックが与えられるものであり、かつ、前記要求信号が前記第１の論理値に変化したとき、前記原クロックの立ち下がりに同期して所定の論理値を保持するラッチ回路と、前記ラッチ回路が保持する論理値が前記所定の論理値であるとき、前記クロックパルスとして前記原クロックに含まれる正極性パルスを出力する第１の論理素子と、前記要求信号が前記第１の論理値に変化したとき、前記原クロックの立ち下がりに同期して前記要求更新信号を出力する第２の論理素子とを有するものとする。
【００２７】
また、具体的に、上記のクロック発生回路におけるクロックパルス発生器は、前記クロックパルスの元となる原クロックが与えられるものであり、かつ、前記要求信号が前記第１の論理値に変化したとき、前記原クロックの立ち上がりに同期して所定の論理値を保持するラッチ回路と、前記ラッチ回路が保持する論理値が前記所定の論理値であるとき、前記クロックパルスとして前記原クロックに含まれる負極性パルスを出力する第１の論理素子と、前記要求信号が前記第１の論理値に変化したとき、前記原クロックの立ち上がりに同期して前記要求更新信号を出力する第２の論理素子とを有するものとする。
【００２８】
そして、上記の課題を解決するために本発明が講じた手段は、与えられたクロックに同期して記憶内容を更新する記憶素子を複数備えた順序回路のクロック制御方法として、前記複数の記憶素子のうち、ある記憶素子の記憶内容が変化したことを検出するステップと、前記検出がされたときにクロックパルスを発生させ、前記複数の記憶素子のうち、前記記憶素子の記憶内容が変化したときに入力が変化する記憶素子に、前記与えられたクロックとして当該クロックパルスを与えるステップとを有するものとする。
【００２９】
一方、上記の課題を解決するために本発明が講じた手段は、与えられたクロックに同期して記憶内容を更新する記憶素子を複数備えた原順序回路（これら複数の記憶素子は、マスターセルに相当する記憶素子と、当該マスターセルの記憶内容が変化したときに入力が変化するスレーブセルに相当する記憶素子とを含む）の接続情報に基づいて新順序回路の接続情報を得る回路変更方法として、前記原順序回路の接続情報から、前記スレーブセルを抽出するスレーブセル抽出ステップと、前記原順序回路の接続情報から、前記抽出されたスレーブセルごとに、当該スレーブセルに対応するマスターセルを少なくとも一つ含むマスターセルグループを抽出するマスターセルグループ抽出ステップと、前記抽出されたマスターセルグループに属するマスターセルのいずれかの記憶内容が変化したとき、変化信号を出力する変化検出手段の接続情報を生成する変化検出手段生成ステップと、前記抽出されたスレーブセルのうち、前記抽出されたマスターセルグループが共通であるものを含むようにクロックドメインを定め、前記原順序回路の接続情報から、当該クロックドメインに属するスレーブセルが入力とするクロックを抽出し、この抽出されたクロックに基づいてクロックパルス発生器の接続情報を生成するクロックパルス発生器生成ステップと、前記原順序回路の接続情報と、前記変化検出手段生成ステップによって生成された変化検出手段の接続情報と、前記クロックパルス発生器生成ステップによって生成されたクロックパルス発生器の接続情報とを合成して、前記新順序回路の接続情報を得る接続情報合成ステップとを有するものとする。ここで、前記クロックパルス発生器は、前記変化検出手段から出力される変化信号に基づいて、前記クロックパルス発生器生成ステップによって抽出されたクロックとしてクロックパルスを発生させるものとする。
【００３０】
好ましくは、本発明の回路変更方法において、前記変化検出手段は、前記マスターセルの出力信号に基づいて前記マスターセルの記憶内容が変化したか否かを判断し、当該変化を検出したとき、前記変化信号を出力する変化検出器であるとする。そして、前記変化検出手段生成ステップは、前記原順序回路の接続情報から、前記マスターセルグループ抽出ステップによって抽出されたマスターセルグループごとに、当該マスターセルグループに属するマスターセルの出力信号を抽出し、この抽出した出力信号に基づいて、前記変化検出器の接続情報を生成するものであるとする。
【００３１】
また、好ましくは、本発明の回路変更方法において、前記新順序回路におけるマスターセルは、当該マスターセルの記憶内容が変化したことを示す原変化信号を出力する変化検出回路を有する変化出力付き記憶素子であるとする。また、前記変化検出手段は、前記変化検出回路を含み、かつ、当該変化検出回路が出力する原変化信号に基づいて前記変化信号を出力するものとする。そして、前記変化検出手段生成ステップは、前記変化検出手段の接続情報として、前記マスターセルグループ抽出ステップによって抽出されたマスターセルグループに属するマスターセルを、前記変化出力付き記憶素子に変換するための変換情報を生成するものとする。
【００３２】
また、好ましくは、本発明の回路変更方法において、前記変化検出手段は、前記クロックパルス発生器に前記クロックパルスの発生を要求する要求信号を伝達するための信号線であって、当該変化検出手段が出力する変化信号を受けたとき、前記要求信号を第１の論理値に変化させる一方、要求更新信号を受けたとき、前記要求信号を第２の論理値に変化させるクロックパルス発生要求信号線を有するものとする。また、前記クロックパルス発生器は、前記要求信号が前記第１の論理値に変化したとき、前記クロックパルスを発生させるとともに、前記要求更新信号を生成して前記クロックパルス発生要求信号線に与える更新出力付きクロックパルス発生器であるとする。そして、本発明の回路変更方法は、前記クロックパルス発生器生成ステップによって生成されたクロックパルス発生器の接続情報を、前記更新出力付きクロックパルス発生器の接続情報に変換するための変換情報を生成するクロックパルス発生器変換ステップを有し、前記接続情報合成ステップは、前記原順序回路の接続情報と、前記変化検出手段生成ステップによって生成された変化検出手段の接続情報と、前記クロックパルス発生器生成ステップによって生成されたクロックパルス発生器の接続情報と、前記クロックパルス発生器変換ステップによって生成された変換情報とを合成して、前記新順序回路の接続情報を得るものであるとする。
【００３３】
一方、上記の課題を解決するために本発明が講じた手段は、与えられたクロックに同期して記憶内容を更新する記憶素子を複数備えた原順序回路の接続情報に基づいて新順序回路の接続情報を得る回路設計支援装置として、上記の各回路変更方法における各ステップを手段として備えたものとする。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、各図において、符号の末尾に付した英小文字は、複数の同様の構成要素および信号を、互いに他と識別するためのものである。
【００３５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る順序回路の回路構成を示す。本実施形態の順序回路１０は、与えられたクロックに同期して記憶内容を更新する記憶素子１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ（以下、これらを「記憶素子１１」と総称する）を備え、これら記憶素子１１のうち、いずれかをマスターセルとし、当該マスターセルの記憶内容が変化することによってその入力が変化するものをスレーブセルとするものである。さらに、順序回路１０は、組み合わせ回路１２ａ，１２ｂと、スレーブセルの同期クロックとしてのクロックパルスＣＬＫＰを発生させるクロックパルス発生器１３と、マスターセルの記憶内容の変化を検出する変化検出器１４とを備えている。
【００３６】
ここで、便宜上、順序回路１０は、５個の記憶素子１１を備えたものとし、そのうちの３個をマスターセル（記憶素子１１ａ，１１ｂ，１１ｃ）とし、２個をスレーブセル（記憶素子１１ｄ，１１ｅ）として説明する。なお、実際の回路構成では、順序回路１０が備える記憶素子１１の個数はさまざまであり、そのうちのいずれがマスターセルまたはスレーブセルであるのかについてもさまざまに決められる。また、同図において、記憶素子１１をＤフリップフロップとして表しているが、本発明でいう記憶素子はこれに限定されるものではない。与えられたクロックに同期して記憶内容を更新する記憶素子であれば、ＴフリップフロップやＪＫフリップフロップその他どのようなものであってもよい。
【００３７】
スレーブセル１１ｄは、マスターセル１１ａ，１１ｂ，１１ｃの各出力を入力とする組み合わせ回路１２ａを経て出力されるデータを入力するものである。同様に、スレーブセル１１ｅは、マスターセル１１ａ，１１ｂ，１１ｃの各出力を入力とする組み合わせ回路１２ｂを経て出力されるデータを入力するものである。なお、スレーブセルは、組み合わせ回路を経ずに、マスターセルの出力を直接入力するものであってもよい。
【００３８】
順序回路１０は、マスターセル１１ａ，１１ｂ，１１ｃを含むマスターセルグループ１５と、スレーブセル１１ｄ，１１ｅおよび組み合わせ回路１２ａ，１２ｂを含むクロックドメイン１６とを備えている。クロックドメイン１６に属するスレーブセル１１ｄ，１１ｅは、マスターセルグループ１５に属するマスターセル１１ａ，１１ｂ，１１ｃのいずれかの記憶内容が変化することによって、その入力が変化する。
【００３９】
変化検出器１４は、マスターセル１１ａ，１１ｂ，１１ｃの出力Ｑ１，Ｑ２，Ｑ３に基づいて、マスターセル１１ａ，１１ｂ，１１ｃのいずれかの記憶内容が変化したか否かを判断し、記憶内容が変化したことを検出したとき、クロック制御信号ＣＴＬ（本発明の変化信号に相当する）を出力する。
【００４０】
クロックパルス発生器１３は、クロック制御信号ＣＴＬを受けることによって、クロックパルスＣＬＫＰを発生させる。クロックパルス発生器１３は、順序回路１０の同期クロックＣＬＫを入力しており、このクロックＣＬＫに同期してクロックパルスＣＬＫＰを発生させる。そして、クロックパルスＣＬＫＰは、クロックドメイン１６に含まれるスレーブセル１１ｄ，１１ｅに、同期クロックとして与えられる。
【００４１】
次に、順序回路１０の動作について、図２のタイミングチャートを参照しながら説明する。
【００４２】
マスターセル１１ａ，１１ｂ，１１ｃの出力Ｑ１，Ｑ２，Ｑ３のいずれかが変化すると、その変化が変化検出器１４によって検出され、クロック制御信号ＣＴＬが出力される。ここでは、出力Ｑ１が変化したものとする。出力Ｑ１が変化することによって、クロック制御信号ＣＴＬが出力される。そして、クロックパルス発生器１３によって、クロックＣＬＫに同期したクロックパルスＣＬＫＰが生成される。クロック制御信号ＣＴＬが出力されない、すなわち、マスターセルの出力が変化しない期間は、クロックパルスＣＬＫＰは発生していない。
【００４３】
以上、本実施形態によると、マスターセルグループ１５に含まれる記憶素子１１（マスターセル）のいずれかの記憶内容が変化したときにのみ、クロックドメイン１６に含まれる記憶素子１１（スレーブセル）にクロック（クロックパルスＣＬＫＰ）が供給される。したがって、マスターセルの記憶内容が変化しない、すなわち、スレーブセルの入力が変化せず、記憶内容の更新が不要な期間は、当該スレーブセルへのクロックが停止される。そして、スレーブセルは、自己または他のスレーブセルにとってのマスターセルとして機能し、順序回路１０全体として、各記憶素子１１へのクロック供給が連鎖的に生じる。これにより、仕様的にクロック停止が不可能であり、かつ記憶素子の出力のフィードバックが存在しないことを前提としたクロック制御が可能となり、クロック供給に伴う電流消費を低減することができる。
【００４４】
また、クロックパルス発生器１３によって生成されるクロックパルスＣＬＫＰは、順序回路１０の同期クロックＣＬＫに同期したものである。したがって、順序回路１０におけるクロックスキューが保証され、順序回路１０は、同期式順序回路として正しく動作することができる。
【００４５】
なお、本実施形態では、変化検出器１４は、マスターセルグループ１５の１個に付き１個だけ設けられたものとして説明したが、本発明はこれに限定されるものではない。たとえば、マスターセルごとに変化検出器を１個設けるようにして、各変化検出器からの出力の論理和を、クロック制御信号ＣＴＬとしてクロックパルス発生器１３に与えるようにしてもよい。
【００４６】
また、クロックパルス発生器１３は、クロックドメイン１６の１個に付き１個設けられたものとして説明したが、本発明はこれに限定されるものではない。クロックドメイン１６の１個に付き複数のクロックパルス発生器を備えるようにしてもよい。
【００４７】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る順序回路の回路構成を示す。本実施形態の順序回路２０は、第１の実施形態に係る順序回路１０における記憶素子１１に代えて、自己の記憶内容が変化したことを示す変化信号（本発明の原変化信号に相当する）を出力する変化出力付き記憶素子２１を備えたものである。以下、順序回路２０について、順序回路１０と異なる点についてのみ説明する。なお、同図において、図１に示した構成要素および信号と同様のものについては、これと同一の符号を付し、個々の詳細な説明は省略する。
【００４８】
順序回路２０は、第１の実施形態で説明した変化検出器に代えて、マスターセル２１ａ，２１ｂ，２１ｃから出力される変化信号Ｍ１，Ｍ２，Ｍ３を入力し、これらの論理和をクロック制御信号ＣＴＬ（本発明の変化信号に相当する）として出力する論理素子１７を備えている。クロックパルス発生器１３は、論理素子１７からクロック制御信号ＣＴＬを受ける。
【００４９】
次に、順序回路２０の動作について、図４のタイミングチャートを参照しながら説明する。
【００５０】
マスターセル１１ａ，１１ｂ，１１ｃのそれぞれは、その記憶内容が変化した場合、すなわち、ぞれぞれの出力Ｑ１，Ｑ２、Ｑ３の変化に合わせて、変化信号Ｍ１，Ｍ２，Ｍ３をそれぞれ出力する。そして、変化信号Ｍ１，Ｍ２，Ｍ３のいずれかが出力されると、論理素子１７からクロック制御信号ＣＴＬが出力される。ここでは、マスターセル２１ａから変化信号Ｍ１が出力されたものとする。そして、クロックパルス発生器１３によって、クロックＣＬＫに同期したクロックパルスＣＬＫＰが生成される。クロック制御信号ＣＴＬが出力されない、すなわち、マスターセルから変化信号が出力されない期間は、クロックパルスＣＬＫＰは発生していない。
【００５１】
次に、変化出力付き記憶素子２１の具体例として記憶素子２１Ａについて説明する。
【００５２】
図５は、記憶素子２１Ａの回路構成を示す。記憶素子２１Ａは、記憶素子２１Ａに与えられた信号Ｄを取り込み、これを保持するマスターラッチ回路２１１ａと、マスターラッチ回路２１１ａの出力Ｄ０を取り込み、これを記憶素子２１Ａの記憶内容として保持するスレーブラッチ回路２１１ｂと、スレーブラッチ回路２１１ｂの入力Ｄ０と出力Ｑとの排他論理和を演算し、信号ＸＯＲを出力する論理素子２１２（本発明の第１の論理素子に相当する）と、信号ＸＯＲを遅延させ、信号ＤＸＯＲを出力する遅延素子２１３と、信号ＤＸＯＲと記憶素子２１Ａに与えられたクロックＣＫとの論理積を演算し、変化信号Ｍを出力する論理素子２１４（本発明の第２の論理素子に相当する）とを備えている。なお、論理素子２１２、遅延素子２１３および論理素子２１４から構成される部分が、本発明の変化検出回路２１８に相当する。
【００５３】
上記の通りに構成された記憶素子２１Ａの動作について、図６のタイミングチャートを参照しながら説明する。
【００５４】
マスターラッチ回路２１１ａは、クロックＣＫが“Ｌ”（本発明の第２の論理値に相当する）に変化するとき、信号Ｄを取り込む一方、クロックＣＫが“Ｈ”（本発明の第１の論理値に相当する）に変化するとき、取り込んだ信号Ｄを保持する。したがって、マスターラッチ回路２１１ａは、クロックＣＫが“Ｌ”に変化し、次に“Ｌ”に変化するまでの１周期の間、信号Ｄ０の値を保持する。一方、スレーブラッチ回路２１１ｂは、クロックＣＫが“Ｈ”に変化するとき、マスターラッチ回路２１１ａの出力信号Ｄ０を取り込む一方、クロックＣＫが“Ｌ”に変化するとき、取り込んだ信号Ｄ０を保持する。
【００５５】
クロックＣＫが“Ｌ”に変化して、信号Ｄ０の値が変化してから、次にクロックＣＫが“Ｈ”に変化して、信号Ｄ０がスレーブラッチ回路２１１ｂに取り込まれるまでの間、スレーブラッチ回路２１１ｂの入力Ｄ０と出力Ｑとは、互いに異なる論理値となっている。よって、この間、論理素子２１２の出力ＸＯＲは、所定の真の論理値（ここでは“Ｈ”とする）となる。そして、遅延素子２１３によって信号ＸＯＲは遅延し、その結果である信号ＤＸＯＲによって、この真の論理値の状態は、信号Ｄ０がスレーブラッチ回路２１１ｂに取り込まれるタイミング（クロックＣＫが“Ｈ”となるタイミング）まで維持される。そして、論理素子２１４によって、信号ＤＸＯＲとクロックＣＫとの論理積が演算され、その結果として、変化信号Ｍが出力される。
【００５６】
以上のように、記憶素子２１Ａは、与えられたクロックＣＫの立ち上がりに同期して、自己の記憶内容を更新し、記憶内容が変化した場合に、変化信号Ｍとしてパルスを発する。
【００５７】
次に、変化出力付き記憶素子２１の別の具体的として記憶素子２１Ｂについて説明する。
【００５８】
図７は、記憶素子２１Ｂの回路構成を示す。記憶素子２１Ｂは、記憶素子２１Ｂに与えられた信号Ｄを取り込み、これを保持するラッチ回路２１１と、ラッチ回路２１１の入力Ｄと出力Ｑとの排他論理和を演算し、信号ＸＯＲを出力する論理素子２１２（本発明の第１の論理素子に相当する）と、記憶素子２１Ａに与えられたクロックＣＫから、このクロックＣＫよりも短いパルス幅の基本クロックＰＣＫ´を生成する基本クロック生成回路２１５と、信号ＸＯＲと基本クロックＰＣＫ´との論理積を演算し、変化信号Ｍを出力する論理素子２１４（本発明の第２の論理素子に相当する）とを備えている。ここで、論理素子２１４の出力は、ラッチ回路２１１の動作を制御するクロックパルスＰＣＫでもある。なお、論理素子２１２、基本クロック生成回路２１５および論理素子２１４から構成される部分が、本発明の変化検出回路２１９に相当する。
【００５９】
上記の通りに構成された記憶素子２１Ｂの動作について、図８のタイミングチャートを参照しながら説明する。
【００６０】
ラッチ回路２１１は、クロックパルスＰＣＫが“Ｈ”（本発明の第１の論理値に相当する）に変化するとき、信号Ｄを取り込む一方、クロックパルスＰＣＫが“Ｌ” （本発明の第２の論理値に相当する）に変化するとき、取り込んだ信号Ｄを保持する。したがって、信号Ｄの値が変化してから、クロックパルスＰＣＫが“Ｈ”に変化して、信号Ｄがラッチ回路２１１に取り込まれるまでの間、ラッチ回路２１１の入力Ｄと出力Ｑとは互いに異なる論理値となっている。よって、この間、論理素子２１２の出力ＸＯＲは、所定の真の論理値（ここでは“Ｈ”とする）となる。また、基本クロック生成回路２１５からは、基本クロックＰＣＫ´が出力されている。そして、論理素子２１４によって、信号ＸＯＲと基本クロックＰＣＫ´との論理積が演算され、その結果として、真の論理値の変化信号ＭおよびクロックパルスＰＣＫが出力される。
【００６１】
クロックパルスＰＣＫが真の論理値（“Ｈ”）となることにより、信号Ｄがラッチ回路２１１に取り込まれ、ラッチ回路２１１の入力Ｄと出力Ｑとは等しい論理値となる。これにより、論理素子２１２の出力ＸＯＲが、偽の論理値（ここでは“Ｌ”とする）となり、論理素子２１４から出力される変化信号ＭおよびクロックパルスＰＣＫも偽の論理値（“Ｌ”）となる。
【００６２】
以上のように、記憶素子２１Ｂは、与えられたクロックＣＫの立ち上がりに同期して、自己の記憶内容を更新し、記憶内容が変化した場合に、所定のパルス幅の変化信号Ｍを出力する。この変化信号Ｍは、記憶素子２１Ｂ内部のラッチ保持パルスとして、充分なオンデュティー期間を有するものである。記憶素子２１Ｂでは、ラッチ保持パルス（クロックパルスＰＣＫ）として変化信号Ｍを用いており、これにより、最小限のラッチ保持パルス幅を確保することが可能となっている。
【００６３】
以上、本実施形態によると、変化出力付き記憶素子を備えることによって、マスターセルグループに含まれるマスターセルの記憶内容が変化したことを、容易に検出することができ、また、マスターセルの記憶内容の変化を検出するための回路を簡略化することができる。
【００６４】
なお、変化出力付き記憶素子２１の具体的として示した記憶素子２１Ａ，２１Ｂは、ほんの一例に過ぎず、本発明はこれに限定されるものではない。変化出力付き記憶素子２１として、ほかにもさまざまな回路構成が可能である。たとえば、与えられたクロックの立ち下がりに同期して記憶内容を更新する変化出力付き記憶素子も、上記と同様の回路構成で実現可能である。この場合、本発明の第１および第２の論理値は、それぞれ“Ｌ”および“Ｈ”に読み替えることとなる。
【００６５】
（第３の実施形態）
第１および第２の実施形態に係る順序回路１０，２０では、マスターセルグループに含まれるマスターセルが複数になると、出力信号Ｑおよび変化信号Ｍの数が増加し、クロックパルス発生器にマスターセルの記憶内容の変化を伝達するための信号線が輻湊してしまう。そこで、この信号線の混雑度を解消するための回路構成を実現するのが、本発明の第３の実施形態である。
【００６６】
本実施形態に係る順序回路の説明に先立って、まず、本実施形態に係るクロック発生回路について説明する。
【００６７】
図９は、本実施形態に係るクロック発生回路の回路構成を示す。クロック発生回路２２は、クロックパルスＣＬＫを発生させるクロックパルス発生器２３と、クロックパルス発生器２３にクロックパルスの発生を要求する要求信号ＣＬＫＲＥＱを伝達するためのクロックパルス発生要求信号線２５とを備えている。
【００６８】
クロックパルス発生要求信号線２５は、オープンドレインバッファ２６を介して、要求信号ＣＬＫＲＥＱの発行元となる回路（要求発行回路）と接続され、要求発行回路からの要求発行信号を受けるようになっている。なお、同図の例では、要求発行信号Ａ，Ｂ，Ｃを発する３個の要求発行回路が接続されている。要求発行回路として、第１の実施形態に係る順序回路１０における変化検出器１４や、第２の実施形態に係る順序回路２０における変化出力付き記憶素子２１がこれに該当する。また、要求発行信号として、変化検出器１４が出力するクロック制御信号や、変化出力付き記憶素子２１が出力する変化信号がこれに該当する。
【００６９】
また、クロックパルス発生要求信号線２５は、クロックパルス発生器２３と直接接続され、クロックパルス発生器２３に要求信号ＣＬＫＲＥＱを与えるようになっている。さらに、オープンドレインバッファ２７を介して、クロックパルス発生器２３と接続され、クロックパルス発生器２３から要求更新信号ＣＬＫＲＥＱＭＯＤを受けるようになっている。
【００７０】
クロックパルス発生器２３は、要求信号ＣＬＫＲＥＱが、クロックパルスの発生を要求する第１の論理値となることによって、クロックパルスＣＬＫを発生させるとともに、クロックパルス発生要求信号線２５に要求更新信号ＣＬＫＲＥＱＭＯＤを出力する更新出力付きクロックパルス発生器である。
【００７１】
次に、クロック発生回路２２の動作について、図１０のタイミングチャートを参照しながら説明する。
【００７２】
クロックパルス発生要求信号線２５は、要求発行信号Ａ，Ｂ，Ｃのいずれかを受けることによって“Ｌ”レベルの電圧となる。これによって、要求信号ＣＬＫＲＥＱは、クロックパルスの発生を要求する第１の論理値となる。そして、要求信号ＣＬＫＲＥＱが第１の論理値となることによって、クロックパルスＣＬＫが出力される。これとタイミングを同じくして、要求更新信号ＣＬＫＲＥＱＭＯＤが出力される。そして、クロックパルス発生要求信号線２５は、要求更新信号ＣＬＫＲＥＱＭＯＤを受けることによって“Ｈ”レベルの電圧となる。すなわち、定常状態に復帰する。これによって、要求信号ＣＬＫＲＥＱは、クロックパルスの発生要求を解除する第２の論理値となる。
【００７３】
次に、更新出力付きクロックパルス発生器２３の具体的としてクロックパルス発生器２３Ａについて説明する。
【００７４】
図１１は、クロックパルス発生器２３Ａの回路構成を示す。クロックパルス発生器２３Ａは、端子ＣＬＫＯＲＧに与えられた原クロックＣＬＫＯＲＧの立ち下がりに同期して、端子Ｍに与えられた要求信号Ｍを取り込むラッチ回路２３１と、ラッチ回路２３１の出力Ｑと原クロックＣＬＫＯＲＧとの論理積を演算し、端子ＣＬＫからクロックパルスＣＬＫを出力する論理素子２３２（本発明の第１の論理素子に相当する）と、原クロックＣＬＫＯＲＧの反転と信号Ｍとの論理積を演算し、端子ＭＣＬＲから要求更新信号ＭＣＬＲを出力する論理素子２３３（本発明の第２の論理素子に相当する）とを備えている。
【００７５】
上記の通りに構成されたクロックパルス発生器２３Ａの動作について、図１２のタイミングチャートを参照しながら説明する。
【００７６】
要求信号Ｍが“Ｈ”（本発明の第１の論理値に相当する）のとき、原クロックＣＬＫＯＲＧの立ち下がりに同期して、要求信号Ｍがラッチ回路２３１に取り込まれる。これとタイミングを同じくして、論理素子２３３から要求更新信号ＭＣＬＲが出力される。これにより、要求信号Ｍは“Ｌ”（本発明の第２の論理値に相当する）に復帰する。要求信号Ｍが“Ｌ”となっても、ラッチ回路２３１の出力Ｑは、１周期の間、保持される。すなわち、ラッチ回路２３１は、１周期の間、要求信号Ｍが“Ｈ”であることに基づく所定の論理値（ここでは“Ｈ”）を保持する。そして、論理素子２３２によって、ラッチ回路２３１の出力Ｑと原クロックＣＬＫＯＲＧとの論理積が演算され、原クロックＣＬＫＯＲＧに同期して、正極性のクロックパルスＣＬＫが出力される。
【００７７】
以上のように、クロックパルス発生器２３Ａは、与えられた原クロックＣＬＫＯＲＧの立ち下がりに同期して、クロックパルスＣＬＫとして正極性パルスを発するとともに、要求更新信号ＭＣＬＲを発する。
【００７８】
次に、更新出力付きクロックパルス発生器２３の別の具体的としてクロックパルス発生器２３Ｂについて説明する。
【００７９】
図１３は、クロックパルス発生器２３Ｂの回路構成を示す。クロックパルス発生器２３Ｂは、端子ＣＬＫＯＲＧに与えられた原クロックＣＬＫＯＲＧの立ち上がりに同期して、端子Ｍに与えられた要求信号Ｍを反転した信号を取り込むラッチ回路２３１と、ラッチ回路２３１の出力Ｑと原クロックＣＬＫＯＲＧとの論理和を演算し、端子ＣＬＫからクロックパルスＣＬＫを出力する論理素子２３４（本発明の第１の論理素子に相当する）と、原クロックＣＬＫＯＲＧと信号Ｍとの論理積を演算し、端子ＭＣＬＲから要求更新信号ＭＣＬＲを出力する論理素子２３３（本発明の第２の論理素子に相当する）とを備えている。
【００８０】
上記の通りに構成されたクロックパルス発生器２３Ｂの動作について、図１４のタイミングチャートを参照しながら説明する。
【００８１】
要求信号Ｍが“Ｈ”（本発明の第１の論理値に相当する）のとき、原クロックＣＬＫＯＲＧの立ち上がりに同期して、要求信号Ｍを反転した信号がラッチ回路２３１に取り込まれる。これとタイミングを同じくして、論理素子２３３から要求更新信号ＭＣＬＲが出力される。これにより、要求信号Ｍは“Ｌ”（本発明の第２の論理値に相当する）に復帰する。要求信号Ｍが“Ｌ”となっても、ラッチ回路２３１の出力Ｑは、１周期の間、保持される。すなわち、ラッチ回路２３１は、１周期の間、要求信号Ｍが“Ｈ”であることに基づく所定の論理値（ここでは“Ｌ”）を保持する。そして、論理素子２３４によって、ラッチ回路２３１の出力Ｑと原クロックＣＬＫＯＲＧとの論理和が演算され、原クロックＣＬＫＯＲＧに同期して、負極性のクロックパルスＣＬＫが出力される。
【００８２】
以上のように、クロックパルス発生器２３Ｂは、与えられた原クロックＣＬＫＯＲＧの立ち上がりに同期して、クロックパルスＣＬＫとして負極性パルスを発するとともに、要求更新信号ＭＣＬＲを発する。
【００８３】
次に、上記のクロック発生回路を備えた本実施形態に係る順序回路について説明する。
【００８４】
図１５は、本実施形態に係る順序回路の回路構成を示す。本実施形態の順序回路３０は、記憶素子として、第２の実施形態で説明した変化出力付き記憶素子２１を備えるとともに、クロックパルス発生要求信号線２５と、クロックパルス発生器として、上記の更新出力付きクロックパルス発生器２３とを備えている。同図は、マスターセルグループ１５、クロックドメイン１６、クロックパルス発生器２３およびクロックパルス発生要求信号線２５からなる処理ブロックを４組描いたものである。各符号の末尾に付した“ａ”から“ｄ”が、これら処理ブロックの別を表している。なお、順序回路３０の構成については、これまでに説明した通りであるので、ここでは説明を省略する。
【００８５】
次に、順序回路３０の動作について、図１６のタイミングチャートを参照しながら説明する。ここでは、記憶素子２１ａの記憶内容が変化した場合を想定し、記憶素子２１ａの出力をＱ１、記憶素子２１ｅの出力をＱ２、そして、記憶素子２１ｉの出力をＱ３として説明する。
【００８６】
クロックＣＬＫ０は、順序回路３０の同期クロックである。まず、あるタイミングで記憶素子２１ａの記憶内容が変化する（Ｑ１）。このとき、記憶素子２１ａからクロックパルス発生要求信号線２５ａに変化信号が出力され、要求信号ＣＬＫＲＥＱａが真の論理値（同図では“Ｈ”として表している）となる。これにより、クロックパルス発生器２３ａからクロックパルスＣＬＫａが発せられる。クロックパルスＣＬＫａは、クロックドメイン１６ａに含まれる記憶素子２１ｅに与えられ、記憶素子２１ｅは、クロックパルスＣＬＫａに同期してその記憶内容を更新する（Ｑ２）。記憶素子２１ｅは、記憶素子２１ａをマスターセルとしたときのスレーブセルに相当するものである。
【００８７】
続いて、記憶素子２１ｅからクロックパルス発生要求信号線２５ｃに変化信号が出力され、要求信号ＣＬＫＲＥＱｃが真の論理値（同図では“Ｈ”として表している）となる。これにより、クロックパルス発生器２３ｃからクロックパルスＣＬＫｃが発せられる。クロックパルスＣＬＫｃは、クロックドメイン１６ｃに含まれる記憶素子２１ｉに与えられ、記憶素子２１ｉは、クロックパルスＣＬＫｃに同期してその記憶内容を更新する（Ｑ３）。記憶素子２１ｉは、記憶素子２１ｅをマスターセルとしたときのスレーブセルに相当するものである。
【００８８】
以上のように、順序回路内で記憶素子の記憶内容が連鎖的に変化し、これに伴い、入力に変化が生じた記憶素子にのみクロックが供給される。たとえば、上記の例では、記憶素子２１ｅ，２１ｉには、入力に変化が生じたときにクロックパルスＣＬＫａ，ＣＬＫｃが供給されるが、クロックドメイン１６ｂ，１６ｄに含まれる記憶素子は、その入力が変化しないため、クロックパルスＣＬＫｂ，ＣＬＫｄが供給されることはない。このように、入力が変化しない記憶素子のクロックを停止することによって、不要なクロックによる消費電力を低減することができる。
【００８９】
以上、本実施形態によると、クロックパルス発生器にクロックパルスの発生を要求するクロックパルス発生要求信号線を設けることによって、特に、一のマスターセルグループに複数のマスターセルが含まれる場合に、各マスターセルから出力される変化信号の信号線の輻湊を回避することができる。これは、実際のＬＳＩにおける配線混雑度の低減の効果を奏する。
【００９０】
また、本実施形態に係るクロックパルス発生器は、正極性および負極性のいずれのクロックパルスをも発することが可能である。一般に、クロック同期システムは、正極性および負極性のいずれかのクロックパルスを前提に設計するものであり、本発明は、いずれのクロック同期システムについても適用が可能である。
【００９１】
なお、更新出力付きクロックパルス発生器２３の具体的として示したクロックパルス発生器２３Ａ，２３Ｂは、ほんの一例に過ぎず、本発明はこれに限定されるものではない。更新出力付きクロックパルス発生器２３として、ほかにもさまざまな回路構成が可能である。
【００９２】
また、本実施形態で例示した順序回路は、記憶素子として、第２の実施形態に係る変化出力付きのものであるが、一般的な記憶素子を用いても、上記と同様の効果を得ることができる。
【００９３】
（第４の実施形態）
図１７は、本発明の第４の実施形態に係る回路設計支援装置の概要を示す。本実施形態の回路設計支援装置１１０は、与えられたクロックに同期して記憶内容を更新する記憶素子を複数備えた原順序回路の接続情報Ｄ１１に基づいて、新順序回路の接続情報Ｄ５２を得るものである。ここで、新順序回路は、第１の実施形態に係る順序回路１０である。回路設計支援装置１１０は、スレーブセル抽出手段、マスターセルグループ抽出手段、変化検出手段生成手段、クロックパルス発生器生成手段、および接続情報合成手段を備えている。以下、各手段について順に説明する。
【００９４】
図１８は、スレーブセル抽出手段の処理フローを示す。まず、原順序回路の接続情報Ｄ１１から、リファレンス名とインスタンス名との対応関係を抽出する（Ｓ１１）。ここで、リファレンス名とは、論理素子の種類（“ｘｘＡＮＤ”，“ｘｘＯＲ”，“ｘｘＦＦ”など）を表す識別子であり、インスタンス名とは、回路接続情報中の各論理素子を区別する識別子（“ＣＥＬＬ＿１”など）である。なお、同図中に示した“ＣＥＬＬ＿１”その他のインスタンス名は、図１７中の回路図に示した各論理素子に対応するものである。ステップＳ１１によって、接続情報Ｄ１１を構成する論理素子のリファレンス名、インスタンス名の対応関係がデータベース（リファレンス名−インスタンス名対応情報Ｄ１２）に登録される。次に、各論理素子のリファレンス名が、記憶素子（“ｘｘＦＦ”）を表すものか否かが判定される（Ｓ１２）。そして、ステップＳ１２によって記憶素子であると判定された論理素子のインスタンス名が、新順序回路におけるスレーブセルであるとして出力される（Ｓ１３）。以上の手順により、スレーブセル名リストＤ１３が生成される。
【００９５】
図１９は、マスターセルグループ抽出手段の処理フローを示す。まず、スレーブセル名リストＤ１３に含まれるスレーブセルごとに、当該スレーブセルのインスタンス名に基づいて、原順序回路の接続情報Ｄ１１に記載されているデータ入力信号名が抽出され、データ入力信号名情報Ｄ２１が生成される（Ｓ２１）。そして、接続情報Ｄ１１から、データ入力信号名情報Ｄ２１に含まれる信号を出力とする論理素子が抽出され、リファレンス名−インスタンス名対応情報Ｄ２２が生成される（Ｓ２２）。続いて、リファレンス名−インスタンス名対応情報Ｄ２２に含まれる論理素子のリファレンス名が、記憶素子（“ｘｘＦＦ”）を表すものか否かが判定される（Ｓ２３）。ここで、記憶素子を表すものではないと判定された場合、当該論理素子の入力信号名が抽出され、ステップＳ２２，Ｓ２３が再帰的に実行される（Ｓ２４）。最終的に、ステップＳ２３において記憶素子であると判定された論理素子のインスタンス名が、新順序所回路におけるマスターセルであるとして出力される（Ｓ２５）。以上の手順により、マスターセルグループを表すマスターセル名リストＤ２３が生成される。
【００９６】
図２０は、変化検出手段生成手段の処理フローを示す。まず、原順序回路の接続情報Ｄ１１およびマスターセル名リストＤ２３に基づいて、マスターセルグループごとに、当該マスターセルグループに含まれるすべての記憶素子のデータ出力信号が抽出され、データ出力信号名情報Ｄ３１が生成される（Ｓ３１）。次に、変化検出器（変化検出手段）の雛型接続情報Ｄ３２を用いて、変化検出器の接続情報Ｄ３３が生成される（Ｓ３２）。この雛形接続情報Ｄ３２には、信号接続の目印になる記号（“＄＄”など）が定義されている。そして、この目印に、データ出力信号名情報Ｄ３１に含まれるデータ出力信号を当てはめることによって、変化検出器の接続情報Ｄ３３が生成される。
【００９７】
図２１は、クロックパルス発生器生成手段の処理フローを示す。まず、原順序回路の接続情報Ｄ１１およびスレーブセル名リストＤ１３に基づいて、クロックドメインごとに、当該クロックドメインに含まれるすべての記憶素子のクロック信号が抽出され、クロック信号名情報Ｄ４１が生成される（Ｓ４１）。ここで、スレーブセル名リストＤ１３に含まれるスレーブセルのうち、マスターセル名リストＤ２３に含まれるマスターセルグループが等しいもの同士が、新順序回路における同一のクロックドメインに属するものである。次に、クロックパルス発生器の雛型接続情報Ｄ４２を用いて、クロックパルス発生器の接続情報Ｄ４３が生成される（Ｓ４２）。この雛形接続情報Ｄ４２には、信号接続の目印になる記号（“＄＄”など）が定義されている。そして、この目印に、クロック信号名情報Ｄ４１に含まれるクロック信号を当てはめることによって、クロックパルス発生器の接続情報Ｄ４３が生成される。
【００９８】
図２２は、接続情報合成手段の処理フローを示す。まず、変化検出器の接続情報Ｄ３３およびクロックパルス発生器の接続情報Ｄ４３から、原順序回路の接続情報Ｄ１１に追加すべき差分情報Ｄ５１が生成される（Ｓ５１）。次に、接続情報Ｄ１１と差分情報Ｄ５１とを合成することによって、新順序回路の接続情報Ｄ５２が生成される（Ｓ５２）。
【００９９】
以上、本実施形態によると、容易に、かつ少ない工程数で、一般的な順序回路を、クロックパルス発生器を備えた本発明の順序回路（新順序回路）に変換することができる。
【０１００】
（第５の実施形態）
図２３は、本発明の第５の実施形態に係る回路設計支援装置の概要を示す。本実施形態の回路設計支援装置１２０は、与えられたクロックに同期して記憶内容を更新する記憶素子を複数備えた原順序回路の接続情報Ｄ１１に基づいて、新順序回路の接続情報Ｄ５２を得るものである。ここで、新順序回路は、第２の実施形態に係る順序回路２０である。
【０１０１】
回路設計支援装置１２０が備えている変化検出手段生成手段は、原順序回路における一般的な記憶素子を、自己の記憶内容が変化したことを示す変化信号を出力する変化出力付き記憶素子に変換するものであり、この点が第４の実施形態とは異なっている。以下、この変化検出手段生成手段について説明する。
【０１０２】
図２４は、本実施形態の変化検出手段生成手段の処理フローを示す。まず、マスターセル名リストＤ２３に含まれるマスターセルのうち、リファレンス名対応リストＤ１５に登録されているものが抽出され、記憶素子変換リストＤ３４が生成される（Ｓ３３）。リファレンス名対応リストＤ１５は、原順序回路における記憶素子１１のうち、変化出力付き記憶素子２１に変換すべきものを登録したリストである。次に、記憶素子変換リストＤ３４に登録された記憶素子ごとに、変化信号（同図の例では“ＮＥＴ＿Ｍ００”および“ＮＥＴ＿Ｍ０１”）が新規定義され、出力信号リストＤ３５が生成される（Ｓ３４）。そして、記憶素子変換リストＤ３４と出力信号リストＤ３５とが組み合わされ、変換情報Ｄ３６が生成される。
【０１０３】
図２５は、本実施形態に係る接続情報合成手段によって生成される差分情報Ｄ５１および新順序回路の接続情報Ｄ５２の一部を示したものである。同図より、差分情報Ｄ５１に変化出力付き記憶素子（同図の例では“ＣＥＬＬ＿１”および“ＣＥＬＬ＿３”）が含まれ、新順序回路の接続情報Ｄ５２における記憶素子が、変化出力付き記憶素子に置き換えられていることがわかる。
【０１０４】
以上、本実施形態によると、容易に、かつ少ない工程数で、一般的な順序回路を、変化出力付き記憶素子を備えた本発明の順序回路（新順序回路）に変換することができる。
【０１０５】
（第６の実施形態）
図２６は、本発明の第６の実施形態に係る回路設計支援装置の概要を示す。本実施形態の回路設計支援装置１３０は、与えられたクロックに同期して記憶内容を更新する記憶素子を複数備えた原順序回路の接続情報Ｄ１１に基づいて、新順序回路の接続情報Ｄ５２を得るものである。ここで、新順序回路は、第２の実施形態に係るクロックパルス発生要求信号線を備えた順序回路３０である。
【０１０６】
回路設計支援装置１３０は、第４の実施形態と同様のスレーブセル抽出手段、マスターセルグループ抽出手段、変化検出手段生成手段、クロックパルス発生器生成手段、および接続情報合成手段を備えている。さらに、回路設計支援装置１３０は、第１および第２の実施形態に係るクロックパルス発生器を、第３の実施形態に係る更新出力付きクロックパルス発生器に変換するクロックパルス発生器変換手段を備えている。以下、クロックパルス発生器変換手段について説明する。
【０１０７】
図２７は、クロックパルス発生器変換手段の処理フローを示す。まず、原順序回路の接続情報Ｄ１１およびスレーブセル名リストＤ１３に基づいて、変換対象となるクロックパルス発生器のクロック信号名情報Ｄ４１が生成される（Ｓ４１）。次に、当該クロックパルス発生器の入力（クロック制御信号）を生成する変化検出器の接続情報Ｄ３３、当該クロックパルス発生器のクロック信号名情報Ｄ４１、および更新出力付きクロックパルス発生器の入出力が登録された入出力信号リストＤ４４に基づいて、クロックパルス発生器の変換情報Ｄ４５が生成される（Ｓ４３）。
【０１０８】
図２８は、本実施形態に係る接続情報合成手段によって生成される差分情報Ｄ５１および新順序回路の接続情報Ｄ５２の一部を示したものである。同図より、差分情報Ｄ５１に更新出力付きクロックパルス発生器（同図の例では“ＣＥＬＬ＿ＣＫ１”）が含まれ、新順序回路の接続情報Ｄ５２におけるクロックパルス発生器が、更新出力付きクロックパルス発生器に置き換えられていることがわかる。
【０１０９】
以上、本実施形態によると、容易に、かつ少ない工程数で、一般的な順序回路を、更新出力付きクロックパルス発生器を備えた本発明の順序回路（新順序回路）に変換することができる。
【０１１０】
なお、回路設計支援装置１３０に第５の実施形態に係る変化検出手段生成手段を備えて、原順序回路における記憶素子を変化出力付き記憶素子に変換するようにしてもよい。
【０１１１】
（第７の実施形態）
図２９は、本発明の第７の実施形態に係る通信装置の概観図である。本実施形態の通信装置である携帯電話４０は、ベースバンドＬＳＩ４１およびアプリケーションＬＳＩ４２を備えている。そして、ベースバンドＬＳＩ４１およびアプリケーションＬＳＩ４２は、本発明に係る順序回路、たとえば、第１から第３の実施形態に係る順序回路１０，２０および３０のいずれかを有する半導体集積回路である。
【０１１２】
上述したように、本発明に係る順序回路は従来よりも少ない消費電力で動作可能であるため、ベースバンドＬＳＩ４１およびアプリケーションＬＳＩ４２ならびにこれらを備えた携帯電話４０もまた低電力動作が可能となる。さらに、携帯電話４０が備えている半導体集積回路であってベースバンドＬＳＩ４１およびアプリケーションＬＳＩ４２以外のものについても、当該半導体集積回路が備える順序回路を本発明に係る順序回路とすることによって、上記と同様の効果を得ることができる。
【０１１３】
なお、本発明に係る通信装置は、携帯電話に限定されるべきではなく、これ以外にも、たとえば、通信システムにおける送信機・受信機やデータ伝送を行うモデム装置などを含むものである。すなわち、本発明によって、有線・無線や光通信・電気通信の別を問わず、また、デジタル方式・アナログ方式の別を問わず、あらゆる通信装置について消費電力低減の効果を得ることができる。
【０１１４】
（第８の実施形態）
図３０は、本発明の第８の実施形態に係る情報再生装置の概観図である。本実施形態の情報再生装置である光ディスク装置５０は、光ディスクから読み取った信号を処理するメディア信号処理ＬＳＩ５１と、その信号の誤り訂正や光ピックアップのサーボ制御を行う誤り訂正・サーボ処理ＬＳＩ５２とを備えている。そして、メディア信号処理ＬＳＩ５１および誤り訂正・サーボ処理ＬＳＩ５２は、本発明に係る順序回路、たとえば、第１から第３の実施形態に係る順序回路１０，２０および３０のいずれかを有する半導体集積回路である。
【０１１５】
上述したように、本発明に係る順序回路は従来よりも少ない消費電力で動作可能であるため、メディア信号処理ＬＳＩ５１および誤り訂正・サーボ処理ＬＳＩ５２ならびにこれらを備えた光ディスク装置５０もまた低電力動作が可能となる。さらに、光ディスク装置５０が備えている半導体集積回路であってメディア信号処理ＬＳＩ５１および誤り訂正・サーボ処理ＬＳＩ５２以外のものについても、当該半導体集積回路が備える順序回路を本発明に係る順序回路とすることによって、上記と同様の効果を得ることができる。
【０１１６】
なお、本発明に係る情報再生装置は、光ディスク装置に限定されるべきではなく、これ以外にも、たとえば、磁気ディスクを内蔵した画像録画再生装置や半導体メモリを媒体とした情報記録再生装置などを含むものである。すなわち、本発明によって、情報が記録されたメディアの別を問わず、あらゆる情報再生装置（情報記録機能を含んでいてもよい）について消費電力低減の効果を得ることができる。
【０１１７】
（第９の実施形態）
図３１は、本発明の第９の実施形態に係る画像表示装置の概観図である。本実施形態の画像表示装置であるテレビジョン受像機６０は、画像信号や音声信号を処理する画像・音声処理ＬＳＩ６１と、表示画面やスピーカなどのデバイスを制御するディスプレイ・音源制御ＬＳＩ６２とを備えている。そして、画像・音声処理ＬＳＩ６１およびディスプレイ・音源制御ＬＳＩ６２は、本発明に係る順序回路、たとえば、第１から第３の実施形態に係る順序回路１０，２０および３０のいずれかを有する半導体集積回路である。
【０１１８】
上述したように、本発明に係る順序回路は従来よりも少ない消費電力で動作可能であるため、画像・音声処理ＬＳＩ６１およびディスプレイ・音源制御ＬＳＩ６２ならびにこれらを備えたテレビジョン受像機６０もまた低電力動作が可能となる。さらに、テレビジョン受像機６０が備えている半導体集積回路であって画像・音声処理ＬＳＩ６１およびディスプレイ・音源制御ＬＳＩ６２以外のものについても、当該半導体集積回路が備える順序回路を本発明に係る順序回路とすることによって、上記と同様の効果を得ることができる。
【０１１９】
なお、本発明に係る画像表示装置は、テレビジョン受像機に限定されるべきではなく、これ以外にも、たとえば、電気通信回線を通じて配信されるストリーミングデータを表示する装置をも含むものである。すなわち、本発明によって、情報の伝送方法の別を問わず、あらゆる画像表示装置について消費電力低減の効果を得ることができる。
【０１２０】
（第１０の実施形態）
図３２は、本発明の第１０の実施形態に係る電子装置の概観図である。本実施形態の電子装置であるデジタルカメラ７０は、本発明に係る順序回路、たとえば、第１から第３の実施形態に係る順序回路１０，２０および３０のいずれかを有する半導体集積回路である信号処理ＬＳＩ７１を備えている。
【０１２１】
上述したように、本発明に係る順序回路は従来よりも少ない消費電力で動作可能であるため、信号処理ＬＳＩ７１およびこれを備えたデジタルカメラ７０もまた低電力動作が可能となる。さらに、デジタルカメラ７０が備えている半導体集積回路であって信号処理ＬＳＩ７１以外のものについても、当該半導体集積回路が備える順序回路を本発明に係る順序回路とすることによって、上記と同様の効果を得ることができる。
【０１２２】
なお、本発明に係る電子装置は、デジタルカメラに限定されるべきではなく、これ以外にも、たとえば、各種センサ機器や電子計算機など、およそ半導体集積回路を備えた装置全般を含むものである。そして、本発明によって、電子装置全般について消費電力低減の効果を得ることができる。
【０１２３】
（第１１の実施形態）
図３３は、本発明の第１１の実施形態に係る電子制御装置およびそれを備えた移動体の概観図である。本実施形態の移動体である自動車８０は、電子制御装置９０を備えている。電子制御装置９０は、本発明に係る順序回路、たとえば、第１から第３の実施形態に係る順序回路１０，２０および３０のいずれかを有する半導体集積回路であって、自動車８０のエンジンやトランスミッションなどを制御するエンジン・トランスミッション制御ＬＳＩ９１を備えている。また、自動車８０は、ナビゲーション装置８１（本発明の電子装置に相当）を備えている。ナビゲーション装置８１もまた電子制御装置９０と同様に、第１から第３の実施形態に係る順序回路１０，２０および３０のいずれかを有する半導体集積回路であるナビゲーション用ＬＳＩ８２を備えている。
【０１２４】
上述したように、本発明に係る順序回路は従来よりも少ない消費電力で動作可能であるため、エンジン・トランスミッション制御ＬＳＩ９１およびこれを備えた電子制御装置９０もまた低電力動作が可能となる。同様に、ナビゲーションＬＳＩ８２およびこれを備えたナビゲーション装置８１もまた低電力動作が可能となる。さらに、電子制御装置９０が備えている半導体集積回路であってエンジン・トランスミッション制御ＬＳＩ９１以外のものについても、当該半導体集積回路が備える順序回路を本発明に係る順序回路とすることによって、上記と同様の効果を得ることができる。ナビゲーション装置８１についても同様のことが言える。そして、電子制御装置８０の低消費電力化によって、自動車８０における消費電力も低減することができる。
【０１２５】
なお、本発明に係る電子制御装置は、上記のエンジンやトランスミッションを制御するものに限定されるべきではなく、これ以外にも、たとえば、モータ制御装置など、およそ半導体集積回路を備え、動力源を制御する装置全般を含むものである。そして、本発明によって、そのような電子制御装置について消費電力低減の効果を得ることができる。
【０１２６】
また、本発明に係る移動体は、自動車に限定されるべきではなく、これ以外にも、たとえば、列車や飛行機など、およそ動力源であるエンジンやモータなどを制御する電子制御装置を備えたもの全般を含むものである。そして、本発明によって、そのような移動体について消費電力低減の効果を得ることができる。
【０１２７】
【発明の効果】
以上説明したように、本発明によると、順序回路に関して、仕様的にクロック停止が不可能であり、かつ記憶素子の出力のフィードバックが存在しないことを前提としたクロック制御が可能となる。これにより、低電力動作が可能な順序回路を実現することができる。特に、本発明の順序回路では、記憶素子出力のフィードバックが存在しないため、回路構成およびクロック制御を単純化することができ、容易に実現することが可能である。
【０１２８】
さらに、回路設計支援装置を用いて、一般的な順序回路を上記の順序回路に変換することができる。これにより、これまで蓄積した回路資源を利用して、より低電力動作が可能な順序回路を容易に生成することができる。
【０１２９】
また、本発明の順序回路を備えた半導体集積回路およびそれを備えた電子装置や電子制御装置について、消費電力を低減することができる。さらに、そのような電子制御装置を備えた移動体についても、消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る順序回路の回路図である。
【図２】図１に示した順序回路のタイミングチャートである。
【図３】本発明の第２の実施形態に係る順序回路の回路図である。
【図４】図３に示した順序回路のタイミングチャートである。
【図５】図３に示した順序回路における記憶素子の回路図である。
【図６】図５に示した記憶素子のタイミングチャートである。
【図７】図３に示した順序回路における記憶素子の別の回路図である。
【図８】図７に示した記憶素子のタイミングチャートである。
【図９】本発明の第３の実施形態に係るクロック発生回路の回路図である。
【図１０】図９に示したクロック発生回路のタイミングチャートである。
【図１１】図９に示したクロックパルス発生器の回路図である。
【図１２】図１１に示したクロック発生回路のタイミングチャートである。
【図１３】図９に示したクロックパルス発生器の別の回路図である。
【図１４】図１３に示したクロック発生回路のタイミングチャートである。
【図１５】本発明の第３の実施形態に係る順序回路の回路図である。
【図１６】図１６に示した順序回路のタイミングチャートである。
【図１７】本発明の第４の実施形態に係る回路設計支援装置の概要図である。
【図１８】スレーブセル抽出手段のフローチャートである。
【図１９】マスターセルグループ抽出手段のフローチャートである。
【図２０】変化検出手段生成手段のフローチャートである。
【図２１】クロックパルス発生器生成手段のフローチャートである。
【図２２】本発明の第４の実施形態に係る接続情報合成手段のフローチャートである。
【図２３】本発明の第５の実施形態に係る回路設計支援装置の概要図である。
【図２４】本発明の第５の実施形態に係る変化検出手段生成手段のフローチャートである。
【図２５】本発明の第５の実施形態に係る接続情報合成手段のフローチャートである。
【図２６】本発明の第６の実施形態に係る回路設計支援装置の概要図である。
【図２７】クロックパルス発生器変換手段のフローチャートである。
【図２８】本発明の第６の実施形態に係る接続情報合成手段のフローチャートである。
【図２９】本発明の第７の実施形態に係る通信装置の概観図である。
【図３０】本発明の第８の実施形態に係る情報再生装置の概観図である。
【図３１】本発明の第９の実施形態に係る画像表示装置の概観図である。
【図３２】本発明の第１０の実施形態に係る電子装置の概観図である。
【図３３】本発明の第１１の実施形態に係る電子制御装置およびそれを備えた移動体の概観図である。
【図３４】従来のクロック制御技術の概要図である。
【図３５】別の従来のクロック制御技術の概要図である。
【符号の説明】
１０，２０，３０ 順序回路
１１ 記憶素子
１１ａ，１１ｂ，１１ｃ マスターセル（記憶素子）
１１ｄ，１１ｅ スレーブセル（記憶素子）
１３ クロックパルス発生器
１４ 変化検出器
１５，１５ａ〜１５ｄ マスターセルグループ
１６，１６ａ〜１６ｄ クロックドメイン
２１，２１Ａ，２１Ｂ 記憶素子（変化出力付き記憶素子）
２１ａ，２１ｂ，２１ｃ マスターセル（変化出力付き記憶素子）
２１１ ラッチ回路
２１１ａ スレーブラッチ回路
２１１ｂ マスターラッチ回路
２１２ 論理素子（第１の論理素子）
２１３ 遅延素子
２１４ 論理素子（第２の論理素子）
２１５ 基本クロック生成回路
２１８，２１９ 変化検出回路
２２ クロック発生回路
２３ クロックパルス発生器（更新出力付きクロックパルス発生器）
２３１ ラッチ回路
２３２ 論理素子（第１の論理素子）
２３３ 論理素子（第２の論理素子）
２３４ 論理素子（第１の論理素子）
２５，２５ａ〜２５ｄ クロックパルス発生要求信号線
１１０，１２０，１３０ 回路設計支援装置
４０ 携帯電話（通信装置）
４１ アプリケーションＬＳＩ（半導体集積回路）
４２ ベースバンドＬＳＩ（半導体集積回路）
５０ 光ディスク装置（情報再生装置）
５１ メディア信号処理ＬＳＩ（半導体集積回路）
５２ 誤り訂正・サーボ処理ＬＳＩ（半導体集積回路）
６０ テレビジョン受像機（画像表示装置）
６１ 画像・音声処理ＬＳＩ（半導体集積回路）
６２ ディスプレイ・音源制御ＬＳＩ（半導体集積回路）
７０ デジタルカメラ（電子装置）
７１ 信号処理ＬＳＩ（半導体集積回路）
８０ 自動車（移動体）
８１ ナビゲーション装置（電子装置）
８２ ナビゲーション用ＬＳＩ（半導体集積回路）
９０ 電子制御装置
９１ エンジン・トランスミッション制御ＬＳＩ（半導体集積回路）
【発明の属する技術分野】
本発明は、半導体集積回路のクロック制御技術および回路変換技術に関するものであり、特に、順序回路の動作電力を低減するためのクロック制御技術、および一般的な順序回路を低電力動作可能な順序回路に変換するための回路変換技術に関する。さらに、そのような低電力動作可能な順序回路を有する半導体集積回路を備えた通信装置、情報再生装置、画像表装置その他電子装置および電子制御装置、ならびにそのような電子制御装置を備えた移動体に関する。
【０００２】
【従来の技術】
順序回路の低電力動作を実現する回路方式の一つにクロック制御がある。従来のクロック制御技術は、大きく２種類に分けることができる。
【０００３】
図３４は、従来のクロック制御技術の概要を示す。同図（ａ）に示したデータ制御回路１００は、与えられたクロックＣＬＫに同期して記憶内容を更新する記憶素子１１の出力および与えられたデータのいずれか一方を、データ入力選択信号ＳＥＬによって選択し、記憶素子１１の入力とする。記憶素子１１の記憶内容が更新されるのは、与えられたクロックＣＬＫの立ち上がりまたは立ち下がりのタイミングである。したがって、データ制御回路１００が新しい記憶内容として記憶素子１１の出力を選択しているということと、クロックＣＬＫが変化しないということとは、記憶素子１１の記憶内容を更新する機能について等価である。そこで、この回路構成を、同図（ｂ）に示すように、クロック制御回路１０１を備えた回路構成に置き換えることが可能となる。クロック制御回路１０１は、データ入力選択信号ＳＥＬに基づいて記憶素子１１に与えるべきクロックＣＬＫの制御を行う。そして、記憶素子１１は、クロックＣＬＫに同期して記憶内容を更新する（たとえば、特許文献１参照）。
【０００４】
図３５は、別の従来のクロック制御技術の概要を示す。同図（ａ）に示すように、前提として、記憶素子１１ａ，１１ｂの出力が組み合わせ回路１２を経由して記憶素子１１ｃに入力されているものとする。記憶素子１１ｃの記憶内容が更新されるのは同期クロックＣＬＫの立ち上がりまたは立ち下がりのタイミングである。ここで、この回路の機能的仕様が、「ある期間、記憶素子の記憶内容が更新されなくとも回路機能には影響がない」となっている場合を想定する。この場合、同図（ｂ）に示すように、クロック制御回路１０１によって、クロック制御信号ＣＴＬに基づいてクロックＣＬＫの供給／停止の制御を行う回路構成に等価に置き換えることができる（たとえば、特許文献２参照）。
【０００５】
【特許文献１】
特開平１１−１４９４９６号公報
【特許文献２】
特開平８−２６３４６６号公報
【０００６】
【発明が解決しようとする課題】
一般に、順序回路の仕様は、（ａ）クロック停止が可能、（ｂ）クロック停止が不可能、と分類することができる。（ｂ）はさらに、（ｂ−１）記憶素子出力のフィードバックが存在する、（ｂ−２）記憶素子出力のフィードバックが存在しない、というように大きく二つに分類することができる。
【０００７】
上記分類によると、図３４に示した従来技術は（ｂ−１）であり、また、図３５に示した従来技術は（ａ）である。すなわち、図３４に示した従来技術については、データ制御回路１００の存在が前提となり、図３５に示した従来技術については、記憶素子１１ｃの動作が停止しても、回路機能が影響を受けないような当該停止期間の存在が前提となる。このように、従来のクロック制御技術は特別な前提条件を必要としており、このことが、順序回路のクロック制御を複雑にする原因となっている。
【０００８】
上記の問題に鑑み、本発明は、仕様的にクロック停止が不可能であり、かつ記憶素子の出力のフィードバックが存在しない（これは、上記分類における（ｂ−２）に該当する）ことを前提としたクロック制御の実現、およびそのようなクロック制御によって低電力動作可能な順序回路の実現を課題とする。また、一般的な順序回路を、本発明に係る順序回路に変換するための回路変更方法およびこれを実施する回路設計支援装置の提供を目的とする。さらに、本発明に係る順序回路を備えた半導体集積回路、およびそのよう半導体集積回路を備えた通信装置、情報再生装置、画像装置その他電子装置および電子制御装置、ならびにそのような電子制御装置を備えた移動体の提供を目的とする。
【０００９】
【課題を解決するための手段】
上記の課題を解決するために本発明が講じた手段は、与えられたクロックに同期して記憶内容を更新する記憶素子を複数備えた順序回路（これら複数の記憶素子は、マスターセルに相当する記憶素子と、当該マスターセルの記憶内容が変化したときに入力が変化するスレーブセルに相当する記憶素子とを含む）として、マスターセルの記憶内容が変化したとき、変化信号を出力する変化検出手段と、前記変化信号に基づいてクロックパルスを発生させ、スレーブセルに前記与えられたクロックとして当該クロックパルスを与えるクロックパルス発生器とを備えたものとする。
【００１０】
本発明によると、マスターセルの記憶内容が変化することによって、クロックパルス発生器によってクロックパルスが生成され、スレーブセルのクロックとして与えられる。
【００１１】
ここで、マスターセルおよびスレーブセルとは、いずれも、本発明に係る順序回路における記憶素子を識別するために特に定義した用語である。この識別は、記憶素子間の入出力関係によって相対的に行われるものであり、したがって、マスターセルおよびスレーブセルは、順序回路における特定の記憶素子を指すものではない。すなわち、記憶素子のいずれかをマスターセルとしたとき、当該マスターセルの記憶内容が変化することによってその入力が変化するような記憶素子がスレーブセルとなる。
【００１２】
したがって、本発明の順序回路では、スレーブセルの入力が変化するときにのみ、当該スレーブセルにクロック（クロックパルス発生器が生成するクロックパルス）が与えられる。
【００１３】
ここで注意すべきは、各記憶素子は、マスターセルにも、スレーブセルにもなり得るという点である。すなわち、各記憶素子は、自己の記憶内容の変化によって自己または他の記憶素子の入力に変化を及ぼし得るという点でマスターセルであり、自己または他の記憶素子の記憶内容の変化によってその入力が変化するという点でスレーブセルである。したがって、クロックパルス発生器からクロックパルスが与えられ、記憶内容を更新したスレーブセルは、今度はマスターセルとして機能する。このようにして、記憶素子の記憶内容が連鎖的に変化し、順序回路全体として、各記憶素子へのクロック供給が連鎖的に生じることとなる。これにより、クロック供給に伴う電流消費を低減することができる。
【００１４】
また、本発明によると、実際にはクロックが停止されるにもかかわらず、実質的にはクロックを供給し続けているに等しいクロック制御が行われるため、仕様的にクロック停止が不可能であるという前提条件下での動作が保証される。また、スレーブセルに与えられるクロックは、マスターセルの記憶内容の変化に基づいて生成されるものであり、記憶素子（スレーブセル）の出力のフィードバックは存在しない。以上のことから、本発明によって、仕様的にクロック停止が不可能であり、かつ記憶素子出力のフィードバックが存在しないことを前提としたクロック制御によって、低電力で動作可能な順序回路を実現することができる。
【００１５】
好ましくは、本発明の順序回路は、前記マスターセルを少なくとも一つ含むマスターセルグループと、前記スレーブセルであって、前記マスターセルグループに属するマスターセルのいずれかの記憶内容が変化したときに入力が変化するスレーブセルを少なくとも一つ含むクロックドメインとを備えたものとする。ここで、前記変化検出手段は、前記マスターセルグループに属するマスターセルのいずれかの記憶内容が変化したとき、前記変化信号を出力するものとする。また、前記クロックパルス発生器は、前記クロックドメインに属するすべてのスレーブセルに前記クロックパルスを与えるものとする。
【００１６】
ここで、クロックドメインとは、本発明に係る順序回路において、あるクロックに従って動作する部分あるいは領域（ドメイン）を表すために特に定義した用語である。すなわち、あるクロックドメインに属する記憶素子は、共通したクロックに同期して動作する。逆に言うと、記憶素子について、属するクロックドメインが異なる場合、それら記憶素子は、互いに異なるクロックに同期して動作することとなる。
【００１７】
このように、本発明の順序回路では、クロックドメインに属するすべてのスレーブセルに、クロックパルス発生器が生成するクロックパルスを与えるようにすることによって、回路構成を最適化することができる。これにより、回路面積および消費電力をより低減することができる。
【００１８】
そして、具体的に、前記変化検出手段は、前記マスターセルの出力信号に基づいて前記マスターセルの記憶内容が変化したか否かを判断し、当該変化を検出したとき、前記変化信号を出力する変化検出器であるとする。
【００１９】
また、具体的に、前記マスターセルは、当該マスターセルの記憶内容が変化したことを示す原変化信号を出力する変化検出回路を有する変化出力付き記憶素子であるとし、前記変化検出手段は、前記変化検出回路を含み、かつ、当該変化検出回路が出力する原変化信号に基づいて前記変化信号を出力するものとする。
【００２０】
また、好ましくは、本発明の順序回路における変化検出手段は、前記クロックパルス発生器に前記クロックパルスの発生を要求する要求信号を伝達するための信号線であって、当該変化検出手段が出力する変化信号を受けたとき、前記要求信号を第１の論理値に変化させる一方、要求更新信号を受けたとき、前記要求信号を第２の論理値に変化させるクロックパルス発生要求信号線を有するものとする。ここで、前記クロックパルス発生器は、前記要求信号が前記第１の論理値に変化したとき、前記クロックパルスを発生させるとともに、前記要求更新信号を生成して前記クロックパルス発生要求信号線に与える更新出力付きクロックパルス発生器であるとする。
【００２１】
これにより、特に、一のクロックパルス発生器に対して複数のマスターセルが存在する場合に生じる、変化信号に係る信号線の輻湊を回避し、配線混雑度を低減することができる。
【００２２】
一方、与えられたクロックに同期して記憶内容を更新する記憶素子として、前記与えられたクロックが第１の論理値に変化したとき、与えられた信号を取り込み、前記与えられたクロックが第２の論理値に変化したとき、当該取り込んだ信号を当該記憶素子の記憶内容として保持するラッチ回路と、前記ラッチ回路の入力と出力とが異なる場合に前記与えられたクロックが前記第１の論理値に変化したとき、当該記憶素子の記憶内容が変化したことを示す変化信号を出力する変化検出回路とを備えたものとする。この記憶素子は、たとえば、本発明の順序回路の構成要素として用いることが可能である。
【００２３】
具体的に、上記の記憶素子は、前記与えられたクロックが前記第２の論理値に変化するとき、与えられた信号を取り込み、前記与えられたクロックが前記第１の論理値に変化するとき、当該取り込んだ信号を保持するマスターラッチ回路を備え、前記ラッチ回路は、前記マスターラッチから出力される信号を取り込むスレーブラッチ回路であるとする。ここで、前記変化検出回路は、前記スレーブラッチ回路の入力と出力とが異なるとき、所定の論理値を出力する第１の論理素子と、前記第１の論理素子の出力を遅延させる遅延素子と、前記遅延素子の出力が前記所定の論理値であり、かつ、前記与えられたクロックが前記第１の論理値であるとき、前記変化信号を出力する第２の論理素子とを有するものとする。
【００２４】
また、具体的に、上記の記憶素子における変化検出回路は、前記与えられたクロックに基づいて、当該与えられたクロックよりも短いパルス幅の基本クロックを生成する基本クロック生成回路と、前記ラッチ回路の入力と出力とが異なるとき、所定の論理値を出力する第１の論理素子と、前記第１の論理素子の出力が前記所定の論理値であり、かつ、前記基本クロックが前記第１の論理値であるとき、前記変化信号を出力する第２の論理素子とを有するものとする。ここで、前記ラッチ回路は、前記与えられたクロックとして前記変化信号を受けるものとする。
【００２５】
一方、クロックパルスの発生を要求する要求信号に基づいて当該クロックパルスを発生させるクロック発生回路として、前記クロックパルスを発生させるクロックパルス発生器と、前記クロックパルス発生器に前記要求信号を伝達するための信号線であって、要求発行信号を受けたとき、前記要求信号を第１の論理値に変化させる一方、要求更新信号を受けたとき、前記要求信号を第２の論理値に変化させるクロックパルス発生要求信号線とを備えたものとする。ここで、前記クロックパルス発生器は、前記要求信号が前記第１の論理値に変化したとき、前記クロックパルスを発生させるとともに、前記要求更新信号を生成して前記クロックパルス発生要求信号線に与えるものとする。このクロック発生回路は、たとえば、本発明の順序回路の構成要素として用いることが可能である。
【００２６】
具体的に、上記のクロック発生回路におけるクロックパルス発生器は、前記クロックパルスの元となる原クロックが与えられるものであり、かつ、前記要求信号が前記第１の論理値に変化したとき、前記原クロックの立ち下がりに同期して所定の論理値を保持するラッチ回路と、前記ラッチ回路が保持する論理値が前記所定の論理値であるとき、前記クロックパルスとして前記原クロックに含まれる正極性パルスを出力する第１の論理素子と、前記要求信号が前記第１の論理値に変化したとき、前記原クロックの立ち下がりに同期して前記要求更新信号を出力する第２の論理素子とを有するものとする。
【００２７】
また、具体的に、上記のクロック発生回路におけるクロックパルス発生器は、前記クロックパルスの元となる原クロックが与えられるものであり、かつ、前記要求信号が前記第１の論理値に変化したとき、前記原クロックの立ち上がりに同期して所定の論理値を保持するラッチ回路と、前記ラッチ回路が保持する論理値が前記所定の論理値であるとき、前記クロックパルスとして前記原クロックに含まれる負極性パルスを出力する第１の論理素子と、前記要求信号が前記第１の論理値に変化したとき、前記原クロックの立ち上がりに同期して前記要求更新信号を出力する第２の論理素子とを有するものとする。
【００２８】
そして、上記の課題を解決するために本発明が講じた手段は、与えられたクロックに同期して記憶内容を更新する記憶素子を複数備えた順序回路のクロック制御方法として、前記複数の記憶素子のうち、ある記憶素子の記憶内容が変化したことを検出するステップと、前記検出がされたときにクロックパルスを発生させ、前記複数の記憶素子のうち、前記記憶素子の記憶内容が変化したときに入力が変化する記憶素子に、前記与えられたクロックとして当該クロックパルスを与えるステップとを有するものとする。
【００２９】
一方、上記の課題を解決するために本発明が講じた手段は、与えられたクロックに同期して記憶内容を更新する記憶素子を複数備えた原順序回路（これら複数の記憶素子は、マスターセルに相当する記憶素子と、当該マスターセルの記憶内容が変化したときに入力が変化するスレーブセルに相当する記憶素子とを含む）の接続情報に基づいて新順序回路の接続情報を得る回路変更方法として、前記原順序回路の接続情報から、前記スレーブセルを抽出するスレーブセル抽出ステップと、前記原順序回路の接続情報から、前記抽出されたスレーブセルごとに、当該スレーブセルに対応するマスターセルを少なくとも一つ含むマスターセルグループを抽出するマスターセルグループ抽出ステップと、前記抽出されたマスターセルグループに属するマスターセルのいずれかの記憶内容が変化したとき、変化信号を出力する変化検出手段の接続情報を生成する変化検出手段生成ステップと、前記抽出されたスレーブセルのうち、前記抽出されたマスターセルグループが共通であるものを含むようにクロックドメインを定め、前記原順序回路の接続情報から、当該クロックドメインに属するスレーブセルが入力とするクロックを抽出し、この抽出されたクロックに基づいてクロックパルス発生器の接続情報を生成するクロックパルス発生器生成ステップと、前記原順序回路の接続情報と、前記変化検出手段生成ステップによって生成された変化検出手段の接続情報と、前記クロックパルス発生器生成ステップによって生成されたクロックパルス発生器の接続情報とを合成して、前記新順序回路の接続情報を得る接続情報合成ステップとを有するものとする。ここで、前記クロックパルス発生器は、前記変化検出手段から出力される変化信号に基づいて、前記クロックパルス発生器生成ステップによって抽出されたクロックとしてクロックパルスを発生させるものとする。
【００３０】
好ましくは、本発明の回路変更方法において、前記変化検出手段は、前記マスターセルの出力信号に基づいて前記マスターセルの記憶内容が変化したか否かを判断し、当該変化を検出したとき、前記変化信号を出力する変化検出器であるとする。そして、前記変化検出手段生成ステップは、前記原順序回路の接続情報から、前記マスターセルグループ抽出ステップによって抽出されたマスターセルグループごとに、当該マスターセルグループに属するマスターセルの出力信号を抽出し、この抽出した出力信号に基づいて、前記変化検出器の接続情報を生成するものであるとする。
【００３１】
また、好ましくは、本発明の回路変更方法において、前記新順序回路におけるマスターセルは、当該マスターセルの記憶内容が変化したことを示す原変化信号を出力する変化検出回路を有する変化出力付き記憶素子であるとする。また、前記変化検出手段は、前記変化検出回路を含み、かつ、当該変化検出回路が出力する原変化信号に基づいて前記変化信号を出力するものとする。そして、前記変化検出手段生成ステップは、前記変化検出手段の接続情報として、前記マスターセルグループ抽出ステップによって抽出されたマスターセルグループに属するマスターセルを、前記変化出力付き記憶素子に変換するための変換情報を生成するものとする。
【００３２】
また、好ましくは、本発明の回路変更方法において、前記変化検出手段は、前記クロックパルス発生器に前記クロックパルスの発生を要求する要求信号を伝達するための信号線であって、当該変化検出手段が出力する変化信号を受けたとき、前記要求信号を第１の論理値に変化させる一方、要求更新信号を受けたとき、前記要求信号を第２の論理値に変化させるクロックパルス発生要求信号線を有するものとする。また、前記クロックパルス発生器は、前記要求信号が前記第１の論理値に変化したとき、前記クロックパルスを発生させるとともに、前記要求更新信号を生成して前記クロックパルス発生要求信号線に与える更新出力付きクロックパルス発生器であるとする。そして、本発明の回路変更方法は、前記クロックパルス発生器生成ステップによって生成されたクロックパルス発生器の接続情報を、前記更新出力付きクロックパルス発生器の接続情報に変換するための変換情報を生成するクロックパルス発生器変換ステップを有し、前記接続情報合成ステップは、前記原順序回路の接続情報と、前記変化検出手段生成ステップによって生成された変化検出手段の接続情報と、前記クロックパルス発生器生成ステップによって生成されたクロックパルス発生器の接続情報と、前記クロックパルス発生器変換ステップによって生成された変換情報とを合成して、前記新順序回路の接続情報を得るものであるとする。
【００３３】
一方、上記の課題を解決するために本発明が講じた手段は、与えられたクロックに同期して記憶内容を更新する記憶素子を複数備えた原順序回路の接続情報に基づいて新順序回路の接続情報を得る回路設計支援装置として、上記の各回路変更方法における各ステップを手段として備えたものとする。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、各図において、符号の末尾に付した英小文字は、複数の同様の構成要素および信号を、互いに他と識別するためのものである。
【００３５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る順序回路の回路構成を示す。本実施形態の順序回路１０は、与えられたクロックに同期して記憶内容を更新する記憶素子１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ（以下、これらを「記憶素子１１」と総称する）を備え、これら記憶素子１１のうち、いずれかをマスターセルとし、当該マスターセルの記憶内容が変化することによってその入力が変化するものをスレーブセルとするものである。さらに、順序回路１０は、組み合わせ回路１２ａ，１２ｂと、スレーブセルの同期クロックとしてのクロックパルスＣＬＫＰを発生させるクロックパルス発生器１３と、マスターセルの記憶内容の変化を検出する変化検出器１４とを備えている。
【００３６】
ここで、便宜上、順序回路１０は、５個の記憶素子１１を備えたものとし、そのうちの３個をマスターセル（記憶素子１１ａ，１１ｂ，１１ｃ）とし、２個をスレーブセル（記憶素子１１ｄ，１１ｅ）として説明する。なお、実際の回路構成では、順序回路１０が備える記憶素子１１の個数はさまざまであり、そのうちのいずれがマスターセルまたはスレーブセルであるのかについてもさまざまに決められる。また、同図において、記憶素子１１をＤフリップフロップとして表しているが、本発明でいう記憶素子はこれに限定されるものではない。与えられたクロックに同期して記憶内容を更新する記憶素子であれば、ＴフリップフロップやＪＫフリップフロップその他どのようなものであってもよい。
【００３７】
スレーブセル１１ｄは、マスターセル１１ａ，１１ｂ，１１ｃの各出力を入力とする組み合わせ回路１２ａを経て出力されるデータを入力するものである。同様に、スレーブセル１１ｅは、マスターセル１１ａ，１１ｂ，１１ｃの各出力を入力とする組み合わせ回路１２ｂを経て出力されるデータを入力するものである。なお、スレーブセルは、組み合わせ回路を経ずに、マスターセルの出力を直接入力するものであってもよい。
【００３８】
順序回路１０は、マスターセル１１ａ，１１ｂ，１１ｃを含むマスターセルグループ１５と、スレーブセル１１ｄ，１１ｅおよび組み合わせ回路１２ａ，１２ｂを含むクロックドメイン１６とを備えている。クロックドメイン１６に属するスレーブセル１１ｄ，１１ｅは、マスターセルグループ１５に属するマスターセル１１ａ，１１ｂ，１１ｃのいずれかの記憶内容が変化することによって、その入力が変化する。
【００３９】
変化検出器１４は、マスターセル１１ａ，１１ｂ，１１ｃの出力Ｑ１，Ｑ２，Ｑ３に基づいて、マスターセル１１ａ，１１ｂ，１１ｃのいずれかの記憶内容が変化したか否かを判断し、記憶内容が変化したことを検出したとき、クロック制御信号ＣＴＬ（本発明の変化信号に相当する）を出力する。
【００４０】
クロックパルス発生器１３は、クロック制御信号ＣＴＬを受けることによって、クロックパルスＣＬＫＰを発生させる。クロックパルス発生器１３は、順序回路１０の同期クロックＣＬＫを入力しており、このクロックＣＬＫに同期してクロックパルスＣＬＫＰを発生させる。そして、クロックパルスＣＬＫＰは、クロックドメイン１６に含まれるスレーブセル１１ｄ，１１ｅに、同期クロックとして与えられる。
【００４１】
次に、順序回路１０の動作について、図２のタイミングチャートを参照しながら説明する。
【００４２】
マスターセル１１ａ，１１ｂ，１１ｃの出力Ｑ１，Ｑ２，Ｑ３のいずれかが変化すると、その変化が変化検出器１４によって検出され、クロック制御信号ＣＴＬが出力される。ここでは、出力Ｑ１が変化したものとする。出力Ｑ１が変化することによって、クロック制御信号ＣＴＬが出力される。そして、クロックパルス発生器１３によって、クロックＣＬＫに同期したクロックパルスＣＬＫＰが生成される。クロック制御信号ＣＴＬが出力されない、すなわち、マスターセルの出力が変化しない期間は、クロックパルスＣＬＫＰは発生していない。
【００４３】
以上、本実施形態によると、マスターセルグループ１５に含まれる記憶素子１１（マスターセル）のいずれかの記憶内容が変化したときにのみ、クロックドメイン１６に含まれる記憶素子１１（スレーブセル）にクロック（クロックパルスＣＬＫＰ）が供給される。したがって、マスターセルの記憶内容が変化しない、すなわち、スレーブセルの入力が変化せず、記憶内容の更新が不要な期間は、当該スレーブセルへのクロックが停止される。そして、スレーブセルは、自己または他のスレーブセルにとってのマスターセルとして機能し、順序回路１０全体として、各記憶素子１１へのクロック供給が連鎖的に生じる。これにより、仕様的にクロック停止が不可能であり、かつ記憶素子の出力のフィードバックが存在しないことを前提としたクロック制御が可能となり、クロック供給に伴う電流消費を低減することができる。
【００４４】
また、クロックパルス発生器１３によって生成されるクロックパルスＣＬＫＰは、順序回路１０の同期クロックＣＬＫに同期したものである。したがって、順序回路１０におけるクロックスキューが保証され、順序回路１０は、同期式順序回路として正しく動作することができる。
【００４５】
なお、本実施形態では、変化検出器１４は、マスターセルグループ１５の１個に付き１個だけ設けられたものとして説明したが、本発明はこれに限定されるものではない。たとえば、マスターセルごとに変化検出器を１個設けるようにして、各変化検出器からの出力の論理和を、クロック制御信号ＣＴＬとしてクロックパルス発生器１３に与えるようにしてもよい。
【００４６】
また、クロックパルス発生器１３は、クロックドメイン１６の１個に付き１個設けられたものとして説明したが、本発明はこれに限定されるものではない。クロックドメイン１６の１個に付き複数のクロックパルス発生器を備えるようにしてもよい。
【００４７】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る順序回路の回路構成を示す。本実施形態の順序回路２０は、第１の実施形態に係る順序回路１０における記憶素子１１に代えて、自己の記憶内容が変化したことを示す変化信号（本発明の原変化信号に相当する）を出力する変化出力付き記憶素子２１を備えたものである。以下、順序回路２０について、順序回路１０と異なる点についてのみ説明する。なお、同図において、図１に示した構成要素および信号と同様のものについては、これと同一の符号を付し、個々の詳細な説明は省略する。
【００４８】
順序回路２０は、第１の実施形態で説明した変化検出器に代えて、マスターセル２１ａ，２１ｂ，２１ｃから出力される変化信号Ｍ１，Ｍ２，Ｍ３を入力し、これらの論理和をクロック制御信号ＣＴＬ（本発明の変化信号に相当する）として出力する論理素子１７を備えている。クロックパルス発生器１３は、論理素子１７からクロック制御信号ＣＴＬを受ける。
【００４９】
次に、順序回路２０の動作について、図４のタイミングチャートを参照しながら説明する。
【００５０】
マスターセル１１ａ，１１ｂ，１１ｃのそれぞれは、その記憶内容が変化した場合、すなわち、ぞれぞれの出力Ｑ１，Ｑ２、Ｑ３の変化に合わせて、変化信号Ｍ１，Ｍ２，Ｍ３をそれぞれ出力する。そして、変化信号Ｍ１，Ｍ２，Ｍ３のいずれかが出力されると、論理素子１７からクロック制御信号ＣＴＬが出力される。ここでは、マスターセル２１ａから変化信号Ｍ１が出力されたものとする。そして、クロックパルス発生器１３によって、クロックＣＬＫに同期したクロックパルスＣＬＫＰが生成される。クロック制御信号ＣＴＬが出力されない、すなわち、マスターセルから変化信号が出力されない期間は、クロックパルスＣＬＫＰは発生していない。
【００５１】
次に、変化出力付き記憶素子２１の具体例として記憶素子２１Ａについて説明する。
【００５２】
図５は、記憶素子２１Ａの回路構成を示す。記憶素子２１Ａは、記憶素子２１Ａに与えられた信号Ｄを取り込み、これを保持するマスターラッチ回路２１１ａと、マスターラッチ回路２１１ａの出力Ｄ０を取り込み、これを記憶素子２１Ａの記憶内容として保持するスレーブラッチ回路２１１ｂと、スレーブラッチ回路２１１ｂの入力Ｄ０と出力Ｑとの排他論理和を演算し、信号ＸＯＲを出力する論理素子２１２（本発明の第１の論理素子に相当する）と、信号ＸＯＲを遅延させ、信号ＤＸＯＲを出力する遅延素子２１３と、信号ＤＸＯＲと記憶素子２１Ａに与えられたクロックＣＫとの論理積を演算し、変化信号Ｍを出力する論理素子２１４（本発明の第２の論理素子に相当する）とを備えている。なお、論理素子２１２、遅延素子２１３および論理素子２１４から構成される部分が、本発明の変化検出回路２１８に相当する。
【００５３】
上記の通りに構成された記憶素子２１Ａの動作について、図６のタイミングチャートを参照しながら説明する。
【００５４】
マスターラッチ回路２１１ａは、クロックＣＫが“Ｌ”（本発明の第２の論理値に相当する）に変化するとき、信号Ｄを取り込む一方、クロックＣＫが“Ｈ”（本発明の第１の論理値に相当する）に変化するとき、取り込んだ信号Ｄを保持する。したがって、マスターラッチ回路２１１ａは、クロックＣＫが“Ｌ”に変化し、次に“Ｌ”に変化するまでの１周期の間、信号Ｄ０の値を保持する。一方、スレーブラッチ回路２１１ｂは、クロックＣＫが“Ｈ”に変化するとき、マスターラッチ回路２１１ａの出力信号Ｄ０を取り込む一方、クロックＣＫが“Ｌ”に変化するとき、取り込んだ信号Ｄ０を保持する。
【００５５】
クロックＣＫが“Ｌ”に変化して、信号Ｄ０の値が変化してから、次にクロックＣＫが“Ｈ”に変化して、信号Ｄ０がスレーブラッチ回路２１１ｂに取り込まれるまでの間、スレーブラッチ回路２１１ｂの入力Ｄ０と出力Ｑとは、互いに異なる論理値となっている。よって、この間、論理素子２１２の出力ＸＯＲは、所定の真の論理値（ここでは“Ｈ”とする）となる。そして、遅延素子２１３によって信号ＸＯＲは遅延し、その結果である信号ＤＸＯＲによって、この真の論理値の状態は、信号Ｄ０がスレーブラッチ回路２１１ｂに取り込まれるタイミング（クロックＣＫが“Ｈ”となるタイミング）まで維持される。そして、論理素子２１４によって、信号ＤＸＯＲとクロックＣＫとの論理積が演算され、その結果として、変化信号Ｍが出力される。
【００５６】
以上のように、記憶素子２１Ａは、与えられたクロックＣＫの立ち上がりに同期して、自己の記憶内容を更新し、記憶内容が変化した場合に、変化信号Ｍとしてパルスを発する。
【００５７】
次に、変化出力付き記憶素子２１の別の具体的として記憶素子２１Ｂについて説明する。
【００５８】
図７は、記憶素子２１Ｂの回路構成を示す。記憶素子２１Ｂは、記憶素子２１Ｂに与えられた信号Ｄを取り込み、これを保持するラッチ回路２１１と、ラッチ回路２１１の入力Ｄと出力Ｑとの排他論理和を演算し、信号ＸＯＲを出力する論理素子２１２（本発明の第１の論理素子に相当する）と、記憶素子２１Ａに与えられたクロックＣＫから、このクロックＣＫよりも短いパルス幅の基本クロックＰＣＫ´を生成する基本クロック生成回路２１５と、信号ＸＯＲと基本クロックＰＣＫ´との論理積を演算し、変化信号Ｍを出力する論理素子２１４（本発明の第２の論理素子に相当する）とを備えている。ここで、論理素子２１４の出力は、ラッチ回路２１１の動作を制御するクロックパルスＰＣＫでもある。なお、論理素子２１２、基本クロック生成回路２１５および論理素子２１４から構成される部分が、本発明の変化検出回路２１９に相当する。
【００５９】
上記の通りに構成された記憶素子２１Ｂの動作について、図８のタイミングチャートを参照しながら説明する。
【００６０】
ラッチ回路２１１は、クロックパルスＰＣＫが“Ｈ”（本発明の第１の論理値に相当する）に変化するとき、信号Ｄを取り込む一方、クロックパルスＰＣＫが“Ｌ” （本発明の第２の論理値に相当する）に変化するとき、取り込んだ信号Ｄを保持する。したがって、信号Ｄの値が変化してから、クロックパルスＰＣＫが“Ｈ”に変化して、信号Ｄがラッチ回路２１１に取り込まれるまでの間、ラッチ回路２１１の入力Ｄと出力Ｑとは互いに異なる論理値となっている。よって、この間、論理素子２１２の出力ＸＯＲは、所定の真の論理値（ここでは“Ｈ”とする）となる。また、基本クロック生成回路２１５からは、基本クロックＰＣＫ´が出力されている。そして、論理素子２１４によって、信号ＸＯＲと基本クロックＰＣＫ´との論理積が演算され、その結果として、真の論理値の変化信号ＭおよびクロックパルスＰＣＫが出力される。
【００６１】
クロックパルスＰＣＫが真の論理値（“Ｈ”）となることにより、信号Ｄがラッチ回路２１１に取り込まれ、ラッチ回路２１１の入力Ｄと出力Ｑとは等しい論理値となる。これにより、論理素子２１２の出力ＸＯＲが、偽の論理値（ここでは“Ｌ”とする）となり、論理素子２１４から出力される変化信号ＭおよびクロックパルスＰＣＫも偽の論理値（“Ｌ”）となる。
【００６２】
以上のように、記憶素子２１Ｂは、与えられたクロックＣＫの立ち上がりに同期して、自己の記憶内容を更新し、記憶内容が変化した場合に、所定のパルス幅の変化信号Ｍを出力する。この変化信号Ｍは、記憶素子２１Ｂ内部のラッチ保持パルスとして、充分なオンデュティー期間を有するものである。記憶素子２１Ｂでは、ラッチ保持パルス（クロックパルスＰＣＫ）として変化信号Ｍを用いており、これにより、最小限のラッチ保持パルス幅を確保することが可能となっている。
【００６３】
以上、本実施形態によると、変化出力付き記憶素子を備えることによって、マスターセルグループに含まれるマスターセルの記憶内容が変化したことを、容易に検出することができ、また、マスターセルの記憶内容の変化を検出するための回路を簡略化することができる。
【００６４】
なお、変化出力付き記憶素子２１の具体的として示した記憶素子２１Ａ，２１Ｂは、ほんの一例に過ぎず、本発明はこれに限定されるものではない。変化出力付き記憶素子２１として、ほかにもさまざまな回路構成が可能である。たとえば、与えられたクロックの立ち下がりに同期して記憶内容を更新する変化出力付き記憶素子も、上記と同様の回路構成で実現可能である。この場合、本発明の第１および第２の論理値は、それぞれ“Ｌ”および“Ｈ”に読み替えることとなる。
【００６５】
（第３の実施形態）
第１および第２の実施形態に係る順序回路１０，２０では、マスターセルグループに含まれるマスターセルが複数になると、出力信号Ｑおよび変化信号Ｍの数が増加し、クロックパルス発生器にマスターセルの記憶内容の変化を伝達するための信号線が輻湊してしまう。そこで、この信号線の混雑度を解消するための回路構成を実現するのが、本発明の第３の実施形態である。
【００６６】
本実施形態に係る順序回路の説明に先立って、まず、本実施形態に係るクロック発生回路について説明する。
【００６７】
図９は、本実施形態に係るクロック発生回路の回路構成を示す。クロック発生回路２２は、クロックパルスＣＬＫを発生させるクロックパルス発生器２３と、クロックパルス発生器２３にクロックパルスの発生を要求する要求信号ＣＬＫＲＥＱを伝達するためのクロックパルス発生要求信号線２５とを備えている。
【００６８】
クロックパルス発生要求信号線２５は、オープンドレインバッファ２６を介して、要求信号ＣＬＫＲＥＱの発行元となる回路（要求発行回路）と接続され、要求発行回路からの要求発行信号を受けるようになっている。なお、同図の例では、要求発行信号Ａ，Ｂ，Ｃを発する３個の要求発行回路が接続されている。要求発行回路として、第１の実施形態に係る順序回路１０における変化検出器１４や、第２の実施形態に係る順序回路２０における変化出力付き記憶素子２１がこれに該当する。また、要求発行信号として、変化検出器１４が出力するクロック制御信号や、変化出力付き記憶素子２１が出力する変化信号がこれに該当する。
【００６９】
また、クロックパルス発生要求信号線２５は、クロックパルス発生器２３と直接接続され、クロックパルス発生器２３に要求信号ＣＬＫＲＥＱを与えるようになっている。さらに、オープンドレインバッファ２７を介して、クロックパルス発生器２３と接続され、クロックパルス発生器２３から要求更新信号ＣＬＫＲＥＱＭＯＤを受けるようになっている。
【００７０】
クロックパルス発生器２３は、要求信号ＣＬＫＲＥＱが、クロックパルスの発生を要求する第１の論理値となることによって、クロックパルスＣＬＫを発生させるとともに、クロックパルス発生要求信号線２５に要求更新信号ＣＬＫＲＥＱＭＯＤを出力する更新出力付きクロックパルス発生器である。
【００７１】
次に、クロック発生回路２２の動作について、図１０のタイミングチャートを参照しながら説明する。
【００７２】
クロックパルス発生要求信号線２５は、要求発行信号Ａ，Ｂ，Ｃのいずれかを受けることによって“Ｌ”レベルの電圧となる。これによって、要求信号ＣＬＫＲＥＱは、クロックパルスの発生を要求する第１の論理値となる。そして、要求信号ＣＬＫＲＥＱが第１の論理値となることによって、クロックパルスＣＬＫが出力される。これとタイミングを同じくして、要求更新信号ＣＬＫＲＥＱＭＯＤが出力される。そして、クロックパルス発生要求信号線２５は、要求更新信号ＣＬＫＲＥＱＭＯＤを受けることによって“Ｈ”レベルの電圧となる。すなわち、定常状態に復帰する。これによって、要求信号ＣＬＫＲＥＱは、クロックパルスの発生要求を解除する第２の論理値となる。
【００７３】
次に、更新出力付きクロックパルス発生器２３の具体的としてクロックパルス発生器２３Ａについて説明する。
【００７４】
図１１は、クロックパルス発生器２３Ａの回路構成を示す。クロックパルス発生器２３Ａは、端子ＣＬＫＯＲＧに与えられた原クロックＣＬＫＯＲＧの立ち下がりに同期して、端子Ｍに与えられた要求信号Ｍを取り込むラッチ回路２３１と、ラッチ回路２３１の出力Ｑと原クロックＣＬＫＯＲＧとの論理積を演算し、端子ＣＬＫからクロックパルスＣＬＫを出力する論理素子２３２（本発明の第１の論理素子に相当する）と、原クロックＣＬＫＯＲＧの反転と信号Ｍとの論理積を演算し、端子ＭＣＬＲから要求更新信号ＭＣＬＲを出力する論理素子２３３（本発明の第２の論理素子に相当する）とを備えている。
【００７５】
上記の通りに構成されたクロックパルス発生器２３Ａの動作について、図１２のタイミングチャートを参照しながら説明する。
【００７６】
要求信号Ｍが“Ｈ”（本発明の第１の論理値に相当する）のとき、原クロックＣＬＫＯＲＧの立ち下がりに同期して、要求信号Ｍがラッチ回路２３１に取り込まれる。これとタイミングを同じくして、論理素子２３３から要求更新信号ＭＣＬＲが出力される。これにより、要求信号Ｍは“Ｌ”（本発明の第２の論理値に相当する）に復帰する。要求信号Ｍが“Ｌ”となっても、ラッチ回路２３１の出力Ｑは、１周期の間、保持される。すなわち、ラッチ回路２３１は、１周期の間、要求信号Ｍが“Ｈ”であることに基づく所定の論理値（ここでは“Ｈ”）を保持する。そして、論理素子２３２によって、ラッチ回路２３１の出力Ｑと原クロックＣＬＫＯＲＧとの論理積が演算され、原クロックＣＬＫＯＲＧに同期して、正極性のクロックパルスＣＬＫが出力される。
【００７７】
以上のように、クロックパルス発生器２３Ａは、与えられた原クロックＣＬＫＯＲＧの立ち下がりに同期して、クロックパルスＣＬＫとして正極性パルスを発するとともに、要求更新信号ＭＣＬＲを発する。
【００７８】
次に、更新出力付きクロックパルス発生器２３の別の具体的としてクロックパルス発生器２３Ｂについて説明する。
【００７９】
図１３は、クロックパルス発生器２３Ｂの回路構成を示す。クロックパルス発生器２３Ｂは、端子ＣＬＫＯＲＧに与えられた原クロックＣＬＫＯＲＧの立ち上がりに同期して、端子Ｍに与えられた要求信号Ｍを反転した信号を取り込むラッチ回路２３１と、ラッチ回路２３１の出力Ｑと原クロックＣＬＫＯＲＧとの論理和を演算し、端子ＣＬＫからクロックパルスＣＬＫを出力する論理素子２３４（本発明の第１の論理素子に相当する）と、原クロックＣＬＫＯＲＧと信号Ｍとの論理積を演算し、端子ＭＣＬＲから要求更新信号ＭＣＬＲを出力する論理素子２３３（本発明の第２の論理素子に相当する）とを備えている。
【００８０】
上記の通りに構成されたクロックパルス発生器２３Ｂの動作について、図１４のタイミングチャートを参照しながら説明する。
【００８１】
要求信号Ｍが“Ｈ”（本発明の第１の論理値に相当する）のとき、原クロックＣＬＫＯＲＧの立ち上がりに同期して、要求信号Ｍを反転した信号がラッチ回路２３１に取り込まれる。これとタイミングを同じくして、論理素子２３３から要求更新信号ＭＣＬＲが出力される。これにより、要求信号Ｍは“Ｌ”（本発明の第２の論理値に相当する）に復帰する。要求信号Ｍが“Ｌ”となっても、ラッチ回路２３１の出力Ｑは、１周期の間、保持される。すなわち、ラッチ回路２３１は、１周期の間、要求信号Ｍが“Ｈ”であることに基づく所定の論理値（ここでは“Ｌ”）を保持する。そして、論理素子２３４によって、ラッチ回路２３１の出力Ｑと原クロックＣＬＫＯＲＧとの論理和が演算され、原クロックＣＬＫＯＲＧに同期して、負極性のクロックパルスＣＬＫが出力される。
【００８２】
以上のように、クロックパルス発生器２３Ｂは、与えられた原クロックＣＬＫＯＲＧの立ち上がりに同期して、クロックパルスＣＬＫとして負極性パルスを発するとともに、要求更新信号ＭＣＬＲを発する。
【００８３】
次に、上記のクロック発生回路を備えた本実施形態に係る順序回路について説明する。
【００８４】
図１５は、本実施形態に係る順序回路の回路構成を示す。本実施形態の順序回路３０は、記憶素子として、第２の実施形態で説明した変化出力付き記憶素子２１を備えるとともに、クロックパルス発生要求信号線２５と、クロックパルス発生器として、上記の更新出力付きクロックパルス発生器２３とを備えている。同図は、マスターセルグループ１５、クロックドメイン１６、クロックパルス発生器２３およびクロックパルス発生要求信号線２５からなる処理ブロックを４組描いたものである。各符号の末尾に付した“ａ”から“ｄ”が、これら処理ブロックの別を表している。なお、順序回路３０の構成については、これまでに説明した通りであるので、ここでは説明を省略する。
【００８５】
次に、順序回路３０の動作について、図１６のタイミングチャートを参照しながら説明する。ここでは、記憶素子２１ａの記憶内容が変化した場合を想定し、記憶素子２１ａの出力をＱ１、記憶素子２１ｅの出力をＱ２、そして、記憶素子２１ｉの出力をＱ３として説明する。
【００８６】
クロックＣＬＫ０は、順序回路３０の同期クロックである。まず、あるタイミングで記憶素子２１ａの記憶内容が変化する（Ｑ１）。このとき、記憶素子２１ａからクロックパルス発生要求信号線２５ａに変化信号が出力され、要求信号ＣＬＫＲＥＱａが真の論理値（同図では“Ｈ”として表している）となる。これにより、クロックパルス発生器２３ａからクロックパルスＣＬＫａが発せられる。クロックパルスＣＬＫａは、クロックドメイン１６ａに含まれる記憶素子２１ｅに与えられ、記憶素子２１ｅは、クロックパルスＣＬＫａに同期してその記憶内容を更新する（Ｑ２）。記憶素子２１ｅは、記憶素子２１ａをマスターセルとしたときのスレーブセルに相当するものである。
【００８７】
続いて、記憶素子２１ｅからクロックパルス発生要求信号線２５ｃに変化信号が出力され、要求信号ＣＬＫＲＥＱｃが真の論理値（同図では“Ｈ”として表している）となる。これにより、クロックパルス発生器２３ｃからクロックパルスＣＬＫｃが発せられる。クロックパルスＣＬＫｃは、クロックドメイン１６ｃに含まれる記憶素子２１ｉに与えられ、記憶素子２１ｉは、クロックパルスＣＬＫｃに同期してその記憶内容を更新する（Ｑ３）。記憶素子２１ｉは、記憶素子２１ｅをマスターセルとしたときのスレーブセルに相当するものである。
【００８８】
以上のように、順序回路内で記憶素子の記憶内容が連鎖的に変化し、これに伴い、入力に変化が生じた記憶素子にのみクロックが供給される。たとえば、上記の例では、記憶素子２１ｅ，２１ｉには、入力に変化が生じたときにクロックパルスＣＬＫａ，ＣＬＫｃが供給されるが、クロックドメイン１６ｂ，１６ｄに含まれる記憶素子は、その入力が変化しないため、クロックパルスＣＬＫｂ，ＣＬＫｄが供給されることはない。このように、入力が変化しない記憶素子のクロックを停止することによって、不要なクロックによる消費電力を低減することができる。
【００８９】
以上、本実施形態によると、クロックパルス発生器にクロックパルスの発生を要求するクロックパルス発生要求信号線を設けることによって、特に、一のマスターセルグループに複数のマスターセルが含まれる場合に、各マスターセルから出力される変化信号の信号線の輻湊を回避することができる。これは、実際のＬＳＩにおける配線混雑度の低減の効果を奏する。
【００９０】
また、本実施形態に係るクロックパルス発生器は、正極性および負極性のいずれのクロックパルスをも発することが可能である。一般に、クロック同期システムは、正極性および負極性のいずれかのクロックパルスを前提に設計するものであり、本発明は、いずれのクロック同期システムについても適用が可能である。
【００９１】
なお、更新出力付きクロックパルス発生器２３の具体的として示したクロックパルス発生器２３Ａ，２３Ｂは、ほんの一例に過ぎず、本発明はこれに限定されるものではない。更新出力付きクロックパルス発生器２３として、ほかにもさまざまな回路構成が可能である。
【００９２】
また、本実施形態で例示した順序回路は、記憶素子として、第２の実施形態に係る変化出力付きのものであるが、一般的な記憶素子を用いても、上記と同様の効果を得ることができる。
【００９３】
（第４の実施形態）
図１７は、本発明の第４の実施形態に係る回路設計支援装置の概要を示す。本実施形態の回路設計支援装置１１０は、与えられたクロックに同期して記憶内容を更新する記憶素子を複数備えた原順序回路の接続情報Ｄ１１に基づいて、新順序回路の接続情報Ｄ５２を得るものである。ここで、新順序回路は、第１の実施形態に係る順序回路１０である。回路設計支援装置１１０は、スレーブセル抽出手段、マスターセルグループ抽出手段、変化検出手段生成手段、クロックパルス発生器生成手段、および接続情報合成手段を備えている。以下、各手段について順に説明する。
【００９４】
図１８は、スレーブセル抽出手段の処理フローを示す。まず、原順序回路の接続情報Ｄ１１から、リファレンス名とインスタンス名との対応関係を抽出する（Ｓ１１）。ここで、リファレンス名とは、論理素子の種類（“ｘｘＡＮＤ”，“ｘｘＯＲ”，“ｘｘＦＦ”など）を表す識別子であり、インスタンス名とは、回路接続情報中の各論理素子を区別する識別子（“ＣＥＬＬ＿１”など）である。なお、同図中に示した“ＣＥＬＬ＿１”その他のインスタンス名は、図１７中の回路図に示した各論理素子に対応するものである。ステップＳ１１によって、接続情報Ｄ１１を構成する論理素子のリファレンス名、インスタンス名の対応関係がデータベース（リファレンス名−インスタンス名対応情報Ｄ１２）に登録される。次に、各論理素子のリファレンス名が、記憶素子（“ｘｘＦＦ”）を表すものか否かが判定される（Ｓ１２）。そして、ステップＳ１２によって記憶素子であると判定された論理素子のインスタンス名が、新順序回路におけるスレーブセルであるとして出力される（Ｓ１３）。以上の手順により、スレーブセル名リストＤ１３が生成される。
【００９５】
図１９は、マスターセルグループ抽出手段の処理フローを示す。まず、スレーブセル名リストＤ１３に含まれるスレーブセルごとに、当該スレーブセルのインスタンス名に基づいて、原順序回路の接続情報Ｄ１１に記載されているデータ入力信号名が抽出され、データ入力信号名情報Ｄ２１が生成される（Ｓ２１）。そして、接続情報Ｄ１１から、データ入力信号名情報Ｄ２１に含まれる信号を出力とする論理素子が抽出され、リファレンス名−インスタンス名対応情報Ｄ２２が生成される（Ｓ２２）。続いて、リファレンス名−インスタンス名対応情報Ｄ２２に含まれる論理素子のリファレンス名が、記憶素子（“ｘｘＦＦ”）を表すものか否かが判定される（Ｓ２３）。ここで、記憶素子を表すものではないと判定された場合、当該論理素子の入力信号名が抽出され、ステップＳ２２，Ｓ２３が再帰的に実行される（Ｓ２４）。最終的に、ステップＳ２３において記憶素子であると判定された論理素子のインスタンス名が、新順序所回路におけるマスターセルであるとして出力される（Ｓ２５）。以上の手順により、マスターセルグループを表すマスターセル名リストＤ２３が生成される。
【００９６】
図２０は、変化検出手段生成手段の処理フローを示す。まず、原順序回路の接続情報Ｄ１１およびマスターセル名リストＤ２３に基づいて、マスターセルグループごとに、当該マスターセルグループに含まれるすべての記憶素子のデータ出力信号が抽出され、データ出力信号名情報Ｄ３１が生成される（Ｓ３１）。次に、変化検出器（変化検出手段）の雛型接続情報Ｄ３２を用いて、変化検出器の接続情報Ｄ３３が生成される（Ｓ３２）。この雛形接続情報Ｄ３２には、信号接続の目印になる記号（“＄＄”など）が定義されている。そして、この目印に、データ出力信号名情報Ｄ３１に含まれるデータ出力信号を当てはめることによって、変化検出器の接続情報Ｄ３３が生成される。
【００９７】
図２１は、クロックパルス発生器生成手段の処理フローを示す。まず、原順序回路の接続情報Ｄ１１およびスレーブセル名リストＤ１３に基づいて、クロックドメインごとに、当該クロックドメインに含まれるすべての記憶素子のクロック信号が抽出され、クロック信号名情報Ｄ４１が生成される（Ｓ４１）。ここで、スレーブセル名リストＤ１３に含まれるスレーブセルのうち、マスターセル名リストＤ２３に含まれるマスターセルグループが等しいもの同士が、新順序回路における同一のクロックドメインに属するものである。次に、クロックパルス発生器の雛型接続情報Ｄ４２を用いて、クロックパルス発生器の接続情報Ｄ４３が生成される（Ｓ４２）。この雛形接続情報Ｄ４２には、信号接続の目印になる記号（“＄＄”など）が定義されている。そして、この目印に、クロック信号名情報Ｄ４１に含まれるクロック信号を当てはめることによって、クロックパルス発生器の接続情報Ｄ４３が生成される。
【００９８】
図２２は、接続情報合成手段の処理フローを示す。まず、変化検出器の接続情報Ｄ３３およびクロックパルス発生器の接続情報Ｄ４３から、原順序回路の接続情報Ｄ１１に追加すべき差分情報Ｄ５１が生成される（Ｓ５１）。次に、接続情報Ｄ１１と差分情報Ｄ５１とを合成することによって、新順序回路の接続情報Ｄ５２が生成される（Ｓ５２）。
【００９９】
以上、本実施形態によると、容易に、かつ少ない工程数で、一般的な順序回路を、クロックパルス発生器を備えた本発明の順序回路（新順序回路）に変換することができる。
【０１００】
（第５の実施形態）
図２３は、本発明の第５の実施形態に係る回路設計支援装置の概要を示す。本実施形態の回路設計支援装置１２０は、与えられたクロックに同期して記憶内容を更新する記憶素子を複数備えた原順序回路の接続情報Ｄ１１に基づいて、新順序回路の接続情報Ｄ５２を得るものである。ここで、新順序回路は、第２の実施形態に係る順序回路２０である。
【０１０１】
回路設計支援装置１２０が備えている変化検出手段生成手段は、原順序回路における一般的な記憶素子を、自己の記憶内容が変化したことを示す変化信号を出力する変化出力付き記憶素子に変換するものであり、この点が第４の実施形態とは異なっている。以下、この変化検出手段生成手段について説明する。
【０１０２】
図２４は、本実施形態の変化検出手段生成手段の処理フローを示す。まず、マスターセル名リストＤ２３に含まれるマスターセルのうち、リファレンス名対応リストＤ１５に登録されているものが抽出され、記憶素子変換リストＤ３４が生成される（Ｓ３３）。リファレンス名対応リストＤ１５は、原順序回路における記憶素子１１のうち、変化出力付き記憶素子２１に変換すべきものを登録したリストである。次に、記憶素子変換リストＤ３４に登録された記憶素子ごとに、変化信号（同図の例では“ＮＥＴ＿Ｍ００”および“ＮＥＴ＿Ｍ０１”）が新規定義され、出力信号リストＤ３５が生成される（Ｓ３４）。そして、記憶素子変換リストＤ３４と出力信号リストＤ３５とが組み合わされ、変換情報Ｄ３６が生成される。
【０１０３】
図２５は、本実施形態に係る接続情報合成手段によって生成される差分情報Ｄ５１および新順序回路の接続情報Ｄ５２の一部を示したものである。同図より、差分情報Ｄ５１に変化出力付き記憶素子（同図の例では“ＣＥＬＬ＿１”および“ＣＥＬＬ＿３”）が含まれ、新順序回路の接続情報Ｄ５２における記憶素子が、変化出力付き記憶素子に置き換えられていることがわかる。
【０１０４】
以上、本実施形態によると、容易に、かつ少ない工程数で、一般的な順序回路を、変化出力付き記憶素子を備えた本発明の順序回路（新順序回路）に変換することができる。
【０１０５】
（第６の実施形態）
図２６は、本発明の第６の実施形態に係る回路設計支援装置の概要を示す。本実施形態の回路設計支援装置１３０は、与えられたクロックに同期して記憶内容を更新する記憶素子を複数備えた原順序回路の接続情報Ｄ１１に基づいて、新順序回路の接続情報Ｄ５２を得るものである。ここで、新順序回路は、第２の実施形態に係るクロックパルス発生要求信号線を備えた順序回路３０である。
【０１０６】
回路設計支援装置１３０は、第４の実施形態と同様のスレーブセル抽出手段、マスターセルグループ抽出手段、変化検出手段生成手段、クロックパルス発生器生成手段、および接続情報合成手段を備えている。さらに、回路設計支援装置１３０は、第１および第２の実施形態に係るクロックパルス発生器を、第３の実施形態に係る更新出力付きクロックパルス発生器に変換するクロックパルス発生器変換手段を備えている。以下、クロックパルス発生器変換手段について説明する。
【０１０７】
図２７は、クロックパルス発生器変換手段の処理フローを示す。まず、原順序回路の接続情報Ｄ１１およびスレーブセル名リストＤ１３に基づいて、変換対象となるクロックパルス発生器のクロック信号名情報Ｄ４１が生成される（Ｓ４１）。次に、当該クロックパルス発生器の入力（クロック制御信号）を生成する変化検出器の接続情報Ｄ３３、当該クロックパルス発生器のクロック信号名情報Ｄ４１、および更新出力付きクロックパルス発生器の入出力が登録された入出力信号リストＤ４４に基づいて、クロックパルス発生器の変換情報Ｄ４５が生成される（Ｓ４３）。
【０１０８】
図２８は、本実施形態に係る接続情報合成手段によって生成される差分情報Ｄ５１および新順序回路の接続情報Ｄ５２の一部を示したものである。同図より、差分情報Ｄ５１に更新出力付きクロックパルス発生器（同図の例では“ＣＥＬＬ＿ＣＫ１”）が含まれ、新順序回路の接続情報Ｄ５２におけるクロックパルス発生器が、更新出力付きクロックパルス発生器に置き換えられていることがわかる。
【０１０９】
以上、本実施形態によると、容易に、かつ少ない工程数で、一般的な順序回路を、更新出力付きクロックパルス発生器を備えた本発明の順序回路（新順序回路）に変換することができる。
【０１１０】
なお、回路設計支援装置１３０に第５の実施形態に係る変化検出手段生成手段を備えて、原順序回路における記憶素子を変化出力付き記憶素子に変換するようにしてもよい。
【０１１１】
（第７の実施形態）
図２９は、本発明の第７の実施形態に係る通信装置の概観図である。本実施形態の通信装置である携帯電話４０は、ベースバンドＬＳＩ４１およびアプリケーションＬＳＩ４２を備えている。そして、ベースバンドＬＳＩ４１およびアプリケーションＬＳＩ４２は、本発明に係る順序回路、たとえば、第１から第３の実施形態に係る順序回路１０，２０および３０のいずれかを有する半導体集積回路である。
【０１１２】
上述したように、本発明に係る順序回路は従来よりも少ない消費電力で動作可能であるため、ベースバンドＬＳＩ４１およびアプリケーションＬＳＩ４２ならびにこれらを備えた携帯電話４０もまた低電力動作が可能となる。さらに、携帯電話４０が備えている半導体集積回路であってベースバンドＬＳＩ４１およびアプリケーションＬＳＩ４２以外のものについても、当該半導体集積回路が備える順序回路を本発明に係る順序回路とすることによって、上記と同様の効果を得ることができる。
【０１１３】
なお、本発明に係る通信装置は、携帯電話に限定されるべきではなく、これ以外にも、たとえば、通信システムにおける送信機・受信機やデータ伝送を行うモデム装置などを含むものである。すなわち、本発明によって、有線・無線や光通信・電気通信の別を問わず、また、デジタル方式・アナログ方式の別を問わず、あらゆる通信装置について消費電力低減の効果を得ることができる。
【０１１４】
（第８の実施形態）
図３０は、本発明の第８の実施形態に係る情報再生装置の概観図である。本実施形態の情報再生装置である光ディスク装置５０は、光ディスクから読み取った信号を処理するメディア信号処理ＬＳＩ５１と、その信号の誤り訂正や光ピックアップのサーボ制御を行う誤り訂正・サーボ処理ＬＳＩ５２とを備えている。そして、メディア信号処理ＬＳＩ５１および誤り訂正・サーボ処理ＬＳＩ５２は、本発明に係る順序回路、たとえば、第１から第３の実施形態に係る順序回路１０，２０および３０のいずれかを有する半導体集積回路である。
【０１１５】
上述したように、本発明に係る順序回路は従来よりも少ない消費電力で動作可能であるため、メディア信号処理ＬＳＩ５１および誤り訂正・サーボ処理ＬＳＩ５２ならびにこれらを備えた光ディスク装置５０もまた低電力動作が可能となる。さらに、光ディスク装置５０が備えている半導体集積回路であってメディア信号処理ＬＳＩ５１および誤り訂正・サーボ処理ＬＳＩ５２以外のものについても、当該半導体集積回路が備える順序回路を本発明に係る順序回路とすることによって、上記と同様の効果を得ることができる。
【０１１６】
なお、本発明に係る情報再生装置は、光ディスク装置に限定されるべきではなく、これ以外にも、たとえば、磁気ディスクを内蔵した画像録画再生装置や半導体メモリを媒体とした情報記録再生装置などを含むものである。すなわち、本発明によって、情報が記録されたメディアの別を問わず、あらゆる情報再生装置（情報記録機能を含んでいてもよい）について消費電力低減の効果を得ることができる。
【０１１７】
（第９の実施形態）
図３１は、本発明の第９の実施形態に係る画像表示装置の概観図である。本実施形態の画像表示装置であるテレビジョン受像機６０は、画像信号や音声信号を処理する画像・音声処理ＬＳＩ６１と、表示画面やスピーカなどのデバイスを制御するディスプレイ・音源制御ＬＳＩ６２とを備えている。そして、画像・音声処理ＬＳＩ６１およびディスプレイ・音源制御ＬＳＩ６２は、本発明に係る順序回路、たとえば、第１から第３の実施形態に係る順序回路１０，２０および３０のいずれかを有する半導体集積回路である。
【０１１８】
上述したように、本発明に係る順序回路は従来よりも少ない消費電力で動作可能であるため、画像・音声処理ＬＳＩ６１およびディスプレイ・音源制御ＬＳＩ６２ならびにこれらを備えたテレビジョン受像機６０もまた低電力動作が可能となる。さらに、テレビジョン受像機６０が備えている半導体集積回路であって画像・音声処理ＬＳＩ６１およびディスプレイ・音源制御ＬＳＩ６２以外のものについても、当該半導体集積回路が備える順序回路を本発明に係る順序回路とすることによって、上記と同様の効果を得ることができる。
【０１１９】
なお、本発明に係る画像表示装置は、テレビジョン受像機に限定されるべきではなく、これ以外にも、たとえば、電気通信回線を通じて配信されるストリーミングデータを表示する装置をも含むものである。すなわち、本発明によって、情報の伝送方法の別を問わず、あらゆる画像表示装置について消費電力低減の効果を得ることができる。
【０１２０】
（第１０の実施形態）
図３２は、本発明の第１０の実施形態に係る電子装置の概観図である。本実施形態の電子装置であるデジタルカメラ７０は、本発明に係る順序回路、たとえば、第１から第３の実施形態に係る順序回路１０，２０および３０のいずれかを有する半導体集積回路である信号処理ＬＳＩ７１を備えている。
【０１２１】
上述したように、本発明に係る順序回路は従来よりも少ない消費電力で動作可能であるため、信号処理ＬＳＩ７１およびこれを備えたデジタルカメラ７０もまた低電力動作が可能となる。さらに、デジタルカメラ７０が備えている半導体集積回路であって信号処理ＬＳＩ７１以外のものについても、当該半導体集積回路が備える順序回路を本発明に係る順序回路とすることによって、上記と同様の効果を得ることができる。
【０１２２】
なお、本発明に係る電子装置は、デジタルカメラに限定されるべきではなく、これ以外にも、たとえば、各種センサ機器や電子計算機など、およそ半導体集積回路を備えた装置全般を含むものである。そして、本発明によって、電子装置全般について消費電力低減の効果を得ることができる。
【０１２３】
（第１１の実施形態）
図３３は、本発明の第１１の実施形態に係る電子制御装置およびそれを備えた移動体の概観図である。本実施形態の移動体である自動車８０は、電子制御装置９０を備えている。電子制御装置９０は、本発明に係る順序回路、たとえば、第１から第３の実施形態に係る順序回路１０，２０および３０のいずれかを有する半導体集積回路であって、自動車８０のエンジンやトランスミッションなどを制御するエンジン・トランスミッション制御ＬＳＩ９１を備えている。また、自動車８０は、ナビゲーション装置８１（本発明の電子装置に相当）を備えている。ナビゲーション装置８１もまた電子制御装置９０と同様に、第１から第３の実施形態に係る順序回路１０，２０および３０のいずれかを有する半導体集積回路であるナビゲーション用ＬＳＩ８２を備えている。
【０１２４】
上述したように、本発明に係る順序回路は従来よりも少ない消費電力で動作可能であるため、エンジン・トランスミッション制御ＬＳＩ９１およびこれを備えた電子制御装置９０もまた低電力動作が可能となる。同様に、ナビゲーションＬＳＩ８２およびこれを備えたナビゲーション装置８１もまた低電力動作が可能となる。さらに、電子制御装置９０が備えている半導体集積回路であってエンジン・トランスミッション制御ＬＳＩ９１以外のものについても、当該半導体集積回路が備える順序回路を本発明に係る順序回路とすることによって、上記と同様の効果を得ることができる。ナビゲーション装置８１についても同様のことが言える。そして、電子制御装置８０の低消費電力化によって、自動車８０における消費電力も低減することができる。
【０１２５】
なお、本発明に係る電子制御装置は、上記のエンジンやトランスミッションを制御するものに限定されるべきではなく、これ以外にも、たとえば、モータ制御装置など、およそ半導体集積回路を備え、動力源を制御する装置全般を含むものである。そして、本発明によって、そのような電子制御装置について消費電力低減の効果を得ることができる。
【０１２６】
また、本発明に係る移動体は、自動車に限定されるべきではなく、これ以外にも、たとえば、列車や飛行機など、およそ動力源であるエンジンやモータなどを制御する電子制御装置を備えたもの全般を含むものである。そして、本発明によって、そのような移動体について消費電力低減の効果を得ることができる。
【０１２７】
【発明の効果】
以上説明したように、本発明によると、順序回路に関して、仕様的にクロック停止が不可能であり、かつ記憶素子の出力のフィードバックが存在しないことを前提としたクロック制御が可能となる。これにより、低電力動作が可能な順序回路を実現することができる。特に、本発明の順序回路では、記憶素子出力のフィードバックが存在しないため、回路構成およびクロック制御を単純化することができ、容易に実現することが可能である。
【０１２８】
さらに、回路設計支援装置を用いて、一般的な順序回路を上記の順序回路に変換することができる。これにより、これまで蓄積した回路資源を利用して、より低電力動作が可能な順序回路を容易に生成することができる。
【０１２９】
また、本発明の順序回路を備えた半導体集積回路およびそれを備えた電子装置や電子制御装置について、消費電力を低減することができる。さらに、そのような電子制御装置を備えた移動体についても、消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る順序回路の回路図である。
【図２】図１に示した順序回路のタイミングチャートである。
【図３】本発明の第２の実施形態に係る順序回路の回路図である。
【図４】図３に示した順序回路のタイミングチャートである。
【図５】図３に示した順序回路における記憶素子の回路図である。
【図６】図５に示した記憶素子のタイミングチャートである。
【図７】図３に示した順序回路における記憶素子の別の回路図である。
【図８】図７に示した記憶素子のタイミングチャートである。
【図９】本発明の第３の実施形態に係るクロック発生回路の回路図である。
【図１０】図９に示したクロック発生回路のタイミングチャートである。
【図１１】図９に示したクロックパルス発生器の回路図である。
【図１２】図１１に示したクロック発生回路のタイミングチャートである。
【図１３】図９に示したクロックパルス発生器の別の回路図である。
【図１４】図１３に示したクロック発生回路のタイミングチャートである。
【図１５】本発明の第３の実施形態に係る順序回路の回路図である。
【図１６】図１６に示した順序回路のタイミングチャートである。
【図１７】本発明の第４の実施形態に係る回路設計支援装置の概要図である。
【図１８】スレーブセル抽出手段のフローチャートである。
【図１９】マスターセルグループ抽出手段のフローチャートである。
【図２０】変化検出手段生成手段のフローチャートである。
【図２１】クロックパルス発生器生成手段のフローチャートである。
【図２２】本発明の第４の実施形態に係る接続情報合成手段のフローチャートである。
【図２３】本発明の第５の実施形態に係る回路設計支援装置の概要図である。
【図２４】本発明の第５の実施形態に係る変化検出手段生成手段のフローチャートである。
【図２５】本発明の第５の実施形態に係る接続情報合成手段のフローチャートである。
【図２６】本発明の第６の実施形態に係る回路設計支援装置の概要図である。
【図２７】クロックパルス発生器変換手段のフローチャートである。
【図２８】本発明の第６の実施形態に係る接続情報合成手段のフローチャートである。
【図２９】本発明の第７の実施形態に係る通信装置の概観図である。
【図３０】本発明の第８の実施形態に係る情報再生装置の概観図である。
【図３１】本発明の第９の実施形態に係る画像表示装置の概観図である。
【図３２】本発明の第１０の実施形態に係る電子装置の概観図である。
【図３３】本発明の第１１の実施形態に係る電子制御装置およびそれを備えた移動体の概観図である。
【図３４】従来のクロック制御技術の概要図である。
【図３５】別の従来のクロック制御技術の概要図である。
【符号の説明】
１０，２０，３０ 順序回路
１１ 記憶素子
１１ａ，１１ｂ，１１ｃ マスターセル（記憶素子）
１１ｄ，１１ｅ スレーブセル（記憶素子）
１３ クロックパルス発生器
１４ 変化検出器
１５，１５ａ〜１５ｄ マスターセルグループ
１６，１６ａ〜１６ｄ クロックドメイン
２１，２１Ａ，２１Ｂ 記憶素子（変化出力付き記憶素子）
２１ａ，２１ｂ，２１ｃ マスターセル（変化出力付き記憶素子）
２１１ ラッチ回路
２１１ａ スレーブラッチ回路
２１１ｂ マスターラッチ回路
２１２ 論理素子（第１の論理素子）
２１３ 遅延素子
２１４ 論理素子（第２の論理素子）
２１５ 基本クロック生成回路
２１８，２１９ 変化検出回路
２２ クロック発生回路
２３ クロックパルス発生器（更新出力付きクロックパルス発生器）
２３１ ラッチ回路
２３２ 論理素子（第１の論理素子）
２３３ 論理素子（第２の論理素子）
２３４ 論理素子（第１の論理素子）
２５，２５ａ〜２５ｄ クロックパルス発生要求信号線
１１０，１２０，１３０ 回路設計支援装置
４０ 携帯電話（通信装置）
４１ アプリケーションＬＳＩ（半導体集積回路）
４２ ベースバンドＬＳＩ（半導体集積回路）
５０ 光ディスク装置（情報再生装置）
５１ メディア信号処理ＬＳＩ（半導体集積回路）
５２ 誤り訂正・サーボ処理ＬＳＩ（半導体集積回路）
６０ テレビジョン受像機（画像表示装置）
６１ 画像・音声処理ＬＳＩ（半導体集積回路）
６２ ディスプレイ・音源制御ＬＳＩ（半導体集積回路）
７０ デジタルカメラ（電子装置）
７１ 信号処理ＬＳＩ（半導体集積回路）
８０ 自動車（移動体）
８１ ナビゲーション装置（電子装置）
８２ ナビゲーション用ＬＳＩ（半導体集積回路）
９０ 電子制御装置
９１ エンジン・トランスミッション制御ＬＳＩ（半導体集積回路）
Claims (31)
- 与えられたクロックに同期して記憶内容を更新する記憶素子を複数備えた順序回路であって、
前記複数の記憶素子は、マスターセルに相当する記憶素子と、当該マスターセルの記憶内容が変化したときに入力が変化するスレーブセルに相当する記憶素子とを含み、かつ、
前記マスターセルの記憶内容が変化したとき、変化信号を出力する変化検出手段と、
前記変化信号に基づいてクロックパルスを発生させ、前記スレーブセルに前記与えられたクロックとして当該クロックパルスを与えるクロックパルス発生器とを備えた
ことを特徴とする順序回路。 - 請求項１に記載の順序回路において、
前記マスターセルを少なくとも一つ含むマスターセルグループと、
前記スレーブセルであって、前記マスターセルグループに属するマスターセルのいずれかの記憶内容が変化したときに入力が変化するスレーブセルを少なくとも一つ含むクロックドメインとを備え、
前記変化検出手段は、前記マスターセルグループに属するマスターセルのいずれかの記憶内容が変化したとき、前記変化信号を出力するものであり、
前記クロックパルス発生器は、前記クロックドメインに属するすべてのスレーブセルに前記クロックパルスを与えるものである
ことを特徴とする順序回路。 - 請求項１に記載の順序回路において、
前記変化検出手段は、前記マスターセルの出力信号に基づいて前記マスターセルの記憶内容が変化したか否かを判断し、当該変化を検出したとき、前記変化信号を出力する変化検出器である
ことを特徴とする順序回路。 - 請求項１に記載の順序回路において、
前記マスターセルは、当該マスターセルの記憶内容が変化したことを示す原変化信号を出力する変化検出回路を有する変化出力付き記憶素子であり、
前記変化検出手段は、前記変化検出回路を含み、かつ、当該変化検出回路が出力する原変化信号に基づいて前記変化信号を出力するものである
ことを特徴とする順序回路。 - 請求項１に記載の順序回路において、
前記変化検出手段は、前記クロックパルス発生器に前記クロックパルスの発生を要求する要求信号を伝達するための信号線であって、当該変化検出手段が出力する変化信号を受けたとき、前記要求信号を第１の論理値に変化させる一方、要求更新信号を受けたとき、前記要求信号を第２の論理値に変化させるクロックパルス発生要求信号線を有するものであり、
前記クロックパルス発生器は、前記要求信号が前記第１の論理値に変化したとき、前記クロックパルスを発生させるとともに、前記要求更新信号を生成して前記クロックパルス発生要求信号線に与える更新出力付きクロックパルス発生器である
ことを特徴とする順序回路。 - 与えられたクロックに同期して記憶内容を更新する記憶素子であって、
前記与えられたクロックが第１の論理値に変化したとき、与えられた信号を取り込み、前記与えられたクロックが第２の論理値に変化したとき、当該取り込んだ信号を当該記憶素子の記憶内容として保持するラッチ回路と、
前記ラッチ回路の入力と出力とが異なる場合に前記与えられたクロックが前記第１の論理値に変化したとき、当該記憶素子の記憶内容が変化したことを示す変化信号を出力する変化検出回路とを備えた
ことを特徴とする記憶素子。 - 請求項６に記載の記憶素子において、
前記与えられたクロックが前記第２の論理値に変化するとき、与えられた信号を取り込み、前記与えられたクロックが前記第１の論理値に変化するとき、当該取り込んだ信号を保持するマスターラッチ回路を備え、
前記ラッチ回路は、前記マスターラッチから出力される信号を取り込むスレーブラッチ回路であり、
前記変化検出回路は、
前記スレーブラッチ回路の入力と出力とが異なるとき、所定の論理値を出力する第１の論理素子と、
前記第１の論理素子の出力を遅延させる遅延素子と、
前記遅延素子の出力が前記所定の論理値であり、かつ、前記与えられたクロックが前記第１の論理値であるとき、前記変化信号を出力する第２の論理素子とを有するものである
ことを特徴とする記憶素子。 - 請求項６に記載の記憶素子において、
前記変化検出回路は、
前記与えられたクロックに基づいて、当該与えられたクロックよりも短いパルス幅の基本クロックを生成する基本クロック生成回路と、
前記ラッチ回路の入力と出力とが異なるとき、所定の論理値を出力する第１の論理素子と、
前記第１の論理素子の出力が前記所定の論理値であり、かつ、前記基本クロックが前記第１の論理値であるとき、前記変化信号を出力する第２の論理素子とを有するものであり、
前記ラッチ回路は、前記与えられたクロックとして前記変化信号を受けるものである
ことを特徴とする記憶素子。 - クロックパルスの発生を要求する要求信号に基づいて当該クロックパルスを発生させるクロック発生回路であって、
前記クロックパルスを発生させるクロックパルス発生器と、
前記クロックパルス発生器に前記要求信号を伝達するための信号線であって、要求発行信号を受けたとき、前記要求信号を第１の論理値に変化させる一方、要求更新信号を受けたとき、前記要求信号を第２の論理値に変化させるクロックパルス発生要求信号線とを備え、
前記クロックパルス発生器は、前記要求信号が前記第１の論理値に変化したとき、前記クロックパルスを発生させるとともに、前記要求更新信号を生成して前記クロックパルス発生要求信号線に与えるものである
ことを特徴とするクロック発生回路。 - 請求項９に記載のクロック発生回路において、
前記クロックパルス発生器は、
前記クロックパルスの元となる原クロックが与えられるものであり、かつ、
前記要求信号が前記第１の論理値に変化したとき、前記原クロックの立ち下がりに同期して所定の論理値を保持するラッチ回路と、
前記ラッチ回路が保持する論理値が前記所定の論理値であるとき、前記クロックパルスとして前記原クロックに含まれる正極性パルスを出力する第１の論理素子と、
前記要求信号が前記第１の論理値に変化したとき、前記原クロックの立ち下がりに同期して前記要求更新信号を出力する第２の論理素子とを有するものであることを特徴とするクロック発生回路。 - 請求項９に記載のクロック発生回路において、
前記クロックパルス発生器は、
前記クロックパルスの元となる原クロックが与えられるものであり、かつ、
前記要求信号が前記第１の論理値に変化したとき、前記原クロックの立ち上がりに同期して所定の論理値を保持するラッチ回路と、
前記ラッチ回路が保持する論理値が前記所定の論理値であるとき、前記クロックパルスとして前記原クロックに含まれる負極性パルスを出力する第１の論理素子と、
前記要求信号が前記第１の論理値に変化したとき、前記原クロックの立ち上がりに同期して前記要求更新信号を出力する第２の論理素子とを有するものであることを特徴とするクロック発生回路。 - 与えられたクロックに同期して記憶内容を更新する記憶素子を複数備えた順序回路のクロック制御方法であって、
前記複数の記憶素子のうち、ある記憶素子の記憶内容が変化したことを検出するステップと、
前記検出がされたときにクロックパルスを発生させ、前記複数の記憶素子のうち、前記記憶素子の記憶内容が変化したときに入力が変化する記憶素子に、前記与えられたクロックとして当該クロックパルスを与えるステップとを有する
ことを特徴とするクロック制御方法。 - 与えられたクロックに同期して記憶内容を更新する記憶素子を複数備えた原順序回路の接続情報に基づいて、新順序回路の接続情報を得る回路変更方法であって、
前記複数の記憶素子は、マスターセルに相当する記憶素子と、当該マスターセルの記憶内容が変化したときに入力が変化するスレーブセルに相当する記憶素子とを含み、かつ、
前記原順序回路の接続情報から、前記スレーブセルを抽出するスレーブセル抽出ステップと、
前記原順序回路の接続情報から、前記抽出されたスレーブセルごとに、当該スレーブセルに対応するマスターセルを少なくとも一つ含むマスターセルグループを抽出するマスターセルグループ抽出ステップと、
前記抽出されたマスターセルグループに属するマスターセルのいずれかの記憶内容が変化したとき、変化信号を出力する変化検出手段の接続情報を生成する変化検出手段生成ステップと、
前記抽出されたスレーブセルのうち、前記抽出されたマスターセルグループが共通であるものを含むようにクロックドメインを定め、前記原順序回路の接続情報から、当該クロックドメインに属するスレーブセルが入力とするクロックを抽出し、この抽出されたクロックに基づいてクロックパルス発生器の接続情報を生成するクロックパルス発生器生成ステップと、
前記原順序回路の接続情報と、前記変化検出手段生成ステップによって生成された変化検出手段の接続情報と、前記クロックパルス発生器生成ステップによって生成されたクロックパルス発生器の接続情報とを合成して、前記新順序回路の接続情報を得る接続情報合成ステップとを有し、
前記クロックパルス発生器は、前記変化検出手段から出力される変化信号に基づいて、前記クロックパルス発生器生成ステップによって抽出されたクロックとしてクロックパルスを発生させるものである
ことを特徴とする回路変更方法。 - 請求項１３に記載の回路変更方法において、
前記変化検出手段は、前記マスターセルの出力信号に基づいて前記マスターセルの記憶内容が変化したか否かを判断し、当該変化を検出したとき、前記変化信号を出力する変化検出器であり、
前記変化検出手段生成ステップは、前記原順序回路の接続情報から、前記マスターセルグループ抽出ステップによって抽出されたマスターセルグループごとに、当該マスターセルグループに属するマスターセルの出力信号を抽出し、この抽出した出力信号に基づいて、前記変化検出器の接続情報を生成するものである
ことを特徴とする回路変更方法。 - 請求項１３に記載の回路変更方法において、
前記新順序回路におけるマスターセルは、当該マスターセルの記憶内容が変化したことを示す原変化信号を出力する変化検出回路を有する変化出力付き記憶素子であり、
前記変化検出手段は、前記変化検出回路を含み、かつ、当該変化検出回路が出力する原変化信号に基づいて前記変化信号を出力するものであり、
前記変化検出手段生成ステップは、前記変化検出手段の接続情報として、前記マスターセルグループ抽出ステップによって抽出されたマスターセルグループに属するマスターセルを、前記変化出力付き記憶素子に変換するための変換情報を生成するものである
ことを特徴とする回路変更方法。 - 請求項１３に記載の回路変更方法において、
前記変化検出手段は、前記クロックパルス発生器に前記クロックパルスの発生を要求する要求信号を伝達するための信号線であって、当該変化検出手段が出力する変化信号を受けたとき、前記要求信号を第１の論理値に変化させる一方、要求更新信号を受けたとき、前記要求信号を第２の論理値に変化させるクロックパルス発生要求信号線を有するものであり、
前記クロックパルス発生器は、前記要求信号が前記第１の論理値に変化したとき、前記クロックパルスを発生させるとともに、前記要求更新信号を生成して前記クロックパルス発生要求信号線に与える更新出力付きクロックパルス発生器であり、
当該回路変更方法は、
前記クロックパルス発生器生成ステップによって生成されたクロックパルス発生器の接続情報を、前記更新出力付きクロックパルス発生器の接続情報に変換するための変換情報を生成するクロックパルス発生器変換ステップを有し、
前記接続情報合成ステップは、前記原順序回路の接続情報と、前記変化検出手段生成ステップによって生成された変化検出手段の接続情報と、前記クロックパルス発生器生成ステップによって生成されたクロックパルス発生器の接続情報と、前記クロックパルス発生器変換ステップによって生成された変換情報とを合成して、前記新順序回路の接続情報を得るものである
ことを特徴とする回路変更方法。 - 与えられたクロックに同期して記憶内容を更新する記憶素子を複数備えた原順序回路の接続情報に基づいて、新順序回路の接続情報を得る回路設計支援装置であって、
前記複数の記憶素子は、マスターセルに相当する記憶素子と、当該マスターセルの記憶内容が変化したときに入力が変化するスレーブセルに相当する記憶素子とを含み、かつ、
前記原順序回路の接続情報から、前記スレーブセルを抽出するスレーブセル抽出手段と、
前記原順序回路の接続情報から、前記抽出されたスレーブセルごとに、当該スレーブセルに対応するマスターセルを少なくとも一つ含むマスターセルグループを抽出するマスターセルグループ抽出手段と、
前記抽出されたマスターセルグループに属するマスターセルのいずれかの記憶内容が変化したとき、変化信号を出力する変化検出手段の接続情報を生成する変化検出手段生成手段と、
前記抽出されたスレーブセルのうち、前記抽出されたマスターセルグループが共通であるものを含むようにクロックドメインを定め、前記原順序回路の接続情報から、当該クロックドメインに属するスレーブセルが入力とするクロックを抽出し、この抽出されたクロックに基づいてクロックパルス発生器の接続情報を生成するクロックパルス発生器生成手段と、
前記原順序回路の接続情報と、前記変化検出手段生成手段によって生成された変化検出手段の接続情報と、前記クロックパルス発生器生成手段によって生成されたクロックパルス発生器の接続情報とを合成して、前記新順序回路の接続情報を得る接続情報合成手段とを有し、
前記クロックパルス発生器は、前記変化検出手段から出力される変化信号に基づいて、前記クロックパルス発生器生成手段によって抽出されたクロックとしてクロックパルスを発生させるものである
ことを特徴とする回路設計支援装置。 - 請求項１７に記載の回路設計支援装置において、
前記変化検出手段は、前記マスターセルの出力信号に基づいて前記マスターセルの記憶内容が変化したか否かを判断し、当該変化を検出したとき、前記変化信号を出力する変化検出器であり、
前記変化検出手段生成手段は、前記原順序回路の接続情報から、前記マスターセルグループ抽出手段によって抽出されたマスターセルグループごとに、当該マスターセルグループに属するマスターセルの出力信号を抽出し、この抽出した出力信号に基づいて、前記変化検出器の接続情報を生成するものである
ことを特徴とする回路設計支援装置。 - 請求項１７に記載の回路設計支援装置において、
前記新順序回路におけるマスターセルは、当該マスターセルの記憶内容が変化したことを示す原変化信号を出力する変化検出回路を有する変化出力付き記憶素子であり、
前記変化検出手段は、前記変化検出回路を含み、かつ、当該変化検出回路が出力する原変化信号に基づいて前記変化信号を出力するものであり、
前記変化検出手段生成手段は、前記変化検出手段の接続情報として、前記マスターセルグループ抽出手段によって抽出されたマスターセルグループに属するマスターセルを、前記変化出力付き記憶素子に変換するための変換情報を生成するものである
ことを特徴とする回路設計支援装置。 - 請求項１７に記載の回路設計支援装置において、
前記変化検出手段は、前記クロックパルス発生器に前記クロックパルスの発生を要求する要求信号を伝達するための信号線であって、当該変化検出手段が出力する変化信号を受けたとき、前記要求信号を第１の論理値に変化させる一方、要求更新信号を受けたとき、前記要求信号を第２の論理値に変化させるクロックパルス発生要求信号線を有するものであり、
前記クロックパルス発生器は、前記要求信号が前記第１の論理値に変化したとき、前記クロックパルスを発生させるとともに、前記要求更新信号を生成して前記クロックパルス発生要求信号線に与える更新出力付きクロックパルス発生器であり、
当該回路設計支援装置は、
前記クロックパルス発生器生成手段によって生成されたクロックパルス発生器の接続情報を、前記更新出力付きクロックパルス発生器の接続情報に変換するための変換情報を生成するクロックパルス発生器変換手段を有し、
前記接続情報合成手段は、前記原順序回路の接続情報と、前記変化検出手段生成手段によって生成された変化検出手段の接続情報と、前記クロックパルス発生器生成手段によって生成されたクロックパルス発生器の接続情報と、前記クロックパルス発生器変換手段によって生成された変換情報とを合成して、前記新順序回路の接続情報を得るものである
ことを特徴とする回路設計支援装置。 - 与えられたクロックに同期して記憶内容を更新する記憶素子を複数有する順序回路を備えた半導体集積回路であって、
前記複数の記憶素子は、マスターセルに相当する記憶素子と、当該マスターセルの記憶内容が変化したときに入力が変化するスレーブセルに相当する記憶素子とを含み、かつ、
前記順序回路は、
前記マスターセルの記憶内容が変化したとき、変化信号を出力する変化検出手段と、
前記変化信号に基づいてクロックパルスを発生させ、前記スレーブセルに前記与えられたクロックとして当該クロックパルスを与えるクロックパルス発生器とを有する
ことを特徴とする半導体集積回路。 - 請求項２１に記載の半導体集積回路において、
前記順序回路は、
前記マスターセルを少なくとも一つ含むマスターセルグループと、
前記スレーブセルであって、前記マスターセルグループに属するマスターセルのいずれかの記憶内容が変化したときに入力が変化するスレーブセルを少なくとも一つ含むクロックドメインとを有し、
前記変化検出手段は、前記マスターセルグループに属するマスターセルのいずれかの記憶内容が変化したとき、前記変化信号を出力するものであり、
前記クロックパルス発生器は、前記クロックドメインに属するすべてのスレーブセルに前記クロックパルスを与えるものである
ことを特徴とする半導体集積回路。 - 請求項２１に記載の半導体集積回路において、
前記変化検出手段は、前記マスターセルの出力信号に基づいて前記マスターセルの記憶内容が変化したか否かを判断し、当該変化を検出したとき、前記変化信号を出力する変化検出器である
ことを特徴とする半導体集積回路。 - 請求項２１に記載の半導体集積回路において、
前記マスターセルは、当該マスターセルの記憶内容が変化したことを示す原変化信号を出力する変化検出回路を有する変化出力付き記憶素子であり、
前記変化検出手段は、前記変化検出回路を含み、かつ、当該変化検出回路が出力する原変化信号に基づいて前記変化信号を出力するものである
ことを特徴とする半導体集積回路。 - 請求項２１に記載の半導体集積回路において、
前記変化検出手段は、前記クロックパルス発生器に前記クロックパルスの発生を要求する要求信号を伝達するための信号線であって、当該変化検出手段が出力する変化信号を受けたとき、前記要求信号を第１の論理値に変化させる一方、要求更新信号を受けたとき、前記要求信号を第２の論理値に変化させるクロックパルス発生要求信号線を有するものであり、
前記クロックパルス発生器は、前記要求信号が前記第１の論理値に変化したとき、前記クロックパルスを発生させるとともに、前記要求更新信号を生成して前記クロックパルス発生要求信号線に与える更新出力付きクロックパルス発生器である
ことを特徴とする半導体集積回路。 - 半導体集積回路を備えた通信装置であって、
前記半導体集積回路は、請求項２１に記載の半導体集積回路である
ことを特徴とする通信装置。 - 半導体集積回路を備えた情報再生装置であって、
前記半導体集積回路は、請求項２１に記載の半導体集積回路である
ことを特徴とする情報再生装置。 - 半導体集積回路を備えた画像再生装置であって、
前記半導体集積回路は、請求項２１に記載の半導体集積回路である
ことを特徴とする画像表示装置。 - 半導体集積回路を備えた電子装置であって、
前記半導体集積回路は、請求項２１に記載の半導体集積回路である
ことを特徴とする電子装置。 - 半導体集積回路を備えた電子制御装置であって、
前記半導体集積回路は、請求項２１に記載の半導体集積回路である
ことを特徴とする電子制御装置。 - 電子制御装置を備えた移動体であって、
前記電子制御装置は、請求項３０に記載の電子制御装置である
ことを特徴とする移動体。
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2004
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Cited By (1)
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| JP2007183860A (ja) * | 2006-01-10 | 2007-07-19 | Nec Electronics Corp | クロック制御回路 |
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