KR20190135275A - 타이밍 조절이 가능한 고속 멀티 레벨 신호 수신기를 포함하는 반도체 장치 및 상기 수신기를 포함하는 반도체 테스트 장치 - Google Patents

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Abstract

반도체 장치 및 반도체 테스트 장치가 제공된다. 반도체 장치는, m(m은 3 이상의 자연수) 개의 신호 레벨을 갖는 n(n은 2 이상의 자연수) 개의 멀티 레벨 신호를 제공받아, 2개의 신호 레벨을 갖는 n*(m-1)개의 싱글 레벨 신호로 변환하는 변환기, 및 싱글 레벨 신호를 제공받아 미리 정한 연산을 수행하여 출력 신호를 생성하고, 싱글 레벨 신호를 이용하여 n개의 멀티 레벨 신호 간의 타이밍 스큐(timing skew)를 보상하는 디코딩 및 타이밍 스큐 조절 회로를 포함한다.

Description

타이밍 조절이 가능한 고속 멀티 레벨 신호 수신기를 포함하는 반도체 장치 및 상기 수신기를 포함하는 반도체 테스트 장치{Semiconductor device including a high-speed receiver being capable of adjusting timing skew for multi-level signal and testing equipment including the receiver}
본 발명은 타이밍 조절이 가능한 고속 멀티 레벨 신호 수신기를 포함하는 반도체 장치 및 상기 수신기를 포함하는 반도체 테스트 장치에 관한 것이다.
반도체 장치의 동작 속도가 점점 증가함에 따라, 장치 사이의 통신의 속도의 증가가 요구되고 있다. 증가된 장치간 통신 속도를 위해, 3개 이상의 신호 레벨을 갖는 멀티 레벨(multi level) 신호를 이용한 통신이 이용되고 있다.
장치 간 통신에서 신호를 송수신하는데 있어, 환경적인 문제로 타이밍 스큐(timing skew)가 발생하면, 신호 통신의 신뢰성이 저하된다. 따라서, 신뢰성 있는 데이터 통신을 위해서는 이러한 타이밍 스큐를 조절할 수 있어야 하는데, 멀티 레벨 신호를 이용한 통신 환경에서 이러한 타이밍 스큐를 조절하기 위한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 멀티 레벨 신호간 타이밍 스큐 조절이 가능한 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 수신되는 멀티 레벨 신호간 타이밍 스큐를 조절하여 신뢰성 있는 테스트 수행이 가능한 반도체 테스트 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제들을 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, m(m은 3 이상의 자연수) 개의 신호 레벨을 갖는 n(n은 2 이상의 자연수) 개의 멀티 레벨 신호를 제공받아, 2개의 신호 레벨을 갖는 n*(m-1)개의 싱글 레벨 신호로 변환하는 변환기, 및 싱글 레벨 신호를 제공받아 미리 정한 연산을 수행하여 출력 신호를 생성하고, 싱글 레벨 신호를 이용하여 n개의 멀티 레벨 신호 간의 타이밍 스큐(timing skew)를 보상하는 디코딩 및 타이밍 스큐 조절 회로를 포함한다.
상기 기술적 과제들을 달성하기 위한 다른 몇몇 실시예에 따른 반도체 장치는, 제1 아날로그 신호를 제공받고 이를 레퍼런스 신호와 비교하여 제1 및 제2 디지털 신호를 출력하고, 제1 아날로그 신호와 다른 제2 아날로그 신호를 제공받고 이를 레퍼런스 신호와 비교하여 제3 및 제4 디지털 신호를 출력하는 비교기, 및 제1 내지 제4 디지털 신호를 이용하여, 제1 아날로그 신호와 제2 아날로그 신호 간의 타이밍 스큐를 보상하는 타이밍 스큐 조절 회로를 포함한다.
상기 기술적 과제들을 달성하기 위한 몇몇 실시예에 따른 반도체 테스트 장치는, 검사 목적물로부터 제1 및 제2 멀티 레벨 신호를 수신하고, 제1 및 제2 멀티 레벨 신호를 복수개의 싱글 레벨 신호로 변환하고, 복수개의 싱글 레벨 신호를 이용하여 출력 신호를 생성하여 출력하는 수신기, 및 검사 신호를 바탕으로 검사 목적물을 테스트하는 검사기를 포함하되, 제1 및 제2 멀티 레벨 신호는 각각이 m(m은 3 이상의 자연수) 개의 레벨을 갖고, 복수개의 싱글 레벨 신호는 각각이 2개의 레벨을 갖고, 수신기는 복수개의 싱글 레벨 신호를 이용하여 제1 및 제2 멀티 레벨 신호의 타이밍 스큐를 보상한 후 그 결과를 출력 신호에 반영한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 멀티 레벨 신호를 설명하기 위한 도면이다.
도 3은 도 1의 변환기의 예시적인 상세 블록도이다.
도 4는 멀티 레벨 신호가 싱글 레벨 신호로 변환되는 과정을 설명하기 위한 도면이다.
도 5는 도 1의 디코딩 및 타이밍 스큐 조절 회로의 예시적인 상세 블록도이다.
도 6은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 7은 도 6의 디코딩 회로와 타이밍 스큐 조절 회로의 예시적인 상세 블록도이다.
도 8은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 9는 도 8의 예시적인 상세 블록도이다.
도 10은 몇몇 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다.
도 11은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 12는 도 11의 레지스터를 설명하기 위한 도면이다.
도 13 및 도 14는 몇몇 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면들이다.
도 15는 몇몇 실시예에 따른 반도체 테스트 장치를 설명하기 위한 블록도이다.
이하에서 사용되는 '멀티 레벨 신호'는 3개 이상의 신호 레벨을 갖는 신호를 의미한다. 예를 들어, 3개의 신호 레벨을 갖는 멀티 레벨 신호일 경우, 멀티 레벨 신호는 예를 들어, H(logical high), M(logical medium), L(logical low)의 신호 레벨을 가질 수 있다.
몇몇 실시예에서, 아날로그 신호는 이러한 '멀티 레벨 신호'로 표현될 수 있다. 즉, 몇몇 실시예에서, '멀티 레벨 신호'는 예를 들어, 아날로그 신호일 수 있다.
또한, 이하에서 사용되는 '싱글 레벨 신호'는 2개의 신호 레벨을 갖는 신호를 의미한다. 이러한 싱글 레벨 신호는 예를 들어, H(logical high), L(logical low)의 신호 레벨을 가질 수 있다.
몇몇 실시예에서, 싱글 레벨 신호의 논리 하이(H) 신호 레벨은 1로 표현되고, 논리 로우(L) 신호 레벨은 0으로 표현될 수 있다. 이렇게 2개의 신호 레벨을 갖는 신호를 '싱글 레벨 신호'로 명명한 것은, 앞서 설명한 멀티 레벨 신호는 기준 값인 L 신호 레벨을 기준으로 2개 이상의 다른 정보를 전달할 수 있으나, 싱글 레벨 신호는 기준 값인 L 신호 레벨을 기준으로 1개만의 다른 정보를 전달할 수 있기 때문이다.
몇몇 실시예에서, 디지털 신호는 이러한 '싱글 레벨 신호'로 표현될 수 있다. 즉, 몇몇 실시예에서, '싱글 레벨 신호'는 예를 들어, 디지털 신호일 수 있다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다. 도 2는 도 1의 멀티 레벨 신호를 설명하기 위한 도면이다. 도 3은 도 1의 변환기의 예시적인 상세 블록도이다. 도 4는 멀티 레벨 신호가 싱글 레벨 신호로 변환되는 과정을 설명하기 위한 도면이다. 도 5는 도 1의 디코딩 및 타이밍 스큐 조절 회로의 예시적인 상세 블록도이다.
먼저 도 1을 참조하면, 반도체 장치(1)는 변환기(100) 및 디코딩 및 타이밍 스큐 조절 회로(200)를 포함한다.
몇몇 실시예에서, 반도체 장치(1)는 예를 들어, 특정 장치에 결합되어 신호를 수신하여 처리하는 수신기(receiver)이거나, 수신기를 포함하는 수신 모듈일 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예들이 이에 제한되는 것은 아니다.
본 명세서에서 사용되는 '회로' 또는 '블록'이라는 용어는 FPGA에 구현된 하드웨어, ASIC와 같은 하드웨어 구성요소를 의미할 수 있다. 또한, '회로' 또는 '블록'은 별도의 칩으로 구현될 수도 있다. 나아가, '회로' 또는 '블록'은 하드웨어가 아닌 소프트웨어로 구현될 수도 있다.
이러한 '회로' 또는 '블록'은 특정한 역할들을 수행한다. 그렇지만 '회로' 또는 '블록'은 하드웨어 또는 소프트웨어에 한정되는 의미는 아니다. 구성요소들과 '회로' 또는 '블록'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '회로' 또는 '블록'들로 결합되거나 추가적인 구성요소들과 '회로' 또는 '블록'들로 더 분리될 수 있다.
변환기(100)는 외부로부터 복수의 멀티 레벨 신호(MLS1~MLSn)를 제공받고, 제공받은 복수의 멀티 레벨 신호(MLS1~MLSn)를 복수의 싱글 레벨 신호(SLS11~SLSn(m-1))로 변환할 수 있다. 구체적으로 변환기(100)는 외부로부터 n(여기서, n은 2이상의 자연수) 개의 멀티 레벨 신호(MLS1~MLSn)를 제공받고, 각 멀티 레벨 신호(MLS1~MLSn)를 m-1개의 레퍼런스 신호(R1~R(m-1))와 비교하여, n*(m-1)개의 싱글 레벨 신호(SLS11~SLSn(m-1))를 출력할 수 있다.
앞서 설명한 것과 같이, 여기서 각 멀티 레벨 신호(MLS1~MLSn)는 m(m은 3이상의 자연수) 개의 신호 레벨을 갖는 신호이고, 각 싱글 레벨 신호(SLS11~SLSn(m-1))는 논리 하이(H, 1)와 논리 로우(L, 0)의 2개의 신호 레벨을 갖는 신호일 수 있다.
이러한 멀티 레벨 신호(MLS1~MLSn)와 레퍼런스 신호(R1~R(m-1))에 대해 보다 구체적으로 설명하면 다음과 같다.
도 2를 참조하면, 각 멀티 레벨 신호(MLS1~MLSn)는, 도시된 것과 같이 예를 들어, 제1 신호 레벨(L1)에서 제m 신호 레벨(Lm)까지 m개의 신호 레벨을 가질 수 있다. 몇몇 실시예에서, 제1 신호 레벨(L1)은 0으로 표현되는 논리 로우(logical low) 값일 수 있으나, 본 발명의 기술적 사상에 따른 실시예들이 이에 제한되는 것은 아니다.
레퍼런스 신호(R1~R(m-1)) 각각의 크기는 멀티 레벨 신호(MLS1~MLSn)가 가질 수 있는 신호 레벨들(L1~Lm) 사이 값(예를 들어, 중앙 값)으로 정해질 수 있다. 구체적으로, 제1 레퍼런스 신호(R1)의 크기는 제1 신호 레벨(L1)과 제2 신호 레벨(L2)의 사이 값으로 정해지고, 제2 레퍼런스 신호(R2)의 크기는 제2 신호 레벨(L2)과 제3 신호 레벨(L3)의 사이 값으로 정해지고, 제(m-1) 레퍼런스 신호(R(m-1))의 크기는 제(m-1) 신호 레벨(L(m-1))과 제m 신호 레벨(Lm)의 사이 값으로 정해질 수 있다.
다시 도 1을 참조하면, 변환기(100)는 각각의 멀티 레벨 신호(MLS1~MLSn)당, m-1개의 싱글 레벨 신호(SLS11~SLSn(m-1))를 출력할 수 있다. 구체적으로, 변환기(100)는 멀티 레벨 신호(MLS1)를 제공받고, m개의 레퍼런스 신호(R1~R(m-1))를 이용하여, 멀티 레벨 신호(MLS1)를 m개의 싱글 레벨 신호(SLS11~SLS1(m-1))로 변환할 수 있다. 그리고, 변환기(100)는 멀티 레벨 신호(MLSn)를 제공받고, m개의 레퍼런스 신호(R1~R(m-1))를 이용하여, 멀티 레벨 신호(MLSn)를 m개의 싱글 레벨 신호(SLSn1~SLSn(m-1))로 변환할 수 있다.
본 발명의 기술적 사상에 따를 때, 이처럼 n개의 멀티 레벨 신호(MLS1~MLSn)를 제공받고, 각 멀티 레벨 신호(MLS1~MLSn)를 m-1개의 레퍼런스 신호(R1~R(m-1))와 비교하여, n*(m-1)개의 싱글 레벨 신호(SLS11~SLSn(m-1))를 출력하는 변환기(100)의 구성이 특정한 구성에 제한되는 것은 아니다. 이하에서는, 그 일 예로, 비교기(comparator)를 사용하여 변환기(100)를 구성하는 실시예를 설명할 것이나, 실시예들이 이에 제한되는 것은 아니다.
도 3을 참조하면, 변환기(100)는 n*(m-1)개의 비교기(C11~Cn(m-1))를 포함할 수 있다. 각 비교기(C11~Cn(m-1))는 멀티 레벨 신호(MLS1~MLSn)를 레퍼런스 신호(R1~R(m-1))와 비교하여 그 결과를 싱글 레벨 신호(SLS11~SLSn(m-1))로 출력할 수 있다.
구체적으로, 비교기(C11)는 멀티 레벨 신호(MLS1)와 레퍼런스 신호(R1)를 비교하여 그 결과를 싱글 레벨 신호(SLS11)로 출력하고, 비교기(C12)는 멀티 레벨 신호(MLS1)와 레퍼런스 신호(R2)를 비교하여 그 결과를 싱글 레벨 신호(SLS12)로 출력하고, 비교기(C1(m-1))는 멀티 레벨 신호(MLS1)와 레퍼런스 신호(R(m-1))를 비교하고 그 결과를 싱글 레벨 신호(SLS1(m-1))로 출력할 수 있다. 그리고, 비교기(Cn1)는 멀티 레벨 신호(MLSn)와 레퍼런스 신호(R1)를 비교하여 그 결과를 싱글 레벨 신호(SLSn1)로 출력하고, 비교기(Cn2)는 멀티 레벨 신호(MLSn)와 레퍼런스 신호(R2)를 비교하여 그 결과를 싱글 레벨 신호(SLSn2)로 출력하고, 비교기(Cn(m-1))는 멀티 레벨 신호(MLSn)와 레퍼런스 신호(R(m-1))를 비교하고 그 결과를 싱글 레벨 신호(SLSn(m-1))로 출력할 수 있다.
이하 도 3과 도 4를 참조하여, 이에 대해 보다 구체적으로 설명한다.
도 4는 멀티 레벨 신호(MLS1)가 4개의 신호 레벨(L1~L4)을 갖는 예(즉, m=4인 예)를 도시한 도면이다.
도 4를 참조하면, 멀티 레벨 신호(MLS1)는 제1 구간(T1)에서 제1 신호 레벨(L1)을 갖고, 제2 구간(T2)에서 제3 신호 레벨(L3)을 갖고, 제3 구간(T3)에서 제4 신호 레벨(L4)을 갖고, 제4 구간(T4)에서 제2 신호 레벨(L2)을 갖는다.
이처럼 멀티 레벨 신호(MLS1)가 4개의 레벨을 갖는 경우, 도 3의 변환부(100)가 멀티 레벨 신호(MLS1)를 3개의 싱글 레벨 신호(SLS11, SLS12, SLS13)로 변환하는 데에는 3개의 비교기(C11, C12, C13)가 필요하다.
제1 구간(T1)에서, 비교기(C11)는 멀티 레벨 신호(MLS1)를 레퍼런스 신호(R1)와 비교하고, 멀티 레벨 신호(MLS1)가 레퍼런스 신호(R1)보다 작으므로 0을 출력한다. 즉, 싱글 레벨 신호(SLS11)는 논리 로우(L) 값을 가질 수 있다. 여기서, 싱글 레벨 신호(SLS11)가 논리 로우(L) 값 또는 0을 갖는 것은 설명의 편의를 위한 예시일 뿐이며, 싱글 레벨 신호(SLS11)가 갖는 값의 형태는 실시예에 따라 얼마든지 변형될 수 있다. 예를 들어, 몇몇 실시예에서, 멀티 레벨 신호(MLS1)가 레퍼런스 신호(R1)보다 작을 경우, 싱글 레벨 신호(SLS11)는 논리 하이(H) 값 또는 1을 갖는 것으로 본 실시예가 변형되어 실시될 수도 있다.
다시 제1 구간(T1)에서, 비교기(C12)는 멀티 레벨 신호(MLS1)를 레퍼런스 신호(R2)와 비교하고, 멀티 레벨 신호(MLS1)가 레퍼런스 신호(R2)보다 작으므로 0을 출력한다. 따라서, 싱글 레벨 신호(SLS12)도 0이다. 그리고, 비교기(C13)는 멀티 레벨 신호(MLS1)를 레퍼런스 신호(R3)와 비교하고, 멀티 레벨 신호(MLS1)가 레퍼런스 신호(R3)보다 작으므로 0을 출력한다. 따라서, 싱글 레벨 신호(SLS13)도 0이다.
제2 구간(T2)에서는 멀티 레벨 신호(MLS1)가 레퍼런스 신호(R1)와 레퍼런스 신호(R2)보다는 크나, 레퍼런스 신호(R3)보다 작으므로, 싱글 레벨 신호(SLS11)와 싱글 레벨 신호(SLS12)는 1이나, 싱글 레벨 신호(SLS13)는 0이다.
제3 구간(T3)에서는 멀티 레벨 신호(MLS1)가 레퍼런스 신호(R1), 레퍼런스 신호(R2) 및 레퍼런스 신호(R3) 보다 크므로, 싱글 레벨 신호(SLS11), 싱글 레벨 신호(SLS12), 및 싱글 레벨 신호(SLS13)는 1이다.
제4 구간(T4)에서는 멀티 레벨 신호(MLS1)가 레퍼런스 신호(R1)보다는 크나, 레퍼런스 신호(R2)와 레퍼런스 신호(R3)보다는 작으므로, 싱글 레벨 신호(SLS11)는 1이고, 싱글 레벨 신호(SLS12)와 싱글 레벨 신호(SLS13)는 0이다.
즉, 4개의 신호 레벨(L1~L4)을 갖는 멀티 레벨 신호(MLS1)는 각 구간(T1~T4)에서 2개의 신호 레벨(0, 1)을 갖는 3개의 싱글 레벨 신호(SLS11~SLS13)로 변환되어 표현될 수 있다.
다시 도 1을 참조하면, 디코딩 및 타이밍 스큐 조절 회로(200)는 변환부(100)로부터 n*(m-1)개의 싱글 레벨 신호(SLS11~SLSn(m-1))를 제공받아 미리 정한 연산을 수행하여 출력 신호(OS)를 생성하고, n*(m-1)개의 싱글 레벨 신호(SLS11~SLSn(m-1))를 이용하여 n개의 멀티 레벨 신호(MLS1~MLSn) 간의 타이밍 스큐(timing skew)를 보상할 수 있다.
이에 따라, 비록 n개의 멀티 레벨 신호(MLS1~MLSn) 간에 타이밍 스큐가 존재하였다고 하더라도, 디코딩 및 타이밍 스큐 조절 회로(200)로부터 출력되는 출력 신호(OS)는 n개의 멀티 레벨 신호(MLS1~MLSn) 간에 존재하였던 타이밍 스큐가 보상되어 출력될 수 있다.
비록 도 1에서는, 출력 신호(OS)를 하나로 도시하였으나, 이는 본 발명의 기술적 사상을 간략하게 이해시키기 위한 것이며, 본 발명의 기술적 사상에 따른 실시예들이 이에 제한되는 것은 아니다. 출력 신호(OS)는 디코딩 및 타이밍 스큐 조절 회로(200)가 수행하는 연산의 형태에 따라 얼마든지 복수개로 변형되어 실시 될 수 있다.
본 발명의 기술적 사상에 따를 때, 디코딩 및 타이밍 스큐 조절 회로(200)의 구성이 특정한 구성에 제한되는 것은 아니다. 즉, n*(m-1)개의 싱글 레벨 신호(SLS11~SLSn(m-1))를 제공받아 미리 정한 연산을 수행하여 출력 신호(OS)를 생성하고, n*(m-1)개의 싱글 레벨 신호(SLS11~SLSn(m-1))를 이용하여 n개의 멀티 레벨 신호(MLS1~MLSn) 간의 타이밍 스큐를 보상하는 디코딩 및 타이밍 스큐 조절 회로(200)의 구성이 특정한 구성에 제한되는 것은 아니다.
이하에서는, 도 5를 참조하여, 디코딩 및 타이밍 스큐 조절 회로(200)의 예시적인 구현 예에 대해 설명할 것이나, 앞서 설명한 것과 같이 본 발명의 기술적 사상에 따른 실시예들이 이에 제한되는 것은 아니다.
도 5를 참조하면, 디코딩 및 타이밍 스큐 조절 회로(200)는 버퍼링 회로(210)와, 디코딩 회로(220), 및 타이밍 스큐 조절 회로(230)를 포함할 수 있다.
버퍼링 회로(210)는, n*(m-1)개의 싱글 레벨 신호(SLS11~SLSn(m-1))를 제공받고, 이들을 버퍼링(buffering)하여 버퍼링된(또는 지연된) 싱글 레벨 신호(BSLS11~BSLSn(m-1))를 출력할 수 있다.
몇몇 실시예에서, 디코딩 회로(220)가 이러한 버퍼링 기능을 수행하는 경우, 버퍼링 회로(210)가 생략될 수도 있다.
디코딩 회로(220)는, 버퍼링 회로(210)로부터 제공받은 버퍼링된 싱글 레벨 신호(BSLS11~BSLSn(m-1))에 미리 정한 연산을 수행하여 출력 신호(OS)를 생성할 수 있다. 그리고, 디코딩 회로(220)는 생성된 출력 신호(OS)를 도시하지 않은 후단의 회로에 출력할 수 있다. 여기서 후단의 회로는 예를 들어, 출력 신호(OS)를 이용하여 연산을 수행하거나, 다른 회로의 동작을 제어하는 회로일 수 있다.
앞서 설명한 것과 같이, 출력 신호(OS)는 실시예에 따라 복수 개일 수 있으며, 버퍼링 회로(210)가 생략되는 경우, 디코딩 회로(220)는 싱글 레벨 신호(BSLS11~BSLSn(m-1))를 직접 제공받을 수도 있다.
타이밍 스큐 조절 회로(230)는 버퍼링된 싱글 레벨 신호(BSLS11~BSLSn(m-1))를 이용하거나, 또는 버퍼링 회로(210)가 생략되는 경우 싱글 레벨 신호(BSLS11~BSLSn(m-1))를 이용하여, n개의 멀티 레벨 신호(도 1의 MLS1~MLSn) 간의 타이밍 스큐를 보상할 수 있다.
구체적으로, 타이밍 스큐 조절 회로(230)는, 디코딩 회로(220)가 n개의 멀티 레벨 신호(도 1의 MLS1~MLSn) 간의 타이밍 스큐가 보상된 출력 신호(OS)를 출력하도록 디코딩 회로(220)를 제어할 수 있다.
비록 도면에서는 설명의 편의를 위해, 디코딩 회로(220)와 타이밍 스큐 조절 회로(230)를 별도로 도시하였으나, 실시예들이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 타이밍 스큐 조절 회로(230)는 디코딩 회로(220)에 통합되어 구현될 수도 있다.
복수 개의 신호 레벨을 갖는 멀티 레벨 신호의 경우, 멀티 레벨 신호 간 타이밍 스큐를 보상하는 것이 2개의 신호 레벨을 갖는 싱글 레벨 신호보다 어렵고 복잡하다. 이에 따라, 본 실시예에서는, m개의 신호 레벨을 갖는 멀티 레벨 신호 각각을 m-1개의 레퍼런스 신호와 m-1개의 비교기를 통해 n*(m-1)개의 싱글 레벨 신호로 변환하고, 변환된 싱글 레벨 신호들을 이용하여 멀티 레벨 신호들 간의 타이밍 스큐를 보상한다. 따라서, 멀티 레벨 신호 간에 존재하는 타이밍 스큐를 보다 용이하게 보상할 수 있다.
도 6은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다. 도 7은 도 6의 디코딩 및 타이밍 스큐 조절 회로의 예시적인 상세 블록도이다. 이하에서는 앞서 설명한 실시예와 중복된 설명은 생략하고 차이점을 위주로 설명한다.
도 6을 참조하면, 반도체 장치(2)의 타이밍 스큐 조절 회로(400)는, 디코딩 회로(300)가 출력하는 출력 신호(OS)를 바탕으로 n개의 멀티 레벨 신호(MLS1~MLSn) 간의 타이밍 스큐를 보상할 수 있다. 구체적으로, 타이밍 스큐 조절 회로(400)는, 디코딩 회로(300)가 출력하는 출력 신호(OS)를 바탕으로 n개의 멀티 레벨 신호(MLS1~MLSn) 간의 타이밍 스큐를 보상하는 제어 신호(CS)를 생성하고, 제어 신호(CS)를 디코딩 회로(300)에 제공함으로써 디코딩 회로(300)가 n개의 멀티 레벨 신호(MLS1~MLSn) 간의 타이밍 스큐가 보상된 출력 신호(OS)를 출력하도록 할 수 있다.
이러한 구성에 따라, 몇몇 실시예에서, 디코딩 회로(300)가 초기에 출력하는 출력 신호(OS)는 n개의 멀티 레벨 신호(MLS1~MLSn) 간의 타이밍 스큐가 보상되지 않은 신호일 수 있다. 이에 따라, 반도체 장치(2)는 출력 신호(OS)를 외부로 출력하지 않고, 타이밍 스큐 조절 회로(400)에만 제공할 수 있다. 즉, 반도체 장치(2)에서는 디코딩 회로(300)가 n개의 멀티 레벨 신호(MLS1~MLSn) 간의 타이밍 스큐가 보상된 출력 신호(OS)를 출력할 때까지의 일정 시간의 초기화 시간이 필요할 수 있다.
이러한 동작을 수행하는 디코딩 회로(300)와 타이밍 스큐 조절 회로(400)의 구성이 마찬가지로 특정 구현 예에 제한되는 것은 아니다. 이하에서는 도 7을 참조하여, 그 일 예를 설명할 것이나, 본 발명의 기술적 사상에 따른 실시예들이 이에 제한되는 것은 아니다.
도 7을 참조하면, 디코딩 회로(300)는 버퍼링 회로(310)와 디코더(320)를 포함할 수 있다.
버퍼링 회로(310)는, n*(m-1)개의 싱글 레벨 신호(SLS11~SLSn(m-1))를 제공받고, 이들을 버퍼링하여 버퍼링된 싱글 레벨 신호(BSLS11~BSLSn(m-1))를 출력할 수 있다.
디코더(320)는 버퍼링 회로(310)로부터 제공받은 버퍼링된 싱글 레벨 신호(BSLS11~BSLSn(m-1))에 미리 정한 연산을 수행하여 출력 신호(OS)를 생성하고, 생성된 출력 신호(OS)를 출력할 수 있다. 앞서 설명한 것과 같이, 출력 신호(OS)는 실시예에 따라 복수 개일 수 있다.
타이밍 스큐 조절 회로(400)는, 디코더(320)가 출력하는 출력 신호(OS)를 바탕으로 n개의 멀티 레벨 신호(MLS1~MLSn) 간의 타이밍 스큐를 보상하는 제어 신호(CS)를 생성하고, 제어 신호(CS)를 버퍼링 회로(310)에 제공할 수 있다. 이에 따라, 버퍼링 회로(310)는 n개의 멀티 레벨 신호(MLS1~MLSn) 간의 타이밍 스큐가 보상된 버퍼링된 싱글 레벨 신호(BSLS11~BSLSn(m-1))를 디코더(320)에 제공할 수 있으며, 디코더(320) 역시 n개의 멀티 레벨 신호(MLS1~MLSn) 간의 타이밍 스큐가 보상된 출력 신호(OS)를 출력할 수 있다.
도 8은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다. 도 9는 도 8의 예시적인 상세 블록도이다.
이하에서는 3개의 신호 레벨(즉, m=3)을 갖는 3개(즉, n=3)의 멀티 레벨 신호(예를 들어, C-PHY 신호)가 외부로부터 제공되는 경우를 가정하여 본 발명의 기술적 사상에 따른 반도체 장치에 대해 설명할 것이나, 실시예들이 이에 제한되는 것은 아니다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명한다.
먼저 도 8 및 도 9를 참조하면, 반도체 장치(3)는, 비교 회로(1100), 지연 회로(1200), OR 게이트 회로(1300), CDR(Clock and Data Recovery) 회로(1400), 플립 플롭 회로(1500)를 포함할 수 있다.
여기서, 비교 회로(1100)는 예를 들어, 앞서 설명한 변환부(예를 들어, 도 1의 100)에 대응되고, 지연 회로(1200)는 앞서 설명한 버퍼링 회로(예를 들어, 도 5의 210)에 대응되고, OR 게이트 회로(1300)와 플립 플롭 회로(1500)는 앞서 설명한 디코딩 회로(예를 들어, 도 5의 220)에 대응되고, CDR 회로(1300)는 앞서 설명한 타이밍 스큐 조절 회로(예를 들어, 도 5의 230)에 대응될 수 있으나, 이에 제한되는 것은 아니다.
비교 회로(1100)에는 3개의 신호 레벨을 갖는 3개의 멀티 레벨 신호(A, B, C)가 제공될 수 있다. 비교 회로(1100)는 9개의 비교기(1110~1190)를 포함할 수 있다. 여기서, 3개의 비교기(1130, 1160, 1190)는 멀티 레벨 신호(A, B, C)가 C-PHY 신호인 경우에, 멀티 레벨 신호(A, B, C)에 포함된 특정 신호를 검출하기 위해 필요하므로, 멀티 레벨 신호(A, B, C)가 C-PHY 신호가 아닌 경우 생략될 수 있다.
6개의 비교기(1110, 1120, 1140, 1150, 1170, 1180)는 2개의 레퍼런스 신호들(R1, R2)과 3개의 멀티 레벨 신호들(A, B, C)을 비교하여, 6개의 싱글 레벨 신호들(AH, AL, BH, BL, CH, CL)을 출력할 수 있다. 이에 대한 구체적인 설명은 앞서 충분히 한 바 중복된 설명은 생략한다.
지연 회로(1200)는 싱글 레벨 신호들(AH, AL, BH, BL, CH, CL)을 제공받고 이들을 버퍼링(또는 지연)하여 지연된 싱글 레벨 신호들(BAH, BAL, BBH, BBL, BCH, BCL)을 출력할 수 있다. 지연 회로(1200)는 이를 위해, 복수의 가변 지연 소자(1210~1260)를 포함할 수 있다. 몇몇 실시예에서, 이러한 지연 회로(1200)가 생략되는 경우, 싱글 레벨 신호들(AH, AL, BH, BL, CH, CL)이 OR 게이트(1300)에 제공될 수도 있다.
OR 게이트 회로(1300)는 제공받은 싱글 레벨 신호들(BAH, BAL, BBH, BBL, BCH, BCL)에 대해 OR 연산을 수행할 수 있다. 구체적으로, OR 게이트 회로(1300)는 싱글 레벨 신호들(BAH, BBL)에 OR 연산을 수행하는 OR 게이트 (1310)와, 싱글 레벨 신호들(BBH, BCL)에 OR 연산을 수행하는 OR 게이트 (1320)와, 싱글 레벨 신호들(BCH, BAL)에 OR 연산을 수행하는 OR 게이트 (1330)를 포함할 수 있다.
본 실시예에서, OR 게이트 회로(1300)의 구성이 이러함은 반도체 장치(3)의 출력 신호로 필요한 값이 멀티 레벨 신호들(A, B, C) 간의 차이 값이기 때문이다. 구체적으로, OR 게이트(1310)는 싱글 레벨 신호들(BAH, BBL)을 OR 연산하여 멀티 레벨 신호(A)와 멀티 레벨 신호(B) 간의 차이 값을 출력하고, OR 게이트(1320)는 싱글 레벨 신호들(BBH, BCL)을 OR 연산하여 멀티 레벨 신호(B)와 멀티 레벨 신호(C) 간의 차이 값을 출력하고, OR 게이트(1330)는 싱글 레벨 신호들(BCH, BAL)을 OR 연산하여 멀티 레벨 신호(C)와 멀티 레벨 신호(A) 간의 차이 값을 출력한다. 따라서, 반도체 장치(3)의 필요한 출력 신호의 내용이 변경될 경우, 얼마든지 OR 게이트 회로(1300)의 구성도 변형될 수 있다.
CDR 회로(1400)는 OR 게이트 회로(1300)의 출력으로부터 멀티 레벨 신호들(A, B, C)의 클럭을 추출하고, 추출된 클럭을 플립 플롭 회로(1500)에 제공할 수 있다. 즉, CDR 회로(1400)는 추출된 클럭을 바탕으로 플립 플롭 회로(1500)의 출력 타이밍을 제어할 수 있다.
구체적으로 제1 클럭 추출 회로(1405, 1410, 1415)는 OR 게이트(1310)로부터 멀티 레벨 신호(A)와 멀티 레벨 신호(B) 간의 차이 값을 제공받고, 이에 대한 클럭을 추출할 수 있다. 제2 클럭 추출 회로(1425, 1430, 1435)는 OR 게이트(1320)로부터 멀티 레벨 신호(B)와 멀티 레벨 신호(C) 간의 차이 값을 제공받고, 이에 대한 클럭을 추출할 수 있다. 제3 클럭 추출 회로(1445, 1460, 1465)는 OR 게이트(1330)로부터 멀티 레벨 신호(C)와 멀티 레벨 신호(A) 간의 차이 값을 제공받고, 이에 대한 클럭을 추출할 수 있다.
OR 게이트(1450)는 이렇게 추출된 클럭들을 OR 연산하여 최종적으로 멀티 레벨 신호들(A, B, C)의 클럭을 추출할 수 있다. OR 게이트(1450)의 출력은 버퍼(1465)에 저장되어 플립 플롭 회로(1500)의 동작 타이밍을 제어할 수 있다.
플립 플롭 회로(1500)는 OR 게이트(1310)로부터 제공된 멀티 레벨 신호(A)와 멀티 레벨 신호(B) 간의 차이 값과, OR 게이트(1320)로부터 제공된 멀티 레벨 신호(B)와 멀티 레벨 신호(C) 간의 차이 값과, OR 게이트(1330)로부터 제공된 멀티 레벨 신호(C)와 멀티 레벨 신호(A) 간의 차이 값을 버퍼(1465)로부터 제공된 클럭에 동기화시켜 출력할 수 있다.
구체적으로, 플립 플롭(1510)은 버퍼(BF1)에 저장된 멀티 레벨 신호(A)와 멀티 레벨 신호(B) 간의 차이 값을 CDR 회로(1400)에 의해 추출된 클럭에 맞춰 출력 신호(RxAB)로 출력하고, 플립 플롭(1520)은 버퍼(BF2)에 저장된 멀티 레벨 신호(B)와 멀티 레벨 신호(C) 간의 차이 값을 CDR 회로(1400)에 의해 추출된 클럭에 맞춰 출력 신호(RxBC)로 출력하고, 플립 플롭(1530)은 버퍼(BF3)에 저장된 멀티 레벨 신호(C)와 멀티 레벨 신호(A) 간의 차이 값을 CDR 회로(1400)에 의해 추출된 클럭에 맞춰 출력 신호(RxCA)로 출력할 수 있다. 이에 따라, 플립 플롭 회로(1500)는 후단에서 필요한 신호(RxAB, RxBC, RxCA)를 멀티 레벨 신호들(A, B, C) 간의 타이밍 스큐가 보상된 형태로 출력할 수 있다.
도 10은 몇몇 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다.
도 9 및 도 10을 참조하면, 예를 들어, 멀티 레벨 신호(A)와 멀티 레벨 신호(B) 간에 도시된 것과 같이 타이밍 스큐(지연 d)가 존재할 때, 멀티 레벨 신호(A)와 멀티 레벨 신호(B)는 도시된 것과 같이 타이밍 스큐(지연 d)가 존재하는 형태로 반도체 장치(3)에 제공된다. 이러한, 멀티 레벨 신호들(A, B)을 제공받은 반도체 장치(3)는, 멀티 레벨 신호들(A, B)을 복수 개의 싱글 레벨 신호들로 변환하고, 변환된 싱글 레벨 신호들로부터 클럭을 추출하여, 반도체 장치(3)의 출력 신호(RxAB, RxBC, RxCA)를 추출된 클럭에 맞춰 출력한다. 따라서, 출력 신호(RxAB, RxBC, RxCA)는 앞서 설명한 과정을 통해 타이밍 스큐(지연 d)가 보상된 형태로 출력될 수 있다.
도 11은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다. 도 12는 도 11의 레지스터를 설명하기 위한 도면이다. 이하에서도 3개의 신호 레벨(즉, m=3)을 갖는 3개(즉, n=3)의 멀티 레벨 신호(예를 들어, C-PHY 신호)가 외부로부터 제공되는 경우를 가정하여 본 발명의 기술적 사상에 따른 반도체 장치에 대해 설명할 것이나, 실시예들이 이에 제한되는 것은 아니다. 또한, 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명한다.
도 11을 참조하면, 반도체 장치(4)는, 비교 회로(2100), 버퍼링 회로(2200), OR 게이트 회로(2300), 타이밍 스큐 조절 회로(2400)를 포함할 수 있다.
여기서, 비교 회로(2100)는 예를 들어, 앞서 설명한 변환부(예를 들어, 도 6의 100)에 대응되고, 버퍼링 회로(2200)는 앞서 설명한 버퍼링 회로(예를 들어, 도 7의 310)에 대응되고, OR 게이트 회로(2300)는 앞서 설명한 디코더(예를 들어, 도 7의 320)에 대응될 수 있으나, 이에 제한되는 것은 아니다.
비교 회로(2100)에는 3개의 신호 레벨을 갖는 3개의 멀티 레벨 신호(A, B, C)가 제공될 수 있다. 비교 회로(2100)는 6개의 비교기(2110~2160)를 포함할 수 있다. 6개의 비교기(2110~2160)는 2개의 레퍼런스 신호들(R1, R2)과 3개의 멀티 레벨 신호들(A, B, C)을 비교하여, 6개의 싱글 레벨 신호들(AH, AL, BH, BL, CH, CL)을 출력할 수 있다.
버퍼링 회로(2200)는 수신기(2210)와 레지스터(2220)를 포함할 수 있다. 수신기(2210)는 위상 고정 루프(2250)로부터 제공되는 고주파 클럭(HCK)을 이용하여 제공받은 싱글 레벨 신호들(AH, AL, BH, BL, CH, CL)을 샘플링하고, 샘플링 결과를 레지스터(2220)에 저장할 수 있다. 여기서 고주파 클럭(HCK)은 오실레이터(2260)로부터 제공받는 저주파 클럭(LCK)이 위상 고정 루프(2250)에 의해 고주파 클럭(HCK)으로 변환된 것일 수 있다.
레지스터(2220)는 수신기(2210)로부터 제공받은 샘플링 결과를 비트(bit) 단위로 저장할 수 있다. 도 11 및 12를 함께 참조하면, 몇몇 실시예에서, 레지스터(2220)는 신호를 수신하는 수신 장치에서 사용되는 역직렬화 레지스터(2221)를 포함할 수 있다. 이러한 역직렬화 레지스터(2221)는 타이밍 스큐 조절 회로(2400)로부터 제어 신호(CS)를 제공받아 그 내부에 저장된 비트 데이터에 소정의 지연(DELAY)을 반영할 수 있다. 몇몇 실시예에서, 역직렬화 레지스터(2221)가 이렇게 지연(DELAY)을 반영하는 방법은 예를 들어, 그 내부에 저장된 데이터에 비트 시프트(bit shift)를 수행하는 것일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
도 11을 참조하면, 레지스터(2220)는 도시된 것과 같이 제어 신호(CS)에 의해 비트 시프트가 수행된 싱글 레벨 신호들(AH, AL, BH, BL, CH, CL)을 OR 게이트 회로(2300)에 제공할 수 있다.
OR 게이트 회로(2300)는 제공받은 싱글 레벨 신호들(BAH, BAL, BBH, BBL, BCH, BCL)에 대해 OR 연산을 수행할 수 있다. 구체적으로, OR 게이트 회로(2300)는 싱글 레벨 신호들(AH, BL)에 OR 연산을 수행하는 OR 게이트 (2331)와, 싱글 레벨 신호들(BH, CL)에 OR 연산을 수행하는 OR 게이트 (2332)와, 싱글 레벨 신호들(CH, AL)에 OR 연산을 수행하는 OR 게이트 (2333)를 포함할 수 있다.
마찬가지로 본 실시예에서, OR 게이트 회로(2300)의 구성이 이러함은 반도체 장치(4)의 출력 신호로 필요한 값이 멀티 레벨 신호들(A, B, C) 간의 차이 값이기 때문이다. 따라서, 반도체 장치(4)의 필요한 출력 신호의 내용이 변경될 경우, 얼마든지 OR 게이트 회로(2300)의 구성도 변형될 수 있다.
타이밍 스큐 조절 회로(2400)는 OR 게이트 회로(2300)의 출력으로부터 멀티 레벨 신호들(A, B, C) 간에 타이밍 스큐가 존재하는지 여부를 검사하고, 타이밍 스큐가 존재하는 경우, 이를 보상하기 위한 제어 신호(CS)를 생성하여 레지스터(2220)에 제공할 수 있다. 이러한 보상이 완료되면 타이밍 스큐 조절 회로(2400)는 멀티 레벨 신호들(A, B, C) 간의 차이 값을 출력 신호(RxAB, RxBC, RxCA)로 출력할 수 있다. 이에 따라, 후단에서 필요한 신호(RxAB, RxBC, RxCA)들은 멀티 레벨 신호들(A, B, C) 간의 타이밍 스큐가 보상된 형태로 출력될 수 있다.
도 13 및 도 14는 몇몇 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면들이다.
도 10, 도 11 및 13을 참조하면, 도 10의 t2 시점에서, 멀티 레벨 신호(A)로부터 변환된 싱글 레벨 신호(AH)는 0에서 1로 천이(transition)하고, 싱글 레벨 신호(AL)는 계속 1일 수 있다. 한편, 멀티 레벨 신호(B)는 멀티 레벨 신호(A)보다 d만큼 지연되었으므로, 싱글 레벨 신호(BH)는 t2+d 시점에서 1에서 0으로 천이하고, 싱글 레벨 신호(BL)는 계속 1일 수 있다.
수신기(2210)는 이러한 싱글 레벨 신호들(AH, AL, BH, BL)을 고주파 클럭(HCK)을 이용하여 샘플링하고, 그 샘플링 결과를 레지스터(2220)에 저장할 수 있다. 싱글 레벨 신호들(AH, AL, BH, BL)에 지연(d)이 존재하므로, 레지스터(2220)에 저장된 비트 데이터에도 지연(d)이 역시 존재한다.
이러한 지연(d)은 OR 게이트 회로(2300)를 통해 출력되는 출력 신호(A-B, B-C, C-A)에도 존재하므로, 타이밍 스큐 조절 회로(2400)는 타이밍 스큐를 보상하기 위해, 예를 들어, 싱글 레벨 신호들(AH, AL)을 지연시키는 제어 신호(CS)를 레지스터(2220)에 제공할 수 있다.
도 14를 참조하면, 이렇게 타이밍 스큐 조절 회로(2400)로부터 제어 신호(CS)를 제공받은 레지스터(2220)는, 도시된 것과 같이, 지연이 필요한 싱글 레벨 신호들(AH, AL)에 대해 비트 시프트를 수행하여 싱글 레벨 신호들(AH, AL)과 싱글 레벨 신호들(BH, BL) 간의 지연(d)을 보상할 수 있다.
도 15는 몇몇 실시예에 따른 반도체 테스트 장치를 설명하기 위한 블록도이다.
도 15를 참조하면, 반도체 테스트 장치(3000)는 수신기(3100)와 검사기(3200)를 포함할 수 있다.
수신기(3100)는 검사 목적물(TO)로부터 멀티 레벨 신호(MLS)를 제공받고, 검사기(3200)에서 필요한 출력 신호(OS)를 생성할 수 있다.
검사기(3200)는 수신기(3100)로부터 제공된 출력 신호(OS)를 이용하여, 검사 목적물(TO)을 테스트할 수 있다.
몇몇 실시예에서, 검사 목적물(TO)은 이미지 센서(CIS; CMOS Image Sensor)를 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
수신기(3100)는 앞서 설명한 본 발명의 기술적 사상에 따른 실시예들의 구성을 채용할 수 있다. 즉, 수신기(3100)는 복수의 멀티 레벨 신호(MLS)를 제공받아 이들을 복수의 싱글 레벨 신호로 변환한 후, 복수의 싱글 레벨 신호를 이용하여 출력 신호(OS)를 생성할 수 있다. 또한, 수신기(3100)는 복수의 싱글 레벨 신호를 이용하여 복수의 멀티 레벨 신호(MLS) 간의 타이밍 스큐를 보상하고, 그 결과를 출력 신호(OS)에 반영할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 변환기
200: 디코딩 및 타이밍 스큐 조절 회로

Claims (20)

  1. m(m은 3 이상의 자연수) 개의 신호 레벨을 갖는 n(n은 2 이상의 자연수) 개의 멀티 레벨 신호를 제공받아, 2개의 신호 레벨을 갖는 n*(m-1)개의 싱글 레벨 신호로 변환하는 변환기; 및
    상기 싱글 레벨 신호를 제공받아 미리 정한 연산을 수행하여 출력 신호를 생성하고, 상기 싱글 레벨 신호를 이용하여 상기 n개의 멀티 레벨 신호 간의 타이밍 스큐(timing skew)를 보상하는 디코딩 및 타이밍 스큐 조절 회로를 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 변환기는,
    m-1개의 레퍼런스 신호를 제공받고, 상기 레퍼런스 신호를 이용하여 상기 싱글 레벨 신호를 생성하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 변환기는 상기 레퍼런스 신호와 상기 멀티 레벨 신호를 비교하는 복수의 비교기를 포함하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 변환기는 n*(m-1)개의 비교기를 포함하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 디코딩 및 타이밍 스큐 조절 회로는,
    상기 싱글 레벨 신호에 미리 정한 연산을 수행하여 제1 및 제2 출력 신호를 생성하고, 이들을 출력하는 디코딩 회로와,
    상기 싱글 레벨 신호를 이용하여, 상기 디코딩 회로가 상기 n개의 멀티 레벨 신호 간의 타이밍 스큐가 보상된 상기 제1 및 제2 출력 신호를 출력하도록 제어하는 타이밍 스큐 조절 회로를 포함하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 디코딩 회로는,
    상기 싱글 레벨 신호에 OR 연산을 수행하는 OR 게이트 회로와,
    상기 OR 게이트의 출력을 제공받고, 미리 정한 타이밍에 상기 제1 및 제2 출력 신호를 출력하는 플립 플롭 회로를 포함하고,
    상기 타이밍 스큐 조절 회로는, 상기 OR 게이트 회로의 출력을 이용하여 상기 플립 플롭 회로의 출력 타이밍을 제어하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 OR 게이트 회로의 출력과 상기 제1 및 제2 출력 신호는, 상기 n개의 멀티 레벨 신호 간의 차이 값을 포함하는 반도체 장치.
  8. 제 6항에 있어서,
    상기 디코딩 회로는,
    상기 싱글 레벨 신호를 지연시키는 지연 회로를 더 포함하고,
    상기 OR 게이트 회로는 상기 지연 회로의 출력에 OR 연산을 수행하는 반도체 장치.
  9. 제 6항에 있어서,
    상기 타이밍 스큐 조절 회로는, 상기 OR 게이트 회로의 출력으로부터 클럭을 추출하고, 상기 추출된 클럭을 이용하여 상기 플립 플롭 회로의 출력 타이밍을 제어하는 CDR(Clock and Data Recovery) 회로를 포함하는 반도체 장치.
  10. 제 1항에 있어서,
    상기 디코딩 및 타이밍 스큐 조절 회로는,
    상기 싱글 레벨 신호에 미리 정한 연산을 수행하여 제1 및 제2 출력 신호를 생성하고, 이들을 출력하는 디코딩 회로와,
    상기 제1 및 제2 출력 신호를 바탕으로 상기 n개의 멀티 레벨 신호 간의 타이밍 스큐(timing skew)를 보상하는 제어 신호를 생성하고, 상기 제어 신호를 상기 디코딩 회로에 제공하는 타이밍 스큐 조절 회로를 포함하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 디코딩 회로는,
    상기 싱글 레벨 신호를 버퍼링(buffering)하는 버퍼링 회로와,
    상기 버퍼링된 싱글 레벨 신호에 미리 정한 연산을 수행하여 상기 제1 및 제2 출력 신호를 생성하고, 이들을 출력하는 디코더를 포함하고,
    상기 타이밍 스큐 조절 회로는 상기 제어 신호를 상기 버퍼링 회로에 제공하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 버퍼링 회로는, 클럭을 이용하여 상기 싱글 레벨 신호를 샘플링하고, 상기 샘플링 결과를 레지스터에 저장하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 버퍼링 회로는, 상기 제어 신호를 제공받아 상기 레지스터에 저장된 데이터에 비트 시프트(bit shift)를 수행함으로써, 상기 n개의 멀티 레벨 신호 간의 타이밍 스큐(timing skew)를 보상하는 반도체 장치.
  14. 제1 아날로그 신호를 제공받고 이를 레퍼런스 신호와 비교하여 제1 및 제2 디지털 신호를 출력하고, 상기 제1 아날로그 신호와 다른 제2 아날로그 신호를 제공받고 이를 상기 레퍼런스 신호와 비교하여 제3 및 제4 디지털 신호를 출력하는 비교기; 및
    상기 제1 내지 제4 디지털 신호를 이용하여, 상기 제1 아날로그 신호와 상기 제2 아날로그 신호 간의 타이밍 스큐를 보상하는 타이밍 스큐 조절 회로를 포함하는 반도체 장치.
  15. 제 14항에 있어서,
    상기 제1 아날로그 신호는 m(m은 3이상의 자연수) 개의 신호 레벨을 갖는 멀티 레벨 신호를 포함하고,
    상기 비교기는, m-1개의 상기 디지털 신호를 출력하는 반도체 장치.
  16. 제 15항에 있어서,
    상기 레퍼런스 신호는 m-1개의 레퍼런스 신호를 포함하고,
    상기 비교기는, 상기 제1 아날로그 신호와 상기 m-1개의 레퍼런스 신호를 비교하여, 상기 m-1개의 디지털 신호를 출력하는 반도체 장치.
  17. 제 14항에 있어서,
    상기 제1 내지 제4 디지털 신호에 미리 정한 연산을 수행하여 제1 및 제2 출력 신호를 생성하고, 이들을 출력하는 디코딩 회로를 더 포함하고,
    상기 타이밍 스큐 조절 회로는, 상기 제1 내지 제4 디지털 신호를 이용하여, 상기 디코딩 회로가 제1 및 제2 아날로그 신호 간의 타이밍 스큐가 보상된 상기 제1 및 제2 출력 신호를 출력하도록 제어하는 반도체 장치.
  18. 제 14항에 있어서,
    상기 제1 내지 제4 디지털 신호에 미리 정한 연산을 수행하여 제1 및 제2 출력 신호를 생성하고, 이들을 출력하는 디코딩 회로를 더 포함하고,
    상기 타이밍 스큐 조절 회로는, 상기 제1 및 제2 출력 신호를 바탕으로 상기 제1 및 제2 아날로그 신호 간의 타이밍 스큐를 보상하는 제어 신호를 생성하고, 상기 제어 신호를 상기 디코딩 회로에 제공하는 반도체 장치.
  19. 검사 목적물로부터 제1 및 제2 멀티 레벨 신호를 수신하고, 상기 제1 및 제2 멀티 레벨 신호를 복수개의 싱글 레벨 신호로 변환하고, 상기 복수개의 싱글 레벨 신호를 이용하여 출력 신호를 생성하여 출력하는 수신기; 및
    상기 검사 신호를 바탕으로 상기 검사 목적물을 테스트하는 검사기를 포함하되,
    상기 제1 및 제2 멀티 레벨 신호는 각각이 m(m은 3 이상의 자연수) 개의 레벨을 갖고,
    상기 복수개의 싱글 레벨 신호는 각각이 2개의 레벨을 갖고,
    상기 수신기는 상기 복수개의 싱글 레벨 신호를 이용하여 제1 및 제2 멀티 레벨 신호의 타이밍 스큐를 보상한 후 그 결과를 상기 출력 신호에 반영하는 반도체 테스트 장치.
  20. 제 19항에 있어서,
    상기 수신기는,
    상기 제1 및 제2 멀티 레벨 신호를 제공받고, 이를 레퍼런스 신호와 비교하여 상기 복수개의 싱글 레벨 신호를 출력하는 비교기와,
    상기 복수개의 싱글 레벨 신호를 이용하여, 상기 제1 및 제2 멀티 레벨 신호 간의 타이밍 스큐를 보상하는 타이밍 스큐 조절 회로를 포함하는 반도체 테스트 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111245435B (zh) * 2020-01-15 2023-07-14 深圳君略科技有限公司 一种信号解码系统及其解码方法
KR20220050317A (ko) 2020-10-16 2022-04-25 삼성전자주식회사 멀티 레벨 시그널링을 이용하는 메모리 장치의 테스트용 신호 생성 방법 및 이를 수행하는 메모리 장치
US20230171134A1 (en) * 2021-11-26 2023-06-01 Samsung Electronics Co., Ltd. Semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009182577A (ja) * 2008-01-30 2009-08-13 Fujitsu Ltd 通信システム
US20150071653A1 (en) * 2013-09-06 2015-03-12 Avago Technologies General Ip (Singapore) Pte.Ltd. Multi-level decoder with skew correction
KR20160008620A (ko) * 2013-05-16 2016-01-22 어드밴스드 마이크로 디바이시즈, 인코포레이티드 영역-특정 메모리 액세스 스케줄링을 가진 메모리 시스템
US20170212695A1 (en) * 2016-01-22 2017-07-27 Micron Technology, Inc. Apparatuses and methods for encoding and decoding of signal lines for multi-level communication architectures
US20170222845A1 (en) * 1999-10-19 2017-08-03 Rambus Inc. Multi-PAM Output Driver with Distortion Compensation

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100583631B1 (ko) 2005-09-23 2006-05-26 주식회사 아나패스 클록 신호가 임베딩된 멀티 레벨 시그널링을 사용하는디스플레이, 타이밍 제어부 및 컬럼 구동 집적회로
KR20120136474A (ko) * 2011-06-09 2012-12-20 삼성전자주식회사 반도체 테스트 장치 및 그 테스트 방법
US8750406B2 (en) 2012-01-31 2014-06-10 Altera Corporation Multi-level amplitude signaling receiver
US9473291B2 (en) 2014-07-08 2016-10-18 Intel Corporation Apparatuses and methods for reducing switching jitter
US9496879B1 (en) 2015-09-01 2016-11-15 Qualcomm Incorporated Multiphase clock data recovery for a 3-phase interface
JP2017112427A (ja) 2015-12-14 2017-06-22 シナプティクス・ジャパン合同会社 受信回路、表示ドライバ及び表示装置
US9490967B1 (en) 2015-12-22 2016-11-08 Texas Instruments Incorporated Communication system and method
US9864398B2 (en) 2015-12-30 2018-01-09 Texas Instruments Incorporated Embedded clock in a communication system
US10425260B2 (en) * 2017-08-07 2019-09-24 Micron Technology, Inc. Multi-level signaling in memory with wide system interface
US10043557B1 (en) * 2017-10-10 2018-08-07 Micron Technology, Inc. Apparatuses and methods for parallel I/O operations in a memory

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170222845A1 (en) * 1999-10-19 2017-08-03 Rambus Inc. Multi-PAM Output Driver with Distortion Compensation
JP2009182577A (ja) * 2008-01-30 2009-08-13 Fujitsu Ltd 通信システム
KR20160008620A (ko) * 2013-05-16 2016-01-22 어드밴스드 마이크로 디바이시즈, 인코포레이티드 영역-특정 메모리 액세스 스케줄링을 가진 메모리 시스템
US20150071653A1 (en) * 2013-09-06 2015-03-12 Avago Technologies General Ip (Singapore) Pte.Ltd. Multi-level decoder with skew correction
US20170212695A1 (en) * 2016-01-22 2017-07-27 Micron Technology, Inc. Apparatuses and methods for encoding and decoding of signal lines for multi-level communication architectures

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