JP2007241012A - 表示装置及びその駆動制御方法 - Google Patents

Abstract

【課題】表示パネルを高精細化した場合であっても、簡易な工程で表示パネルとデータドライバとを接続することができるとともに、良好な画像表示を実現することができる表示装置及びその駆動制御方法を提供する。
【解決手段】表示装置１００は、表示データに応じた電流値を有する信号電流Ｉｃを生成して、表示画素アレイ１１０に配設された複数のデータラインＤＬからなる所定の列グループ（ブロック）単位で電流ラッチ部１４０に供給するデータドライバ１３０と、各データラインＤＬに接続され、データドライバ１３０から供給される表示データに応じた信号電流Ｉｃを、上記列グループごとに取り込んで保持する動作、及び、先のタイミングで保持した信号電流Ｉｃ（表示データ）に応じた階調電流ＩpixをデータラインＤＬに一斉に供給する動作を、同時並行的に実行する電流ラッチ部１４０と、を備えている。
【選択図】図２

Description

本発明は、表示装置及びその駆動制御方法に関し、特に、表示データに応じた電流を供給することにより所定の輝度階調で発光する電流制御型の発光素子を備えた表示画素を、複数配列してなる表示パネルを具備する表示装置及びその駆動制御方法に関する。

従来、有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）や発光ダイオード（ＬＥＤ）等のように、供給される駆動電流の電流値に応じて所定の輝度階調で発光動作する電流制御型の発光素子を備えた表示画素を、２次元配列した表示パネルを具備する発光素子型のディスプレイ（表示装置）が知られている。

特に、アクティブマトリックス型の駆動方式を適用した発光素子型ディスプレイにおいては、近年普及が著しい液晶表示装置（ＬＣＤ）に比較して、表示応答速度が速く、視野角依存性もなく、また、高輝度・高コントラスト化、表示画質の高精細化、低消費電力化等が可能であるとともに、発光素子型の表示画素から構成されるため、液晶表示装置の場合のようにバックライトを必要としないので、一層の薄型軽量化や省電力化が可能である、という極めて優位な特徴を有しており、次世代のディスプレイとして研究開発が盛んに行われている。

図１６は、従来技術における発光素子型ディスプレイの要部構成例を示す概略図である。
図１６に示すように、従来技術における発光素子型ディスプレイは、概略、相互に直交するように配設された複数の走査ライン（ゲート信号線）ＳＬｐと複数のデータライン（ソース信号線）ＤＬｐとの各交点近傍に、電流制御型の発光素子（例えば有機ＥＬ素子）を備えた複数の表示画素ＥＭｐがマトリクス状に配列された表示パネル１１０Ｐと、該表示パネル１１０Ｐの走査ラインＳＬｐに接点ＮＳｐを介して接続され、各走査ラインＳＬｐに所定のタイミングで順次走査信号Ｖselを印加することにより、行ごとの表示画素ＥＭｐを選択状態に設定（走査）する走査ドライバ（ゲートドライバ）１２０Ｐと、表示パネル１１０ＰのデータラインＤＬｐに接点ＮＤｐを介して接続され、表示データ（又は、映像データ）を取り込んで、所定のタイミングで各データラインＤＬｐへ表示データに応じた階調信号を供給するデータドライバ（ソースドライバ）１３０Ｐと、を備えた構成を有している。

このようなディスプレイにおいて、例えば、図示を省略したタイミング制御手段（システムコントローラ等）から供給される走査制御信号及びデータ制御信号等に基づいて、走査ドライバ１２０Ｐ及びデータドライバ１３０Ｐの動作状態が制御され、走査信号Ｖselの印加により選択状態に設定された各行の表示画素ＥＭｐに表示データに応じた階調信号を書き込み、保持させることにより、各表示画素ＥＭｐに設けられた発光素子を所定期間、所定の輝度階調で発光動作させて、所望の画像情報を表示するアクティブマトリックス型の駆動方式を実現することができる。

ここで、上記駆動方式を実現するための構成として、例えば特許文献１等に記載されているように、表示パネル１１０Ｐに配列された各表示画素ＥＭｐごとに、上記発光素子（有機ＥＬ素子）に加えて、該発光素子に表示データに応じた電流値を有する発光駆動電流を供給して発光制御するための複数のスイッチング素子（薄膜トランジスタ等）からなる画素駆動回路（又は画素回路）を備えたものが提案されている。

そして、画素駆動回路を備えた表示画素が配列された表示パネルの駆動制御方法としては、データドライバ１３０Ｐから各表示画素（画素駆動回路）に、表示データに応じた電流値を指定した階調電流（プログラム電流）を供給し、該電流値に応じて保持される電圧に基づいて、発光素子（有機ＥＬ素子）に流す発光駆動電流を制御して所定の輝度階調で発光動作させる電流指定方式（又は、電流プログラム方式）と、各表示画素（画素駆動回路）に、表示データに応じた電圧値を指定した階調電圧を印加し、該電圧値に応じて発光素子（有機ＥＬ素子）に流す発光駆動電流を制御して所定の輝度階調で発光動作させる、電圧指定方式（又は、電圧プログラム方式）が知られている。

上記２種類の駆動制御方法のうち、電圧指定方式に適用される画素駆動回路においては、表示画素の選択機能や発光駆動機能を担うスイッチング素子の素子特性（薄膜トランジスタのチャネル抵抗等）が、外部環境（周囲の温度等）や使用時間等に依存してバラツキや変動（劣化）を生じた場合、発光駆動電流が変動して長期間にわたり安定的に所望の発光特性（所定の輝度階調での表示）を実現することができないという問題や、表示パネルの高精細化を図るために、各表示画素を微細化すると、スイッチング素子の動作特性（薄膜トランジスタのソース−ドレイン間電流等）のバラツキが大きくなるため、適正な階調制御が行えなくなり、各表示画素の発光特性にバラツキが生じて表示画質の劣化を招くという問題を有している。

一方、電流指定方式に適用される画素駆動回路においては、一般に、各表示画素に供給される表示データに応じた階調電流の電流レベルを電圧レベルに変換する電流／電圧変換用のスイッチング素子と、発光素子に所定の電流値の発光駆動電流を供給する発光駆動用のスイッチング素子と、を備えた構成を有し、電流／電圧変換用のスイッチング素子により変換された電圧レベルに基づいて、発光駆動用のスイッチング素子により発光駆動電流の電流値を設定するように制御されるので、各スイッチング素子（薄膜トランジスタ）の動作特性のバラツキを低減して、表示画質の劣化を抑制することができるという利点を有している。

そして、このような電流指定方式の駆動制御方法を実現するためには、データドライバ１３０Ｐに、各データラインＤＬｐに対応して、表示データに応じた電流値を有する階調電流（プログラム電流）を生成し、各列の表示画素ＥＭｐ（画素駆動回路）に供給するための複数の階調電流生成回路を備える必要がある。例えば特許文献１等においては、各データライン（ソース信号線）ＤＬｐごとに輝度データ電圧を電流に変換して各データ線に流すデータ線駆動回路を備える構成が記載されている。なお、電流指定方式に適用される画素駆動回路については、後述する発明の実施形態において具体例を示す。

特開２００２−３５１４０２号公報（第６〜第７頁、図１、図３）

上述したように、電流指定方式の駆動制御方法を適用した表示装置においては、図１６に示したように、データドライバ１３０Ｐ（複数の階調電流生成回路）により生成された階調電流が、個別の接点（接続端子）ＮＤｐを介して１：１の関係で、表示パネル１１０Ｐに配設された各データラインＤＬｐに出力されるように構成されている。そのため、表示パネルに配設されるデータライン数を増加させて高精細化した場合、当該データライン数に応じてデータドライバの出力端子数も増加して、ドライバチップ（ＩＣチップ）として提供されるデータドライバと表示パネル（パネル基板）との間の接続端子数が増加することになるため、端子間ピッチ（間隔）が狭小化して、ドライバチップの接続工程における位置合わせの高精度化や工数の増加等を招き、製造コストの高騰を招くという問題を有していた。

そこで、本発明は、上述した問題点に鑑み、表示パネルを電流指定方式で発光駆動する表示装置において、表示パネルを高精細化した場合であっても、簡易な工程で表示パネルとデータドライバとを接続することができるとともに、良好な画像表示を実現することができる表示装置及びその駆動制御方法を提供することを目的とする。

請求項１記載の発明は、２次元配列された複数の表示画素に対して、表示データに基づく階調電流を供給することにより、前記複数の表示画素を所定の表示階調で動作させて所望の画像情報を表示する表示装置において、前記複数の表示画素を、所定数の列からなる前記表示画素ごとに分割して、複数の列グループが設定された画素アレイと、前記表示画素を各行ごとに選択状態に設定する走査駆動手段と、前記表示データに基づいて各行ごとの前記表示画素の表示階調を制御する信号電流を生成し、前記各列グループに対応して順次出力する信号駆動手段と、前記列グループに含まれる列数と同数の接続端子を介して、前記信号駆動手段から出力される前記各列グループに対応する前記信号電流を順次取り込んで保持し、前記信号電流に基づく電流値を有する前記階調電流を生成して、前記走査駆動手段により選択状態に設定された行の前記表示画素の各々に対して一斉に供給する階調電流出力手段と、を備え、前記画素アレイと前記階調電流出力手段が、単一の基板上に設けられ、前記接続端子を介して前記信号駆動手段と接続されていることを特徴とする。

請求項２記載の発明は、請求項１記載の表示装置において、前記階調電流出力手段は、各列に対応して、前記信号電流に応じた電荷を保持する電流保持部と前記電力保持部に保持された電荷に基づいて前記信号電流に対応する前記階調電流を生成して前記表示画素に供給する電流出力部とを有するラッチ部を２組備えていることを特徴とする。
請求項３記載の発明は、請求項２記載の表示装置において、前記階調電流出力手段は、一方の前記ラッチ部の前記電流保持部に前記信号電流に応じた電荷を保持する動作と、他方の前記ラッチ部の前記電流出力部より前記信号電流に対応する前記階調電流を前記表示画素に供給する動作と、を同時並行的に実行するように制御されることを特徴とする。

請求項４記載の発明は、請求項２又は３記載の表示装置において、前記各ラッチ部における前記電流保持部は、前記信号電流が電流路を流れることにより当該信号電流の電流値に応じた電位が制御端子に生じる第１のトランジスタと前記信号電流が電流路を流れることにより前記第１のトランジスタの前記制御端子と前記電流路間に生じた電位差に応じた前記電荷を蓄積する電荷蓄積手段とを有し、前記電流出力部は、前記電荷蓄積手段に蓄積された電荷に基づく電位が制御端子に印加されることにより所定の電流値を有する前記階調電流が電流路に流れる第２のトランジスタを有し、前記第１のトランジスタと前記第２のトランジスタはカレントミラー回路を構成していることを特徴とする。

請求項５記載の発明は、請求項４記載の表示装置において、前記表示装置は、前記信号駆動手段から出力される前記信号電流を取り込み保持する前記階調電流出力手段の前記電流保持部及び前記電流出力部に対して、所定のプリチャージ電圧を印加するプリチャージ手段を備えることを特徴とする。
請求項６記載の発明は、請求項５記載の表示装置において、前記プリチャージ手段は、前記階調電流出力手段の前記電流保持部及び前記電流出力部を構成する前記第１のトランジスタのしきい値電圧相当の電荷を前記電荷蓄積手段に蓄積させることを特徴とする。

請求項７記載の発明は、請求項１記載の表示装置において、前記表示装置は、前記階調電流出力手段により前記階調電流が供給される前記表示画素に残留する電荷を一斉に放電して初期化状態に設定するリセット手段を備えていることを特徴とする。
請求項８記載の発明は、請求項１乃至７のいずれかに記載の表示装置において、前記画素アレイに配列された前記表示画素は、前記階調電流出力手段から供給される前記階調電流に応じた電荷を保持し、当該電荷に基づいて所定の電流値を有する発光駆動電流を生成する画素駆動回路と、前記画素駆動回路から供給される前記発光駆動電流の電流値に基づいて、所定の輝度階調で発光動作する電流制御型の発光素子と、を備えることを特徴とする。
請求項９記載の発明は、請求項８記載の表示装置において、前記電流制御型の発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする。

請求項１０記載の発明は、２次元配列された複数の表示画素からなる画素アレイ対して、表示データに基づく階調電流を供給することにより、前記複数の表示画素を所定の表示階調で動作させて所望の画像情報を表示する表示装置の駆動制御方法において、前記画素アレイが形成された基板外に設けられた信号駆動手段により、前記表示データに基づいて各行ごとの前記表示画素の表示階調を制御する信号電流を生成し、前記画素アレイに配列された前記複数の表示画素を所定数の列からなる複数の列グループに分割し、前記信号電流を前記各列グループに対応して順次出力するステップと、前記基板上に設けられた階調電流出力手段により、前記列グループに含まれる前記列数と同数の接続端子を介して、前記信号駆動手段から出力される前記各列グループに対応する前記信号電流を順次取り込んで保持するステップと、前記階調電流出力手段により、前記信号電流に基づく電流値を有する前記階調電流を生成して、走査駆動手段により選択状態に設定された行の前記表示画素の各々に対して一斉に供給するステップと、を含むことを特徴とする。

請求項１１記載の発明は、請求項１０記載の表示装置の駆動制御方法において、前記信号電流を取り込んで保持するステップは、前記信号駆動手段から前記各列グループに対応して出力される前記信号電流を順次取り込んで保持する動作を繰り返して実行して、１行分の前記信号電流を並列的に保持することを特徴とする。
請求項１２記載の発明は、請求項１０又は１１に記載の表示装置の駆動制御方法において、前記信号電流を取り込んで保持するステップと、前記階調電流を前記表示画素の各々に一斉に供給するステップとは、同時並行的に実行されることを特徴とする。

請求項１３記載の発明は、請求項１０記載の表示装置の駆動制御方法において、前記階調電流を前記表示画素の各々に一斉に供給するステップに先立って、前記表示画素に残留する電荷を一斉に放電して初期化状態に設定するステップを含むことを特徴とする。
請求項１４記載の発明は、請求項１０記載の表示装置の駆動制御方法において、前記信号電流を取り込んで保持するステップに先立って、前記階調電流出力手段に所定のプリチャージ電圧を印加するステップを含むこと特徴とする。

本発明に係る表示装置及びその駆動制御方法によれば、表示パネルを高精細化した場合であっても、表示パネル（パネル基板）とデータドライバ（ドライバチップ）との間の接続端子数を削減して、端子間ピッチを広げることができ、簡易な工程で表示パネルとデータドライバを接続することができるとともに、良好な画像表示を実現することができる。

以下、本発明に係る表示装置及びその駆動制御方法について、実施の形態を示して詳しく説明する。
＜表示装置＞
図１は、本発明に係る表示装置の全体構成を示す概略ブロック図であり、図２は、本発明に係る表示装置の一実施形態を示す要部概略構成図である。

図１、図２に示すように、本発明の一実施形態に係る表示装置１００は、大別して、互いに直交するように配設された複数の走査ラインＳＬ及び複数のデータラインＤＬの各交点近傍に、複数の表示画素ＥＭがマトリクス状（ｎ行×ｍ列；ｎ、ｍは正の整数）に配列された表示画素アレイ（表示パネル）１１０と、該表示画素アレイ１１０の各走査ラインＳＬに対して、図示を省略した外部端子を介して接続され、各走査ラインＳＬに所定のタイミングで走査信号Ｖselを印加することにより、各行の表示画素ＥＭを順次選択状態に設定する走査ドライバ（走査駆動手段）１２０と、表示画素アレイ１１０の各データラインＤＬに接続され、後述するデータドライバ１３０から供給される表示データに応じた信号電流Ｉｃを、複数のデータラインＤＬからなる所定の列グループ（ブロック）ごとに取り込んで保持するとともに、保持した信号電流Ｉｃ（表示データ）に応じた階調電流ＩpixをデータラインＤＬに一斉に供給する電流ラッチ部（階調電流出力手段）１４０と、後述する表示信号生成部１７０から供給される表示データを取り込み、当該表示データに応じた電流値を有する信号電流Ｉｃを生成して、上記列グループ単位で電流ラッチ部１４０に供給するデータドライバ（信号駆動手段）１３０と、表示画素アレイ１１０の各データラインＤＬに接続され、各データラインＤＬに所定のタイミングでリセット電圧Ｖrstを印加することにより、表示画素ＥＭに残留する電荷（電圧成分）を放電してリセット状態（初期化状態）に設定するリセット回路部（リセット手段）１５０と、例えば表示信号生成部１７０から供給されるタイミング信号に基づいて、少なくとも、走査ドライバ１２０、データドライバ１３０、電流ラッチ部１４０及びリセット回路部１５０の動作状態を制御する各種制御信号（走査制御信号、データ制御信号、リセット制御信号等）を生成して出力するシステムコントローラ１６０と、例えば表示装置１００の外部から供給される映像信号に基づいて、表示データ（デジタルデータからなる輝度階調信号）を生成してデータドライバ１３０に供給するとともに、該表示データを表示画素アレイ１１０に画像表示するためのタイミング信号（システムクロック等）を生成、又は、抽出して上記システムコントローラ１６０に供給する表示信号生成部１７０と、を備えて構成されている。

そして、本実施形態に係る表示装置１００においては、図２に示すように、表示画素アレイ１１０を構成する複数の表示画素ＥＭが形成される絶縁性の基板（パネル基板）ＢＡＳＥ上に、当該表示画素アレイ１１０とともに、少なくとも電流ラッチ部１４０及びリセット回路部１５０が一体的に形成された構成を有し、ドライバチップ（ＩＣチップ）の形態を有する走査ドライバ１２０及びデータドライバ１３０が外部端子（接続端子）を介して接続された構成を有している。

以下、上記各構成について具体的に説明する。
（表示画素アレイ１１０）
本実施形態に係る表示装置に適用可能な表示画素アレイ１１０は、例えば、図２に示すように、複数の走査ラインＳＬ及び複数のデータラインＤＬが、相互に直交する行方向及び列方向に配設され、走査ラインＳＬとデータラインＤＬとの各交点に、有機ＥＬ素子等の電流制御型の発光素子と、表示データ（階調電流）に基づいて当該発光素子を発光動作させる画素駆動回路と、を備えた表示画素ＥＭが接続された構成を有している。

ここで、表示画素アレイ１１０に配列された表示画素ＥＭは、各々同数の列（すなわち複数のデータラインＤＬ）ごとにグループ（ブロック）分けされ、各列グループごとに後述する個別の電流ラッチ回路１４２に接続されている。具体的には、例えば表示画素アレイ１１０が１４４行×１４４列の画素配列を有する場合、例えば各２４列（２４本のデータラインＤＬ）ごとの６グループ（１〜２４列目、２５〜４８列目、４９〜７２列目、７３〜９６列目、９７〜１２０列目、１２１〜１４４列目）に分けられ、各列グループごとにデータドライバ１３０から供給される信号電流Ｉｃの取り込み、保持動作が実行される。なお、以下の説明では、この具体例を適用して説明する。また、表示画素ＥＭの具体回路例や回路動作については詳しく後述する。

（走査ドライバ１２０）
走査ドライバ１２０は、システムコントローラ１６０から供給される走査制御信号に基づいて、表示画素アレイ１１０が形成される基板ＢＡＳＥに設けられた外部端子を介して、上記各行の走査ラインＳＬに選択レベル（例えばハイレベル）の走査信号Ｖselを順次印加することにより、各走査ラインＳＬに接続された各表示画素ＥＭを選択状態に設定し、データドライバ１３０及び電流ラッチ部１４０により各データラインＤＬを介して供給される表示データに基づく階調電流Ｉpixを、各表示画素ＥＭに書き込むように制御する。

ここで、走査ドライバ１２０は、例えば図２に示すように、後述するシステムコントローラ１６０から走査制御信号として供給される走査クロック信号ＳＣＫ及び走査スタート信号ＳＳＴに基づいて、各行の走査ラインＳＬに対応するシフト信号を順次出力するシフトレジスタ回路１２１と、該シフトレジスタ回路１２１から順次出力されるシフト信号を所定の信号レベル（選択レベル、非選択レベル）に変換し、システムコントローラ１６０から走査制御信号として供給される出力制御信号ＳＯＥに基づいて、各行の走査ラインＳＬに走査信号Ｖselとして出力する出力回路（出力バッファ）１２２と、を備えた周知の構成を適用することができる。

（データドライバ１３０）
データドライバ１３０は、システムコントローラ１６０から供給されるデータ制御信号に基づいて、後述する表示信号生成部１７０から供給される表示データを、所定のタイミングで各行ごとに順次取り込んで保持し、上記表示データの階調値（輝度階調信号）に応じた電流値を有する信号電流Ｉｃを、表示画素アレイ１１０が形成される基板ＢＡＳＥに設けられた外部端子を介して、上述した所定の列グループ単位で後述する電流ラッチ部１４０（各列グループに対応する電流取込回路１４１及び電流ラッチ回路１４２）に供給する動作を、一行分順次繰り返し実行する。

図３は、本実施形態に係る表示装置に適用可能なデータドライバの一例を示すブロック図である。
データドライバ１３０は、例えば図３に示すように、システムコントローラ１６０からデータ制御信号として供給されるシフトクロック信号ＣＬＫに基づいて、サンプリングスタート信号ＳＴＲを順次シフトしつつシフト信号を出力するシフトレジスタ回路１３１と、該シフト信号の入力タイミングに基づいて、表示信号生成部１７０から供給される１行分の表示データＤ０〜Ｄｍ（デジタルデータ）を順次取り込むデータレジスタ回路１３２と、データラッチ信号ＳＴＢに基づいて、データレジスタ回路１３２により取り込まれた１行分の表示データＤ０〜Ｄｍを保持するデータラッチ回路１３３と、図示を省略した電源供給手段から供給される階調基準電圧Ｖ０〜Ｖｐに基づいて、上記保持された表示データＤ０〜Ｄｍを所定のアナログ信号電圧（階調電圧Ｖpix）に変換するデジタル−アナログ変換回路（以下、「Ｄ／Ａコンバ−タ」と略記する）１３４と、アナログ信号電圧に変換された表示データに対応する信号電流Ｉｃを生成し、システムコントローラ１６０から供給される出力イネ−ブル信号ＯＥに基づいて、上述した所定の列グループ単位で電流ラッチ部１４０（電流取込回路１４１及び電流ラッチ回路１４２）に一斉に供給する電圧電流変換・電流供給回路１３５と、を備えた構成を有している。

（電流ラッチ部１４０）
電流ラッチ部１４０は、システムコントローラ１６０から供給されるデータ制御信号に基づいて、データドライバ１３０から供給される表示データに基づく信号電流Ｉｃを、所定のタイミングで列グループ単位で一斉に取り込み、各列のデータラインＤＬに接続された表示画素ＥＭごとに個別に保持する動作を、１行分順次繰り返し、上述した走査ドライバ１２０により特定の行の走査ラインＳＬが選択状態に設定されたタイミングで、上記保持した信号電流Ｉｃに対応する階調電流Ｉpixを、各データラインＤＬを介して表示画素ＥＭに一斉に供給する。

電流ラッチ部１４０は、例えば図２に示すように、少なくとも、データドライバ１３０により表示データに基づいて、各列（データラインＤＬ）に対応して生成された信号電流Ｉｃを各列グループごとに分配して取り込む複数の電流取込回路１４１と、各列のデータラインＤＬごとに２組のラッチ部を備え、上記電流取込回路１４１により取り込まれた各列ごとの階調電流Ｉｃを並列的に保持するとともに、各列ごとの信号電流Ｉｃに対応する階調電流Ｉpixを生成して、各列のデータラインＤＬを介して各表示画素ＥＭに供給する複数の電流ラッチ回路１４２と、を備えた構成を有している。

このような構成を有する電流ラッチ部１４０において、データ制御信号に基づく第１のタイミングで、上記電流取込回路１４１により特定の行の表示画素ＥＭの表示データに対応する各列ごとの信号電流Ｉｃを取り込んで、各列グループ単位ごとに電流ラッチ回路１４２により並列的に保持し、当該行の表示画素ＥＭが選択状態に設定される第２のタイミングで、各列ごとの信号電流Ｉｃに対応する階調電流Ｉpixを生成し、各データラインＤＬを介して１行分の全表示画素ＥＭに対して一斉に供給する。また、当該第２のタイミングにおいて、階調電流Ｉpixを各データラインＤＬを介して全表示画素ＥＭに供給する動作に並行して、次の行の表示画素ＥＭの表示データに対応した信号電流Ｉｃをデータドライバ１３０から各列グループ単位ごとに取り込んで電流ラッチ回路１４２に保持する動作を実行する。なお、電流ラッチ部１４０の具体的な構成及び動作については詳しく後述する。

（リセット回路部１５０）
リセット回路部１５０は、システムコントローラ１６０から供給されるリセット制御信号に基づいて、各データラインＤＬに一斉にリセット電圧Ｖrstを印加することにより、表示画素アレイ１１０における画像表示動作に伴って表示画素ＥＭやデータラインＤＬに保持された電荷（電圧成分）のうち、画像表示期間の経過後（実質的には各表示画素ＥＭに次の表示データに対応する階調電流Ｉpixを書き込む動作に先立って）、残留する電荷を放電してリセット状態（初期化状態）に設定する。なお、本実施形態においては、例えば図１、図２に示したように、表示画素アレイ１１０を挟んで電流ラッチ部１４０に対向するようにリセット回路部１５０を配置した構成を示したが、これに限定されるものではなく、電流ラッチ部１４０と同一側に配置するものであってもよい。また、リセット回路部１５０の具体的な構成及び動作については、上記電流ラッチ部１４０とともに詳しく後述する。

（システムコントローラ１６０）
システムコントローラ１６０は、上述した走査ドライバ１２０、データドライバ１３０、電流ラッチ部１４０及びリセット回路部１５０に対して、動作状態を制御する走査制御信号、データ制御信号及びリセット制御信号を出力することにより、走査ドライバ１２０により走査信号Ｖselを生成して走査ラインＳＬに印加する動作、データドライバ１３０及び電流ラッチ部１４０により表示データに応じた信号電流Ｉｃ及び階調電流Ｉpixを生成してデータラインＤＬに印加する動作、及び、リセット回路部１５０によりリセット電圧ＶrstをデータラインＤＬに印加する動作を、所定のタイミングで実行させて、表示信号生成部１７０により生成される表示データを各表示画素ＥＭに書き込んで適切な輝度階調で発光動作させ、映像信号に基づく所定の画像情報を表示画素アレイ１１０に表示させる制御を行う。

（表示信号生成部１７０）
表示信号生成部１７０は、例えば、表示装置１００の外部から供給される映像信号から輝度階調信号成分を抽出し、表示画素アレイ１１０の１行分ごとに表示データとしてデータドライバ１３０に供給する。ここで、上記映像信号が、テレビ放送信号（コンポジット映像信号）のように、画像情報の表示タイミングを規定するタイミング信号成分を含む場合には、表示信号生成部１７０は、上記輝度階調信号成分を抽出する機能のほか、タイミング信号成分を抽出してシステムコントローラ１６０に供給する機能を有するものであってもよい。この場合においては、上記システムコントローラ１６０は、表示信号生成部１７０から供給されるタイミング信号に基づいて、走査ドライバ１２０やデータドライバ１３０、電流ラッチ部１４０、リセット回路部１５０に対して供給する各種制御信号を生成する。

＜電流ラッチ部及びリセット回路部の具体回路例＞
次に、本実施形態に係る表示装置に適用可能な電流ラッチ部及びリセット回路部の具体的な回路例について説明する。
図４は、本実施形態に係る表示装置に適用可能な電流ラッチ部及びリセット回路部の一例を示す回路構成図である。なお、ここでは、表示画素アレイ１１０に配設された特定の列のデータラインＤＬｊ（ｊは１≦ｊ≦ｍの範囲内の任意の整数）に対応して接続される電流ラッチ部（電流ラッチ回路、電流取込回路）及びリセット回路部（リセット回路）のみを示す。また、図４は、本実施形態に適用可能な電流ラッチ部の一例を示すものにすぎず、この回路構成に何ら限定されるものではない。

電流ラッチ部１４０を構成する各電流取込回路１４１ｊ（１４１）は、例えば図４に示すように、上述したデータドライバ１３０から出力される表示データに応じた信号電流Ｉｃが供給される外部端子（入力端子；接続端子）ＩＮｊと後述する電流ラッチ回路１４２ｊ（１４２）との接続接点ＮＰｊとの間に電流路（ソース−ドレイン）が接続され、システムコントローラ１６０からデータ制御信号として供給される電流取込信号ＥＮが制御端子（ゲート端子）に印加される薄膜トランジスタからなるスイッチＴｒ４１を備えた構成を有し、上記電流取込信号ＥＮに基づいて、各列グループに含まれるデータラインＤＬｊに対応して設けられた複数個の電流取込回路１４１ｊ（スイッチＴｒ４１）が一斉にオン動作して、データドライバ１３０から供給される信号電流Ｉｃを取り込み可能な状態（取込可能状態）に設定される。

また、各電流ラッチ回路１４２ｊ（１４２）は、各列グループに含まれるデータラインＤＬｊに出力接点ＯＵＴｊを介して共通に接続されるとともに、上述した電流取込回路１４１ｊから接続接点ＮＰｊを介して供給される信号電流Ｉｃが選択的に供給される一対（２組）のラッチ部１４２ａ、１４２ｂを備えた構成を有している。

ラッチ部１４２ａは、例えば図４に示すように、上述した電流取込回路１４１ｊとの接続接点ＮＰｊと接点ＮＡ１との間に各電流路（ソース−ドレイン）が直列に接続された３個の薄膜トランジスタＴａ１〜Ｔａ３と、該薄膜トランジスタＴａ１とＴａ２との接続接点ＮＡ２と接点ＮＡ３との間に電流路が接続された薄膜トランジスタＴａ４と、上記接点ＮＡ３と電流ラッチ回路１４２ｊの出力接点ＯＵＴｊとの間に各電流路が直列に接続された２個の薄膜トランジスタＴａ５及びＴａ６と、接点ＮＡ１とＮＡ３との間に接続されたキャパシタＣＡと、を備えた回路構成を有している。

ここで、薄膜トランジスタＴａ１及びＴａ３の制御端子には、システムコントローラからデータ制御信号として供給される第１のラッチ／出力切換信号ＬＣ１が印加され、薄膜トランジスタＴａ２の制御端子には、システムコントローラからデータ制御信号として供給される電流取込信号ＥＮが印加され、薄膜トランジスタＴａ６の制御端子には、システムコントローラからデータ制御信号として供給される第２のラッチ／出力切換信号ＬＣ２が印加される。また、薄膜トランジスタＴａ４及びＴａ５の制御端子は、上記接点ＮＡ１に共通に接続され、薄膜トランジスタＴａ４とＴａ５はカレントミラー回路を構成している。また、接点ＮＡ３には、接地電位よりも低い電圧レベルに設定された所定の低電位電圧Ｖeeが印加されている。

また、ラッチ部１４２ｂも、上記ラッチ部１４２ａと同様に、電流取込回路１４１ｊとの接続接点ＮＰｊと接点ＮＢ１との間に各電流路が直列に接続された３個の薄膜トランジスタＴｂ１〜Ｔｂ３と、該薄膜トランジスタＴｂ１とＴｂ２との接続接点ＮＢ２と接点ＮＢ３との間に電流路が接続された薄膜トランジスタＴｂ４と、上記接点ＮＢ３と出力接点ＯＵＴｊとの間に各電流路が直列に接続された２個の薄膜トランジスタＴｂ５及びＴｂ６と、接点ＮＢ１とＮＢ３との間に接続されたキャパシタＣＢと、を備えた回路構成を有している。

ここで、薄膜トランジスタＴｂ１及びＴｂ３の制御端子には、上記第２のラッチ／出力切換信号ＬＣ２が印加され、薄膜トランジスタＴｂ２の制御端子には、上記電流取込信号ＥＮが印加され、薄膜トランジスタＴｂ６の制御端子には、上記第１のラッチ／出力切換信号ＬＣ１が印加される。また、薄膜トランジスタＴｂ４及びＴｂ５の制御端子は、上記接点ＮＢ１に共通に接続され、薄膜トランジスタＴｂ４とＴｂ５はカレントミラー回路を構成している。また、接点ＮＢ３には、上記接点ＮＡ３と同様に、低電位電圧Ｖeeが印加されている。

このような回路構成を有する電流ラッチ回路１４２ｊにおいて、ラッチ部１４２ａ、１４２ｂに設けられる薄膜トランジスタＴａ４、Ｔｂ４（第１のトランジスタ）及びキャパシタＣＡ、ＣＢ（電荷蓄積手段）は、本発明に係る電流保持部を構成し、キャパシタＣＡ、ＣＢ及び薄膜トランジスタＴａ５、Ｔｂ５（第２のトランジスタ）は本発明に係る電流出力部を構成する。

なお、各ラッチ部１４２ａ、１４２ｂに設けられるカレントミラー回路を構成する薄膜トランジスタＴａ４及びＴａ５、又は、薄膜トランジスタＴｂ４及びＴｂ５の電流は、例えば１：１、又は、１：ｘ（ｘ＞１）となるように設定されている。また、各ラッチ部１４２ａ、１４２ｂに設けられるキャパシタＣＡ、ＣＢは、各々、薄膜トランジスタＴａ４又はＴａ５、Ｔｂ４又はＴｂ５のゲート−ドレイン間に形成される寄生容量であってもよい。

また、リセット回路部１５０を構成する各リセット回路１５１ｊ（１５１）は、例えば図４に示すように、システムコントローラ１６０から供給されるリセット制御信号ＲＳＴが制御端子（ゲート端子）に印加されことにより、データラインＤＬｊに所定のリセット電圧Ｖrstを印加する薄膜トランジスタからなるスイッチＴｒ５１を備えた構成を有している。ここで、リセット電圧Ｖrstは、上述したデータドライバ１３０及び電流ラッチ部１４０から表示データに対応する階調電流Ｉpixを各表示画素ＥＭに書き込む動作に先立って、当該表示画素ＥＭやデータラインＤＬに残留する電荷を放電してリセット状態（初期化状態）に設定することができる電圧値に設定されている。

なお、本実施形態においては、各電流取込回路１４１ｊに設けられるスイッチＴｒ４１、各電流ラッチ回路１４２ｊ（ラッチ部１４２ａ、１４２ｂ）に設けられる各薄膜トランジスタＴａ１〜Ｔａ６、及び、Ｔｂ１〜Ｔｂ６、各リセット回路１５１ｊに設けられるスイッチＴｒ５１として、例えばアモルファスシリコン半導体、あるいは、ポリシリコン半導体をチャネル層とする、ｎチャネル型の電界効果型トランジスタを適用することができる。

また、上述したような電流ラッチ部１４０及びリセット回路部１５０、並びに、後述するような画素駆動回路を備えた表示画素ＥＭが２次元配列された表示画素アレイ１１０が形成された基板ＢＡＳＥの外周部には、これらの構成を取り囲むように配線層を形成して接地電位に接続した保護素子リング機構を適用するものであってもよい。これによれば、基板ＢＡＳＥ外部から侵入する様々なノイズに起因する誤動作を抑制して、後述する画像表示動作を良好に実現することができる。

次いで、上述したような回路構成を有する電流ラッチ部及びリセット回路部における動作について、図面を参照して説明する。
（電流ラッチ部の動作）
図５、図６は、本実施形態に適用可能な電流ラッチ部における動作状態を示す概念図である。ここでは、図４に示した１本のデータラインＤＬｊに対応する一組の電流取込回路１４１ｊ及び電流ラッチ回路１４２ｊにおける動作について説明するが、同一の列グループに含まれる電流ラッチ回路１４２においても同様の動作が同期して実行される。

本実施形態に係る電流ラッチ部１４０（電流取込回路１４１ｊ、電流ラッチ回路１４２ｊ）における動作は、データドライバ１３０から時系列的に供給される１行分の表示画素ＥＭに対応する表示データに基づく信号電流Ｉｃのうち、各列グループに含まれる表示画素ＥＭに対応する信号電流Ｉｃを、電流取込回路１４１ｊを介して電流ラッチ回路１４２ｊを構成するラッチ部１４２ａ又は１４２ｂのいずれか一方側に取り込んで電圧成分に変換して保持する電流ラッチ動作と、各電流ラッチ回路１４２ｊを構成するラッチ部１４２ａ又は１４２ｂの他方側から、一つ前の電流ラッチ動作で保持した電圧成分（信号電流Ｉｃ）に基づいて階調電流Ｉpixを生成して、出力接点ＯＵＴｊを介して各データラインＤＬｊに一斉に供給出力する電流出力動作と、を有している。

ここで、上記電流ラッチ動作を表示画素アレイ１１０の各列グループごとに順次繰り返し実行して、１行分の表示画素ＥＭに対応する信号電流Ｉｃを保持し、また、電流ラッチ回路１４２ｊを構成するラッチ部１４２ａ側と１４２ｂ側との間で、上記電流ラッチ動作と電流出力動作を同期して実行するとともに、交互に繰り返し実行するように制御される。

すなわち、表示データに基づいてデータドライバ１３０から各列グループに含まれる各データラインＤＬｊに対応して供給される信号電流Ｉｃが、各電流ラッチ回路１４２ｊを構成する一方のラッチ部側（例えばラッチ部１４２ａ）に取り込み保持される期間に、同時並行的に他方のラッチ部側（例えばラッチ部１４２ｂ）から一つ前の取込タイミングで取り込み保持された信号電流Ｉｃに基づく階調電流Ｉpixが各データラインＤＬｊに一斉に供給されることになり、後述するように、実質的に連続して表示データに基づく信号電流Ｉｃを取り込みつつ、階調電流Ｉpixを各列のデータラインＤＬｊに供給する動作が実行される。

以下、上述した電流ラッチ部の各回路構成を参照しながら、上記各動作について具体的に説明する。
まず、図５に示すように、上述した電流取込回路１４１ｊにおいて、システムコントローラ１６０からデータ制御信号として供給する電流取込信号ＥＮを、列グループごとに異なるタイミングでハイレベル（Ｈ）に設定することにより、各列グループ単位でスイッチＴｒ４１ｊがオン動作する。また、上述した電流ラッチ回路１４２ｊにおいて、システムコントローラ１６０からデータ制御信号として供給する第１のラッチ／出力切換信号ＬＣ１をハイレベル（Ｈ）、第２のラッチ／出力切換信号ＬＣ２をローレベル（Ｌ）に設定することにより、ラッチ部１４２ａの薄膜トランジスタＴａ１〜Ｔａ３がオン動作し、薄膜トランジスタＴａ６がオフ動作する。

そして、このタイミングに同期して、データドライバ１３０から列グループの各列に対応する個別の外部端子（入力端子）ＩＮｊを介して、各表示画素ＥＭに対応する信号電流Ｉｃを供給すると、薄膜トランジスタＴａ４のゲート−ドレイン間が電気的に短絡されているため、飽和領域でオン動作することになり、信号電流Ｉｃは、電流取込回路１４１ｊ（スイッチＴｒ４１）、ラッチ部１４２ａの薄膜トランジスタＴａ１、Ｔａ４及び接点ＮＡ３を介して、低電位電圧Ｖee側に流れ、当該信号電流Ｉｃの電流レベルが薄膜トランジスタＴａ４のゲート−ソース間の電圧レベル（電圧成分）に変換されて、蓄積容量ＣＡに電荷として蓄積される電流ラッチ動作が行われる。

このとき、蓄積容量ＣＡへの電荷の蓄積に伴って、接点ＮＡ１の電位が上昇することにより、薄膜トランジスタＴａ４とともにカレントミラー回路を構成する薄膜トランジスタＴａ５がオン動作するが、薄膜トランジスタＴａ６がオフ状態に設定されているため、薄膜トランジスタＴａ５には電流は流れない。

次いで、図６に示すように、電流ラッチ回路１４２ｊにおいて、システムコントローラ１６０からデータ制御信号として供給する第１のラッチ／出力切換信号ＬＣ１をローレベル（Ｌ）、第２のラッチ／出力切換信号ＬＣ２をハイレベル（Ｈ）に設定することにより、ラッチ部１４２ａの薄膜トランジスタＴａ１、Ｔａ３がオフ動作し、薄膜トランジスタＴａ２、Ｔａ６がオン動作する。

このとき、上記電流ラッチ動作（図５）により蓄積容量ＣＡに蓄積された電荷に基づく電位（高電圧）が接点ＮＡ１に保持されているため、薄膜トランジスタＴａ５がオン動作を継続する。これにより、データラインＤＬｊが、ラッチ部１４２ａの出力接点ＯＵＴｊ、薄膜トランジスタＴａ６及びＴａ５を介して低電位電圧Ｖeeに接続され、データラインＤＬｊ側からラッチ部１４２ａ（電流ラッチ回路１４２）方向に、蓄積容量ＣＡに蓄積された電荷（すなわち信号電流Ｉｃ）に基づく電流値を有する階調電流Ｉpixが引き込まれるように流れる電流出力動作が行われる。

なお、上述したラッチ部１４２ａにおける電流ラッチ動作（図５）においては、システムコントローラ１６０からデータ制御信号として供給される第１のラッチ／出力切換信号ＬＣ１がハイレベル（Ｈ）、第２のラッチ／出力切換信号ＬＣ２がローレベル（Ｌ）に設定されることにより、ラッチ部１４２ｂの薄膜トランジスタＴｂ１、Ｔｂ３がオフ動作し、薄膜トランジスタＴｂ２、Ｔｂ６がオン動作する。

このとき、上記ラッチ部１４２ａにおける電流ラッチ動作に先立つタイミングで蓄積容量ＣＢに蓄積された電荷に基づく電位（高電圧）が接点ＮＡ１に保持されている場合には、薄膜トランジスタＴｂ５がオン動作することにより、データラインＤＬｊが、ラッチ部１４２ｂの出力接点ＯＵＴｊ、薄膜トランジスタＴｂ６及びＴｂ５を介して低電位電圧Ｖeeに接続されるため、データラインＤＬｊ側からラッチ部１４２ｂ（電流ラッチ回路１４２）方向に、蓄積容量ＣＢに蓄積された電荷（すなわち信号電流Ｉｃ）に基づく電流値を有する階調電流Ｉpixが引き込まれるように流れる電流出力動作が行われる。

また、上述したラッチ部１４２ａにおける電流出力動作（図６）においては、システムコントローラ１６０からデータ制御信号として供給される第１のラッチ／出力切換信号ＬＣ１がローレベル（Ｌ）、第２のラッチ／出力切換信号ＬＣ２がハイレベル（Ｈ）に設定されることにより、ラッチ部１４２ｂの薄膜トランジスタＴｂ１〜Ｔｂ３がオン動作し、薄膜トランジスタＴｂ６がオフ動作する。

そして、このタイミングに同期して、データドライバ１３０から列グループの各列に対応する個別の外部端子（入力端子）ＩＮｊを介して、各表示画素ＥＭに対応する信号電流Ｉｃを供給すると、薄膜トランジスタＴｂ４が飽和領域でオン動作することになり、信号電流Ｉｃは、電流取込回路１４１ｊ（スイッチＴｒ４１）、ラッチ部１４２ｂの薄膜トランジスタＴｂ１、Ｔｂ４及び接点ＮＢ３を介して、低電位電圧Ｖee側に流れ、当該信号電流Ｉｃの電流レベルが薄膜トランジスタＴｂ４のゲート−ソース間の電圧レベル（電圧成分）に変換されて、蓄積容量ＣＢに電荷として蓄積される電流ラッチ動作が行われる。
すなわち、ラッチ部１４２ａ、１４２ｂのいずれか一方側が電流ラッチ動作状態に設定された期間に、同時並行的に、他方側が電流出力動作状態に設定される。

なお、本実施形態に係る電流ラッチ部１４０においては、後述する表示画素ＥＭ（図１２参照）に設けられる画素駆動回路の回路構成に対応させるために、データドライバ１３０から供給される正極性の信号電流Ｉｃに対応する、負の階調電流Ｉpixを生成する機能を有し、該階調電流ＩpixをデータラインＤＬｊ（表示画素ＥＭ）側から引き込む（引き抜く）方向に流す場合について説明したが、本発明はこれに限定されるものではなく、表示画素ＥＭの回路構成に応じて、正極性の階調電流Ｉpixを生成して、該階調電流ＩpixをデータラインＤＬｊ（表示画素ＥＭ）に流し込む方向に流す構成を有するものであってもよい。なお、一般に市場に流通し、入手することができる周知のデータドライバは、正極性の電流（信号電流Ｉｃ）を出力する構成を有しているものが大半であるので、上述したような構成を有する電流ラッチ部１４０を適用することにより、周知のデータドライバを用いて、階調電流を電流ラッチ部方向に引き込む方向に流すことができる。

（リセット回路部の動作）
図７は、本実施形態に適用可能なリセット回路部における動作状態を示す概念図である。ここでは、図４に示した１本のデータラインＤＬｊに対応するリセット回路１５１ｊにおける動作について説明するが、表示画素アレイ１１０に配設された各データラインＤＬ（全ての列）に設けられたリセット回路１５１においても同様の動作が同期して実行される。

本実施形態に係るリセット回路部１５０における動作は、図７に示すように、上述したリセット回路１５１ｊにおいて、システムコントローラ１６０から供給するリセット制御信号ＲＳＴを、所定のタイミングでハイレベル（Ｈ）に設定することにより、各列のデータラインＤＬの各々に個別に設けられたスイッチＴｒ５１がオン動作する。

また、このとき、システムコントローラ１６０からデータ制御信号として各列グループごとに供給する電流取込信号ＥＮを全てローレベル（Ｌ）に設定するとともに、第１のラッチ／出力切換信号ＬＣ１及び第２のラッチ／出力切換信号ＬＣ２をいずれもローレベル（Ｌ）に設定することにより、全ての列グループにおけるスイッチＴｒ４１ｊがオフ動作するとともに、ラッチ部１４２ａの薄膜トランジスタＴａ１〜Ｔａ３、Ｔａ６、及び、ラッチ部１４２ｂの薄膜トランジスタＴｂ１〜Ｔｂ３、Ｔｂ６がオフ動作する。

これにより、所定のリセット電圧Ｖrstが、スイッチＴｒ５１を介してデータラインＤＬｊに印加され、このタイミングに同期して、走査ドライバ１２０から特定の行の走査ラインＳＬに選択レベル（ハイレベル；Ｈ）の走査信号Ｖselを印加することにより、上記リセット電圧Ｖrstが当該行の表示画素ＥＭに印加されて、表示画素ＥＭに残留する電荷（電圧成分）及びデータラインＤＬｊの配線容量に充電された電荷が放電されてリセット状態に設定されるリセット動作が行われる。

（電流ラッチ部の全体構成）
図８は、本実施形態に係る電流取込回路及び電流ラッチ回路を適用した場合の電流ラッチ部の一例を示す概略構成図である。ここでは、図４に示した電流ラッチ部の回路構成及び図５、図６に示した動作を参照しながら説明する。

上述した具体例のように、表示画素アレイ１１０が１４４行×１４４列の画素配列を有する場合においては、電流ラッチ部１４０は、図８に示すように、６組の各列グループ（１〜２４列目、２５〜４８列目、・・・１２１〜１４４列目）単位で、各列（データラインＤＬ）に対応して電流取込回路１４１（１４１−１〜１４１−２４、１４１−２５〜１４１−４８、・・・１４１−１２１〜１４１−１４４）及び電流ラッチ回路１４２（１４２−１〜１４２−２４、１４２−２５〜１４２−４８、・・・１４２−１２１〜１４２−１４４）が設けられている。

ここで、各列グループの１番目の列に対応する電流取込回路１４１（１４１−１、１４１−２５、・・・１４１−１２１）は、外部端子（入力端子）ＩＮ１に共通に接続され、２番目の列に対応する電流取込回路１４１（１４１−２、１４１−２６、・・・１４１−１２２）は、外部端子（入力端子）ＩＮ２に共通に接続され、・・・２４番目の列に対応する電流取込回路１４１（１４１−２４、１４１−４８、・・・１４１−１４４）は、外部端子（入力端子）ＩＮ２４に共通に接続されている。また、各列グループに対応する電流ラッチ回路１４２は、表示画素アレイ１１０に配設された各列のデータラインＤＬ（ＤＬ１〜ＤＬ２４、ＤＬ２５〜ＤＬ４８、・・・ＤＬ１２１〜ＤＬ１４４）に、表示データ（信号電流Ｉｃ）に応じた階調電流Ｉpixを個別に供給するための出力接点ＯＵＴ（ＯＵＴ１〜ＯＵＴ２４、ＯＵＴ２５〜ＯＵＴ４８、・・・ＯＵＴ１２１〜ＯＵＴ１４４）を有している。

これにより、各列グループの電流取込回路１４１に対して、システムコントローラ１６０から各列グループごとに異なるタイミングで電流取込制御信号ＥＮ１、ＥＮ２、・・・ＥＮ６を個別に供給することにより、各列グループが順次電流取込動作状態に設定されるので、データドライバ１３０から供給される２４画素分の信号電流Ｉｃを２４個の外部端子ＩＮ１〜ＩＮ２４を介して同時に取り込む動作を、各列グループごとに順次繰り返して１行分の表示画素ＥＭに対応した信号電流Ｉｃが取り込まれる。

また、各列グループの電流ラッチ回路１４２は、システムコントローラ１６０から各列グループごとに異なるタイミングで個別に供給される上記電流取込制御信号ＥＮ１、ＥＮ２、・・・ＥＮ６、及び、全ての列グループに共通に供給される第１のラッチ／出力切換信号ＬＣ１、第２のラッチ／出力切換信号ＬＣ２により、上記電流取込回路１４１を介して取り込まれた信号電流Ｉｃを電圧成分に変換して保持する電流ラッチ動作（図５）、及び、保持した電圧成分（信号電流Ｉｃ）に応じた階調電流Ｉpixを引き込む電流出力動作（図６）が実行される。

＜表示装置の駆動制御方法＞
次に、上述した構成を有する表示装置における駆動制御方法について、図面を参照して説明する。
図９は、本実施形態に係る表示装置における駆動制御動作（駆動制御方法）の一例を示すタイミングチャートである。ここでは、上述した具体例のように、表示画素アレイ１１０が１４４行×１４４列の画素配列を有する場合について、上述した表示装置１００の各構成、並びに、電流ラッチ部１４０及びリセット回路部１５０の動作を適宜参照しながら説明する。

上述したような構成を有する表示装置１００における駆動制御動作は、２水平走査期間を一単位期間として、大別して、前半の１水平走査期間でデータドライバ１３０から供給される１行分の表示データに応じた信号電流Ｉｃを列グループ単位で順次取り込んで、電流ラッチ部１４０に１行分の表示データ（信号電流Ｉｃ）に応じた電荷（電圧成分）を保持する動作（電流ラッチ動作期間）と、後半の１水平走査期間の冒頭で、表示画素アレイ１１０に配設されたデータラインＤＬ及び後述する電流書込動作の対象となる行の表示画素ＥＭに残留する電荷を放電して初期化する動作（リセット動作期間）と、後半の１水平走査期間におけるリセット動作終了後に、上記電流ラッチ動作において電流ラッチ部１４０に保持した電荷に応じた階調電流Ｉpixを、所定の行の各表示画素ＥＭ（画素駆動回路）に一斉に書き込んで発光素子を発光させる動作（電流書込動作期間；上述した電流ラッチ部１４０における電流出力動作に相当する）と、を含んでいる。なお、１４４行×１４４列の画素配列を有する表示画素アレイ１１０を、フレーム周波数３０Ｈｚで駆動する場合においては、上記１水平走査期間は２３１．４８μsecに規定される。

まず、電流ラッチ動作においては、図９（図中、「１行目ラッチ」参照）に示すように、システムコントローラ１６０からデータ制御信号として供給される第１のラッチ／出力切換信号ＬＣ１をハイレベル（Ｈ）、第２のラッチ／出力切換信号ＬＣ２をローレベル（Ｌ）に設定し、当該電流ラッチ動作期間に、電流取込制御信号ＥＮ１〜ＥＮ６を相互に時間的に重ならないタイミングで順次ハイレベル（Ｈ）に設定することにより、図５に示したように、データドライバ１３０から各列グループごとに出力される２４画素分の信号電流Ｉｃが、各々別個に設けられた外部端子ＩＮ１〜ＩＮ２４を介して、異なるタイミングで各列グループの電流取込回路１４１（１４１−１〜１４１−２４、又は、１４１−２５〜１４１−４８、・・・１４１−１２１〜１４１−１４４のいずれかの列グループの電流取込回路）に供給されて、当該列グループの電流ラッチ回路１４２（１４２−１〜１４２−２４、又は、１４２−２５〜１４２−４８、・・・１４２−１２１〜１４２−１４４のいずれかの列グループの電流ラッチ回路）に設けられた一方側のラッチ部１４２ａに取り込まれ電荷（電圧成分）として保持する動作が、各列グループにおける電流取込回路１４１及び電流ラッチ回路１４２において順次実行されて、（１行目の）１行分の信号電流Ｉｃが電流ラッチ部１４０に取り込み保持される（図９中、データドライバ出力「１」〜「６」として表記）。

次いで、リセット動作においては、図９に示すように、上記電流ラッチ動作の終了後、第１のラッチ／出力切換信号ＬＣ１、第２のラッチ／出力切換信号ＬＣ２、電流取込制御信号ＥＮ１〜ＥＮ６をローレベル（Ｌ）に設定し、システムコントローラ１６０から供給されるデータ制御信号ＲＳＴをハイレベル（Ｈ）に設定するとともに、走査ドライバ１２０から後述する電流書込動作の対象となる行（１行目）の走査ラインＳＬに印加される走査信号Ｖselをハイレベル（Ｈ）に設定することにより、図７に示したように、選択状態に設定された表示画素ＥＭ（画素駆動回路）に各行ごとに設けられたリセット回路１５１及び各データラインＤＬを介して所定のリセット電圧Ｖrstが一斉に印加されて、当該行（１行目）の各表示画素ＥＭに残留する電荷（電圧成分）及び各列のデータラインＤＬの配線容量に充電された電荷が放電される（初期化される）。

なお、上述した電流ラッチ動作においては、各列グループごとにデータドライバ１３０から供給される信号電流Ｉｃを取り込んで、電流ラッチ回路１４２（ラッチ部１４２ａ又は１４２ｂ）に保持するために必要な最小所要時間は、概ね１０μsec程度であり、また、全列グループに対して同時に実行されるリセット動作において必要な最小所要時間は、概ね１５μsec程度である。ここで、図９に示すように、１４４行×１４４列の画素配列を有する表示画素アレイ１１０を、フレーム周波数３０Ｈｚで駆動する場合においては、各列グループにおける電流ラッチ動作期間として３５．２μsec（全列グループでは３５．２×６＝２１１．２μsec）が設定され、リセット動作期間として２０．２８μsecが設定されている（３５．２×６＋２０．２８＝２３１．４８（１水平走査期間））。すなわち、電流ラッチ動作期間に設定される所要時間により、表示画素アレイ１１０に設定される列グループの最大数（最大分割数）が規定されることになる。

次いで、電流書込動作（電流出力動作）においては、図９（図中、「１行目出力」参照）に示すように、第１のラッチ／出力切換信号ＬＣ１をローレベル（Ｌ）、第２のラッチ／出力切換信号ＬＣ２をハイレベル（Ｈ）に設定し、当該電流書込動作期間に、走査ドライバ１２０から電流書込動作の対象となる行（１行目）の走査ラインＳＬに印加される走査信号Ｖselをハイレベル（Ｈ）に設定することにより、図６に示したように、電流ラッチ部１４０（電流ラッチ回路１４２）に設けられた一方側のラッチ部１４２ａに保持された電荷に基づく負極性の階調電流Ｉpixが各列のデータラインＤＬに供給されて、選択状態に設定された各表示画素ＥＭ（画素駆動回路）から各列のデータラインＤＬを介して電流ラッチ部１４０方向に各階調電流Ｉpixを引き抜くように一斉に流れる。これにより、後述するように、（１行目の）表示画素ＥＭに設けられる画素駆動回路に階調電流Ｉpixに応じた電荷（電圧成分）が保持されて表示データ（階調電流Ｉpix）が書き込まれる。

そして、このような電流ラッチ回路１４２に設けられた一方側のラッチ部１４２ａから階調電流Ｉpixを出力する電流書込動作期間に同期して、図９（図中、「２行目ラッチ」参照）に示すように、第１のラッチ／出力切換信号ＬＣ１がローレベル（Ｌ）、第２のラッチ／出力切換信号ＬＣ２がハイレベル（Ｈ）に設定されているので、当該電流書込動作期間に、電流取込制御信号ＥＮ１〜ＥＮ６を相互に時間的に重ならないタイミングで順次ハイレベル（Ｈ）に設定することにより、上述した１行目の電流ラッチ動作と同様に、データドライバ１３０から各列グループごとに出力される２４画素分の信号電流Ｉｃが各外部端子ＩＮ１〜ＩＮ２４を介して、異なるタイミングで電流ラッチ部１４０（各列グループの電流取込回路１４１及び電流ラッチ回路１４２）に設けられた他方側のラッチ部１４２ｂに順次取り込まれて、（２行目の）１行分の信号電流Ｉｃが電荷（電圧成分）として保持される電流ラッチ動作が実行される。

したがって、本実施形態においては、表示画素アレイに２次元配列された複数の表示画素を、複数列ごとの列グループ（ブロック）に分割し、各列グループに含まれる列数の表示画素分に対応した数の外部端子を有し、第１のタイミングで、列グループ単位で表示データに応じた信号電流を取り込み保持する動作を順次繰り返して、１行分の各表示画素に対応する信号電流を電圧成分に変換して保持し、第２のタイミングで、第１のタイミングで保持した電圧成分に基づいて、１行分の各表示画素ごとに上記表示データに応じた階調電流を生成して、表示画素アレイに配設された各データラインを介して特定の行の各表示画素に上記階調電流を一斉に書き込むことができるので、上記各列グループに含まれる列数分の外部端子を介して、ドライバチップとしての形態を有するデータドライバと表示画素アレイが形成された基板（パネル基板）とを接続した構成において、表示画素アレイの各表示画素に表示データに応じた階調電流を良好に書き込むことができる。

具体的には、上述した１４４行×１４４列の画素配列を有する表示画素アレイ１１０を適用し、６個の列グループに分けた場合、本実施形態に係る表示装置においては、基板（パネル基板）とデータドライバとを接続する外部端子の数は、１４４（列）÷６（グループ）＝２４（列）となるので、従来技術におけるように基板上のデータラインとデータドライバの出力端子とを１:１の関係で接続する場合に比較して、列グループの数分の１（すなわち、列グループ数をｋとした場合、従来技術の１／ｋ）の数の外部端子で双方を接続した構成を実現することができる。

これにより、表示画素アレイ（表示パネル）を高精細化した場合であっても、データドライバ（ドライバチップ）の出力端子数の増加を抑制、又は、出力端子数を削減することができるとともに、端子間ピッチ（間隔）の狭小化を抑制することができるので、ドライバチップの接続工程における位置精度の簡略化や工数の削減を図ることができる。また、電流ラッチ部及びリセット回路部を、表示画素アレイが形成された基板上に、一体的に形成することができるので、部品点数の増加を抑制して、表示装置の製品コストを抑制することができる。

次に、本発明に係る表示装置の他の実施形態について、図面を参照して説明する。
図１０は、本発明に係る表示装置に適用される電流ラッチ部の他の例を示す概略構成図である。また、図１１は、本実施形態に係る表示装置における駆動制御動作（駆動制御方法）の一例を示すタイミングチャートである。ここで、上述した実施形態（図８、図９参照）と同等の構成及びの動作については、その説明を簡略化する。

本実施形態に係る表示装置に適用される電流ラッチ部１４０は、図１０に示すように、上述した実施形態における構成（図８参照）に加えて、データドライバ１３０から信号電流が供給される各外部端子（入力端子）ＩＮ１〜ＩＮ２４に所定のプリチャージ電圧Ｖpcgを印加するプリチャージ回路（プリチャージ手段）１８０が接続された構成を有している。

ここで、プリチャージ電圧Ｖpcgは、電流ラッチ部１４０（電流ラッチ回路１４２に設けられる一対のラッチ部１４２ａ又は１４２ｂ）における信号電流Ｉｃのラッチ動作に先立つタイミングで印加される。また、当該プリチャージ電圧Ｖpcgの印加に基づいて、電流ラッチ回路１４２に保持される電圧成分は、ラッチ部１４２ａ又は１４２ｂのカレントミラー回路を構成するトランジスタのしきい値電圧程度、もしくは、その近傍の電圧値になるように設定されている。

なお、図１０においては、プリチャージ回路１８０がデータドライバ１３０とは個別の構成を有して、各外部端子（入力端子）ＩＮ１〜ＩＮ２４に接続された構成を示したが、本発明はこれに限定されるものではなく、データドライバ１３０内にプリチャージ電圧を生成、出力する機能を有しているものであってもよい。

このような構成を有する表示装置１００の駆動制御動作は、図１１に示すように、上述した電流ラッチ動作に先立つタイミングで、システムコントローラ１６０からデータ制御信号として供給される第１のラッチ／出力切換信号ＬＣ１をハイレベル（Ｈ）、第２のラッチ／出力切換信号ＬＣ２をローレベル（Ｌ）に設定し、また、電流取込制御信号ＥＮ１〜ＥＮ６の全てを同時にハイレベル（Ｈ）に設定するとともに、システムコントローラ１６０から供給されるプリチャージ信号ＰＣＧをハイレベルに設定することにより、プリチャージ回路１８０から各外部端子ＩＮ１〜ＩＮ２４に印加された所定のプリチャージ電圧Ｖpcgが各列グループの電流取込回路１４１（１４１−１〜１４１−１４４）を介して、各電流ラッチ回路１４２（１４２−１〜１４２−１４４）に設けられた一方側のラッチ部１４２ａ（又は、１４２ｂ）に共通に印加され、当該プリチャージ電圧Ｖpcgに応じた電圧成分がキャパシタＣＡ（又は、ＣＢ）に充電される。

ここで、上述したように、このプリチャージ動作によりラッチ部１４２ａ（キャパシタＣＡ）に充電される電圧成分は、カレントミラー回路を構成する薄膜トランジスタＴａ４及びＴａ５におけるしきい値電圧程度、もしくは、その近傍になるように、上記プリチャージ電圧Ｖpcgの電圧値が設定されている。

これにより、引き続き実行される電流ラッチ動作において、各列グループごとに信号電流を供給して各電流ラッチ回路１４２（ラッチ部１４２ａ）に電荷を保持させる際に、キャパシタＣＡに上記カレントミラー回路を構成する薄膜トランジスタＴａ４及びＴａ５におけるしきい値電圧相当分が予め充電されているので、迅速に信号電流Ｉｃに応じた電荷（電圧成分）を保持することができ、電流ラッチ動作期間の短縮、もしくは、電流ラッチ動作の遅延を改善することができる。

すなわち、上述した実施形態（図８、図９参照）においては、表示画素アレイを構成する表示画素を複数の列グループに分割し、該列グループに含まれる列数に相当する数の外部端子を介して、各列グループごとに表示データに応じた信号電流を取り込み保持する動作を順次繰り返して、１行分の信号電流を電流ラッチ部に保持するように駆動制御されるため、列グループの数に応じて各列グループにおけるラッチ動作に許容される時間が制約されることになる（短くなる場合がある）。

また、表示画素アレイ１１０（表示画素ＥＭ）や電流ラッチ部１４０等を、基板ＢＡＳＥ上にアモルファスシリコン半導体層を用いた電界効果型トランジスタ（アモルファスシリコン薄膜トランジスタ）を適用して構成した場合、当該トランジスタ特性に起因して動作速度が低下したり、低階調の表示データに基づいて信号電流Ｉｃの電流値を小さくした場合、電流ラッチ動作の遅延が生じたりする可能性がある。

そこで、本実施形態（図１０、図１１参照）においては、各電流ラッチ回路１４２（ラッチ部１４２ａ、１４２ｂ）に設けられ、信号電流Ｉｃを電圧成分に変換して保持し、所定の電流値を有する階調電流Ｉpixを生成するためのカレントミラー回路を構成する薄膜トランジスタＴａ４、Ｔａ５（又はＴｂ４、Ｔｂ５）のしきい値電圧相当分の電圧を、プリチャージ動作によりキャパシタＣＡ（又はＣＢ）に予め充電しておくことにより、迅速なラッチ動作を実現することができるので、トランジスタの動作速度の低下や信号遅延に伴う画質の劣化を抑制することができる。

また、本実施形態においては、カレントミラー回路を構成する薄膜トランジスタＴａ４及びＴａ５、又は、薄膜トランジスタＴｂ４又はＴｂ５の電流比を１：ｘ（ｘ＞１）となるように設定することにより、電流ラッチ回路（ラッチ部）における表示データ（信号電流）のラッチ動作を小電流で迅速に行うことができ、ラッチ動作の遅延を抑制しつつ、表示画素に供給される階調電流の電流値（絶対値）を大電流化して、表示画素への表示データの書込動作を確実に行うことができる。

＜表示画素の具体回路例＞
次に、本発明に係る表示装置に適用可能な表示画素の具体的な回路例について、図面を参照して説明する。
図１２は、本発明に係る表示装置に適用可能な表示画素（画素駆動回路、発光素子）の一具体例を示す回路構成図である。

図１２に示すように、本発明に係る表示装置に適用可能な表示画素ＥＭは、概略、上述した走査ドライバ１２０から印加される走査信号Ｖselに基づいて表示画素ＥＭを選択状態に設定し、該選択状態において電流ラッチ部１４０から供給される階調電流Ｉpixを取り込み電圧成分として保持し、該階調電流Ｉpixに応じた発光駆動電流を発光素子に流す画素駆動回路ＤＣと、該画素駆動回路ＤＣから供給される発光駆動電流に基づいて、所定の輝度階調（表示階調）で発光動作する有機ＥＬ素子ＯＥＬ等の電流制御型の発光素子と、を有して構成されている。

画素駆動回路ＤＣは、例えば図１２に示すように、制御端子（ゲート端子）が走査ラインＳＬに、電流路（ソース−ドレイン）が電源電圧Ｖscが印加される電源ラインＶＬ（接点Ｎ１３）及び接点Ｎ１１に各々接続されたトランジスタＴｒ１１と、制御端子が走査ラインＳＬに、電流路がデータラインＤＬ及び接点Ｎ１２に各々接続されたトランジスタＴｒ１２と、制御端子が接点Ｎ１１に、電流路が電源ラインＶＬ及び接点Ｎ１２に各々接続されたトランジスタ（発光駆動トランジスタ）Ｔｒ１３と、接点Ｎ１１及び接点Ｎ１２間に接続されたキャパシタＣｓと、を備えた回路構成を有している。

有機ＥＬ素子ＯＥＬは、アノード端子が上記画素駆動回路ＤＣの接点Ｎ１２に接続され、カソード端子が接地電位に接続されている。
ここで、トランジスタＴｒ１１〜Ｔｒ１３はいずれもｎチャネル型の薄膜トランジスタ（電界効果型トランジスタ）を適用することができる。また、キャパシタＣｓはトランジスタＴｒ１３のゲート−ソース間に形成される寄生容量、又は、該ゲート−ソース間に付加的に形成される補助容量である。

＜表示画素の駆動制御動作＞
図１３は、本実施例に係る表示画素（画素駆動回路）の駆動制御動作を示す概念図である。ここでは、上述した表示装置の各部の動作（図５〜図９参照）を適宜参照しながら説明する。

このような構成を有する画素駆動回路ＤＣにおける発光素子（有機ＥＬ素子ＯＥＬ）の発光駆動制御は、１処理サイクル期間に、表示画素ＥＭを選択状態に設定して、上述したリセット回路部１５０からリセット電圧Ｖrstをデータラインに印加して残留する電荷を放電するリセット動作期間と、表示画素ＥＭを選択状態に設定して、上述した電流ラッチ部１４０から表示データに対応する階調電流Ｉpixを供給して書き込む（電圧成分として保持する）電流書込動作期間と、表示画素ＥＭを非選択状態に設定して、上記電流書込動作期間に書き込み保持された電圧成分に基づいて、表示データに応じた発光駆動電流を有機ＥＬ素子ＯＥＬに供給して、所定の輝度階調で発光動作させる発光動作期間と、を設定することにより実行される。

（リセット動作期間）
まず、リセット動作（リセット動作期間）においては、上述したリセット回路部１５０の動作（図７、図９参照）においても説明したように、図１３（ａ）に示すように、走査ドライバ１２０から走査ラインＳＬに対して、ハイレベル（Ｈ）の走査信号Ｖselを印加して表示画素ＥＭを選択状態に設定するとともに、電源ラインＶＬに対して、ローレベル（Ｌ）の電源電圧Ｖscを印加する。また、このタイミングに同期して、リセット回路１５１（１５１ｊ）からデータラインＤＬに対して、所定のリセット電圧Ｖrstを印加する。

これにより、トランジスタＴｒ１１及びＴｒ１２がオン動作して、ローレベルの電源電圧Ｖsc（例えば接地電位）が接点Ｎ１１（トランジスタＴｒ１３のゲート端子及びキャパシタＣｓの一端側）に印加されるとともに、データラインＤＬに印加された高電位のリセット電圧Ｖrstに基づく電圧レベルが接点Ｎ１２（トランジスタＴｒ１３のソース端子及びキャパシタＣｓの他端側）に印加されるので、接点Ｎ１１及びＮ１２間（トランジスタＴｒ１３のゲート−ソース間）に電位差が生じることにより、トランジスタＴｒ１３がオン動作して、リセット回路１５１からデータラインＤＬ、トランジスタＴｒ１２、接点Ｎ１２、トランジスタＴｒ１３を介して、電源ラインＶＬ方向に、リセット電流Ｉrstが流れる。

このとき、当該リセット動作以前にキャパシタＣｓに保持された、又は、残留する電荷（電圧成分）は、接点Ｎ１１及びＮ１２に各々ローレベルの電源電圧Ｖsc（例えば接地電位）及びリセット電圧Ｖrstが印加されることにより放電され、接点Ｎ１１及びＮ１２間（トランジスタのＴｒ１３のゲート−ソース間）に上記リセット電流Ｉrstを流すために必要な電位差に対応する電荷（電圧成分）が蓄積されたリセット状態（初期化状態）に設定される。

（電流書込動作期間）
次いで、電流書込動作（電流書込動作期間）においては、上述した電流ラッチ部１４０の動作（図５、図６参照）においても説明したように、図１３（ｂ）に示すように、走査ドライバ１２０から走査ラインＳＬに対して、ハイレベル（Ｈ）の走査信号Ｖselを印加して表示画素ＥＭを選択状態に設定するとともに、電源ラインＶＬに対して、ローレベル（Ｌ）の電源電圧Ｖscを印加する。また、このタイミングに同期して、電流ラッチ部１４０（ラッチ部１４２ａ又は１４２ｂ）からデータラインＤＬに対して、表示データに応じた負極性の階調電流ＩpixがデータラインＤＬｊに供給される。

これにより、トランジスタＴｒ１１及びＴｒ１２がオン動作して、ローレベルの電源電圧Ｖsc（例えば接地電位）が接点Ｎ１１に印加されるとともに、データラインＤＬを介して電流ラッチ部１４０方向に階調電流Ｉpixを引き込む（引き抜く）動作が行われることにより、ローレベルの電源電圧Ｖscよりも低電位の電圧レベルが接点Ｎ１２に印加されるので、接点Ｎ１１及びＮ１２間に電位差が生じることにより、トランジスタＴｒ１３がオン動作して、電源ラインＶＬからトランジスタＴｒ１３、接点Ｎ１２、トランジスタＴｒ１２、データラインＤＬを介して、電流ラッチ部１４０方向に、階調電流Ｉpixに対応した書込電流Ｉａが流れる。なお、このような書込電流Ｉａを流すために、電流ラッチ回路１４２に供給される低電位電圧Ｖeeは、ローレベルの電源電圧Ｖsc（例えば接地電位）よりも低い電圧レベルに設定されている。

このとき、キャパシタＣｓには、接点Ｎ１１及びＮ１２間に生じた電位差に対応する電荷が蓄積され、電圧成分として保持される（充電される）。また、電源ラインＶＬには、ローレベルの電源電圧Ｖsc（例えば接地電位）が印加され、さらに、書込電流ＩａがデータラインＤＬ方向に流れるように制御されていることから、有機ＥＬ素子ＯＥＬのアノード端子（接点Ｎ１２）に印加される電位はカソード端子の電位（接地電位）よりも低くなり、有機ＥＬ素子ＯＥＬに逆バイアス電圧が印加されていることになるため、有機ＥＬ素子ＯＥＬには発光駆動電流が流れず、発光動作は行われない。

（発光動作期間）
次いで、発光動作（発光動作期間）においては、図１３（ｃ）に示すように、走査ドライバ１２０から走査ラインＳＬに対して、ローレベル（Ｌ）の走査信号Ｖselを印加して表示画素ＥＭを非選択状態に設定するとともに、電源ラインＶＬに対して、ハイレベル（Ｈ）の電源電圧Ｖscを印加する。また、このタイミングに同期して、電流ラッチ部１４０による階調電流Ｉpixの供給を遮断して引き込み動作を停止する。

これにより、トランジスタＴｒ１１及びＴｒ１２がオフ動作して、接点Ｎ１１への電源電圧Ｖscの印加が遮断されるとともに、接点Ｎ１２への階調電流Ｉpixの引き込み動作に伴う電圧レベルの印加が遮断されるので、キャパシタＣｓは、上述した電流書込動作期間において蓄積された電荷を保持する。

このように、キャパシタＣｓが電流書込動作時に蓄積された電荷（充電電圧）を保持することにより、接点Ｎ１１及びＮ１２間（トランジスタＴｒ１３のゲート−ソース間）の電位差が保持されることになり、トランジスタＴｒ１３が階調電流Ｉdataの電流値に応じた電流値の電流を流すことができるような導通状態（オン状態）を維持する。また、電源ラインＶＬに、接地電位よりも高い電圧レベルを有する電源電圧Ｖscが印加されるので、有機ＥＬ素子ＯＥＬのアノード端子（接点Ｎ１２）に印加される電位はカソード端子の電位（接地電位）よりも高くなる。

したがって、電源ラインＶＬからトランジスタＴｒ１３、接点Ｎ１２を介して、有機ＥＬ素子ＯＥＬに順バイアス方向に所定の発光駆動電流Ｉｂが流れ、有機ＥＬ素子ＯＥＬが発光する。ここで、キャパシタＣｓにより保持される電位差（充電電圧）は、トランジスタＴｒ１３において階調電流Ｉpixに対応した書込電流Ｉａを流す場合の電位差に相当するので、有機ＥＬ素子ＯＥＬに流れる発光駆動電流Ｉｂは、上記書込電流Ｉａ（≒階調電流Ｉpix）と同等の電流値を有することになる。

これにより、発光動作期間においては、電流書込動作期間に書き込まれた表示データに応じた階調電流Ｉpixに基づく電圧成分が保持され、これに基づいてトランジスタＴｒ１３が飽和状態でオン動作して、発光駆動電流Ｉｂが継続的に供給され、有機ＥＬ素子ＯＥＬが表示データに応じた輝度階調で発光する動作を継続する。
そして、このような一連の駆動制御動作を、表示画素アレイ１１０に配列された全ての表示画素について、各行ごとに順次繰り返し実行することにより、１画面分の表示データが書き込まれて、所定の輝度階調で発光し、所望の画像情報が表示される。

ここで、特に、本実施例に係る画素駆動回路ＤＣにおいては、トランジスタＴｒ１１〜Ｔｒ１３を全て同一のチャネル極性（ｎチャネル型）を有する薄膜トランジスタを用いて構成することができるため、上述した電流ラッチ部１４０（電流取込回路１４１、電流ラッチ回路１４２）及びリセット回路部１５０（リセット回路１５１）と同様に、アモルファスシリコン半導体、あるいは、ポリシリコン半導体をチャネル層とする、ｎチャネル型の電界効果型トランジスタを適用することができる。

これによれば、表示画素ＥＭが２次元配列された表示画素アレイ１１０とともに、上述した電流ラッチ部１４０及びリセット回路部１５０を単一の基板（パネル基板）上に製造プロセスを共通化して一体的に形成することができる。特に、表示画素アレイ１１０及び電流ラッチ部１４０、リセット回路部１５０を、アモルファスシリコン半導体層を用いたｎチャネル型の電界効果型トランジスタを適用して構成した場合にあっては、すでに確立されたアモルファスシリコンの製造技術を適用して、動作特性の安定した電界効果型トランジスタを比較的安価に製造することができるので、表示画素アレイ（表示パネル）を高精細化や大型化した場合であっても、表示画質の優れた表示装置を簡易かつ良好に実現することができる。

図１４は、本実施例に係る表示画素を適用した表示装置の一構成例を示す概略ブロック図であり、図１５は、本実施例に係る表示画素を適用した表示装置の他の構成例を示す要部構成図である。ここでは、本実施形態に係る表示画素（画素駆動回路）を適用した場合に特有の構成についてのみ詳しく説明し、上述した実施形態と同等の構成についてはその説明を省略する。また、図１５においては、上述した具体例に示したように、表示画素アレイ１１０が１４４行×１４４列の画素配列を有する場合を示す。

上述した実施例に係る表示画素ＥＭ（画素駆動回路ＤＣ）を適用した表示装置の一構成例としては、例えば図１４に示すように、上述した実施形態（図１、図２参照）の構成に加え、表示画素アレイ１１０の各行の走査ラインＳＬに並行して配設された各電源ラインＶＬに対して、図示を省略した外部端子を介して接続され、システムコントローラ１６０から供給される電源制御信号に基づいて、走査ドライバ１２０から走査信号Ｖselを出力するタイミングに同期して、走査信号Ｖselとは逆極性となる電圧レベルを有する電源電圧Ｖcsを各電源ラインＶＬｉに印加する電源ドライバ１８０を備えた構成を良好に適用することができる。
ここで、電源ドライバ１８０は、例えば上述した走査ドライバ１２０（図２参照）と同様に、シフトレジスタ回路と出力回路（出力バッファ）を備えた周知の構成を適用することができる。

また、上述した実施例に係る表示画素ＥＭ（画素駆動回路ＤＣ）を適用した表示装置の他の構成例としては、表示画素アレイ１１０に配列された表示画素ＥＭが、各々同数の行（すなわち走査ラインＳＬ又は電源ラインＶＬ）ごとにグループ分けされ、各行グループごとに電源ドライバ１８０から個別の外部端子を介して共通の電源電圧Ｖscが印加されるように構成されている。

具体的には、例えば図１５に示すように、１４４行×１４４列の画素配列を有する表示画素アレイ１１０が、１８行（１８本の電源ラインＶＬ）ごとの８グループ（１〜１８行目、１９〜３６行目、３７〜５４行目、５５〜７２行目、７３〜９０行目、９１〜１０８行目、１０９〜１２６行目、１２７〜１４４行目）に分けられ、各行グループごとに電源ドライバ１８０から個別の外部端子を介して、個別の電源電圧Ｖsc（Ｖsc1〜Ｖsc8）が異なるタイミングで印加される。これにより、各行グループに含まれる１８行分（例えば１〜１８行目）の表示画素に対して、単一の外部端子を介して供給される電源電圧Ｖsc（例えばＶsc1）が同時に印加される。

このような構成を有する表示装置における駆動制御方法は、走査ドライバにより１行目の走査ラインから順に、ハイレベルの走査信号を印加して各行の表示画素を順次選択状態に設定して、上述したリセット動作及び電流書込動作を実行する際に、各行グループに含まれる各行（例えば１〜１８行目）のいずれかが選択状態に設定されている期間中、電源ドライバから当該行グループに対応して単一の外部端子を介して供給される電源電圧Ｖsc（例えばＶsc1）が継続してローレベルに設定される。
そして、各行グループごとに表示データに応じた電流書込動作が終了した時点で、当該行グループに共通に印加される電源電圧Ｖscをハイレベルに設定することにより、電流書込動作が終了した行グループから順に、当該行グループに含まれる各行の表示画素が一斉に発光する動作が行われ、これを繰り返すことにより、１画面分の表示データに応じた所望の画像情報が表示される。

なお、上述した表示画素ＥＭにおいては、画素駆動回路ＤＣとして３個のトランジスタを備えた回路構成を示したが、本発明はこの実施形態に限定されるものではなく、少なくとも、電流指定方式を適用した画素駆動回路であれば、他の回路構成を有するものであってもよい。また、上述した実施例においては、表示画素ＥＭを構成する発光素子として、有機ＥＬ素子を適用した構成を示したが、本発明に係る表示装置はこれに限るものではなく、例えば発光ダイオード等の他の電流制御型の発光素子であっても良好に適用することができる。

本発明に係る表示装置の全体構成を示す概略ブロック図である。 本発明に係る表示装置の一実施形態を示す要部概略構成図である。 本実施形態に係る表示装置に適用可能なデータドライバの一例を示すブロック図である。 本実施形態に係る表示装置に適用可能な電流ラッチ部及びリセット回路部の一例を示す回路構成図である。 本実施形態に適用可能な電流ラッチ部における動作状態（その１）を示す概念図である。 本実施形態に適用可能な電流ラッチ部における動作状態（その２）を示す概念図である。 本実施形態に適用可能なリセット回路部における動作状態を示す概念図である。 本実施形態に係る電流取込回路及び電流ラッチ回路を適用した場合の電流ラッチ部の一例を示す概略構成図である。 本実施形態に係る表示装置における駆動制御動作（駆動制御方法）の一例を示すタイミングチャートである。 本発明に係る表示装置に適用される電流ラッチ部の他の例を示す概略構成図である。 本実施形態に係る表示装置における駆動制御動作（駆動制御方法）の一例を示すタイミングチャートである。 本発明に係る表示装置に適用可能な表示画素（画素駆動回路、発光素子）の一具体例を示す回路構成図である。 本実施例に係る表示画素（画素駆動回路）の駆動制御動作を示す概念図である。 本実施例に係る表示画素を適用した表示装置の一構成例を示す概略ブロック図である。 本実施例に係る表示画素を適用した表示装置の他の構成例を示す要部構成図である。 従来技術における発光素子型ディスプレイの要部構成例を示す概略図である。

符号の説明

１００ 表示装置
１１０ 表示画素アレイ
１２０ 走査ドライバ
１３０ データドライバ
１４０ 電流ラッチ部
１４１ 電流取込回路
１４２ 電流ラッチ回路
１４２ａ、１４２ｂ ラッチ部
１５０ リセット回路部
１６０ システムコントローラ
１７０ 表示信号生成部
ＳＬ 走査ライン
ＤＧ データライン
ＥＭ 表示画素
ＤＣ 画素駆動回路
ＯＥＬ 有機ＥＬ素子

Claims (14)

1. ２次元配列された複数の表示画素に対して、表示データに基づく階調電流を供給することにより、前記複数の表示画素を所定の表示階調で動作させて所望の画像情報を表示する表示装置において、
   前記複数の表示画素を、所定数の列からなる前記表示画素ごとに分割して、複数の列グループが設定された画素アレイと、
   前記表示画素を各行ごとに選択状態に設定する走査駆動手段と、
   前記表示データに基づいて各行ごとの前記表示画素の表示階調を制御する信号電流を生成し、前記各列グループに対応して順次出力する信号駆動手段と、
   前記列グループに含まれる列数と同数の接続端子を介して、前記信号駆動手段から出力される前記各列グループに対応する前記信号電流を順次取り込んで保持し、前記信号電流に基づく電流値を有する前記階調電流を生成して、前記走査駆動手段により選択状態に設定された行の前記表示画素の各々に対して一斉に供給する階調電流出力手段と、
   を備え、
   前記画素アレイと前記階調電流出力手段が、単一の基板上に設けられ、前記接続端子を介して前記信号駆動手段と接続されていることを特徴とする表示装置。
2. 前記階調電流出力手段は、各列に対応して、前記信号電流に応じた電荷を保持する電流保持部と前記電力保持部に保持された電荷に基づいて前記信号電流に対応する前記階調電流を生成して前記表示画素に供給する電流出力部とを有するラッチ部を２組備えていることを特徴とする請求項１記載の表示装置。
3. 前記階調電流出力手段は、一方の前記ラッチ部の前記電流保持部に前記信号電流に応じた電荷を保持する動作と、他方の前記ラッチ部の前記電流出力部より前記信号電流に対応する前記階調電流を前記表示画素に供給する動作と、を同時並行的に実行するように制御されることを特徴とする請求項２記載の表示装置。
4. 前記各ラッチ部における前記電流保持部は、前記信号電流が電流路を流れることにより当該信号電流の電流値に応じた電位が制御端子に生じる第１のトランジスタと前記信号電流が電流路を流れることにより前記第１のトランジスタの前記制御端子と前記電流路間に生じた電位差に応じた前記電荷を蓄積する電荷蓄積手段とを有し、前記電流出力部は、前記電荷蓄積手段に蓄積された電荷に基づく電位が制御端子に印加されることにより所定の電流値を有する前記階調電流が電流路に流れる第２のトランジスタを有し、前記第１のトランジスタと前記第２のトランジスタはカレントミラー回路を構成していることを特徴とする請求項２又は３記載の表示装置。
5. 前記表示装置は、前記信号駆動手段から出力される前記信号電流を取り込み保持する前記階調電流出力手段の前記電流保持部及び前記電流出力部に対して、所定のプリチャージ電圧を印加するプリチャージ手段を備えることを特徴とする請求項４記載の表示装置。
6. 前記プリチャージ手段は、前記階調電流出力手段の前記電流保持部及び前記電流出力部を構成する前記第１のトランジスタのしきい値電圧相当の電荷を前記電荷蓄積手段に蓄積させることを特徴とする請求項５記載の表示装置。
7. 前記表示装置は、前記階調電流出力手段により前記階調電流が供給される前記表示画素に残留する電荷を一斉に放電して初期化状態に設定するリセット手段を備えていることを特徴とする請求項１記載の表示装置。
8. 前記画素アレイに配列された前記表示画素は、
   前記階調電流出力手段から供給される前記階調電流に応じた電荷を保持し、当該電荷に基づいて所定の電流値を有する発光駆動電流を生成する画素駆動回路と、
   前記画素駆動回路から供給される前記発光駆動電流の電流値に基づいて、所定の輝度階調で発光動作する電流制御型の発光素子と、
   を備えることを特徴とする請求項１乃至７のいずれかに記載の表示装置。
9. 前記電流制御型の発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする請求項８記載の表示装置。
10. ２次元配列された複数の表示画素からなる画素アレイ対して、表示データに基づく階調電流を供給することにより、前記複数の表示画素を所定の表示階調で動作させて所望の画像情報を表示する表示装置の駆動制御方法において、
    前記画素アレイが形成された基板外に設けられた信号駆動手段により、前記表示データに基づいて各行ごとの前記表示画素の表示階調を制御する信号電流を生成し、前記画素アレイに配列された前記複数の表示画素を所定数の列からなる複数の列グループに分割し、前記信号電流を前記各列グループに対応して順次出力するステップと、
    前記基板上に設けられた階調電流出力手段により、前記列グループに含まれる前記列数と同数の接続端子を介して、前記信号駆動手段から出力される前記各列グループに対応する前記信号電流を順次取り込んで保持するステップと、
    前記階調電流出力手段により、前記信号電流に基づく電流値を有する前記階調電流を生成して、走査駆動手段により選択状態に設定された行の前記表示画素の各々に対して一斉に供給するステップと、
    を含むことを特徴とする表示装置の駆動制御方法。
11. 前記信号電流を取り込んで保持するステップは、前記信号駆動手段から前記各列グループに対応して出力される前記信号電流を順次取り込んで保持する動作を繰り返して実行して、１行分の前記信号電流を並列的に保持することを特徴とする請求項１０記載の表示装置の駆動制御方法。
12. 前記信号電流を取り込んで保持するステップと、前記階調電流を前記表示画素の各々に一斉に供給するステップとは、同時並行的に実行されることを特徴とする請求項１０又は１１に記載の表示装置の駆動制御方法。
13. 前記階調電流を前記表示画素の各々に一斉に供給するステップに先立って、前記表示画素に残留する電荷を一斉に放電して初期化状態に設定するステップを含むことを特徴とする請求項１０記載の表示装置の駆動制御方法。
14. 前記信号電流を取り込んで保持するステップに先立って、前記階調電流出力手段に所定のプリチャージ電圧を印加するステップを含むこと特徴とする請求項１０記載の表示装置の駆動制御方法。
    

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