JP5036293B2 - チャージポンプ回路及びそれを有する半導体装置 - Google Patents

Description

本発明は、新たな構成を有するチャージポンプ回路、より詳しくは昇圧回路、降圧回路としてチャージポンプ回路を用いた半導体装置に関する。

昇圧回路としては、コイルを用いたものと、容量素子を用いたものがある。容量素子を用いたものは一般にチャージポンプと呼ばれている。従来のチャージポンプは、２つのダイオードを直列に接続する構成を有するもので、出力電圧はダイオードのしきい値電圧分電圧降下する問題があった。この問題を解決するために、ダイオードをスイッチに置き換えた構成が提案されてきた（特許文献１、特許文献２、特許文献３参照）。

特許文献１に構成される回路を実現するには、トランジスタにより構成されるスイッチを、オンまたはオフするために、外部電源電圧以上に昇圧する回路が必要であった。

通常、トランジスタをオンさせる場合、Ｐチャネル型トランジスタのときには、ゲート端子にＬｏｗの電位を入力して行う。このＬｏｗの電位はＰチャネル型トランジスタのソース端子の電位よりも低い電位であり、Ｌｏｗ電位とＰチャネル型トランジスタのソース端子の電位との電位差がＰチャネル型トランジスタのしきい値電圧以下となる電位である。また、Ｎチャネル型トランジスタのときにはＨｉｇｈの電位を入力して行う。このＨｉｇｈの電位はＮチャネル型トランジスタのソース端子の電位よりも高い電位であり、Ｈｉｇｈの電位とＮチャネル型トランジスタのソース端子の電位との電位差がＮチャネル型トランジスタのしきい値電圧以上となる電位である。なお、通常のＰチャネル型トランジスタのしきい値電圧は、０Ｖより小さい電圧である。また、通常のＮチャネル型トランジスタのしきい値電圧は、０Ｖより大きい電圧である。よって、トランジスタのゲートソース間電圧が０Ｖのときには、トランジスタはオフし、電流は流れない。このようなトランジスタをエンハンスメント型トランジスタ（ノーマリーオフともいう）という。

一方、トランジスタのゲート・ソース間電圧が０Ｖであっても、トランジスタに電流が流れてしまうものがある。なお、このようなトランジスタをディプレション型トランジスタ（ノーマリーオンともいう）という。

通常、ノーマリーオフの状態になるようにトランジスタを作製する。表示装置の中に有するチャージポンプにおいて、トランジスタを有するスイッチがノーマリーオフになってしまうと、トランジスタの動作電圧が上昇するので、外部からの昇圧回路の出力も上昇させなければならない。すると、回路規模が大きくなり、回路面積の増加、歩留まりの低下、消費電力の増加につながる。

また、上述したような従来のチャージポンプ用スイッチング素子を表示装置に内蔵すると以下のような問題があった。通常のチャージポンプは他のスイッチングレギュレータのように出力電圧をフィードバックし、出力を安定させる機能を有していない。よって、電流負荷の値が重くなり、出力電流が大きくなると電源の安定性が損なわれるという問題があった。
特開２００１−１３６７３３号 特開平０７−３２７３５７号 特開平０７−０９９７７２号

そこで、本発明は、上記特許文献と異なる構成を有する、チャージポンプ回路、当該チャージポンプ回路を用いた半導体装置を提供することを課題とする。

上記課題を鑑みて本発明では、以下のような構成を有するチャージポンプ回路を有する半導体装置を特徴とする。

図１（Ａ）にその構成の例を示す。図１（Ａ）の構成において、第１のトランジスタ１０１のチャネルドープの濃度を調整し、例えばボロン添加の場合はその量を減らす、あるいはチャネルドープをしないことにより、ノーマリーオンで、極性をＮチャネル型のトランジスタにすることで、昇圧回路を必要としない、しきい値電圧のばらつきに強い、チャージポンプ回路の実現が可能となる。

本発明のチャージポンプ回路は、第１のトランジスタ１０１と、スイッチ１０２と、第１の容量素子１０３と、第２の容量素子１０４と、インバータ１０５とを有し、第１のトランジスタの一方の電極は所定の電位となり、インバータの入力側は第１のトランジスタのゲート電極に接続され、インバータの出力側は第１の容量素子を介して第１のトランジスタの他方の電極に接続され、かつスイッチの一方に接続され、スイッチの他方は第２の容量素子を介して所定の電位に接続されることを特徴とする。

前記スイッチはＮチャネル型もしくはＰチャネル型のトランジスタを用いて構成され、Ｎチャネル型のトランジスタはノーマリーオンであることを特徴とする。

上述したチャージポンプ回路の前記スイッチは、第２のトランジスタ、第３のトランジスタ、第４のトランジスタを有し、第４のトランジスタの一方の電極は所定の電位となり、第３のトランジスタの一方の電極と第２のトランジスタの一方の電極と第１のトランジスタの他方の電極は接続され、第３のトランジスタの他方の電極と第４のトランジスタの他方の電極は接続され、第２のトランジスタの他方の電極は第２の容量素子を介して所定の電位に接続されることを特徴とする。

上記を構成するチャージポンプ回路において、第１のトランジスタの極性はＮチャネル型で、第１のトランジスタの一方の電極に印加される所定の電位は高電位側電位であり、第２のトランジスタの極性はＮチャネル型であり、第３のトランジスタの極性はＰチャネル型であり、第４のトランジスタの極性はＮチャネル型で、第４のトランジスタの一方の電極に印加される所定の電位は低電位側電位であり、第１のトランジスタまたは第２のトランジスタはノーマリーオンであることを特徴とする。

別の構成を有するチャージポンプ回路は、第１のトランジスタ、スイッチ、第１の容量素子、第２の容量素子、第１のインバータを有し、さらに前記スイッチは第２のトランジスタ、第３のトランジスタ、第２のインバータ、第３のインバータ、第４のインバータ、第３の容量素子を有し、第１のトランジスタの一方の電極は所定の電位となり、第１のインバータの入力側は第１のトランジスタのゲート電極に接続され、第１のインバータの出力側は第１の容量素子を介して第１のトランジスタの他方の電極に接続される。第３のトランジスタの一方の電極は所定の電位となり、第２のインバータの出力側は、第３のインバータを介して第４のインバータの入力側及び第３のトランジスタのゲート電極に接続され、第４のインバータの出力側は第３の容量素子を介して、第３のトランジスタの他方の電極及び第２のトランジスタのゲート電極に接続され、第２のトランジスタの一方の電極は第１のトランジスタの他方の電極に接続され、第２のトランジスタの他方の電極は第２の容量素子を介して所定の電位に接続されることを特徴とする。

上記を構成するチャージポンプ回路において、第１のトランジスタの極性はＮチャネル型で、所定の電位は高電位側電位であり、第２のトランジスタの極性はＰチャネル型であり、第３のトランジスタの極性はＮチャネル型であり、第２の容量素子を介する所定の電位は低電位側電位であり、第１のトランジスタもしくは第３のトランジスタはノーマリーオンであることを特徴とする。

別の構成を有するチャージポンプ回路は、第１のトランジスタ、スイッチ、第１の容量素子、第２の容量素子、第１のインバータを有し、さらに前記スイッチは第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第２のインバータ、第３のインバータ、第４のインバータ、第３の容量素子を有し、第１のトランジスタの一方の電極は所定の電位となり、第１のインバータの入力側は第１のトランジスタのゲート電極に接続され、第１のインバータの出力側は第１の容量素子を介して第１のトランジスタの他方の電極に接続される。第３のトランジスタの一方の電極は所定の電位となり、第２のインバータの出力側は、第３のインバータを介して第４のインバータの入力側及び第３のトランジスタのゲート電極に接続され、第４のインバータの出力側は第３の容量素子を介して、第４のトランジスタの一方の電極及び第２のトランジスタのゲート電極に接続され、第２のトランジスタの一方の電極は第１のトランジスタの他方の電極及び第４のトランジスタのゲートに接続され、第２のトランジスタの他方の電極は第４のトランジスタの他方の電極に接続され、かつ第２の容量素子を介して所定の電位に接続されることを特徴とする。

上記を構成するチャージポンプ回路において、第１のトランジスタの極性はＮチャネル型で、所定の電位は高電位側電位であり、第２のトランジスタの極性はＰチャネル型であり、第３のトランジスタの極性はＮチャネル型であり、第４のトランジスタの極性はＰチャネル型であり、第２の容量素子を介する所定の電位は低電位側電位であり、第１のトランジスタもしくは第３のトランジスタはノーマリーオンであることを特徴とする。

上述したチャージポンプ回路の構成における出力電圧はすべて、昇圧されることを特徴としている。

上述したチャージポンプ回路の第１のトランジスタの一方の電極の所定の電位を低電位側電位にし、極性をＰチャネル型のノーマリーオンに設定し、前記スイッチを構成する各トランジスタの極性をＰチャネル型のトランジスタをＮチャネル型のトランジスタ、Ｎチャネル型のトランジスタをＰチャネル型のトランジスタに設定し、各トランジスタに接続される所定の電位を低電位側電位を高電位側電位、高電位側電位を低電位側電位にすることで、上記チャージポンプ回路の出力電圧を降圧することを特徴としている。

上述したインバータを有するチャージポンプ回路において、インバータにクロック信号が入力されることを特徴とする。

上述した本発明のチャージポンプ回路は、トランジスタとして薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）によって構成されることを特徴としている。

本発明により、新たな構成を有する昇圧もしくは降圧回路を有する半導体装置を提供することができる。その結果、低消費電力化、高出力電流、高出力電位、回路規模の縮小による回路面積の削減を図ることができる。

また、本発明のチャージポンプ回路は、薄膜トランジスタにより形成することが可能であるため、液晶表示装置、発光素子を有する表示装置（以下、発光装置とも表記する）、及びその他の表示装置のクロック信号の周波数を、表示モードに合わせて選択することが可能となり、表示装置の消費電力の低減を図ることができる。

また半導体装置に要する回路とチャージポンプ回路とを一体形成することにより、外部回路を簡略化することができる。そのため、回路の部品数を減らすことができ、低コスト化を実現することができる。

以下に、本発明の実施の形態を図面に基づいて、説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。

なお、絶縁基板上等にシリコン薄膜を成膜し、活性層を形成してなる薄膜トランジスタにおいては、その構造から、ソース電極とドレイン電極の定義が困難であるため、ここでは、特別にソース電極、ドレイン電極の定義が必要な場合を除き、一方を第１の電極、他方を第２の電極と表記する。一般的に、Ｎチャネル型トランジスタにおいては、電位の低い側がソース電極、高い側がドレイン電極となり、Ｐチャネル型トランジスタにおいては、電位の高い側がソース電極、低い側がドレイン電極となるため、回路動作の説明において、ゲート・ソース間電圧等に関し記載のある場合には、上記にしたがう。

（実施の形態１）
図１（Ｂ）に本発明の実施形態のチャージポンプ回路の構成を示す。
本発明の実施形態のチャージポンプ回路は，第１のトランジスタ１０６、第２のトランジスタ１０７、第３のトランジスタ１０８、第４のトランジスタ１０９、第１の容量素子１１０、第２の容量素子１１１、インバータ１１２等の素子を有する。本実施の形態において、第１のトランジスタ１０６、第２のトランジスタ１０７、第４のトランジスタ１０９の極性はＮチャネル型になるように設定する。また、第３のトランジスタ１０８はＰチャネル型になるように設定する。さらに、第１のトランジスタ１０６、第２のトランジスタ１０７はノーマリーオンとすることを特徴とする。

次いで、各素子の接続関係を説明する。

第１のトランジスタ１０６の第１の電極は、高電位側電位のＶｄｄに接続される。インバータ１１２の出力側（点Ｓ）は第１の容量素子１１０を介して第１のトランジスタ１０６の第２の電極、第２のトランジスタ１０７の第１の電極及び第３のトランジスタ１０８の第１の電極に接続される。その接続箇所を図１（Ｂ）のａに示し、以下「ノードａ」と表記する。また、インバータ１１２の入力側（点Ｑ）は第１のトランジスタ１０６、第３のトランジスタ１０８、第４のトランジスタ１０９のゲート電極にそれぞれ接続される。また、第３のトランジスタ１０８と第４のトランジスタ１０９の第２の電極はそれぞれ接続され、第４のトランジスタ１０９の第１の電極には低電位側電位のＶｓｓが接続され、第２のトランジスタ１０７の第２の電極は第２の容量素子１１１を介してＶｓｓに接続される。

このような、回路構成を有するチャージポンプの動作について説明する。なお簡単のため、高電位側電位（Ｈｉｇｈの電位）を５Ｖとし、低電位側電位（Ｌｏｗの電位）を０Ｖとするが、それ以外であっても構わない。インバータ１１２の入力側（点Ｑ）へ、Ｈｉｇｈの電位（５Ｖ）、Ｌｏｗの電位（０Ｖ）のクロック信号を入力する。もちろん、実際にはこの数値に限定されることはない。例えば、インバータ１１２の入力側（点Ｑ）へ、Ｈｉｇｈの電位の５Ｖが入力されると、０Ｖが第１の容量素子１１０に入力され、第１のトランジスタ１０６、第３のトランジスタ１０８、第４のトランジスタ１０９のゲート電極には、それぞれＨｉｇｈの電位が入力される。このとき、第１のトランジスタ１０６はオンとなり、ノードａの電位は５Ｖとなる。同時に、第３のトランジスタ１０８の及び第４のトランジスタ１０９のゲート電極にはＨｉｇｈの電位の５Ｖが入力され、第３のトランジスタ１０８はオフし、第４のトランジスタ１０９はオンするので、第２のトランジスタ１０７のゲート電極には０Ｖが入力されオフとなり、第１の容量素子１１０には、漏れることなく所定の電荷が蓄積される。

次のクロック信号、つまり、Ｌｏｗの電位（０Ｖ）がインバータ１１２の入力側（点Ｑ）に入力されると、Ｈｉｇｈの電位の５Ｖが第１の容量素子１１０に入力され、第１のトランジスタ１０６のゲート電極にはＬｏｗの電位（０Ｖ）が入力されオフし、ノードａの電位は、第１の容量素子１１０に蓄積された電荷により、漏れることなく、確実にＶｄｄ（５Ｖ）の２倍分の出力を得ることができる。なお、第３のトランジスタ１０８、第４のトランジスタ１０９のゲート電極にはそれぞれＬｏｗの電位（０Ｖ）が入力され、第４のトランジスタ１０９はオフし、第３のトランジスタ１０８、第２のトランジスタ１０７はオンする。よって、Ｖｏｕｔは第２の容量素子１１１と第２のトランジスタ１０７により、確実にＶｄｄ（５Ｖ）の２倍分の出力の電圧を保持することが可能となる。

以上の動作を繰り返すことにより、Ｖｏｕｔの電位は（２×Ｖｄｄ）とすることができる（図１（Ｃ）参照）。

なお、Ｖｏｕｔが（２×Ｖｄｄ）となるのは、Ｖｏｕｔに負荷が接続されていない場合である。負荷（抵抗、容量、トランジスタ、回路等）がある場合は、そこで電流が消費されるため、Ｖｏｕｔは（２×Ｖｄｄ）よりも低くなってしまう。

本実施の形態は図１（Ｂ）に示す接続関係に限定されない。例えば点Ｓと点Ｑとは、インバータ１１２を介して接続されているが、これに限定されない。

またインバータ１１２の代わりに、点Ｑと点Ｓとに、別々に電位を加えてもよい。その場合、点Ｑと点Ｓに加える電位とは、反転した電位であることが望ましい。但し正常に動作する範囲であれば、点Ｑに加える電位と点Ｓに加える電位とが、反転していないときがあっても構わない。

本実施の形態において、点Ｑに加える信号のＨｉｇｈの電位は、Ｖｄｄでなくても構わない。Ｖｄｄよりも低い電圧であってもよいし、Ｖｄｄよりも高い電圧であってもよい。同様に、点Ｓに加える信号のＬｏｗの電位は、０Ｖでなくても構わない。０Ｖよりも、低い電圧であってもよいし、０Ｖよりも高い電圧であってもよい。同様に点Ｑに加える信号のＬｏｗの電位は、０Ｖよりも低い電圧であってもよいし、または、０Ｖよりも高い電圧であってもよい。

以上、本実施の形態では第１及び第２のトランジスタの極性がＮチャネル型でノーマリーオンである場合で説明したが、トランジスタの極性は限定されない。例えば、第１及び第２のトランジスタの、チャネルドープの量を調整することでノーマリーオンで極性をＰチャネル型とし、第１のトランジスタの一方の電極が低電位側電位に保持される回路構成であってもよい。その場合、第３及び第４のトランジスタの極性が図に示す極性と逆の極性にし、第４のトランジスタの一方の電極が高電位側電位に保持される回路構成とする。このように、本実施の形態において、各トランジスタの極性を、Ｎチャネル型をＰチャネル型に、Ｐチャネル型をＮチャネル型に設定し、一方の電極の電位を高電位又は低電位に設定することにより、チャージポンプ回路の出力を降圧させることが可能となる。

上述したチャージポンプ回路は、トランジスタとして薄膜トランジスタを形成することができる。その結果、表示装置、又はフラッシュメモリのような不揮発性メモリに一体形成することができる。しかしチャージポンプにおいて薄膜トランジスタを用いると、しきい値電圧が大きいため所定の電位へ昇圧することは難い。加えて、しきい値電圧は各薄膜トランジスタでばらつくため、出力される電位がばらついてしまう恐れがある。そこで、本実施の形態のチャージポンプを用いると、上述したように第２のトランジスタのオンまたはオフにより出力が決定されるので、しきい値電圧による電圧降下を防止することができる。その結果、本実施の形態のチャージポンプは、シリコンウェハから形成されるトランジスタと比較してしきい値電圧の大きな薄膜トランジスタを用いる場合に、顕著な効果を奏する。

また、薄膜トランジスタにより形成されたチャージポンプは、液晶表示装置、発光装置といった半導体装置に一体形成することができる。そのとき、第１の容量素子または第２の容量素子のいずれか一が、半導体装置と一体形成されていてもよいし、両方が半導体装置と一体形成されてもよい。半導体装置と一体形成することにより、部品点数を減らすことができる。一方、半導体装置と一体形成しない場合であれば、大きな容量値をもつ容量を配置することが可能となる。第２の容量素子の方が第１の容量素子よりも大きな容量値を持つ必要があるため、小さな容量値で構わない第１の容量素子は、半導体装置と一体形成して、部品点数を減らし、コストダウンを実現し、大きな容量値である第２の容量素子は、半導体装置と一体形成しないことにより、大きな容量を配置することが可能となる。

（実施の形態２）
他のチャージポンプ回路の構成の例を図２に示す。
第１のトランジスタ３０１、第２のトランジスタ３０２、第１の容量素子３０３、第２の容量素子３０４、インバータ３０５を有し、さらに図１（Ｂ）とは異なり、昇圧回路３０６を有する。第１のトランジスタ３０１、第２のトランジスタ３０２の極性はＮチャネル型になるように設定する。
さらに、第１のトランジスタ３０１、第２のトランジスタ３０２はノーマリーオンとすることを特徴とする。

次いで、各素子の接続関係を説明する。
第１のトランジスタ３０１の第１の電極は、高電位側電位のＶｄｄに接続される。インバータ３０５の出力側（点Ｓ）は第１の容量素子３０３を介して第１のトランジスタ３０１の第２の電極及び第２のトランジスタ３０２の第１の電極に接続される。その接続箇所を図２のａに示し、以下「ノードａ」と表記する。また、インバータ３０５の出力側（点Ｓ）は、昇圧回路３０６の入力側（図面のＩＮ）を介して、出力側（図面のＯＵＴ）から、第２のトランジスタ３０２のゲート電極に接続される。さらに、昇圧回路３０６の高電位側電位（図面のＶ＋）、低電位側電位（図面のＶ−）には、それぞれ、Ｖｏｕｔ、Ｖｓｓを接続し、また、第２のトランジスタ３０２の第２の電極は第２の容量素子３０４を介して低電位側電位のＶｓｓに接続される。

本実施の形態は、図２に示す接続関係に限定されない。例えば、点Ｓと点Ｑとは、インバータ３０５を介して接続されているが、これに限定されない。

またインバータ１１２の代わりに、点Ｑと点Ｓとに、別々に電位を加えてもよい。その場合、点Ｑと点Ｓに加える電位とは、反転した電位であることが望ましい。但し正常に動作する範囲であれば、点Ｑに加える電位と点Ｓに加える電位とが、反転していないときがあっても構わない。

また、昇圧回路３０６の高電位側電位（Ｖ＋）、低電位側電位（Ｖ−）は、それぞれ、Ｖｏｕｔ、Ｖｓｓに接続されているが、これに限定されない。例えば、高電位側電位（Ｖ＋）として、Ｖｏｕｔに相当する電位を接続してもよいし、低電位側電位（Ｖ−）にはＶｓｓに相当する電位を接続してもよい。

さらに、昇圧回路３０６のＩＮにはインバータ３０５の出力（点Ｓ）が入力されているが、どのようなクロック信号を入力してもよい。つまり昇圧回路３０６において、第２のトランジスタを図１（Ｂ）と同様のタイミングで、オンもしくはオフできるような出力を奏することができればよい。

このような回路構成を有するチャージポンプの動作は、図１（Ｂ）の動作について説明したとおりである。

そして、図１（Ｂ）と同様に、Ｖｏｕｔの電位は（２×Ｖｄｄ）に相当する電圧を出力できる（図１（Ｃ）参照）。

本実施の形態において、点Ｑに加える信号のＨｉｇｈの電位は、Ｖｄｄでなくても構わない。Ｖｄｄよりも低い電圧であってもよいし、Ｖｄｄよりも高い電圧であってもよい。同様に、点Ｓに加える信号のＬｏｗの電位は、０Ｖでなくても構わない。０Ｖよりも、低い電圧であってもよいし、０Ｖよりも高い電圧であってもよい。同様に点Ｑに加える信号のＬｏｗの電位は、０Ｖよりも低い電圧であってもよいし、または、０Ｖよりも高い電圧であってもよい。

以上、本実施の形態では第１及び第２のトランジスタの極性がＮチャネル型でノーマリーオンである場合で説明したが、トランジスタの極性は限定されない。例えば、第１及び第２のトランジスタのチャネルドープの量を調整し、ノーマリーオンで極性をＰチャネル型とし、第１のトランジスタの一方の電極が低電位側電位に保持される回路構成であってもよい。このように、本実施の形態において、各トランジスタの極性を、Ｎチャネル型をＰチャネル型に、Ｐチャネル型をＮチャネル型に設定し、一方の電極の電位を高電位又は低電位に設定することにより、チャージポンプ回路の出力を降圧させることが可能となる。

上述したチャージポンプ回路は、トランジスタとして薄膜トランジスタを形成することができる。その結果、表示装置、又はフラッシュメモリのような不揮発性メモリに一体形成することができる。しかしチャージポンプにおいて薄膜トランジスタを用いると、しきい値電圧が大きいため所定の電位へ昇圧することは難い。加えて、しきい値電圧は各薄膜トランジスタでばらつくため、出力される電位がばらついてしまう恐れがある。そこで、本実施の形態のチャージポンプを用いると、上述したように第２のトランジスタのオンまたはオフにより出力が決定されるので、しきい値電圧による電圧降下を防止することができる。その結果、本実施の形態のチャージポンプは、シリコンウェハから形成されるトランジスタと比較してしきい値電圧の大きな薄膜トランジスタを用いる場合に、顕著な効果を奏する。

また、薄膜トランジスタにより形成されたチャージポンプは、液晶表示装置、発光装置といった半導体装置に一体形成することができる。そのとき、第１の容量素子または第２の容量素子のいずれか一が、半導体装置と一体形成されていてもよいし、両方が半導体装置と一体形成されてもよい。半導体装置と一体形成することにより、部品点数を減らすことができる。一方、半導体装置と一体形成しない場合であれば、大きな容量値をもつ容量を配置することが可能となる。第２の容量素子の方が第１の容量素子よりも大きな容量値を持つ必要があるため、小さな容量値で構わない第１の容量素子は、半導体装置と一体形成して、部品点数を減らし、コストダウンを実現し、大きな容量値である第２の容量素子は、半導体装置と一体形成しないことにより、大きな容量を配置することが可能となる。

（実施の形態３）
本実施の形態では、上記実施の形態と異なるチャージポンプの構成と動作について説明する。

図３（Ａ）に本発明の実施形態のチャージポンプ回路の構成を示す。

図３（Ａ）に示すチャージポンプは、第１のトランジスタ２０１、第２のトランジスタ２０２、第３のトランジスタ２０３、第１の容量素子２０４、第２の容量素子２０５、第３の容量素子２０６、第１のインバータ２０７、第２のインバータ２０８、第３のインバータ２０９、第４のインバータ２３０を有し、第１のトランジスタ２０１、第３のトランジスタ２０３の極性をＮチャネル型、第２のトランジスタ２０２の極性をＰチャネル型になるようにそれぞれ設定する。さらに、第１のトランジスタ２０１、第３のトランジスタ２０３はノーマリーオンとすることを特徴とする。

次いで、各素子の接続関係を説明する。

第１のトランジスタ２０１及び第３のトランジスタ２０３の第１の電極は、高電位側電位のＶｄｄに接続される。第１のインバータ２０７の入力側（点Ｑ）は第１のトランジスタ２０１のゲート電極に接続され、第１のインバータ２０７の出力側（点Ｓ）は、第１の容量素子２０４を介して、第１のトランジスタ２０１の第２の電極及び第２のトランジスタ２０２の第１の電極に接続され、第２のインバータ２０８の出力は、第３のインバータ２０９を介して、第４のインバータ２３０の入力側及び第３のトランジスタ２０３のゲート電極に接続される。第４のインバータ２３０の出力は、第３の容量素子２０６を介して、第３のトランジスタ２０３の第２の電極及び第２のトランジスタ２０２のゲート電極に接続される。また第２のトランジスタ２０２の第２の電極は第２の容量素子２０５を介して低電位側電位のＶｓｓに接続される。

上述した、第１のトランジスタ２０１の第２の電極の接続箇所を図中のａに示し、以下「ノードａ」と表記し、第３のトランジスタ２０３の第２の電極の接続箇所を図中のｂに示し、以下「ノードｂ」と表記する。

このような、回路構成を有するチャージポンプの動作について説明する。なお簡単のため、高電位側電位（Ｈｉｇｈの電位）を５Ｖとし、低電位側電位（Ｌｏｗの電位）を０Ｖとするが、それ以外であっても構わない。第１のインバータ２０７の入力側（点Ｑ）へ、Ｈｉｇｈの電位（５Ｖ）、Ｌｏｗの電位を０Ｖのクロック信号を入力する。もちろん、実際にはこの数値に限定されることはない。例えば、第１のインバータ２０７の入力側（点Ｑ）へ、Ｈｉｇｈの電位（５Ｖ）が入力されると、０Ｖが第１の容量素子２０４に入力される。このとき、第１のトランジスタ２０１はオンとなり、ノードａの電位は５Ｖとなる。同時に、第３のトランジスタ２０３のゲート電極には第２のインバータ２０８と第３のインバータ２０９を介して０Ｖが入力され、第３のトランジスタ２０３はオフし、第４のインバータ２３０より、５Ｖが第３の容量素子２０６に入力されるので、ノードｂの電位は５Ｖとなり、第２のトランジスタ２０２はオフするので、第１の容量素子２０４には漏れることなく、所定の電荷が蓄積される。

次のクロック信号、つまり、Ｌｏｗの電位（０Ｖ）が第１のインバータ２０７の入力側（点Ｑ）に入力されると、Ｈｉｇｈの電位（５Ｖ）が第１の容量素子に入力され、第１のトランジスタ２０１のゲート電極にはＬｏｗの電位（０Ｖ）が入力されオフし、ノードａの電位は、第１の容量素子２０４に蓄積された電荷により、漏れることなく、確実にＶｄｄ（５Ｖ）の２倍分の出力を得ることができる。同時に、第３のトランジスタ２０３のゲート電極、第４のインバータ２３０の入力側（点Ｏ）には第２のインバータ２０８と第３のインバータ２０９を介してＨｉｇｈの電位（５Ｖ）が入力され第３のトランジスタ２０３はオンし、第４のインバータ２３０を介し、Ｌｏｗの電位（０Ｖ）が第３の容量素子２０６に入力されるので、ノードｂは５Ｖとなり、第２のトランジスタ２０２は確実にオンする。よって、Ｖｏｕｔは第１の容量素子２０４から蓄積された電荷を、第２の容量素子２０５と第２のトランジスタ２０２により、確実にＶｄｄ（５Ｖ）の２倍分の電圧を出力することが可能となる。

そして、実施の形態１と同様に、Ｖｏｕｔの電位は（２×Ｖｄｄ）に相当する電圧を出力できる（図１（Ｃ）参照）。

本実施の形態は、図３（Ａ）に示す接続関係に限定されない。例えば、点Ｓと点Ｑとは、インバータ２０７を介して接続され、点Ｏと点Ｓはインバータ２０８とインバータ２０９を介して接続されているが、これに限定されない。

またインバータ２０７とインバータ２０８とインバータ２０９の代わりに、点Ｑと点Ｓと点Ｏに、別々に電位を加えてもよい。その場合、点Ｑと点Ｓに加える電位と点Ｑと点Ｏに加える電位は、反転した電位であることが望ましい。但し正常に動作する範囲であれば、点Ｑに加える電位と点Ｓに加える電位と点Ｑと点Ｏに加える電位が、反転していないときがあっても構わない。

上述したように、本実施形態のチャージポンプ回路では、ノードａには電源電圧のＶｄｄもしくはＶｄｄ×２の電圧の２値のみ伝わり、第２のトランジスタのオン・オフより、確実にＶｄｄ×２の電圧を出力電圧のＶｏｕｔとして取り出すことが可能である。

以上、本実施の形態では第１のトランジスタ、第３のトランジスタの極性がＮチャネル型でノーマリーオン、第２のトランジスタがＰチャネル型である場合で説明したが、トランジスタの極性は限定されない。例えば、第１のトランジスタ、第３のトランジスタのチャネルドープの量を調整し、ノーマリーオンで、極性をＰチャネル型とし、第１のトランジスタの第１の電極が低電位側電位に保持され、第２のトランジスタをＮチャネル型とした回路構成であってもよい。すなわち、本実施の形態において、各トランジスタの極性を、Ｎチャネル型をＰチャネル型に、Ｐチャネル型をＮチャネル型に設定し、第１のトランジスタの第１の電極の電位を高電位から低電位に設定することにより、チャージポンプ回路の出力を降圧させることが可能となる。

上述したチャージポンプ回路は、トランジスタとして薄膜トランジスタを用いることができる。その結果、表示装置、又はフラッシュメモリのような不揮発性メモリに一体形成することができる。しかしチャージポンプにおいて薄膜トランジスタを用いると、しきい値電圧が大きいため所定の電位へ昇圧することは難い。加えて、しきい値電圧は各薄膜トランジスタでばらつくため、出力される電位がばらついてしまう恐れがある。そこで、本実施の形態のチャージポンプを用いると、上述したように第２のトランジスタのオンまたはオフにより出力が決定されるので、しきい値電圧による電圧降下を防止することができる。その結果、本実施の形態のチャージポンプは、シリコンウェハから形成されるトランジスタと比較してしきい値電圧の大きな薄膜トランジスタを用いる場合に、顕著な効果を奏する。

また、薄膜トランジスタにより形成されたチャージポンプは、液晶表示装置、発光装置といった半導体装置に一体形成することができる。そのとき、第１の容量素子、第２の容量素子または第３の容量素子のいずれか一が、半導体装置と一体形成されていてもよいし、全てが半導体装置と一体形成されてもよい。半導体装置と一体形成することにより、部品点数を減らすことができる。一方、半導体装置と一体形成しない場合であれば、大きな容量値をもつ容量を配置することが可能となる。第２の容量素子は第１の容量素子や第３の容量素子よりも大きな容量値を持つ必要があるため、小さな容量値で構わない第１の容量素子及び第３の容量素子は、半導体装置と一体形成して、部品点数を減らし、コストダウンを実現し、大きな容量値である第２の容量素子は、半導体装置と一体形成しないことにより、大きな容量を配置することが可能となる。

（実施の形態４）
他のチャージポンプ回路の構成の例を図３（Ｂ）に示す。
図３（Ｂ）に示すチャージポンプは、図３（Ａ）と同様に第１のトランジスタ２１０、第２のトランジスタ２１１、第３のトランジスタ２１２、第１の容量素子２１４、第２の容量素子２１５、第３の容量素子２１６、第１のインバータ２１７、第２のインバータ２１８、第３のインバータ２１９、第４のインバータ２２０を有し、さらに図３（Ａ）とは異なり、第４のトランジスタ２１３を有する。第４のトランジスタ２１３の極性はＰ型になるように設定する。その他のトランジスタの極性は図３（Ａ）と同様である。

次いで、各素子の接続関係を説明すると図３（Ａ）とは異なり、図３（Ｂ）に示すチャージポンプにおいて、ノードａとノードｂの間に第４のトランジスタ２１３のゲート電極と第１の電極をそれぞれ接続され、第２の電極はＶｏｕｔに接続される。その他接続関係は、図３（Ａ）と同様である。

このような回路構成を有するチャージポンプの動作は、図３（Ａ）の動作について説明したとおりである。

そして、実施の形態１と同様に、Ｖｏｕｔの電位は（２×Ｖｄｄ）に相当する電圧を出力できる（図１（Ｃ）参照）。

また本実施の形態では、第４のトランジスタによって、Ｖｏｕｔのノードは常にドライブされている状態となっているので、リップルの少ない安定した出力電圧を供給することが可能となる。

上述したように、本実施形態のチャージポンプ回路では、ノードａには電源電圧のＶｄｄもしくはＶｄｄ×２の電圧の２値のみ伝わり、第２のトランジスタのオン・オフより、確実にＶｄｄ×２の電圧を出力電圧のＶｏｕｔとして取り出すことが可能である。

本実施の形態では、図３（Ｂ）に示す接続関係に限定されないことは、実施の形態３で述べたとおりである。

以上、本実施の形態では第１のトランジスタ、第３のトランジスタの極性がＮチャネル型でノーマリーオン、第２のトランジスタがＰチャネル型である場合で説明したが、トランジスタの極性は限定されない。例えば、第１のトランジスタ、第３のトランジスタのチャネルドープの量を調節し、ノーマリーオンでＰチャネル型とし、第１のトランジスタの第１の電極が低電位側電位に保持され、第２のトランジスタをＮチャネル型とした回路構成であってもよい。その場合、第４のトランジスタの極性が図に示す向きと逆の極性になるような回路構成とする。すなわち、本実施の形態において、各トランジスタの極性を、Ｎチャネル型をＰチャネル型に、Ｐチャネル型をＮチャネル型に設定し、第１のトランジスタの第１の電極の電位を高電位から低電位に設定することにより、チャージポンプ回路の出力を降圧させることが可能となる。

上述したチャージポンプ回路は、トランジスタとして薄膜トランジスタを形成することができる。その結果、表示装置、又はフラッシュメモリのような不揮発性メモリに一体形成することができる。しかしチャージポンプにおいて薄膜トランジスタを用いると、しきい値電圧が大きいため所定の電位へ昇圧することは難い。加えて、しきい値電圧は各薄膜トランジスタでばらつくため、出力される電位がばらついてしまう恐れがある。そこで、本実施の形態のチャージポンプを用いると、上述したように第２のトランジスタのオンまたはオフにより出力が決定されるので、しきい値電圧による電圧降下を防止することができる。その結果、本実施の形態のチャージポンプは、シリコンウェハから形成されるトランジスタと比較してしきい値電圧の大きな薄膜トランジスタを用いる場合に、顕著な効果を奏する。

また、薄膜トランジスタにより形成されたチャージポンプは、液晶表示装置、発光装置といった半導体装置に一体形成することができる。そのとき、第１の容量素子、第２の容量素子または第３の容量素子のいずれか一が、半導体装置と一体形成されていてもよいし、全てが半導体装置と一体形成されてもよい。半導体装置と一体形成することにより、部品点数を減らすことができる。一方、半導体装置と一体形成しない場合であれば、大きな容量値をもつ容量を配置することが可能となる。第２の容量素子は第１の容量素子や第３の容量素子よりも大きな容量値を持つ必要があるため、小さな容量値で構わない第１の容量素子及び第３の容量素子は、半導体装置と一体形成して、部品点数を減らし、コストダウンを実現し、大きな容量値である第２の容量素子は、半導体装置と一体形成しないことにより、大きな容量を配置することが可能となる。

（実施の形態５）
本実施の形態において、図１（Ａ）の初段の点線で示すブロックを、図４に示す構成にし、段数を増やすことで、一段ならばＶｄｄ×２、二段ならばＶｄｄ×３、３段ならばＶｄｄ×４と電位を調整することも可能である。つまり、上述したチャージポンプ回路の出力電圧は段数を調整することで、所望の電位を出力することが可能である。

図４に示すチャージポンプ回路は、トランジスタ４０１と、複数のスイッチ４０２〜４０４と、複数の容量素子４０５〜４０７と、複数のインバータ４０８〜４１０とを有している。トランジスタ４０１の一方の電極は所定の電位となり、インバータ４０８の入力側はトランジスタ４０１のゲート電極に接続され、インバータ４０８の出力側は容量素子４０５を介して第１のトランジスタ４０１の他方の電極に接続され、かつスイッチ４０２の一方に接続されている。なお、容量素子、スイッチ、インバータ等の個数は図４に示したものに限定されない。

また本実施の形態は、実施の形態１〜４のいずれかと組み合わせて用いることができる。

また上述したチャージポンプ回路は、トランジスタとして薄膜トランジスタを形成することができる。その結果、表示装置、又はフラッシュメモリのような不揮発性メモリに一体形成することができる。しかしチャージポンプにおいて薄膜トランジスタを用いると、しきい値電圧が大きいため所定の電位へ昇圧することは難い。加えて、しきい値電圧は各薄膜トランジスタでばらつくため、出力される電位がばらついてしまう恐れがある。そこで、本実施の形態のチャージポンプを用いると、上述したように第２のトランジスタのオンまたはオフにより出力が決定されるので、しきい値電圧による電圧降下を防止することができる。その結果、本実施の形態のチャージポンプは、シリコンウェハから形成されるトランジスタと比較してしきい値電圧の大きな薄膜トランジスタを用いる場合に、顕著な効果を奏する。

また、薄膜トランジスタにより形成されたチャージポンプは、液晶表示装置、発光装置といった半導体装置に一体形成することができる。いずれかの容量素子を半導体装置と一体形成してもよいし、全ての容量素子を半導体装置と一体形成してもよい。半導体装置と一体形成することにより、部品点数を減らすことができる。一方、半導体装置と一体形成しない場合であれば、大きな容量値をもつ容量を配置することが可能となる。第２の容量素子の方が第１の容量素子よりも大きな容量値を持つ必要があるため、小さな容量値で構わない第１の容量素子は、半導体装置と一体形成して、部品点数を減らし、コストダウンを実現し、大きな容量値である第２の容量素子は、半導体装置と一体形成しないことにより、大きな容量を配置することが可能となる。
（実施の形態６）

本実施の形態は、実施の形態１〜５いずれかに示すチャージポンプ回路を含み、エレクトロルミネセンスを発現する材料を用いた発光素子を画素に適用して表示画面を構成する表示装置について図５を参照して説明する。

図５（Ａ）において、表示パネル５０１は、マトリクス状に配置された複数の画素５０２よりなる画素部５０３を有する。画素５０２毎は、トランジスタ等のスイッチング素子と、それに接続する発光素子を備えた構成とする。入力端子は、表示パネル５０１の端部に設けられている。接続配線５０６には、信号線駆動回路５０４、走査線駆動回路５０５を構成するドライバＩＣが実装されていても良い。実施の形態１〜５のいずれかに示すチャージポンプ回路はドライバＩＣの中に組み込まれている。

他の形態として、図５（Ｂ）に示すように画素部５０３が形成された基板と同じ基板上に、信号線駆動回路５０４、走査線駆動回路５０５を設ける構成とすることもできる。これらの駆動回路は、画素５０２に含まれるトランジスタと同じであり、Ｐチャネル型及びＮチャネル型トランジスタで形成することができる。実施の形態１〜５いずれかに示すチャージポンプ回路はトランジスタで形成されている。この場合、トランジスタのチャネル形成領域は、多結晶半導体で形成されていることが好ましい。

このような表示装置は、チャージポンプ回路が消費電力の削減をはかり、トランジスタのしきい値のばらつきの影響を受けることはなく、確実な動作を行うことができるように構成されているので、外部回路の昇圧を必要とせず、低消費電力化、回路面積の縮小、歩留まりの向上を実現することができる。

（実施の形態７）
図６（Ａ）に、図５（Ａ）及び図５（Ｂ）で示した画素部５０３の構成例（以下、第１の画素構成という）を示す。画素部５０３は、複数の信号線Ｓ_１〜Ｓ_ｐ（ｐは自然数）と、複数の信号線Ｓ_１〜Ｓ_ｐと交差するように設けられた複数の走査線Ｇ_１〜Ｇ_ｑ（ｑは自然数）と、信号線Ｓ_１〜Ｓ_ｐと走査線Ｇ_１〜Ｇ_ｑの交差部毎に設けられた画素５０２とを有する。この場合、画素５０２は信号線及び走査線に囲まれて区画化された領域を含んだ領域を指している。

図６（Ａ）の画素５０２の構成を、図６（Ｂ）に示す。図６（Ｂ）では、複数の信号線Ｓ_１〜Ｓ_ｐのうちの１本Ｓ_ｘ（ｘはｐ以下の自然数）と、複数の走査線Ｇ_１〜Ｇ_ｑのうちの１本Ｇ_ｙ（ｙはｑ以下の自然数）との交差部に形成された画素５０２を示す。画素５０２は、第１のＴＦＴ６０１と、第２のＴＦＴ６０２と、容量素子６０３と、発光素子６０４とを有する。なお、本実施の形態では、発光素子６０４として一対の電極を有し、当該一対の電極間に電流が流れることによって発光する素子を用いた例を示す。また、容量素子６０３として、第２のＴＦＴ６０２の寄生容量等を積極的に利用してもよい。第１のＴＦＴ６０１及び第２のＴＦＴ６０２は、Ｎチャネル型ＴＦＴであってもＰチャネル型ＴＦＴであっても良い。

第１のＴＦＴ６０１のゲートは走査線Ｇ_ｙに接続され、第１のＴＦＴ６０１のソース及びドレインの一方は信号線Ｓ_ｘに接続され、他方は第２のＴＦＴ６０２のゲート及び容量素子６０３の一方の電極に接続される。容量素子６０３の他方の電極は、電位Ｖ_３が与えられる端子６０５に接続される。第２のＴＦＴ６０２のソース及びドレインの一方は発光素子６０４の一方の電極に接続され、他方は電位Ｖ_２が与えられる端子６０６に接続される。発光素子６０４の他方の電極は、電位Ｖ_１が与えられる端子６０７に接続される。

このような構成を有する画素５０２の動作は次のように説明することができる。複数の走査線Ｇ_１〜Ｇ_ｑのうち１本を選択し、当該走査線が選択されている間に複数の信号線Ｓ_１〜Ｓ_ｐ全てに画像信号を入力する。こうして、画素部５０３の１行の画素に画像信号を入力する。複数の走査線Ｇ_１〜Ｇ_ｑを順に選択し同様の動作を行って、画素部５０３の全ての画素５０２に画像信号を入力する。

複数の走査線Ｇ_１〜Ｇ_ｑのうちの１本Ｇ_ｙが選択され、複数の信号線Ｓ_１〜Ｓ_ｐのうちの１本Ｓ_ｘから画像信号が入力された画素５０２の動作について説明する。走査線Ｇ_ｙが選択されると、第１のＴＦＴ６０１がオン状態となる。ＴＦＴのオン状態とはソースとドレインが導通状態であることを言い、ＴＦＴのオフ状態とはソースとドレインが非導通状態であることを言うものとする。第１のＴＦＴ６０１がオン状態となると、信号線Ｓ_ｘに入力された画像信号は、第１のＴＦＴ６０１を介して第２のＴＦＴ６０２のゲートに入力される。第２のＴＦＴ６０２は入力された画像信号に応じてオン状態またはオフ状態を選択される。第２のＴＦＴ６０２のオン状態が選択されると、第２のＴＦＴ６０２のドレイン電流が発光素子６０４に流れ発光素子６０４は発光する。

電位Ｖ_２と電位Ｖ_３とは、第２のＴＦＴ６０２がオン状態となった際に電位差が常に一定となるように保たれる。電位Ｖ_２と電位Ｖ_３とを同じ電位としてもよい。電位Ｖ_２と電位Ｖ_３とを同じ電位とする場合は、端子６０５と端子６０６とを同じ配線に接続しても良い。電位Ｖ_１と電位Ｖ_２とは、発光素子６０４の発光を選択された際に所定の電位差を有するように設定される。こうして、発光素子６０４に電流を流し発光素子６０４を発光させる。

このような画素部５０３を有する表示装置は、実施の形態６と同様に、実施の形態１〜５のいずれかに示すチャージポンプ回路を含むことにより有意な効果を備えている。すなわち、当該チャージポンプ回路が、消費電力の削減をはかり、トランジスタのしきい値のばらつきの影響を受けることはなく、確実な動作を行うことができるように構成されているので、外部回路の昇圧を必要とせず、低消費電力化、回路面積の縮小、歩留まりの向上を実現することができる。

（実施の形態８）
図７（Ａ）に、図５（Ａ）及び図５（Ｂ）で示した画素部５０３の他の構成例を示す。画素部５０３は、複数の信号線Ｓ_１〜Ｓ_ｐ（ｐは自然数）と、複数の信号線Ｓ_１〜Ｓ_ｐと交差するように設けられた複数の走査線Ｇ_１〜Ｇ_ｑ（ｑは自然数）及び複数の走査線Ｒ_１〜Ｒ_ｑと、信号線Ｓ_１〜Ｓ_ｐと走査線Ｇ_１〜Ｇ_ｑの交差部毎に設けられた画素５０２とを有する。

図７（Ａ）の画素５０２の構成を図７（Ｂ）に示す。図７（Ｂ）では、複数の信号線Ｓ_１〜Ｓ_ｐのうちの１本Ｓ_ｘ（ｘはｐ以下の自然数）と、複数の走査線Ｇ_１〜Ｇ_ｑのうちの１本Ｇ_ｙ（ｙはｑ以下の自然数）及び複数の走査線Ｒ_１〜Ｒ_ｑのうちの１本Ｒ_ｙとの交差部に形成された画素５０２を示す。なお、図７（Ｂ）に示す構成の画素において、図６（Ｂ）と同じ部分は同じ符号を用いて示し、説明は省略する。図７（Ｂ）では、図６（Ｂ）で示した画素５０２において、第３のトランジスタ７０１とを有する点で異なる。第３のトランジスタ７０１は、Ｎチャネル型トランジスタであってもＰチャネル型トランジスタであっても良い。

第３のトランジスタ７０１のゲートは走査線Ｒ_ｙに接続され、第３のトランジスタ７０１のソース及びドレインの一方は第２のトランジスタ６０２のゲート及び容量素子６０３の一方の電極に接続され、他方は電位Ｖ_４が与えられる端子７０２に接続される。

図７（Ａ）及び図７（Ｂ）で示す構成の画素では、走査線Ｒ_ｙ及び第３のトランジスタ７０１を有することによって、信号線Ｓ_ｘから入力される画像信号に関わらず、画素５０２の発光素子６０４を非発光とすることができる点に特徴がある。走査線Ｒ_ｙに入力される信号によって、画素５０２の発光素子６０４が発光する時間を設定することができる。こうして、走査線Ｇ_１〜Ｇ_ｑを順に選択し全ての走査線Ｇ_１〜Ｇ_ｑを選択する期間よりも短い発光期間を設定することができる。こうして、時分割階調方式で表示を行う場合に、短いサブフレーム期間を設定することができるので、高階調を表現することができる。

電位Ｖ_４は、第３のトランジスタ７０１がオン状態となった際に第２のトランジスタ６０２がオフ状態となるように設定すれば良い。例えば、第３のトランジスタ７０１がオン状態となった際に、電位Ｖ_３と同じ電位になるように電位Ｖ_４を設定することができる。電位Ｖ_３と電位Ｖ_４とを同じ電位とすることによって、容量素子６０３に保持された電荷を放電し、第２のトランジスタ６０２のソースとゲート間の電圧をゼロとして第２のトランジスタ６０２をオフ状態とすることができる。なお、電位Ｖ_３と電位Ｖ_４とを同じ電位とする場合は、端子６０５と端子７０２とを同じ配線に接続しても良い。

なお、第３のトランジスタ７０１は、図７（Ｂ）に示した配置に限定されない。例えば、第２のトランジスタ６０２と直列に第３のトランジスタ７０１を配置してもよい。この構成では、走査線Ｒ_ｙに入力される信号により、第３のトランジスタ７０１をオフ状態にすることによって、発光素子６０４に流れる電流を遮断し、発光素子６０４を非発光とすることができる。

図７（Ｂ）で示した第３のトランジスタ７０１の代わりにダイオードを用いることもできる。第３のトランジスタ７０１の代わりにダイオードを用いた画素の構成を図７（Ｃ）に示す。なお、図７（Ｃ）において図７（Ｂ）と同じ部分は同じ符号を用いて示し説明は省略する。ダイオード７７１の一方の電極は走査線Ｒ_ｙに接続され、他方の電極は第２のトランジスタ６０２のゲート及び容量素子６０３の一方の電極に接続されている。

ダイオード７７１は一方の電極から他方の電極に電流を流す。第２のトランジスタ６０２をｐチャネル型トランジスタとする。ダイオード７７１の一方の電極の電位を上昇させることによって、第２のトランジスタ６０２のゲートの電位を上昇させ、第２のトランジスタ６０２をオフ状態とすることができる。

図７（Ｃ）では、ダイオード７７１は、走査線Ｒ_ｙに接続された一方の電極から第２のトランジスタ６０２のゲートに接続された他方の電極に電流を流すとし、第２のトランジスタ６０２をｐチャネル型トランジスタとした構成を示したがこれに限定されない。ダイオード７７１は、第２のトランジスタ６０２のゲートに接続された他方の電極から走査線Ｒ_ｙに接続された一方の電極に電流を流すとし、第２のトランジスタ６０２をｎチャネル型トランジスタとした構成としてもよい。第２のトランジスタ６０２がｎチャネル型トランジスタのときは、ダイオード７７１の一方の電極の電位を下降させることによって、第２のトランジスタ６０２のゲートの電位を下降させ、第２のトランジスタ６０２をオフ状態とすることができる。

ダイオード７７１としては、ダイオード接続されたトランジスタを用いてもよい。ダイオード接続されたトランジスタとは、ドレインとゲートが接続されたトランジスタを示すものとする。ダイオード接続されたトランジスタとしては、ｐチャネル型トランジスタを用いても良いしｎチャネル型トランジスタを用いても良い。

このような画素部５０３を有する表示装置は、実施の形態６と同様に、実施の形態１〜５のいずれかに示すチャージポンプ回路を含むことにより有意な効果を備えている。すなわち、当該チャージポンプ回路が消費電力の削減をはかり、トランジスタのしきい値のばらつきの影響を受けることはなく、確実な動作を行うことができるように構成されているので、外部回路の昇圧を必要とせず、低消費電力化、回路面積の縮小、歩留まりの向上を実現することができる。

（実施の形態９）
実施の形態６〜８に示す表示装置の画素の構成の一態様について、図８を参照して説明する。図８は、トランジスタとそれに接続する発光素子で構成される画素の断面図である。

図８において、基板１０００上に、下地層１００１、トランジスタ１１００を構成する半導体層１００２、容量部１１０１の一方の電極を構成する半導体層１１０２が形成されている。その上層には第１絶縁層１００３が形成され、トランジスタ１１００にあってはゲート絶縁層として、容量部１１０１にあっては容量を形成するための誘電体層として機能する。

第１絶縁層１００３上にはゲート電極１００４と容量部１１０１の他方の電極を形成する導電層１１０４が形成されている。トランジスタ１１００に接続する配線１００７は、発光素子１０１２の第１電極１００８と接続している。この第１電極１００８は、第３絶縁層１００６上に形成されている。第１絶縁層１００３と第３絶縁層１００６との間には、第２絶縁層１００５が形成されていてもよい。発光素子１０１２は、第１電極１００８、ＥＬ層１００９、第２電極１０１０で構成されている。また、第１電極１００８の周辺端部及び、第１電極１００８と配線１００７との接続部を覆うように第４絶縁層１０１１が形成されている。

次に、上記に示す構成の詳細を説明する。基板１０００としては、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板または半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板を用いても良い。基板１０００の表面を、化学的機械研磨（ＣＭＰ）法などの研磨により平坦化しておいても良い。

下地層１００１としては、酸化珪素や、窒化珪素または窒化酸化珪素などの絶縁膜を用いることができる。下地層１００１によって、基板１０００に含まれるＮａなどのアルカリ金属やアルカリ土類金属が半導体層１００２に拡散しトランジスタ１１００の特性に悪影響をおよぼすのを防ぐことができる。図８では、下地層１００１を単層の構造としているが、２層あるいはそれ以上の複数層で形成してもよい。なお、石英基板など不純物の拡散がさして問題とならない場合は、下地層１００１を必ずしも設ける必要はない。

また、マイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０^１１〜１０^１３／ｃｍ^３程度である高密度プラズマで、ガラス基板の表面を直接処理しても良い。プラズマの生成はラジアルスロットアンテナを用いたマイクロ波励起のプラズマ処理装置を用いることができる。このとき、窒素（Ｎ_２）、またはアンモニア（ＮＨ_３）、亜酸化窒素（Ｎ_２Ｏ）などの窒化物気体を導入すると、ガラス基板の表面を窒化することができる。このガラス基板の表面に形成された窒化物層は、窒化珪素を主成分とするので、ガラス基板側から拡散してくる不純物のブロッキング層として利用することができる。この窒化物層の上に酸化珪素膜または酸窒化珪素膜をプラズマＣＶＤ法で形成して下地層１００１としても良い。

他にも、酸化珪素や、酸窒化珪素などによる下地層１００１の表面に対し同様なプラズマ処理を行うことにより、その表面及び表面から１〜１０ｎｍの深さを窒化処理をすることができる。このきわめて薄い窒化珪素の層により、その上に形成する半導体層へ応力の影響を与えることなくブロッキング層とすることができる。

半導体層１００２及び半導体層１１０２としては、パターニングされた結晶性半導体膜を用いることが好ましい。結晶性半導体膜は非晶質半導体膜を結晶化して得ることができる。結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等を用いることができる。半導体層１００２は、チャネル形成領域と、一導電型を付与する不純物元素が添加された一対の不純物領域とを有する。なお、チャネル形成領域と一対の不純物領域との間に、前記不純物元素が低濃度で添加された不純物領域を有していてもよい。半導体層１１０２には、全体に一導電型若しくはそれと逆の導電型を付与する不純物元素が添加された構成とすることができる。

第１絶縁層１００３としては、酸化珪素、窒化珪素または窒化酸化珪素等を用い、単層または複数の膜を積層させて形成することができる。この場合において、当該絶縁膜の表面を、前述と同様に、マイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０^１１〜１０^１３／ｃｍ^３程度である高密度プラズマ処理によって酸化又は窒化処理して緻密化しても良い。この処理は第１絶縁層１００３の成膜に先立って行っても良い。すなわち、半導体層１００２の表面に対してプラズマ処理を行う。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ_２、Ｎ_２Ｏなど）又は窒化雰囲気（Ｎ_２、ＮＨ_３など）で処理することにより、その上に堆積するゲート絶縁層と良好な界面を形成することができる。

ゲート電極１００４及び導電層１１０４としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた一種の元素または該元素を複数含む合金若しくは化合物からなる単層または積層構造を用いることができる。

トランジスタ１１００は、半導体層１００２と、ゲート電極１００４と、半導体層１００２とゲート電極１００４との間の第１絶縁層１００３とによって構成される。図８では、画素を構成するトランジスタ１１００として、発光素子１０１２の第１電極１００８に接続されるものを示している。このトランジスタ１１００は、ゲート電極１００４を半導体層１００２上に複数配置したマルチゲート型の構成を示している。すなわち、複数のトランジスタが直列に接続された構成を有している。このような構成により、不用意なオフ電流の増加を抑制することができる。なお、また、図８では、トランジスタ１１００をトップゲート型のトランジスタとして示したが、半導体層の下方にゲート電極を有するボトムゲート型のトランジスタであっても良いし、半導体層の上下にゲート電極を有するデュアルゲート型のトランジスタであっても良い。

容量部１１０１は、第１絶縁層１００３を誘電体とし、第１絶縁層１００３を挟んで対向する半導体層１１０２と導電層１１０４とを一対の電極として構成される。なお、図８では、画素に設ける容量素子として、一対の電極の一方をトランジスタ１１００の半導体層１００２と同時に形成される半導体層１１０２とし、他方の導電層１１０４をゲート電極１００４と同時に形成される層とする例を示したが、この構成に限定されない。

第２絶縁層１００５は窒化珪素膜などイオン性不純物をブロッキングするバリア性の絶縁膜であることが望ましい。この第２絶縁層１００５は窒化シリコンまたは酸窒化シリコンで形成する。この第２絶縁層１００５は、半導体層１００２の汚染を防ぐ保護膜としての機能を含んでいる。この第２絶縁層１００５を堆積した後に、水素ガスを導入して前述のようにマイクロ波で励起された高密プラズマ処理をすることで、第２絶縁層１００５の水素化を行っても良い。または、アンモニアガスを導入して、第２絶縁層１００５の窒化と水素化を行っても良い。または、酸素、Ｎ_２Ｏガスなどと水素ガスを導入して、酸化窒化処理と水素化処理を行っても良い。この方法により、窒化処理、酸化処置若しくは酸化窒化処理を行うことにより第２絶縁層１００５の表面を緻密化することができる。それにより保護膜としての機能を強化することができる。この第２絶縁層１００５に導入された水素は、その後４００〜４５０℃の熱処理をすることにより、第２絶縁層１００５絶縁層７４９を形成する窒化シリコンから水素を放出させて、半導体層１００２の水素化をすることができる。

第３絶縁層１００６としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法により形成された酸化シリコン膜や、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜（塗布酸化珪素膜）などを用いることができる。有機絶縁膜としてはポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹脂等の膜を用いることができる。また、第３絶縁層１００６として、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料を用いることができる。この材料の置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。

配線１００７としては、Ａｌ、Ｎｉ、Ｃ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍｎから選ばれた一種の元素または該元素を複数含む合金からなる単層または積層構造を用いることができる。

第１電極１００８及び第２電極１０１０の一方もしくは両方を透明電極とすることができる。透明電極としては、酸化タングステンを含むインジウム酸化物（ＩＷＯ）、酸化タングステンを含むインジウム亜鉛酸化物（ＩＷＺＯ）、酸化チタンを含むインジウム酸化物（ＩＴｉＯ）、酸化チタンを含むインジウム錫酸化物（ＩＴＴｉＯ）、モリブデン含む酸化インジウムスズ（ＩＴＭＯ）などを用いることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）なども用いることができる。

第１電極１００８及び第２電極１０１０の少なくとも一方は、透光性を有さない材料で形成されていてもよい。例えば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、およびこれらの化合物（ＣａＦ_２、窒化カルシウム）の他、ＹｂやＥｒ等の希土類金属を用いることができる。

第４絶縁層１０１１としては、第３絶縁層１００６と同様の材料を用いて形成することができる。

発光素子１０１２は、ＥＬ層１００９と、それを挟む第１電極１００８及び第２電極１０１０とによって構成される。第１電極１００８及び第２電極１０１０の一方が陽極に相当し、他方が陰極に相当する。発光素子１０１２は、陽極と陰極の間にしきい値電圧より大きい電圧が順バイアスで印加されると、陽極から陰極に電流が流れて発光する。

ＥＬ層１００９は、単数または複数の層で構成されている。複数の層で構成されている場合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層などに分類することができる。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。各層には、有機系の材料、無機系の材料を用いることが可能である。有機系の材料として、高分子系、中分子系、低分子系のいずれの材料も用いることが可能である。

ＥＬ層１００９は、正孔注入輸送層、発光層、電子注入輸送層など、機能の異なる複数の層を用いて構成することが好ましい。正孔注入輸送層は、ホール輸送性の有機化合物材料と、その有機化合物材料に対して電子受容性を示す無機化合物材料とを含む複合材料で形成することが好ましい。このような構成とすることで、本来内在的なキャリアをほとんど有さない有機化合物に多くのホールキャリアが発生し、極めて優れたホール注入性・輸送性が得られる。この効果により、従来よりも駆動電圧を低くすることができる。また、駆動電圧の上昇を招くことなく正孔注入輸送層を厚くすることができるため、ゴミ等に起因する発光素子の短絡も抑制することができる。

ホール輸送性の有機化合物材料としては、例えば、銅フタロシアニン（略称：ＣｕＰｃ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］トリフェニルアミン（略称：ＭＴＤＡＴＡ）、１，３，５−トリス［Ｎ，Ｎ−ジ（ｍ−トリル）アミノ］ベンゼン（略称：ｍ−ＭＴＤＡＢ）、Ｎ，Ｎ’−ジフェニル−Ｎ，Ｎ’−ビス（３−メチルフェニル）−１，１’−ビフェニル−４，４’−ジアミン（略称：ＴＰＤ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）、４，４’−ビス｛Ｎ−［４−ジ（ｍ−トリル）アミノ］フェニル−Ｎ−フェニルアミノ｝ビフェニル（略称：ＤＮＴＰＤ）、などが挙げられるが、これらに限定されることはない。

電子受容性を示す無機化合物材料としては、酸化チタン、酸化ジルコニウム、酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウム、酸化ルテニウム、酸化亜鉛などが挙げられる。特に酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウムは真空蒸着が可能で扱いやすいため、好適である。

電子注入輸送層は、電子輸送性の有機化合物材料を用いて形成する。具体的には、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ_３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ_３）、ビス（２−メチル−８−キノリノラト）（４−フェニルフェノラト）アルミニウム（略称：ＢＡｌｑ）、バソキュプロイン（略称：ＢＣＰ）、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、３−（４−ビフェニリル）−４−フェニル−５−（４−ｔｅｒｔ−ブチルフェニル）−１，２，４−トリアゾール（略称：ＴＡＺ）、などが挙げられるが、これらに限定されることはない。

発光層は、９，１０−ジ（２−ナフチル）アントラセン（略称：ＤＮＡ）、９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）、４，４’−ビス（２，２−ジフェニルビニル）ビフェニル（略称：ＤＰＶＢｉ）、クマリン３０、クマリン６、クマリン５４５、クマリン５４５Ｔ、ルブレン、２，５，８，１１−テトラ（ｔｅｒｔ−ブチル）ペリレン（略称：ＴＢＰ）、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）、５，１２−ジフェニルテトラセン、４−（ジシアノメチレン）−２−メチル−［ｐ−（ジメチルアミノ）スチリル］−４Ｈ−ピラン（略称：ＤＣＭ１）、４−（ジシアノメチレン）−２−メチル−６−［２−（ジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＭ２）などが挙げられる。また、ビス｛２−［３’，５’−ビス（トリフルオロメチル）フェニル］ピリジナト−Ｎ，Ｃ^２’｝イリジウム（ピコリナート）（略称：Ｉｒ（ＣＦ_３ｐｐｙ）_２（ｐｉｃ））、トリス（２−フェニルピリジナト−Ｎ，Ｃ^２’）イリジウム（略称：Ｉｒ（ｐｐｙ）_３）、ビス（２−フェニルピリジナト−Ｎ，Ｃ^２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｐｙ）_２（ａｃａｃ））、ビス［２−（２’−チエニル）ピリジナト−Ｎ，Ｃ^３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｔｈｐ）_２（ａｃａｃ））、ビス（２−フェニルキノリナト−Ｎ，Ｃ^２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｑ）_２（ａｃａｃ））、などの燐光を放出できる化合物用いることもできる。

また、発光層は、一重項励起発光材料と金属錯体などを含む三重項励起材料を用いても良い。例えば、赤色の発光性の画素、緑色の発光性の画素及び青色の発光性の画素のうち、輝度半減時間が比較的短い赤色の発光性の画素を三重項励起発光材料で形成し、他を一重項励起発光材料で形成する。三重項励起発光材料は発光効率が良いので、同じ輝度を得るのに消費電力が少なくて済むという特徴がある。すなわち、赤色画素に適用した場合、発光素子に流す電流量が少なくて済むので、信頼性を向上させることができる。低消費電力化として、赤色の発光性の画素と緑色の発光性の画素とを三重項励起発光材料で形成し、青色の発光性の画素を一重項励起発光材料で形成しても良い。人間の視感度が高い緑色の発光素子も三重項励起発光材料で形成することで、より低消費電力化を図ることができる。

発光層は、発光波長帯の異なる発光層を画素毎に形成して、カラー表示を行う構成としても良い。典型的には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を形成する。この場合にも、画素の光放射側にその発光波長帯の光を透過するフィルターを設けた構成とすることで、色純度の向上や、画素部の鏡面化（映り込み）の防止を図ることができる。フィルターを設けることで、従来必要であるとされていた円偏光板などを省略することが可能となり、発光層から放射される光の損失を無くすことができる。さらに、斜方から画素部（表示画面）を見た場合に起こる色調の変化を低減することができる。

図８で示す構成の画素を有する表示装置において、実施の形態１〜５いずれかに示すチャージポンプ回路を含むことにより低消費電力化を図ることができる。すなわち、当該チャージポンプ回路が消費電力の削減をはかり、トランジスタのしきい値のばらつきの影響を受けることはなく、確実な動作を行うことができるように構成されているので、外部回路の昇圧を必要とせず、低消費電力化、回路面積の縮小、歩留まりの向上を実現することができる。

（実施の形態１０）

図９に本発明の実施形態のショートリングの構成を示す。

図９において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

図９に示すショートリングは第１のトランジスタ１２０１、第２のトランジスタ１２０２、第１の抵抗１２０３、第２の抵抗１２０４、第１のパッド１２０５、第２のパッド１２０６、第３のパッド１２０７を有し、第１のトランジスタ１２０１の一方の電極は、第２のトランジスタ１２０２の一方の電極、第１の抵抗１２０３の一方、第２の抵抗１２０４の一方と接続され、前記接続箇所をＬｉｎｅ１とし、第１のトランジスタ１２０１の他方の電極は、第２のトランジスタの他方の電極、第１の抵抗の他方と第２の抵抗の他方、第１のパッド、第２のパッド、第３のパッドにそれぞれ接続されることを特徴とする。

本実施の形態において、第１のトランジスタ１２０１の極性はＮチャネル型であり、第２のトランジスタ１２０２の極性はＰチャネル型であり、第１のトランジスタはノーマリーオンである。

薄膜トランジスタの作製工程や表示装置のパネル組の段階においては、静電気の影響によって、一つの薄膜トランジスタに高い静電気が加わってしまうことがある。特に、個々の薄膜トランジスタは、寸法が極めて小さいので、極わずかな帯電によって静電破壊や不良が発生することがある。ショートリングは、このようなことを防ぐために機能するものである。

図９のショートリングの動作について説明する。

パネル組の段階においては、すべてのパッドは浮遊であり、すべてのパッドが同電位であっても、いずれかのパッドの電位が高くなったときは第２のトランジスタ１２０２がオンして端子間の電位差をなくし、いずれかのパッドの電位が低くなったときは第１のトランジスタ１２０１がオンして端子間の電位差をなくす。

検査時には、第１のパッド１２０５をＨｉｇｈの電位に、第２のパッド１２０６をＬｏｗの電位にする。例えば第１の抵抗１２０３＝第２の抵抗１２０４の時に第２のパッド１２０６を−１０Ｖ、第１のパッド１２０５を１０ＶとするとＬｉｎｅ１の電位は０Ｖになって全てのパッド間の抵抗値は高くなる。このため、高抵抗での検査が可能となる。

ショートリングは、表示装置の完成後には不要となるので、最終工程において、図中に示すＬｉｎｅ２をレーザー光の照射によってパネル内部の配線から切り離され、通常駆動させることが可能となる。

図９のショートリングにおいて、第３のパッド１２０７の接続先は薄膜トランジスタを形成する配線パターンとショートすることが可能である。

このように、本実施の形態のショートリングでは、パネル組の段階では端子間での抵抗を低く、検査時には高抵抗での検査が可能となる。

（実施の形態１１）
本実施の形態では、チャージポンプからの出力電位を安定化させる回路、つまり、安定化電源回路（レギュレータ）について説明する。

まず、もっとも簡単な安定化回路の構成は、大きな容量素子をチャージポンプの出力部に配置する、というものである。この大きな容量素子により、電位の変化が抑制され、安定化される。

そのとき、この大きな容量素子は、半導体装置と一体形成されていてもよいし、別の素子に形成されていてもよい。半導体装置と一体形成することにより、部品点数を減らすことができる。一方、半導体装置と一体形成しないことにより、大きな容量値をもつ容量を配置することが可能となる。

上記安定化電源回路と異なる構成として、チャージポンプからの出力電位をモニタして、一定の電圧になるように、チャージポンプに供給するクロック信号の動作を制御する場合について述べる。

つまり、チャージポンプに入力するクロック信号はＨｉｇｈの電位やＬｏｗの電位は常に入力する必要はなく、例えば、出力端子の電位がある電位となったら入力しないようにしてもよい。

上記のようにクロック信号を出力負荷に応じて、入力もしくは非入力する場合の構成を、図１０を用いて説明する。

チャージポンプ１３０２の入力端子には定電圧源１３０１からＶｄｄの電圧が供給され、出力端子から昇圧された電位を得ることができる。ここで、電位検出回路１３０４は出力端子の電位を検出し、ある電位となったら制御信号を出力し、クロックパルス発生回路１３０３からクロック信号をチャージポンプに入力しないように制御する。

そして、クロック信号を供給すれば、チャージポンプの出力電位は上昇し、供給をとめれば、チャージポンプの電位上昇が止まる。これを利用して、出力電位を制御することができる。

このような安定化電源回路を用いると、電位を安定させることができ、所定の電位を出力することができる。

（実施の形態１２）
図１１は表示パネル８００と制御回路８０４を組み合わせた表示モジュールを示している。表示パネル８００は接続配線８０５を介して制御回路８０４に接続されている。表示パネル８００は、画素部８０１と、信号線駆動回路８０２と、走査線駆動回路８０３とを有し、この構成は図５（Ｂ）と同様なものを示している。このような表示モジュールを組み込んで、様々な電気器具を構成することができる。

（実施の形態１３）
本実施の形態は、本発明に係る電気器具として、携帯電話機の一例について示す。

図１２で示す携帯電話機９００は、操作スイッチ類９０４、マイクロフォン９０５などが備えられた本体（Ａ）９０１と、表示パネル（Ａ）９０８、表示パネル（Ｂ）９０９、スピーカ９０６などが備えられた本体（Ｂ）９０２とが、蝶番９１０で開閉可能に連結されている。表示パネル（Ａ）９０８と表示パネル（Ｂ）９０９は、回路基板９０７と共に本体（Ｂ）９０２の筐体９０３の中に収納される。表示パネル（Ａ）９０８及び表示パネル（Ｂ）９０９の画素部は筐体９０３に形成された開口窓から視認できように配置される。

表示パネル（Ａ）９０８と表示パネル（Ｂ）９０９は、その携帯電話機９００の機能に応じて画素数などの仕様を適宜設定することができる。例えば、表示パネル（Ａ）９０８を主画面とし、表示パネル（Ｂ）９０９を副画面として組み合わせることができる。

そして、表示パネル（Ａ）９０８を文字や画像を表示する高精細のカラー表示画面とし、表示パネル（Ｂ）９０９を文字情報を表示する単色の情報表示画面とすることができる。特に表示パネル（Ｂ）９０９をアクティブマトリクス型として、高精細化をすることにより、さまざまな文字情報を表示して、一画面当たりの情報表示密度を向上させることができる。例えば、表示パネル（Ａ）９０８を、２〜２．５インチで６４階調、２６万色のＱＶＧＡ（３２０ドット×２４０ドット）とし、表示パネル（Ｂ）９０９を、単色で２〜８階調、１８０〜２２０ｐｐｉの高精細パネルとして、ローマ字、ひらながな、カタカナをはじめ、漢字やアラビア文字などを表示することができる。

表示パネル（Ａ）９０８及び表示パネル（Ｂ）９０９は、実施の形態６〜９もしくは実施の形態１２と同様の構成を備えている。すなわち、実施の形態１〜５のいずれかに示すチャージポンプ回路が消費電力の削減をはかり、トランジスタのしきい値のばらつきの影響を受けることはなく、確実な動作を行うことができるように構成されているので、外部回路の昇圧を必要とせず、低消費電力化、回路面積の縮小、歩留まりの向上を実現することができ、それにより、携帯電話機９００の消費電力を低減することに寄与している。それにより、長時間の連続使用を可能としている。また、バッテリを小型化できるので、携帯電話機の軽量化を図ることができる。

このような携帯電話機９００はさまざまな駆動方式で表示を行うことができる。例えば、その一例として時間階調方式がある。時間階調はある一定の輝度で発光する発光素子の点灯時間を変化させて、階調を表示するものである。たとえば、１フレーム期間中すべて点灯すれば点灯率は１００％となる。また１フレーム期間中の半分の期間点灯すれば点灯率は５０％となる。フレーム周波数がある程度高ければ、一般的には６０Ｈｚ以上であれば、人間の目では点滅が認識できず、中間調として認識される。このようにして、点灯率を変化させることによって、階調を表現することが可能である。

図１３（Ａ）は横軸に時間をとり、縦軸に表示画面の画素行をとったものである。この例では、表示画面は上から順に書き込みをおこなっており、そのため表示が遅れることになる。図１３（Ａ）の例では上から順に書き込みをおこなっているが、これには限定されない。以下には４ビットを例にとり説明を行う。

図１３（Ａ）では、１フレームを４つのサブフレーム（Ｔｓ１、Ｔｓ２、Ｔｓ３、Ｔｓ４）に分けている。それぞれのサブフレームの期間の長さの比は、Ｔｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４＝８：４：２：１となっている。これらのサブフレームを組み合わせることによって、点灯期間の長さを０〜１５までのいずれかに設定することが可能である。このように１フレームを２のべき乗のサブフレームに区切って階調を表現できる。また、Ｔｓ４では点灯期間が短いため、画面の下半分の書き込みが終了前に、上半分を消灯する必要があり、書き込みと消去を並行しておこなっている。

図１３（Ｂ）は図１３（Ａ）と異なる時間区分で階調表現をおこなったものである。図１３（Ａ）の階調表現手段では上位ビットが変化したときに、疑似輪郭と呼ばれる不具合が発生する。これは人間の目が７階調目と８階調目を交互に見たときに映像が本来の階調とは異なって見えるように錯覚をするものである。従って、図１３（Ｂ）では上位ビットを分割し、上述した疑似輪郭現象を軽減しているものである。具体的には、最上位ビット（ここではＴｓ１）を４つに分割し、１フレーム内部に配置している。また、第２ビット（ここではＴｓ２）を２分割し、１フレーム内部に配置している。このようにして、時間的に長いビットを分割し、疑似輪郭の軽減をおこなっている。

図１４（Ａ）は疑似輪郭が発生しないように、サブフレームを２のべき乗ではなく等間隔で区分したものである。この方式では大きなビットの区切りがないので、疑似輪郭は発生しないが、階調自体は荒くなる。従って、ＦＲＣ（フレームレートコントロール）またはディザなどを用いて、階調補完をおこなう必要がある。

図１４（Ｂ）は２階調で表示をおこなう場合のものである。この場合は１フレーム中に１サブフレームのみ存在するので、書き換え回数も１フレームに１回となり、コントローラ、ドライバの消費電力を低減することが可能になる。携帯電話機において、電子メールなどの文字情報を主として表示する場合（メールモード）では、動画や静止画を表示する場合に比べ低い階調数で良いので、消費電力を優先した表示が可能となる。このような表示と前述した図１３（Ａ）、図１３（Ｂ）、図１４（Ａ）などを組み合わせることによって、大きな階調数が必要な場合と、少ない階調で十分な場合を使い分けて、消費電力の削減が可能になる。

図１４（Ｃ）は４階調を表現するもので１フレーム期間に３回の書き込みをおこなって表示をおこなう。これは漫画などの静止画であって文字情報を表示する場合よりも階調数を高めた方が良い場合などに適用することができる。階調数は４〜１６階調程度の範囲内で設定すれば良い。

このように、実施の形態１〜５のいずれかに示すチャージポンプ回路を含む表示パネルと、１６階調以上の自然画若しくは動画モードと、４〜１６階調で表示を行う静止画モードと、２〜８階調で行うメールモードを含む駆動方式を組み合わせることにより、携帯電話機の消費電力を低減することができる。

本実施例に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。例えば、蝶番９１０の部位に撮像素子を組み込んで、カメラ付きの携帯電話機としても良い。また、操作スイッチ類９０４、表示パネル（Ａ）９０８、表示パネル（Ｂ）９０９を一つの筐体内に納めた構成としても、上記した作用効果を奏することができる。また、表示部を複数個そなえた情報表示端末に本実施例の構成を適用しても、同様な効果を得ることができる。また、本実施の形態に係る構成は、携帯電話機に限定されず、表示パネルや操作スイッチなどの入力手段を備えたコンピュータやＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）に代表される情報端末に広く適用することができる。

（実施の形態１４）
本実施の形態は、本発明に係る電気器具として、テレビ装置の一例について示す。

図１５は本発明に係るテレビ装置であり、本体９５０、表示部９５１、スピーカー部９５２、操作スイッチ類９５３等を含む。このテレビ装置において、表示部９５１は実施の形態３〜７と同様の構成を備えている。すなわち、実施の形態１〜５のいずれかに示すチャージポンプ回路が消費電力の削減をはかり、トランジスタのしきい値のばらつきの影響を受けることはなく、確実な動作を行うことができるように構成されているので、外部回路の昇圧を必要とせず、低消費電力化、回路面積の縮小、歩留まりの向上を実現することができる。それにより、テレビ装置の消費電力を低減することに寄与している。

このような特徴により、テレビ装置において電源回路を大幅に削減、若しくは縮小することができるので、本体９５０の小型軽量化や薄型化を図ることが可能である。また、低消費電力、高画質及び小型軽量化が図られたテレビ装置により、住環境に適合した製品を提供することができる。

本発明のチャージポンプ回路の構成例および動作タイミングを示す図 本発明のチャージポンプ回路の構成例を示す図。 本発明のチャージポンプ回路の構成例を示す図。 本発明のチャージポンプ回路の構成例を示す図。 実施の形態６に係る表示装置の構成を示す図。 図５の表示装置における画素部の構成例を示す図。 図５の表示装置における画素部の構成例を示す図。 図５の表示装置における画素の一構成例を示す図。 実施の形態９に係るレギュレータの構成を示す図。 実施の形態１０に係るショートリングの構成を示す図。 実施の形態１２に係る表示モジュールを示す図。 実施の形態１３に係る携帯電話機の構成を示す図。 実施の形態１３に係る携帯電話機の駆動方法を説明するための図。 実施の形態１３に係る携帯電話機の駆動方法を説明するための図。 実施の形態１４に係るテレビ装置の構成を示す図。

符号の説明

１０１ トランジスタ
１０２ スイッチ
１０３ 容量素子
１０４ 容量素子
１０５ インバータ
１０６ トランジスタ
１０７ トランジスタ
１０８ トランジスタ
１０９ トランジスタ
１１０ 容量素子
１１１ 容量素子
１１２ インバータ

Claims (10)

1. 第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第１の容量素子、第２の容量素子、及び第１のインバータを有し、
   前記第１のトランジスタのゲートは、前記第１のインバータの入力側に電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、第１の電位に保持され、
   前記第１のトランジスタのソース又はドレインの他方は、前記第１の容量素子の一方の電極、前記第２のトランジスタのソース又はドレインの一方、及び前記第３のトランジスタのソース又はドレインの一方に電気的に接続され、
   前記第１の容量素子の他方の電極は、前記第１のインバータの出力側に電気的に接続され、
   前記第２の容量素子の一方の電極は、第２の電位に保持され、かつ前記第４のトランジスタのソース又はドレインの一方に電気的に接続され、
   前記第２の容量素子の他方の電極は、前記第２のトランジスタのソース又はドレインの他方に電気的に接続され、
   前記第２のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの他方と前記第４のトランジスタのソース又はドレインの他方に電気的に接続され、
   前記第３のトランジスタのゲートは、前記第４のトランジスタのゲートと前記インバータの入力側に電気的に接続されていることを特徴とするチャージポンプ回路。
2. 第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第１の容量素子、第２の容量素子、第３の容量素子、第１のインバータ、第２のインバータ、第３のインバータ、及び第４のインバータを有し、
   前記第１のトランジスタのゲートは、前記第１のインバータの入力側に電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、第１の電位に保持され、
   前記第１のトランジスタのソース又はドレインの他方は、前記第１の容量素子の一方の電極と前記第２のトランジスタのソース又はドレインの一方に電気的に接続され、
   前記第１の容量素子の他方の電極は、前記第１のインバータの出力側と前記第２のインバータの入力側に電気的に接続され、
   前記第２の容量素子の一方の電極は、第２の電位に保持され、
   前記第２の容量素子の他方の電極は、前記第２のトランジスタのソース又はドレインの他方に電気的に接続され、
   前記第２のインバータの出力側は、前記第３のインバータの入力側に電気的に接続され、
   前記第３のインバータの出力側は、前記第４のインバータの入力側と前記第３のトランジスタのゲートに電気的に接続され、
   前記第４のインバータの出力側は、前記第３の容量素子の一方の電極に電気的に接続され、
   前記第３の容量素子の他方の電極は、前記第３のトランジスタのソース又はドレインの一方と前記第２のトランジスタのゲートに電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、前記第１の電位に保持されていることを特徴とするチャージポンプ回路。
3. 第１のトランジスタ、スイッチ、第１の容量素子、第２の容量素子、及び第１のインバータを有し、
   前記スイッチは、ノーマリーオンのＮチャネル型の第２のトランジスタを有し、
   前記第１のトランジスタのゲートは、前記第１のインバータの入力側に電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、第１の電位に保持され、
   前記第１のトランジスタのソース又はドレインの他方は、前記第１の容量素子の一方の電極と前記スイッチの一方の端子に電気的に接続され、
   前記第１の容量素子の他方の電極は、前記第１のインバータの出力側に電気的に接続され、
   前記第２の容量素子の一方の電極は、第２の電位に保持され、
   前記第２の容量素子の他方の電極は、前記スイッチの他方の端子に電気的に接続されていることを特徴とするチャージポンプ回路。
4. 請求項２において、
   第４のトランジスタをさらに有し、
   前記第４のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方に電気的に接続され、
   前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方と前記第２の容量素子の他方の電極に電気的に接続され、
   前記第４のトランジスタのソース又はドレインの他方は、前記第３の容量素子の他方の電極、前記第２のトランジスタのゲート、及び前記第３のトランジスタのソース又はドレインの一方に電気的に接続されることを特徴とするチャージポンプ回路。
5. 請求項１において、
   前記第２のトランジスタは、ノーマリーオンのＮチャネル型のトランジスタであり、
   前記第３のトランジスタは、Ｐチャネル型のトランジスタであり、
   前記第４のトランジスタは、Ｎチャネル型のトランジスタであることを特徴とするチャージポンプ回路。
6. 請求項２において、
   前記第２のトランジスタは、Ｐチャネル型のトランジスタであり、
   前記第３のトランジスタは、ノーマリーオンのＮチャネル型のトランジスタであることを特徴とするチャージポンプ回路。
7. 請求項１乃至請求項６のいずれか一項において、
   前記第１の電位は高電位側電位であり、
   前記第２の電位は低電位側電位であることを特徴とするチャージポンプ回路。
8. 請求項１乃至請求項７のいずれか一項において、
   前記第１のトランジスタの極性はＮチャネル型であることを特徴とするチャージポンプ回路。
9. 請求項１乃至請求項８のいずれか一項において、
   前記第１のインバータの入力側にクロック信号が入力されることを特徴とするチャージポンプ回路。
10. 請求項１乃至請求項９のいずれか一項に記載のチャージポンプ回路を有することを特徴とする半導体装置。

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