WO2007029374A1 - 表示装置 - Google Patents

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WO2007029374A1
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display device
pixel circuit
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PCT/JP2006/308181
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English (en)
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Inventor
Takahiro Senda
Original Assignee
Sharp Kabushiki Kaisha
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    • G09G3/3275—Details of drivers for data electrodes
    • G09G3/3291—Details of drivers for data electrodes in which the data driver supplies a variable data voltage for setting the current through, or the voltage across, the light-emitting elements

Definitions

  • the present invention relates to an active matrix display device using an electro-optic element, and more particularly to a current control type drive circuit and a drive method for the display device.
  • organic EL Electro Luminescence
  • FED Field Emission Displays
  • an active matrix type is considered to be mainstream.
  • the luminance varies greatly even with a slight difference in applied voltage.
  • the luminance voltage characteristic curve easily changes depending on the driving time and the ambient temperature of the element, it is very difficult to suppress variations in luminance with the voltage-controlled driving method.
  • the luminance current characteristics of organic EL elements are proportional, and are less affected by the ambient temperature, so the current control type is preferred as the driving method for organic EL displays.
  • Amorphous silicon, low-temperature polycrystalline silicon, or CG (Continuous Grain) silicon is used for TFT (Thin Film Transistor), which is a switching element that constitutes a pixel circuit and a drive circuit in a display.
  • TFT Thin Film Transistor
  • the current value required for driving the organic EL element is relatively large, and a threshold voltage is not applied to a TFT composed of amorphous silicon.
  • There are problems such as pressure shift. Therefore, TFTs composed of low-temperature polycrystalline silicon or CG silicon are generally used to drive organic EL elements.
  • the TFT is made of low-temperature polycrystalline silicon or CG silicon from the viewpoint that the peripheral circuit can be fabricated on the same glass substrate as the display element and the display device can be manufactured at low cost.
  • TFTs made of polycrystalline silicon or CG silicon tend to vary in their threshold voltage, mobility, and characteristics. In order to improve the display quality, it is indispensable to take a circuit configuration that compensates for each fluctuation, or to devise a TFT shape to suppress the characteristic fluctuation.
  • the voltage programming method cannot correct the TFT mobility, but the current value is programmed with the voltage signal, so the circuit design is relatively simple and the influence of parasitic capacitance is minor.
  • the effect of variations in mobility on the current value is very small compared to the effect of threshold voltage.
  • the mobility variation can be expected to be suppressed to a certain extent by the silicon fabrication process. Even a display device of the type can obtain a sufficient display quality.
  • FIG. 18 shows a pixel circuit configuration disclosed in Japanese Unexamined Patent Application Publication No. 2004-347626.
  • the pixel circuit shown in FIG. 18 includes a light emitting element 104, a TFT 101 as a switching element that performs control to input a display signal to the pixel, a driving TFT 102 that controls a current value flowing through the light emitting element 104, and the light emitting element 104.
  • the gate electrode of the switching TFT 101 is connected to the first scanning line Gai, and the gate electrode of the driving TFT 102 is connected to the second scanning line Gei.
  • the TFT 102 is set to operate in the saturation region.
  • a current control TFT 103, a driving TFT 102, and a light emitting element 104 are connected in series between the power supply line Vi and the counter electrode, and one of the source and drain of the switching TFT 101 is a signal line ( (Data line) 3 ⁇ 4, the other is connected to the gate electrode of the current controlling TFT 103, and the other terminal of the capacitor 105 having one terminal connected to the power supply line Vi.
  • the driving method of the pixel circuit shown in FIG. 18 is as follows.
  • the operation of the pixel circuit is divided into a writing period, a lighting period, and a non-lighting period.
  • the switching TFT 101 is turned on, and a display signal is input from the signal line (data line) 3 ⁇ 4 to the gate electrode of the current controlling TFT 103. Is done. At that time, the potential is held in the capacitor 105.
  • the second scanning line Gei is selected, and the driving TFT 102 is turned on. Note that the second scanning line Gei may be selected in the writing period.
  • the current control TFT 103 is turned on or off according to the potential of the display signal held in the capacitor 105, and if the current control TFT 103 is turned on, the current supply to the light emitting element 104 is controlled.
  • the light is emitted, and if it is OFF, the light is not emitted.
  • the current controlling TFT 103 operates in the linear region and the driving TFT 102 operates in the saturation region, a current determined by the element characteristics of the driving TFT 102 and the light emitting element 104 flows.
  • the second scanning line Gei is not selected so that no current is supplied to the light emitting element 104.
  • the current control TFT 103 operates in a linear region, and the current value that the potential fluctuation of the signal line (data line) 3 ⁇ 4, the TFT characteristic variation, etc. flow to the light emitting element 104 The impact on is very small. Since the current value determined by the driving TFT 102 corresponding to the potential of the second scanning line Gei is supplied to the light emitting element 104, the channel length and the channel width of the driving TFT 102 are sufficiently increased. If variation in characteristics of the driving TFT 102 can be suppressed, variation in the value of the current flowing to the light emitting element 104 can be suppressed without using a circuit that compensates the threshold voltage and mobility. Therefore, the luminance variation of the electro-optic element can be reduced, and the display quality can be improved.
  • FIG. 19 shows a pixel circuit configuration disclosed in Japanese Patent Publication “JP 2005-37415 A (published February 10, 2005)”.
  • the pixel circuit shown in FIG. 19 has a TFT 201 as a switching element that controls to input the same display signal to the pixel as the pixel circuit shown in FIG. 18 and a driving circuit that controls the current value flowing through the electro-optic element 204. It has a TFT 202, a current control TFT 203 for controlling the supply of current to the electro-optic element 204, and a capacitor 205 for holding a display signal. Further, the pixel circuit configuration of FIG.
  • 19 may include an erasing TFT 206 having a polarity different from that of the driving TFT 202 for forcibly turning off the current control TFT 203.
  • the gate electrode of the erasing TFT206 is connected to the second scanning line Gei, and one of the source and drain electrodes is the current control TFT20. 3 is connected to the gate electrode and the other is connected to the power line Vi.
  • the driving method of the pixel circuit shown in FIG. 19 is as follows.
  • the switching TFT 201 is turned on, and a display signal is input from the signal line (data line) Sj to the gate electrode of the current control TFT 203. Is done. At that time, the potential is held in the capacitor 205. At this time, the second scanning line Gei is a potential at which the driving TFT 202 is in the ON state and the erasing TFT 206 is in the OF F state.
  • the current control TFT 203 is turned on or off according to the potential of the image signal held in the capacitor 205, and the current control TFT 203 is turned on.
  • the light emission state is controlled by controlling the supply of current to the electro-optic element 204 in the ON state, and the light emission state is in the OFF state.
  • the current control TFT 203 operates in a linear region
  • the drive TFT 202 operates in a saturation region, and thus a current determined by the element characteristics of the drive TFT 202 and the electro-optic element 204 flows.
  • the potential of the second scanning line Gei is set so that the driving TFT 202 is turned off and the erasing TFT 206 is turned on. Since the potential of the power supply line Vi is applied to the gate electrode of the current control TFT 203, the current control TFT 203 is turned off, and control is performed so that no current is supplied to the electro-optic element 204. After that, even if the second scanning line Gei is set so that the erasing TFT 206 is in the OFF state, the gate potential of the OFF state is held in the capacitor 205, so the pixel circuit is in a non-light emitting state until the next writing period. To maintain.
  • the pixel circuits shown in FIGS. 18 and 19 employ a digital driving method for gradation display.
  • the digital drive method is classified into a time division method and an area division method.
  • the time division method one frame is divided into several sub-frames, and each light emission period is weighted as, for example, 1: 2: 4: 8: ... Do.
  • the area division method divides a pixel into several sub-pixels, weights the light-emitting area as 1: 2: 4: 8: ..., and changes the brightness by selecting the sub-pixel to be lit to display gradation I do.
  • these two methods may be combined.
  • the pixel is very It is difficult to divide into sub-pixels due to the very small area, and it is desirable to use the time division method.
  • DPS Display Period Separated
  • SES Simultaneous Erasing Scan
  • a subframe is divided into a writing period and a display period.
  • the writing period all lines are scanned, and image data to be displayed next is written to each pixel.
  • this writing period all images are hidden and not displayed.
  • the light emitting or non-light emitting display period corresponding to the writing data is simultaneously given to the pixels of all the lines, so that the display periods of all the pixels are made uniform.
  • the pixel is provided with an erasing transistor so that a pixel can be scanned for another line and a display period can be provided in between. .
  • the pixels can be forcibly turned off by the erasing transistor.
  • the length of the display period can be set independently. Therefore, display can be performed without waiting for the scanning of other lines to be completed after data is written to the pixels.
  • the circuit shown in Fig. 20 was also announced at "Y. Tanada, et al., A 4.3—in. VGA (188ppi) AMOLED Display with a New Driving Method, SID04 Digest, ⁇ .1399". ing.
  • the circuit shown in FIG. 20 has a configuration in which only the gate electrode of the erasing TFT 306 is connected to the second scanning line Gei, and the gate electrode of the driving TFT 302 is connected to the bias line Bi that gives a constant potential. .
  • the driving TFT 302 is always ON.
  • the operation and role of each TFT is the same as the circuit shown in Fig. 19, except that a constant potential is applied to the gate electrode.
  • one terminal of the capacitor 305 that holds the potential of the gate electrode of the current control TFT 303 is connected to the power line Vi in FIG. 19 and to the bias line Bi in FIG. Since both the power line Vi and the bias line Bi are at a constant potential, there is no problem in the basic operation itself regardless of the connection.
  • the writing period which is a period during which all lines are scanned, is a non-display period, so a relatively long period is included in the subframe period.
  • the display period becomes shorter as the non-display period becomes longer, it is necessary to increase the luminance of the electro-optic element itself in order to maintain the same luminance in the display device.
  • an organic EL element is used as an electro-optic element, the lifetime of the element tends to be shorter as the luminance is higher, and there is a problem that the panel life is shortened when the DPS drive is adopted.
  • the pixel circuit has a second display signal erasing TFT and a second TFT for controlling the erasing TFT as shown in FIG. 19 and FIG. It is necessary to add a scan line.
  • the display period is ended in the middle of one frame period using the erasing TFT, in order to write a new display signal to the pixel circuit, it is necessary to wait until the first scanning line is selected next. Do not become. Therefore, when the erasing period becomes a non-display period, the ratio of the non-display period increases.
  • the area occupied by the circuit is increased by the addition of the TFT and the line, and the bottom emission method reduces the opening.
  • the luminance of the element In order to maintain the same luminance in the display device, it is necessary to increase the luminance of the element even when the opening is reduced. As a result, the lifetime of the element is shortened.
  • the area required to arrange the pixel circuit itself will increase, making it difficult to reduce the pixel size. .
  • a non-lighting period or an erasing period is provided in addition to the first scanning line Gai for controlling the display signal input. Therefore, the second scanning line Gei is necessary. Therefore, the configuration requires two different scanning signals, and the gate driver circuit must be configured to generate two systems or two different signals, which increases the size of the peripheral circuit. Further, in the driving TFT 202 shown in FIG. 19, the gate potential must be determined in consideration of the characteristics of the electro-optic element 204 rather than simply selecting the potential to enter the ONZOFF state in order to determine the current value.
  • Fig. 19 shows the configuration in which the erasing TFT 206 and the driving TFT 202 are controlled by the same scanning line Gei.
  • JP 2005-37415 A Japanese Patent Publication “JP 2005-37415 A (published on February 10, 2005)”, it is also possible to connect the switching TFT 201 and the driving TFT 202 to the same first scanning line Gai.
  • the force described as being essentially causes the same problem as the former combination.
  • the present invention has been made in view of the above-described conventional problems, and an object of the present invention is to use a single type of scanning signal without using an erasing transistor and to sufficiently reduce the non-display period. It is to realize a display device that can be used.
  • the display device of the present invention includes a pixel circuit arranged corresponding to each intersection of the scanning line and the data line, and each of the pixel circuits is a current-driven electro-optic.
  • a display corresponding to the drive current of the electro-optic element from the display signal output circuit via the data line to the pixel circuit which is in a writable state by the scanning signal output from the scanning signal output circuit to the scanning line.
  • Each of the pixel circuits includes a first transistor, a second transistor, and a third transistor, and is provided between the first voltage source and the second voltage source.
  • the electro-optic element, the first transistor, and the second transistor are provided in a state of being connected in series, and the first transistor writes to the pixel circuit from the data line
  • the second transistor is controlled to flow a current of a predetermined value according to a luminance signal output to a luminance setting line different from the scanning line.
  • the third transistor performs switching in accordance with the scanning signal input from the scanning line, and when the third transistor is turned on by the scanning signal, the data line and the image are switched.
  • the pixel circuit is made writable by making each element circuit conductive, and the pixel circuit can be made non-writeable by making the data line and the pixel circuit non-conductive when turned off by the scanning signal.
  • the pixel circuit when the display signal is written to the pixel circuit, the pixel circuit is in a display state corresponding to the display signal, and the immediately preceding the non-writable state.
  • At least a multi-period which is a sum of the driving period in which the electro-optic element is driven in accordance with the display signal written in the write period, and a single period which is only effective in the multi-period and the write period
  • Each frame period of the pixel circuit is configured such that at least one force is selected and the display period is plural in total.
  • the length of the driving period is individually determined for each of the multiple periods, and the second transistor is supplied to each pixel circuit in the luminance setting line so that the predetermined current flows.
  • a luminance signal output circuit that simultaneously outputs the luminance signal of a predetermined potential is provided, and the scanning signal output circuit executes all the writing periods of all the scanning lines in each frame period without overlapping each other. As described above, the scanning signal is output to each scanning line.
  • the pixel circuit has a plurality of display periods each including a plurality of periods including the sum of the writing period and the driving period or a single period including only the writing period.
  • the third transistor is turned on by the scanning signal input by the scanning line force, and the pixel circuit is in a writable state. Therefore, a display signal is written from the data line. In the written state, the pixel circuit is thereby in the display state.
  • the first transistor becomes conductive
  • the second transistor causes the electro-optical element to flow by driving current to the electro-optical element. Make it emit light.
  • switching is performed so that the first transistor is cut off, and the electro-optical element does not emit light without passing current through the electro-optical element.
  • the third transistor is turned off and the pixel circuit is in a non-writable state. Therefore, the display signal written in the immediately preceding writing period is held to drive the electro-optic element, and the same table is displayed. Keep shown. Since the pixel circuit is in a display state in both the writing period and the driving period, the sum period of the writing period and the driving period is a display period for performing display in accordance with the written display signal.
  • the scanning signal output circuit outputs the scanning signal to each scanning line so as to execute all the writing periods of all the scanning lines in each frame period in an arbitrary order without overlapping each other. Output.
  • a pixel circuit connected to another scan line can be used as a writing period during the driving period of the plurality of periods.
  • each scanning line only needs to be selected during the writing period, and therefore, the scanning line is not skipped line-sequentially. Since there are a plurality of display periods in total, once a scan line is selected and another scan line is selected during the drive period, the original scan line is selected again for the writing period of the next display period. It becomes possible to do.
  • each scanning line can be selected a plurality of times in one frame period. Thereby, in each scanning line, it is possible to perform display without providing a non-display period as much as possible, such as continuously executing each display period.
  • the extent to which the non-display period can be reduced can be adjusted by setting the length of the drive period of the display period provided as multiple periods and the order in which the display periods are arranged. This also allows the display period to be set freely.
  • the second transistor of each pixel circuit may be supplied with a luminance signal of a predetermined potential from the luminance signal output circuit via the luminance setting line at the same time, and a driving current corresponding to the predetermined potential may be supplied to the electro-optical element.
  • This luminance signal is different from the timing signal for distinguishing the scanning lines, and is supplied in common to the second transistors. Therefore, the configuration of the scanning signal output circuit is simplified because it is only necessary to output one type of scanning signal without the need to output two types of scanning signals as in the prior art.
  • a transistor for erasing the display signal written in the pixel circuit is not necessary. Therefore, it is possible to avoid an increase in the area occupied by the circuit accompanying the use of the erasing transistor. Since the bottom emission method does not reduce the opening, it is necessary to increase the brightness of the element to maintain the same brightness in the display device. The device life can be extended. The top emission method makes it easy to reduce the pixel size.
  • FIG. 1, showing a first embodiment of the present invention is a circuit diagram illustrating a configuration of a pixel circuit.
  • FIG. 2 is a block diagram of a display device including the pixel circuit of FIG.
  • FIG. 3 is a block diagram showing a configuration of a data driver circuit of the display device of FIG.
  • FIG. 4 is a timing chart showing a driving method in the first configuration of the display device of FIG. 2.
  • FIG. 5 is a diagram showing the contents of a first display signal applied to the first configuration of the display device of FIG.
  • FIG. 6 is a diagram showing the contents of a second display signal applied to the second configuration of the display device of FIG.
  • FIG. 7 is a timing chart showing a driving method in the second configuration of the display device of FIG.
  • FIG. 8 is a timing chart showing an overall schematic diagram of a driving method in the second configuration of the display device of FIG. 2.
  • FIG. 9 is a block diagram showing a configuration of a control circuit of the display device of FIG.
  • FIG. 10 is a diagram showing an example of a LUT of a lookup table circuit provided in the control circuit of FIG.
  • FIG. 11 is a timing chart for explaining the operation of the control circuit of FIG.
  • FIG. 12 is a circuit block diagram showing a configuration of a data control circuit included in the control circuit of FIG.
  • FIG. 13 is a timing diagram showing the timing diagram of FIG. 8 with different notations.
  • FIG. 14 is a circuit block diagram showing a configuration of a gate driver circuit included in the display device of FIG. The
  • FIG. 15 is a block diagram showing a first configuration example of a voltage conversion circuit included in the display device of FIG.
  • FIG. 16 is a block diagram showing a second configuration example of the voltage conversion circuit included in the display device of FIG.
  • FIG. 17 is a block diagram illustrating a configuration of a display device according to a second embodiment of the present invention.
  • FIG. 18 is a circuit diagram showing a configuration of a first pixel circuit, showing a conventional technique.
  • FIG. 19 is a circuit diagram showing a configuration of a second pixel circuit, showing a conventional technique.
  • FIG. 20 is a circuit diagram showing a configuration of a third pixel circuit, showing a conventional technique.
  • Bi noise line (brightness setting line)
  • the driving method targeted by this embodiment is applied to an active matrix display device using an organic EL element as an electro-optical element.
  • the driver circuit is composed of TFTs using low-temperature polycrystalline silicon or CG silicon as a semiconductor element as a switching element, and partly on the same substrate as the pixel circuit including the electro-optical element. All of them are incorporated.
  • the organic EL element is described in detail in, for example, Japanese Patent Publication “Japanese Patent Laid-Open No. 11-176580 (published July 2, 1999)” and the like, so detailed description thereof is omitted here.
  • FIG. 2 shows the overall configuration of the display device 1 according to the present embodiment.
  • Display device 1 includes display panel 401, control circuit 402, power supply circuit 403, gate driver circuit (scanning signal output circuit) 404, data driver circuit (display signal output circuit) 405, reference bias power supply (luminance signal output) Circuit) 406 and a voltage conversion circuit 407.
  • the scanning line Gi is connected to the gate driver circuit 404, the data line 3 is connected to the data driver circuit 405, and the bias line Bi is connected to the reference bias power source 406.
  • the control circuit 402 is a circuit that supplies display data and control signals to the display panel 401, the gate driver circuit 404, and the data driver circuit 405.
  • This control circuit 402 generates instruction data, which will be described later, which is input data to the display device 1 represented by sin in the figure, and a drive timing signal according to the number of pixels of the display panel 401, and is shown in the figure.
  • the signal groups represented by sou are supplied to the gate driver circuit 404 and the data driver circuit 405, respectively. At this time, the signal group sou is once input to the voltage conversion circuit 407.
  • the voltage conversion circuit 407 is a circuit called a so-called level shifter, This circuit increases the power supply voltage.
  • the voltage conversion circuit 407 performs level shift of the signal group sou, and outputs the signal group gcs to the gate driver circuit 404 and the signal group scs to the data driver circuit 405.
  • the power supply circuit 403 is a circuit that supplies necessary power to each part of the display panel 401.
  • the power supply input pin from the outside is converted into a power output pout, and the display panel 401, the gate driver circuit 404, data Output to the driver circuit 405 and the reference bias power source 406.
  • an external input to the control circuit 402 and the power circuit 403 is shown by one input line, and a power output pout from the power circuit 403 is also shown by a single output line. These are input and output corresponding to each block as appropriate.
  • the gate driver circuit 404 is a selection signal for selecting the pixel circuit Aij in a predetermined order for each scanning line Gi based on the signal group gcs input from the control circuit 402 via the voltage conversion circuit 407. Is output.
  • the data driver circuit 405 acquires a voltage corresponding to the image data from the power supply circuit 403 based on the signal group scs input from the control circuit 402 through the voltage conversion circuit 407, and outputs it as a display signal to each data line 3 ⁇ 4.
  • the gate driver circuit 404 and the data driver circuit 405 constitute the driving circuit of the pixel circuit Aij
  • the pixel circuit Aij is formed in order to reduce the size of the entire display device 1 and reduce the manufacturing cost. It is preferable that all or part of the drive circuit is formed on the same substrate as the display panel 401. Note that part or all of the driver circuit may be formed over a substrate separate from the display panel 401 and externally connected to the display panel 401. For example, it may take the form of COG (Chip on Grass) in which an IC is directly bonded to a glass substrate. In addition, an IC can be provided over a flexible substrate and bonded to input / output terminals on the substrate of the display panel 401.
  • COG Chip on Grass
  • the reference bias power source 406 is a circuit that supplies a predetermined potential to the gate electrode of the driving TFT of the pixel circuit Aij through the bias line Bi. Note that the reference bias power source 406 and the voltage conversion circuit 407 may also be configured by either a method in which the reference bias power source 406 and the voltage conversion circuit 407 are formed integrally with the display panel 401 or a method in which external connection is performed.
  • FIG. 1 shows a configuration of the pixel circuit Aij in the display device 1 having the above configuration.
  • the pixel circuit Aij includes a selection transistor (third transistor) 501, a driving transistor (second transistor) 502, a current control transistor (first transistor) 503, an organic EL element 504, and a capacitor. 505.
  • Each of the above transistors consists of a p-channel TFT using polycrystalline silicon or CG silicon.
  • the capacitor 505 may be provided or may not be provided.
  • the organic EL element 504 as an electro-optical element is a current-driven element, and is disposed near the intersection corresponding to the intersection between the data line example and the gate line Gi.
  • a common voltage Vcom is applied to the force sword of the organic EL element 504.
  • the selection transistor 501 is a switching transistor (transistor operating in a linear region), and is connected between the data line 3 and the gate electrode of the current control transistor 503.
  • the gate terminal of the selection transistor 501 is connected to the scanning line Gi.
  • the driving transistor 502 is a transistor that operates in a saturation region, and is connected between the anode of the organic EL element 504 and the current control transistor 503.
  • the gate of the driving transistor 502 is connected to the noise line Bi.
  • the current control transistor 503 is a switching transistor (a transistor operating in a linear region), and is connected between the driving transistor 502 and the power supply line Vp.
  • the power supply line Vp is one of the output lines of the power output pout of the power supply circuit 403 in FIG.
  • the capacitor 505 is connected between the gate terminal of the driving transistor 502 and a terminal on the opposite side to the source line side of the source terminal and the drain terminal of the selection transistor 501.
  • p-channel transistors are used for all the transistors (501 to 503) in the pixel circuit Aij in FIG. 1, an appropriate control signal can be supplied from the drive circuit, and the organic EL element can be supplied.
  • An n-channel transistor may be used for all the transistors of the pixel circuit Aij as long as it has the ability to drive the 504.
  • a p-channel transistor and an n-channel transistor may be used in combination in the pixel circuit Aij as long as the power supply capability is appropriate and an appropriate control signal is supplied.
  • transistors with different polarities add different impurities to silicon, so the distance that can be approached is limited. Therefore, align the polarity of the transistors as much as possible. Since the circuit can be arranged more densely, the opening can be enlarged and the pixel size can be reduced.
  • the positions of the driving transistor 502 and the current control transistor 503 are switched, the driving transistor 502 is connected to the power supply line Vp, and the current control transistor 503 is connected to the organic EL element 504. May be.
  • the capacitor 505 For the capacitor 505, one terminal needs to be connected to the gate terminal of the driving transistor 502. However, it is only necessary to connect the wiring so that the voltage between the gate and the source is kept almost constant throughout one frame period. Therefore, the other terminal of the capacitor 505 may be connected to the power supply line Vp. . However, since the potential of the power supply line Vp fluctuates according to the operation of the pixel circuit Aij, it is desirable that the potential is more stable and connected to the bias line Bj.
  • the selection transistor 501 when the scanning signal output from the gate driver circuit 404 to the scanning line Gi becomes low level, the selection transistor 501 is turned on. At this time, it becomes possible to write a display signal to the pixel circuit Aij through a data line Si from a data driver circuit 405 described later.
  • a state in which the selection transistor 501 is in an ON state is referred to as a writable state.
  • the gate voltage of the current control transistor 503 becomes the voltage of the data line Sj.
  • the pixel circuit Aij performs the following operation.
  • the current control transistor 503 is turned on.
  • the capacitor 505 is charged with a voltage that is the difference between the voltage of the display signal and the voltage of the bias line Bi.
  • the voltage of the capacitor 505 is also the gate-source voltage of the driving transistor 502, and the driving transistor 502 passes a driving current corresponding to this voltage to the organic EL element 504. Therefore, the organic EL element 504 emits light with a luminance corresponding to this drive current.
  • the current control transistor 503 when the display signal becomes high level, the current control transistor 503 is turned off, the drive current of the organic EL element 504 becomes zero, and the organic EL element 504 does not emit light. If the display signal is fixed at high and low levels (especially when the low level is fixed) The luminance of the organic EL element 504 varies depending on the voltage (luminance signal) of the no-line Bi. Therefore, if the reference bias power source 406 can change the predetermined voltage set for the bias line Bi, the luminance of the organic EL element 504 can be set to a desired value.
  • the selection transistor 501 is turned off. This makes it impossible to write a new display signal to the data line S pixel circuit Aij.
  • a state where the selection transistor 501 is in an OFF state is referred to as a non-writable state.
  • the voltage of the charged capacitor 505 is held in the writable state.
  • the ON state or the OFF state of the current control transistor 503 is also held. Therefore, the organic EL element 504 continues to emit light or not emit light with the luminance set in the writable state of the pixel circuit Aij until the next display signal is written to the pixel circuit Aij.
  • FIG. 3 shows the configuration of the data driver circuit 405. Note that the configurations of the control circuit 402 and the gate driver circuit 404 will be described after the description of time-division gray scale driving described later.
  • the data driver circuit 405 includes a shift register 601, a data latch 602, a line latch 603, and an image signal output circuit 604.
  • the shift register 601 transfers the start pulse SP input from the control circuit 402 in synchronization with the clock CLK, and outputs each output stage force as a timing signal.
  • the data latch 602 is composed of a plurality of flip-flops 605, and holds the image data signal SDA by the corresponding timing signal from the shift register 601.
  • the line latch 603 transfers the image data signal SDA for one line held in the data latch 602 to the image signal output circuit 604 by the latch pulse LP.
  • the image signal output circuit 604 outputs R reference potentials Vdal to VdaR corresponding to the R display states of the pixels as display signals to the data line example.
  • the display device 1 of the present embodiment performs display by transmitting an image signal to the pixel circuit Aij without using the initialization (erasing) TFT as described in the background art. This corresponds to the time-division gradation drive method with a ranking running period.
  • the state of the organic EL element 504 is set to only two states of light emission or non-light emission as described above (the reference potential Vda of the image signal output circuit 604 is two).
  • the output from the image signal output circuit 604 when the element 504 is in the light emission state is at a low level, and the output is at a high level in the non-light emission state.
  • the voltage of the bias line Bi is lower than the low level.
  • the current Ion flows in the organic EL element 504 in the light emitting state and the current Iof f in the non-light emitting state.
  • the display device 1 of the present embodiment is driven by a time-division gray scale driving method for realizing Dbit gray scale display. This is because the image data signal power input from the outside includes a blanking signal.
  • Instruction data (a> D) is generated by the control circuit 402, the display state of each pixel circuit Aij is changed a times in one frame period, and the light emission signal or the display signal is changed in each a period (display period) to be changed.
  • n-bit gradation display is performed.
  • the weight of each instruction data is set to bit numbers 1 and 2 3 ⁇ 4 ⁇ 5 ⁇ 6 ⁇ 7 ⁇ B use 8 instruction data with a ratio of 1: 2: 4: 7: 14: 14: 21: 0 (B is blanking signal, weight 0) Equivalent to a bit).
  • the order of the bit numbers displayed on each pixel Aij is 7, 6, 1, 2, 3, 4, 5, B (B is a bit with a weight of 0).
  • FIG. 4 is a timing chart showing the selection timing of each scanning line (that is, the selection timing of the pixel circuit Aij).
  • the horizontal axis is time, and the time is shown through 1 frame period. 1) is the selection period, and 8 selection periods (a selection period) are shown as 1 unit period. 2) Unit period, and 8) selection periods are shown for each unit period. 3) Occupancy period.
  • 4) to 11) correspond to running lines 1 ⁇ 1 to 1 ⁇ 8.
  • the running lines 1 ⁇ 1 to 1 ⁇ 8 are indicated by bit numbers 1 to 7 and B. This is the selection timing of each scanning line.
  • the pixel circuit Aij corresponding to each scanning line Li is selected at the selection timing indicated by this bit number, and the contents of the pixel circuit Aij are rewritten with the display signal corresponding to the bit number.
  • the display signal corresponding to bit number 7 is written to the pixel circuit Alj in the selection period 1, and the display signal corresponding to bit number 6 is selected in the pixel period Alj in the selection period 22.
  • the display signal corresponding to bit number 1 is written to the pixel circuit Alj.
  • the display signal corresponding to bit number 2 is written to the pixel circuit A lj.
  • the corresponding display signal is written to the pixel circuit Alj, the display signal corresponding to bit number 4 is written to the pixel circuit Alj in the selection period 43, and the display signal corresponding to bit number 5 is written to the pixel circuit Alj in the selection period 50.
  • the display signal corresponding to bit number B is written to the pixel circuit Alj.
  • the pixel circuit Alj emits light with a predetermined luminance corresponding to the written display signal until a display signal corresponding to the next bit number is written. It will be any power of non-light emission.
  • scan line L2 the timing of 4) scan line L1 is displayed with a delay of 8 selection periods.
  • a selection period during which the pixel circuit Aij is in a writable state is referred to as a writing period. Further, a period in which the organic EL element 504 is driven in accordance with the display signal written in the writing period is called a driving period.
  • the display period includes a period that is a sum of a writing period and a driving period that follows, and a period that only has a writing period.
  • a display period consisting of the sum of the writing period and the subsequent driving period is called a multi-period, and a display period consisting only of the writing period is called a single period.
  • the length of the writing period for each bit number is the length of one selection period, and the weight ratio of the instruction data is set to 1: 2: 4: 7: 14: 14: 21: 0.
  • the drive period of 7 is 20 selection periods long, and the display period is 21 selection periods long.
  • one frame period is thus composed of a plurality of display periods corresponding to bit numbers 1 to 7 and B.
  • Each drive period is determined corresponding to each display period, and the length of the selection period of 0, 1, 3, 6, 13, 13, 20, 0 is added to bit number j.
  • a plurality of display periods (a) are provided.
  • eight display periods are provided as an example.
  • at least one display period that has multi-period power is provided.
  • the display order of each bit number is 7, 6, 1, 2, 3, 4, 5, B, and the display period is 21. , 14, 1, 2, 4, 7, 14, 1 in length ratio and order.
  • the weight of each bit number is 21, 14, 1, 2, 4, 7, 14, 0.
  • One frame period is 64 selection periods, and the time used for blanking (non-light emission) display corresponding to bit number B is one selection period. I can make it.
  • the scanning timing created in this way uses the entire selection period as the writing period. That is, it can be driven so that any bit number of any scan line is always selected and the entire selection period is used.
  • Table 5 shows the above information for the bit number and the weight of the bit, the position of the occupation period in which each bit number appears, the number of selection periods required for the display (total, light emission period), and the display panel run.
  • ⁇ Indicates the number of lines (number of scanning lines in the table), number of bits, and number of selected periods (scanning period) in one frame period.
  • the light emission period selection period number displaying minimum bit X (number of gradations — 1)
  • the period corresponding to bit number B is the non-light emission period (1.56%).
  • the light emission period is set to (minimum) by setting the display period (bit weight) of the minimum bit (bit number 1) to 27 (the value obtained by rounding down the fraction of the number of scanning lines).
  • X 63 1701
  • X 8 1760 selection periods)
  • the period corresponding to bit number ⁇ is the non-emission period (3.35%).
  • the weight of the upper bits is 14 or 21, and the number of gradations that can be displayed is smaller than when the weight of each bit is increased by a power of 2.
  • this is not a problem for time-division gradation display.
  • the weights of the upper 2 to 3 bits are set to the same or not so much different so as to make the false contours inconspicuous. ing.
  • the driving method in which the weight of the upper bits is reduced as in this driving method is not particularly problematic from the viewpoint of suppressing the moving image false contour.
  • the display quality is QVGA (Quarter Video Graphic Array: data line 240 X scan line 320), the number of divisions of instruction data is 8, and each weight is Suppose that 8 instruction data that have a ratio of 1: 2: 4: 7: 14: 14: 21: 0 for bit numbers 1, 2, 3, 4, 5, 6, 7, and B are used. .
  • the drive timing chart of the display device 1 shown in FIG. 2 at this time is shown in FIG.
  • the unit period is obtained by dividing one frame period by the number of all scanning lines to be scanned, and the occupied period is obtained by dividing the one frame period by the number of designated data. Therefore, in the drive timing of the drive circuit shown in the example of FIG. 7, one unit period consists of 8 occupation periods. However, by adding virtual scanning lines and setting the number of all scanning lines existing on the display panel to be different from the actual number of scanning lines, the light emission period is set longer. Is possible. In Fig. 7, one virtual line is added, and the total number of scanning lines is 321. By minimizing the tracking of virtual scanning lines, the operating frequency of the drive circuit can be kept low while ensuring a longer light emission period. Each occupation period takes charge of any one of bit numbers 1, 2, 3, 4, 5, 6, 7, and B of each instruction data, and transmits instruction data corresponding to the pixel circuit Aij.
  • the horizontal axis represents time, and unit periods that are a set of occupation periods “:!” To “8” are grouped as one unit.
  • the vertical axis shows the instruction data given to each pixel circuit Aij of the scanning line Gi selected in each occupation period.
  • the instruction data indicates a state in which the output of the data latch 602 is transferred to the line latch 603 and finally output to the data line 3 from the image signal output circuit 604 as shown in FIG.
  • FIG. 8 shows a timing chart in which one unit period is omitted from being divided into eight occupation periods.
  • the display device 1 enters a state in which scanning is multiplexed at a certain time, and enters a definite non-emission state only after performing blanking scanning.
  • the image data can be transmitted to the pixel circuit Aij without being subjected to line-sequential scanning constraints such that the scanning of all the scanning lines is completed and then the next scanning is started. It can be seen that most of the time can be used as the light emission period.
  • the control circuit 402 in FIG. 2 converts the input C bit (6 bits under the driving conditions in FIG. 7) gradation data Din into eight instruction data Dil to Di8.
  • a data control circuit 14 for controlling these circuits.
  • Data control circuit 14 receives signals such as synchronization signals HD, VD, and clock signal elk, and data control circuit 14 receives source clock signal sc, gate clock signal gc , gate address signal gad, control signal glp, and the like. Is output. Also, from the data control circuit 14 to the look-up table circuit 15, the clock signal clk, the bit processing circuit 16 to the clock signal clk, the load signal LE power, the frame memory 17 to the write address signal wad, the read address signal rad, and the output circuit Signals such as a read signal RE and a clock signal elk are input to 18. C is smaller than the number a of display states of the organic EL element 504 existing in one frame period.
  • the look-up table circuit 15 pre-determines the input 64-gradation data, and uses the look-up table (hereinafter abbreviated as LUT) to display eight instruction data ( Convert to bit number 1 to 7, B).
  • LUT look-up table
  • FIG. 10 shows an example of this LUT.
  • “ ⁇ ” is 1 and blank is 0.
  • the left two columns are gradations (left is hexadecimal notation, right is decimal notation).
  • the 42 gradation power is also on the 43rd floor
  • the light emission period is changed from bit 6 to bit 7. This is an attempt to make the video false contour as small as possible in each gradation transition, but using the LUT in this way is preferable because various gradation transitions can be tested and an optimum gradation advance pattern can be created. .
  • Such a LUT can be created using a non-volatile memory or a logic circuit, and thus can be realized without requiring a very large circuit scale.
  • the instruction data created in this way is recombined with each other so that the same type of instruction data corresponds to one address, and is recorded in the frame memory and read.
  • FIG. 11 shows the timing for explaining this operation.
  • [0098] 1) to 3) in FIG. 11 are the input synchronization signals HD and VD and the clock signal elk.
  • the input C-bit signal Din is converted into 5) instruction data Dil to Di8 by the LUT, parallelized by the bit processing circuit 16 through an 8-bit shift register, and 13) to the load signal LE.
  • the data is then recombined by 8 parallel Z serialization circuits in 8clk cycles.
  • the data combinations Dil to Di8 corresponding to the pixels 5) to 12) are rearranged to the data combinations Dol to Do8 corresponding to the instruction data 14) to 21).
  • Dol is the instruction data of bit number 1 of pixels Ai8 to AiF and the instruction data of bit number 2 of Do2 force pixels Ai8 to AiF!
  • the LUT will use Dil as bit numbers 8 to 1 in this order.
  • each address of the frame memory corresponds to one address (corresponding to 8 pixels) )
  • One type of instruction data is written. That is, Do8 is stored in a certain address, Do7 is stored in the next address, Do6 is stored in the next address, and so on. Do8 to Dol are stored in this order in consecutive addresses. Therefore, when reading instruction data from the frame memory, increase the reading address by 8 units as shown in 25) rad, and 26) different types of instruction data for each selection period like Ril. It can be read from the frame memory and supplied to the data driver circuit through the output circuit 18 like 27) sod.
  • 24) is a write enable signal WEN, 28) indicating the timing to allow writing to the frame memory, start pulse sp supplied to the source driver, 29) is a latch pulse lp, 30) supplied to the source driver, 27)
  • the control signal glp for extracting the address signal superimposed on the output sod, 31) is the address signal ga, 32) which is extracted and supplied to the scan driver, and the gate signal is supplied to the scan driver.
  • the signal shown is gen.
  • the counter 36 (first 1) synchronized with the input synchronization signals HD and VD is received. Data counter) determines the write address to frame memory 17.
  • one frame period of the driving method to be realized by the means of the present invention is fixed in unit periods (8 selection periods).
  • the length of one frame period of instruction data read from the frame memory 17, that is, the length of instruction data read during one frame period is It is guaranteed to be a multiple of the unit period (8 selection periods).
  • One method is a method that does not synchronize from the outside, like the counter 38 that determines the unit period (eight selection periods).
  • Another method is a method in which synchronization by the input synchronization signal VD is recognized every unit period (8 selection periods) as shown in FIG.
  • the data writing power to the frame memory 17 is performed after data reading for one frame is completed.
  • FIG. 13 shows the timing
  • FIG. 13 has the same meaning as the timing chart of Fig. 4 and is a redraw of Fig. 8. Force 1 The unit period is divided into 8 selection periods and is saved. This is a force that makes it very difficult to indicate the timing of each selection of 320 scan lines on a limited screen.
  • FIG. 13 is a timing chart schematically showing the timing in the case of displaying 64 gradations on the panel of 320 scanning lines (321 including the virtual scanning lines) shown in FIG.
  • the timing for writing data to the frame memory 17 is indicated by the symbol IN. This timing exists after reading the instruction data of bit numbers 7, 6, 1, 2, 3, 4, and 5 of the previous frame from the frame memory and before reading the instruction data of the next frame. Is preferred.
  • each instruction data is output once during the inputted one frame period, so that it is possible to prevent image disturbance even when displaying moving images.
  • the scan counter 81 is synchronized by taking an AND with the inverted signal.
  • the data control circuit 14 includes a counter 36, a switch 37, a counter 38, a latch 39, a switch 50, and a running counter 81-8a.
  • rsel is a scan counter synchronization signal
  • radl is a clock signal
  • adl to ada are read addresses for each bit
  • radh is a read address
  • wad is a write address
  • add is a read address from the frame memory
  • wsel is This is a synchronization signal.
  • the scan counter 81 is a first scan counter 81 that determines a scan address when data is read from the frame memory. There are a scan counters, which are first to a-th scan counters, respectively. For convenience, FIG. 12 shows only the scan counter 81 and the scan counter 8a.
  • one frame period in FIG. 13 is extended by a unit period (eight selection periods) at the point of timing A, for example. I can't display the correct gradation.
  • the first scan counter 81 corresponding to bit number 7 is synchronized with the input side synchronization signal VD using a unit period (8 selection period unit) clock
  • the first scan counter It is preferable to shift the synchronization timing of each scan counter, such as synchronizing the next second scan counter (not shown) when 81 reaches a certain value.
  • the length of the display period corresponding to each bit number is maintained, and accurate gradation display can be performed.
  • the scan address for reading corresponding to the 8 bit numbers created in this way is switched at the cycle of 8 selection periods using the switch 50, and the scan address for reading is read out.
  • the scan address for reading is read out.
  • Such a control circuit 402 can be made of a low-temperature polysilicon TFT, but an external IC can also be used.
  • the required amplitude voltage of the logic signal may differ between the control IC and the drive circuit.
  • the configuration of the gate driver circuit 404 in FIG. 2 for realizing the above driving method is as shown in FIG. 14 and the 8-bit input from the 4-bit 16-line decoders 32 and 33.
  • the scan address signal (address high-order bit gah and address low-order bit gal) is decoded, and the corresponding scan lines gl to gm are selected by taking the AND of both and through the buffer circuit 34 for the period allowed by the gate signal gen.
  • a configuration for outputting a selection voltage is adopted.
  • the gate driver circuit 404 for realizing the above driving method can also be composed of eight shift registers and a selector circuit.
  • the scan address ga may be directly wired in parallel from the control circuit 402. However, as shown in FIG. 15, the scan address is converted into parallel Z serial data and output from the control circuit 402.
  • the serial Z parallel conversion circuit 40 may perform serial Z parallel conversion again before and after the voltage conversion circuit 7.
  • the number of wires from the control circuit 402 can be reduced, and the number of terminals output from the control circuit 402 can be reduced accordingly.
  • the necessary address data is output in the output from the control circuit 402. It can be configured to serially transfer k or more data in one selection period. As a result, the number of required address lines at the output from the control circuit 402 can be reduced to less than lZk, and the area required for the wiring can be saved.
  • this scan address ga is temporally superimposed on the instruction data sod directed to the data driver circuit 405, and is held in the latch 20 by the control signal glp. You may wire so that it may output toward 404. That is, the instruction data supplied to the data driver circuit 405 and the scan address signal supplied to the gate driver circuit 404 are supplied through the same wiring.
  • the number of wirings from the control circuit 402 can be reduced, and the number of terminals output from the control circuit 402 can be reduced accordingly.
  • the gate electrode of the driving transistor 502 is connected to each pixel circuit Aij.
  • the potential is supplied from a potential force bias line that limits the current necessary for causing the organic EL element 504 to emit light with a predetermined luminance.
  • the potential applied from the bias line may always be constant regardless of whether light emission or non-light emission is selected according to the instruction data, and in either the writing period or the driving period.
  • the reference bias power source 406 can select a constant value from a plurality of types.
  • the scanning line Gi is in a selected state, and instruction data is transmitted to the gate electrode of the current control transistor 503 through the selection transistor 501. If the instruction data is high level (non-light emission), the current control transistor 503 is in the OFF state, and if the instruction data is low level (light emission), the current control transistor 503 is in the ON state. By holding the gate potential at this time by the capacitor 505, the ONZOFF state of the current control transistor 503 is maintained even if the selection transistor 501 is turned off.
  • the selection transistor 501 is turned off, and the current Ion limited by the driving transistor 502 in the light-emitting state corresponds to the organic EL according to the gate potential of the current control transistor 503. Flows to element 504. In the non-light emitting state, the current is almost cut off by the current control transistor 503 (actually, a very small current Ioff flows to the organic EL element 504). Note that when the instruction data B is written, blanking scanning is performed. In this case, the current control transistor 503 is always turned off.
  • the display signal can be rewritten in a period shorter than the frame period. Most of the time for one frame period can be used for the display period without adding an erasing transistor to circuit Aij. As a result, the non-display period can be kept short.
  • the aperture of the pixel can be enlarged and the light emission period can be extended. Life expectancy can be expected.
  • FIG. 18 of the conventional example shows the number of elements constituting the pixel and the control line and the power line.
  • the number is the same as that of the display device 1 of the present embodiment, but in FIG. 18, the wiring for controlling the driving transistor 102 is a signal line for switching at least a binary potential. If the bias line Bi that controls the transistor 502 is always given the same constant potential, the area occupied by the peripheral circuit of the pixel can be reduced. As a result, the yield of display panels can be expected to improve. In this case as well, the display period can be extended by applying the time multi-tone driving method described above, and as a result, the device life can be expected to be extended by reducing the device brightness.
  • the switching elements constituting the pixel circuit Aij and the drive circuit are preferably TFTs. Further, it is desirable that the switching elements constituting the pixel circuit Aij and the drive circuit are formed of low-temperature polycrystalline silicon or CG silicon. As long as the TFT is capable of passing a current of a magnitude necessary for emitting an electro-optic element, the semiconductor material constituting the TFT may be amorphous silicon, but the magnitude required for light emission with higher luminance is acceptable. It is desirable to use low-temperature polycrystalline silicon or CG silicon in order to secure the current. In addition, a p-type transistor or an n-type transistor may be used as long as the condition for driving the electro-optic element is satisfied.
  • the pixel circuit has each frame period as a display period of a multi-period including the sum of the writing period and the driving period or a single period including only the writing period. A plurality are provided. In addition, there is at least a display period that also has a multi-period power.
  • the third transistor is turned on by the scanning signal input by the scanning line force, and the pixel circuit is in a writable state. Therefore, the display signal is written from the data line. In the written state, the pixel circuit is thereby in the display state.
  • the pixel circuit is in a non-light emitting state.
  • the display signal is written, switching is performed so that the first transistor is cut off, and the electro-optic element is made to emit no light without passing current through the electro-optic element.
  • the third transistor is turned off and the pixel circuit is in a non-writable state. Therefore, the display signal written in the immediately preceding writing period is held to drive the electro-optic element, and the same Keep the display state. Since the pixel circuit is in a display state in both the writing period and the driving period, the sum period of the writing period and the driving period is a display period in which display is performed in accordance with the written display signal.
  • the scanning signal output circuit outputs the scanning signal to each scanning line so as to execute all the writing periods of all the scanning lines in each frame period in an arbitrary order without overlapping each other. Output.
  • a pixel circuit connected to another scan line can be used as a writing period during the driving period of the plurality of periods.
  • each scanning line only needs to be selected during the writing period, and therefore, the scanning line is not skipped line-sequentially. Since there are a plurality of display periods in total, once a scan line is selected and another scan line is selected during the drive period, the original scan line is selected again for the writing period of the next display period. It becomes possible to do.
  • each scanning line can be selected a plurality of times in one frame period. Thereby, in each scanning line, it is possible to perform display without providing a non-display period as much as possible, such as continuously executing each display period.
  • the extent to which the non-display period can be reduced can be adjusted by setting the length of the drive period of the display period provided as multiple periods and the order in which the display periods are arranged. This also allows the display period to be set freely.
  • the scanning signal only one type of signal is used as the scanning signal.
  • the second transistor of each pixel circuit may be supplied with a luminance signal of a predetermined potential from the luminance signal output circuit via the luminance setting line at the same time, and a driving current corresponding to the predetermined potential may be supplied to the electro-optical element. .
  • This luminance signal is different from the timing signal for distinguishing the scanning lines, and is supplied in common to the second transistors. Therefore, the configuration of the scanning signal output circuit is simplified because it is only necessary to output one type of scanning signal without the need to output two types of scanning signals as in the prior art.
  • a transistor for erasing the display signal written in the pixel circuit is not necessary.
  • the top emission method makes it easy to reduce the pixel size.
  • a display device can be realized in which one type of scanning signal is used without using an erasing transistor and the non-display period can be sufficiently shortened.
  • the display signal for one frame period written in each pixel circuit corresponds to C-bit gradation data
  • each pixel circuit The display period of the display signal for one frame period of the road is provided with a (a is an integer of 2 or more and C or more), and the gradation data is converted into a piece of instruction data Bl to Ba,
  • the display period is arranged in a predetermined order, and the execution timing of each display period is set so as to be sequentially delayed at a constant interval in the order in which the scan lines are arranged.
  • the C-bit gradation data is converted into a number of instruction data Bl to Ba having weights, and each is assigned to one display period.
  • the display signal written to the pixel circuit is a signal that represents two types of light emission or non-light emission of the electro-optic element. Therefore, with the above configuration, each pixel circuit is represented by a gradation of 2 e in each frame period. Display state can be realized.
  • At least one of the instruction data Bl to Ba drives the electro-optical element to a non-light-emitting state, and the weight is zero. It is. [0154] According to this, initialization data of the pixel circuit is obtained by assigning data at the end of a display period by providing data with a weight of zero, which makes the electro-optical element non-light-emitting. Can be used as
  • the weight ratios of the instruction data Bl to Ba are in ascending order of 2: 2 1 : to: (2 1 "-11": " At least a part of the weight ratio is reduced by 2 m force so that '(111 is an integer of 2 or more and n is an integer of 1 or more).
  • the length of the frame period can be adjusted according to the number of scanning lines by reducing the weight of at least a part of the instruction data by 2 m to n.
  • the luminance signal output circuit makes the predetermined potential of the luminance signal output to the luminance setting line constant.
  • the first transistor, the second transistor, and the third transistor may all have the same polarity.
  • the transistors constituting the pixel circuit, the scanning signal output circuit, and the display signal output circuit are thin film transistors.
  • a pixel circuit and a drive circuit can be manufactured on an insulating substrate such as a glass substrate by using each transistor as a thin film transistor.
  • the thin film transistor may be formed using polycrystalline silicon.
  • polycrystalline silicon has a higher mobility than amorphous silicon. Since the material is also suitable for a circuit, a high-quality display device can be manufactured.
  • the first and second transistors it is possible to form a thin film transistor that secures a large current flowing through the electro-optic element as compared with the case where amorphous silicon is used.
  • all or part of the drive circuit of the pixel circuit which also has the scanning signal output circuit and the display signal output circuit power, arranges the pixel circuit. It may be formed integrally with the display panel.
  • the electro-optical element is an organic electoluminescence element.
  • the electro-optic element is an electret luminescence element, a lightweight and thin display device can be manufactured.
  • FIG. 17 shows an overall configuration of display device 2 according to the present embodiment. Members having the same functions as those described in the first embodiment are denoted by the same reference numerals and description thereof is omitted.
  • the reference bias power source 406 is used as a reference bias power source 906.
  • the applied driving method is the time-multiplexed gradation driving method shown in the first embodiment.
  • the reference noise power source 906 operates differently from the power source shown in FIG. 2 whose output is connected to the bias line Bi as in FIG.
  • the reference bias power supply 906 is configured to be able to change the output Vb to the bias line Bi according to the change of the potential with reference to the potential Va of the predetermined part of the power supply line Vp of the display panel 401.
  • the predetermined point force display panel 401 is a point on the end side of the last line of the display panel 401, but the point may be arbitrary.
  • the potential Vb applied to the bias line Bi is adjusted according to the potential Va, which is the voltage signal
  • the reference luminance of the element is increased or decreased according to the displayed image, that is, the peak luminance is realized. it can.
  • the driving transistor 502 determines the current flowing depending on the gate potential, and the luminance can be easily changed by adjusting the potential Vb applied to the gate electrode.
  • the potential Vb can be freely set as long as the driving transistor 502 operates in the saturation region and the characteristics of the transistor do not significantly affect the display quality.
  • the potential of the bias line Bi fluctuates with a constant width because the potential of the wiring that continues to give a constant potential actually fluctuates slightly when other circuits operate. Therefore, in the present embodiment, in the pixel circuit Aij of FIG. 1, the potential fluctuation widths of the bias line Bi and the power supply line Vp are compared with each other, and the capacitor 505 on the side connected to the gate terminal of the driving transistor 502 is compared. It is desirable to connect the terminal (terminal to which the potential should be fixed) to the one of the two lines having the smaller fluctuation range.
  • the reference bias power supply 906 shown in FIG. It does not matter if you have a simple configuration. For example, the image data force input to the display device 2 shown in FIG. 17 may be calculated, and the reference bias power supply 906 may be controlled using an appropriate calculation to control the potential Vb. .
  • the image power displayed on the reference noise power source 906 can also be easily set with the display device 2 shown in FIG. 17 by feeding back appropriate information.
  • the circuit configuration becomes complicated and design is difficult.
  • the area occupied by the peripheral circuit is smaller than that of the conventional example, in which the reference bias power supply 906 does not need to be significantly changed from the reference bias power supply 406 of the first embodiment.
  • the luminance signal output circuit can adjust the predetermined potential of the luminance signal output to the luminance setting line.
  • the peak luminance of the electro-optic element can be changed according to the displayed image. Even if the potential of the luminance setting line is kept constant, if this potential fluctuates, the luminance of each electro-optic element also fluctuates. Therefore, for example, based on the number of light emitting pixels in the displayed image, the current value flowing in the entire display area, etc. High display quality can be obtained
  • each TFT may be a MOS transistor formed on a semiconductor substrate.
  • an insulated gate field effect transistor can be used as the driving transistor.
  • the current-driven electro-optic element may be a FED light emitting part or a semiconductor LED.
  • the display signal for one frame period written in each pixel circuit corresponds to C-bit gradation data, and one frame of each pixel circuit.
  • the display period of the display signal for a period is provided with a (a is an integer of 2 or more and C or more), and the gradation data is converted into a piece of instruction data Bl to Ba,
  • the display signal written to the pixel circuit in each display period, each length of the a display period corresponds to each weight of the instruction data Bl to Ba, and a number of the display periods It is preferable that the execution order of each display period is set to be sequentially delayed at a constant interval in the order in which the scanning lines are arranged, with the arrangement order being a predetermined order.
  • C-bit gradation data is converted into a number of instruction data Bl to Ba having weights, and each is assigned to one display period.
  • a display periods in a predetermined order and delaying the execution timing by a fixed interval in the order in which the scanning lines are arranged, all the writing periods of all the scanning lines in each frame period overlap each other in an arbitrary order. It can be easily implemented without any problems.
  • the display signal written to the pixel circuit is a signal that represents two types of light emission or non-light emission of the electro-optic element, the above configuration represents each pixel circuit with a gradation of 2 e in each frame period. Display state can be realized.
  • At least one of the instruction data Bl to Ba is data having a weight of zero that drives the electro-optical element to a non-light-emitting state. .
  • the initialization data of the pixel circuit is obtained. Can be used.
  • the ratio power of the weights of the instruction data Bl to Ba is as follows: 2: 2 1 : ...: (2 m — n): (m is an integer of 2 or more, It is preferable to reduce at least a part of the weight ratio by 2 m so that n is an integer of 1 or more.
  • the length of the frame period can be adjusted according to the number of scanning lines by reducing the weight of at least a part of the instruction data by 2 m force n.
  • the luminance signal output circuit keeps the predetermined potential of the luminance signal output to the luminance setting line constant.
  • the display device described above can emit and not emit light by only switching the first transistor without the need to separate the writing period and the display period as in DPS driving. Can be switched. Therefore, if the current flowing from the second transistor to the electro-optical element is fixed by keeping the luminance signal constant, the luminance setting mechanism of the electro-optical element can be simplified.
  • the luminance signal output circuit can adjust the predetermined potential of the luminance signal output to the luminance setting line.
  • the potential of the luminance signal adjustable by making the potential of the luminance signal adjustable, the peak luminance of the electro-optic element can be changed in accordance with the displayed image. Even if the potential of the brightness setting line is kept constant, if this potential fluctuates, the brightness of each electro-optic element also fluctuates. Therefore, for example, based on the number of light emitting pixels in the displayed image, the current value flowing in the entire display area, etc. Display quality can be obtained.
  • the polarities of the first transistor, the second transistor, and the third transistor are all the same.
  • the transistor constituting the pixel circuit, the scanning signal output circuit, and the display signal output circuit is a thin film transistor.
  • the pixel circuit and the drive circuit can be manufactured on an insulating substrate such as a glass substrate by using each transistor as a thin film transistor.
  • the thin film transistor is preferably formed using polycrystalline silicon! /.
  • polycrystalline silicon has a higher mobility than amorphous silicon and is a material suitable for a drive circuit
  • a high-quality display device can be manufactured.
  • the first and second transistors it is possible to form a thin film transistor that secures a large current flowing through the electro-optic element, compared with the case where amorphous silicon is used.
  • all or part of the drive circuit of the pixel circuit including the scanning signal output circuit and the display signal output circuit is formed integrally with a display panel in which the pixel circuit is arranged. Be preferred, to be.
  • the entire display device can be reduced in size and the production cost can be reduced.
  • the electro-optical element is preferably an organic electoluminescence element.
  • the electro-optic element is an organic-electric-luminescence element, a lightweight and thin display device can be manufactured.
  • the present invention can be suitably used for an EL display device.

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Description

明 細 書
表示装置
技術分野
[0001] 本発明は、電気光学素子を用いたアクティブマトリクス型の表示装置に関するもの であり、詳細には、表示装置における電流制御型の駆動回路およびその駆動方法に 関するものである。
背景技術
[0002] 近年、高度情報化社会の発展に伴！ヽ、軽量、薄型、高速応答のディスプレイの需 要が高まるにつれ、有機 EL (Electro Luminescence)ディスプレイや FED (Field Emission Display)の研究開発が活性化してきている。特に有機 ELディスプレイ は、自発光型の低電圧駆動可能な低消費電力のディスプレイとして携帯端末機器へ の応用が期待されている。
[0003] この有機 ELディスプレイの駆動方法としては、アクティブマトリクス型が主流になると 考えられる。駆動方法としては、さらに電圧制御型と電流制御型の 2つの方法があり、 またそれぞれにデジタル駆動方式とアナログ駆動方式の 2つの方法があり、合計 4つ に大別することができる。
[0004] 有機 EL素子はその特性上、僅かな印加電圧の違いでも輝度が大きく変動してしま う。また、駆動時間や素子の周囲温度などよつて容易に輝度 電圧の特性曲線が変 動してしまうため、電圧制御型の駆動方法では輝度のバラツキを抑えることが非常に 困難である。一方、有機 EL素子の輝度 電流特性は比例関係にあり、周辺温度に よる影響も少な 、ため、有機 ELディスプレイの駆動方式としては電流制御型が好ま しい。
[0005] ディスプレイにおける画素回路および駆動回路を構成するスイッチング素子である TFT(Thin Film Transistor)には、アモルファスシリコン、低温多結晶シリコンも しくは CG (Continuous Grain)シリコンが用いられる。アモルファスシリコンで構成 する TFTでも有機 EL素子を駆動させることは可能だが、有機 EL素子の駆動に必要 な電流値が比較的大き 、ことや、アモルファスシリコンで構成された TFTには閾値電 圧シフトなどの問題が見られる。したがって、有機 EL素子の駆動には、一般的に低温 多結晶シリコンもしくは CGシリコンで構成された TFTが用いられる。また周辺回路を 表示素子と同一のガラス基板上に作製し、表示装置の低コスト'小型化を図ることが できるという観点からも、 TFTは低温多結晶シリコンもしくは CGシリコンで構成される ことが望ましい。しかし、多結晶シリコンや CGシリコンで作製された TFTでは、その閾 値電圧や移動度と 、つた特性にバラツキが生じやす 、。表示品位を高めるためには 、それぞれのノ ラツキを補償する回路構成をとるか、 TFT形状などを工夫して特性バ ラツキを抑制することが必要不可欠である。
[0006] 電流制御型の駆動方法で、 TFT特性のバラツキを補償する画素回路には様々な 方式があるが、大別すると電流プログラム方式と電圧プログラム方式の 2つの方法が ある。それぞれ駆動用の TFTに流れる電流値を、前者はドライバ回路力もの電流信 号によって、後者は電圧信号によってプログラムする方式であり、前者は駆動用の T FTの閾値電圧および移動度を補正することができるが、後者は閾値電圧のみ補正 する。したがって、表示品位を高める上では、電流プログラム方式の駆動方法が好ま しい。しかし、非常に微少な電流値を扱うため、画素およびドライバ回路の設計が困 難であり、また、電流値のプログラムに要する期間に寄生容量が与える影響が大きく 、大面積ィ匕は容易ではない。一方、電圧プログラム方式は TFTの移動度を補正する ことができないが、電圧信号にて電流値のプログラムを行うため、比較的回路設計が 簡単であり、寄生容量などの影響も軽微である。さらに、移動度のバラツキが電流値 に与える影響は、閾値電圧の与える影響に比べると非常に小さぐまた、移動度のバ ラツキはある程度までシリコン作製プロセスで抑え込むことが期待できるため、電圧プ ログラム方式の表示装置であっても十分な表示品位を得ることが可能である。
[0007] しかし、前記の電流制御型駆動回路では、 V、ずれの方式であったとしても TFT特 性のノ ツキを補償するために様々な補償回路を追加する必要があり、画素におい て回路の占める割合が非常に大きくなつてしまう。したがって、ボトムェミッション方式 の構成では画素の開口部面積が小さくなるため、有機 EL素子の輝度を上げる必要 があり、寿命低下を招くことになる。また、トップェミッション方式をとることで回路の専 有面積に関係なく開口部を確保できるとしても、より微細な画素サイズを選択する際 には画素回路そのものが配置できない大きさになってくる。
[0008] そこで、特に駆動用の TFT特性のバラツキを抑え込むための手段を講じ、補正回 路等をできるだけ少なくし、開口率を確保する回路構成がとられる。 TFT特性のバラ ツキを抑制する手段としては、トランジスタのお Wのサイズ (L :トランジスタのチヤネ ル長、 W:トランジスタのチャネル幅）をできるだけ大きくすることが一般的である。例 えば、 日本国公開特許公報「特開 2004— 347626号公報（2004年 12月 9日公開） 」にて開示された画素回路構成は、十分に大きなサイズの TFTを駆動用 TFTとして 用いることで、前記電流制御型のように閾電圧値や移動度の補正を行うことなぐ輝 度バラツキを抑えた表示装置を実現するものである。
[0009] 図 18に上記特開 2004 - 347626号公報にて開示された画素回路構成を示す。
図 18に示す画素回路は、発光素子 104と、表示信号を画素へと入力する制御を行う スイッチング素子としての TFT101と、発光素子 104に流れる電流値を制御する駆動 用 TFT102と、発光素子 104への電流の供給を制御する電流制御用 TFT103と、 表示信号を保持するための容量 105を有して 、る。
[0010] スイッチング用 TFT101のゲート電極は、第 1の走査ライン Gaiに、駆動用 TFT10 2のゲート電極は第 2の走査ライン Geiに接続されており、それぞれのスイッチング用 TFT101は線形領域、駆動用 TFT102は飽和領域で動作するように設定される。
[0011] また、電源ライン Viと対向電極との間に、電流制御用 TFT103、駆動用 TFT102、 発光素子 104が直列に接続されており、スイッチング用 TFT101のソースとドレイン は、一方が信号線 (データライン) ¾、もう一方が電流制御用 TFT103のゲート電極、 および一方の端子を電源ライン Viに接続した容量 105のもう一方の端子に接続され ている。
[0012] この図 18に示した画素回路の駆動方法は以下の通りである。
[0013] この画素回路の動作は、書き込み期間、点灯期間、および、非点灯期間とに分けら れる。
[0014] まず、書き込み期間において、第 1の走査ライン Gaiが選択されたとき、スイッチング 用 TFT101がオン状態となり、信号線 (データライン） ¾より電流制御用 TFT103の ゲート電極へと表示信号が入力される。その際、容量 105にて電位が保持される。 [0015] 次に点灯期間では、第 2の走査ライン Geiが選択され、駆動用 TFT102がオン状態 となる。なお、書き込み期間において、第 2の走査ライン Geiは選択されていてもよい 。この時、容量 105に保持された表示信号の電位にしたがって、電流制御用 TFT10 3が ON状態あるいは OFF状態となり、電流制御用 TFT103が ON状態であれば発 光素子 104への電流の供給を制御することによって発光、 OFF状態であれば非発 光状態となる。なお、電流制御用 TFT103は線形領域で動作する力 駆動用 TFT1 02が飽和領域で動作するため、駆動用 TFT102と発光素子 104との素子特性によ つて決定される電流が流れる。
[0016] 非点灯期間においては、第 2の走査ライン Geiを非選択とすることで、発光素子 10 4には電流が供給されないように制御される。
[0017] 図 18の画素回路構成において、電流制御用 TFT103は線形領域で動作しており 、信号線 (データライン) ¾の電位変動や、 TFTの特性バラツキなどが発光素子 104 へと流れる電流値に与える影響は非常に小さい。発光素子 104には、第 2の走査ラ イン Geiの電位に対応して駆動用 TFT102によって決定する電流値が供給されるた め、駆動用 TFT102のチャネル長およびチャネル幅を十分に大きくとることによって 駆動用 TFT102の特性バラツキを抑制することができれば、閾値電圧や移動度の補 償する回路を用いることなぐ発光素子 104へと流れる電流値のバラツキを小さく抑 えることが可能になる。したがって、電気光学素子の輝度バラツキを低減させることが でき、表示品位を高めることができる。
[0018] また、図 19に日本国公開特許公報「特開 2005— 37415号公報（2005年 2月 10 日公開）」にて開示された画素回路構成を示す。図 19に示す画素回路は、図 18にて 示した画素回路と同じぐ表示信号を画素へと入力する制御を行うスイッチング素子 としての TFT201と、電気光学素子 204に流れる電流値を制御する駆動用 TFT202 と、電気光学素子 204への電流の供給を制御する電流制御用 TFT203と、表示信 号を保持するための容量 205を有している。さらに、図 19の画素回路構成では、電 流制御用 TFT203を強制的に OFF状態にするための、駆動用 TFT202とは異なる 極性の消去用 TFT206を備えて ヽる。消去用 TFT206のゲート電極は第 2の走査ラ イン Geiに接続されており、ソースおよびドレイン電極は、一方を電流制御用 TFT20 3のゲート電極に、もう一方を電源ライン Viに接続している。
[0019] この図 19に示した画素回路の駆動方法は以下の通りである。
[0020] まず、書き込み期間において、第 1の走査ライン Gaiが選択されたとき、スイッチング 用 TFT201が ON状態となり、信号線 (データライン） Sjより電流制御用 TFT203の ゲート電極へと表示信号が入力される。その際、容量 205にて電位が保持される。こ のとき、第 2の走査ライン Geiは駆動用 TFT202が ON状態、消去用 TFT206が OF F状態となる電位である。
[0021] 次に点灯期間では、図 18に示した画素回路と同様に、容量 205に保持された画像 信号の電位にしたがって、電流制御用 TFT203が ON状態あるいは OFF状態となり 、電流制御用 TFT203が ON状態であれば電気光学素子 204への電流の供給を制 御することによって発光状態となり、 OFF状態であれば非発光状態となる。なお、電 流制御用 TFT203は線形領域で動作するが、駆動用 TFT202が飽和領域で動作 するため、駆動用 TFT202と電気光学素子 204との素子特性によって決定される電 流が流れる。
[0022] 消去期間においては、書き込み期間とは逆に、第 2の走査ライン Geiの電位を駆動 用 TFT202が OFF状態、消去用 TFT206が ON状態となるようにする。電源ライン V iの電位が電流制御用 TFT203のゲート電極に印加されるため、電流制御用 TFT2 03は OFF状態となり、電気光学素子 204には電流が供給されないように制御される 。その後、消去用 TFT206を OFF状態となるように第 2の走査ライン Geiを設定しても 、容量 205にて OFF状態のゲート電位が保持されるため、画素回路は次の書き込み 期間まで非発光状態を維持する。
[0023] 図 18および図 19に示した画素回路は、階調表示にデジタル駆動方式を採用する 。デジタル駆動方式は時間分割方式と面積分割方式とに分類される。時間分割方式 は 1フレームをいくつかのサブフレームに分割し、それぞれの発光期間を例えば 1： 2 :4 : 8 : · ··と重みをつけ、その選択によって輝度を変化させて階調表示を行う。面積分 割方式は画素を 、くつかのサブピクセルに分割し、その発光面積に 1 : 2 :4 : 8 :…と 重みをつけ、発光させるサブピクセルの選択によって輝度を変化させて階調表示を 行う。また、この 2種類の方式を組み合わせても構わない。一般的には、画素は非常 に狭い領域のためサブピクセルに分割することが困難であり、時間分割方式を採用 することが望ましい。
[0024] 時間分割方式に関してもいくつかの方式があり、 DPS (Display Period Separa ted)駆動と SES (Simultaneous Erasing Scan)駆動とがある。
[0025] DPSでは、サブフレームを書き込み期間と表示期間との 2つに分割する。書き込み 期間には、全てのラインに対する走査が行われ、各画素に対して次に表示する画像 データの書き込みを行う。この書き込み期間では、全ての画像をー且非表示とする。 書き込み期間が終了すると、全ラインの画素に対して一斉に、書き込みデータに応じ た発光あるいは非発光の表示期間を与え、これにより、全画素の表示期間を揃えるよ うにしている。
[0026] 一方、 SESでは、画素に消去用トランジスタを備えることで、書き込みのために他の ラインの画素を走査して 、る間にも表示期間を設けることができるようにして!/、る。す なわち、サブフレームの途中においても消去用トランジスタによって強制的に画素を 非発光とすることができるため、 DPSのように全ラインの画素に対して表示期間を揃 えなくとも、ラインごとに表示期間の長さを独自に設定することができる。従って、画素 にデータを書き込んでから、他のラインの走査が完了するのを待たずに表示を行うこ とがでさる。
[0027] 詳しくは、 DPSについては「M.Mizukami, et al, 6-Bit Digital VGA OLED, SID00 Digest, p.912」、 SESについては「K.Inukai, et al" 4.0- in. TFT— OLED Displays and a Novel Digital Driving Method, SID00 Digest, p.924」に記載されているため、ここで は省略するが、 SES駆動を採用することによって、電気光学素子の表示期間を長くと ることが可能になる。図 18に示す回路では DPSを、図 19に示す回路では SESを用 いることが可能である。
[0028] さらに、「Y.Tanada, et al., A 4.3— in. VGA(188ppi) AMOLED Display with a New Dr iving Method, SID04 Digest, ρ.1399」にて、図 20に示す回路も発表されている。図 2 0に示す回路は、第 2の走査ライン Geiには消去用 TFT306のゲート電極だけを接続 し、駆動用 TFT302のゲート電極は、一定の電位を与えるバイアスライン Biに接続し た構成としている。図 20の回路においては、駆動用 TFT302は常に ON状態となる 一定の電位をゲート電極に与えられていること以外は、各 TFTの動作および役割は 図 19に示した回路と同じである。なお、電流制御用 TFT303のゲート電極の電位を 保持する容量 305の片側端子は、図 19においては電源ライン Viに接続されていた 力 図 20ではバイアスライン Biに接続されている。電源ライン Viもバイアスライン Bi 共に一定の電位であるため、どちらに接続しても基本的な動作自体に問題はな ヽ。
[0029] しかし、 DPS駆動による時間分割階調表示では、前述したように、全ラインが走査さ れる期間である書き込み期間が非表示期間となるので、サブフレーム期間のなかで 比較的長い期間を、非表示期間に割り当てなければならない。従って、非表示期間 が長くなるにつれて表示期間が短くなるため、表示装置で同じ輝度を保っためには、 電気光学素子そのものの輝度を上げる必要がある。電気光学素子として有機 EL素 子を用いた場合、その素子寿命は輝度が高いほど短くなる傾向にあり、 DPS駆動を 採用する場合はパネル寿命が短くなつてしまう問題がある。
[0030] SES駆動による時間分割階調表示では、ある程度は非表示期間を短く抑えること が可能になる。その反面、 1サブフレーム期間よりも短い表示期間を設定するために 、画素回路に、図 19および図 20のように、表示信号消去用の TFTと、当該消去用 T FTを制御する第 2の走査ラインとを追加する必要がある。しかし、消去用 TFTを用い て 1フレーム期間の途中で表示期間を終了させたとしても、画素回路に新たな表示 信号を書き込むには、第 1の走査ラインが次に選択されるまで待たなければならない 。よって、この消去期間が非表示期間となることにより、非表示期間の占める割合が 大きくなる。
[0031] さらに、消去用 TFTを用いる構成では、 TFTおよびラインを追加した分だけ回路の 専有面積が拡大し、ボトムェミッション方式では開口部が減少してしまう。表示装置で 同じ輝度を保っためには、開口部が減少した場合も素子の輝度を上げる必要があり 、結果的には素子寿命を短くしてしまう。また、有機 EL素子を回路上に作製すること が可能なトップェミッション方式であったとしても、画素回路そのものを配置するため に必要な面積が拡大するため、画素サイズの微細化が困難になる。
[0032] また、図 18、図 19および図 20のいずれの回路構成においても、表示信号の入力 を制御するための第 1の走査ライン Gaiの他に、非点灯期間もしくは消去期間を設け るために第 2の走査ライン Geiが必要である。したがって、異なる 2つの走査信号を必 要とする構成であり、ゲートドライバ回路は 2系統、もしくは 2つの異なる信号を発生さ せることができる構成をとる必要があり、周辺回路の規模が大きくなる。さらに、図 19 に示す駆動用 TFT202は、電流値を決定するために単純に ONZOFF状態となる 電位を選ぶのではなぐ電気光学素子 204の特性も考慮してゲート電位を決定しな ければならない。図 19は消去用 TFT206と駆動用 TFT202とを同じ走査ライン Gei で制御する構成である力 それぞれの TFT特性によっては第 2の走査ライン Geiの電 位が取りうる範囲が制限され、制御が困難になる可能性も大きい。 日本国公開特許 公報「特開 2005— 37415号公報（2005年 2月 10日公開）」には、スイッチング用 T FT201と駆動用 TFT202とを同じ第 1の走査ライン Gaiに接続することも可能である と記載されている力 本質的には前者の組み合わせと同じ問題を生じる。
発明の開示
[0033] 本発明は、上記した従来の問題点に鑑みなされたものであり、その目的は、消去用 トランジスタを用いずに、 1種類の走査信号を用い、非表示期間を十分に短く抑える ことのできる表示装置を実現することにある。
[0034] 本発明の表示装置は、上記課題を解決するために、走査ラインとデータラインとの 各交差点に対応して配置された画素回路を備え、各前記画素回路は電流駆動型の 電気光学素子を備え、走査信号出力回路から前記走査ラインに出力した走査信号 により書き込み可能状態とした前記画素回路に、表示信号出力回路から前記データ ラインを介して前記電気光学素子の駆動電流に対応した表示信号を書き込む表示 装置であって、各前記画素回路は、第 1のトランジスタと第 2のトランジスタと第 3のトラ ンジスタとを備え、第 1の電圧源と第 2の電圧源との間に、前記電気光学素子と前記 第 1のトランジスタと前記第 2のトランジスタとを、直列に接続された状態に備え、前記 第 1のトランジスタは前記データラインから前記画素回路に書き込まれた前記表示信 号に応じてスイッチングを行い、前記第 2のトランジスタは、前記走査ラインとは別の 輝度設定ラインに出力された輝度信号に応じて所定の値の電流を流すように制御さ れ、前記第 3のトランジスタは、前記走査ラインから入力される前記走査信号に応じて スイッチングを行 、、前記走査信号により ON状態となると前記データラインと前記画 素回路とを互いに導通させることにより前記画素回路を前記書き込み可能状態とし、 前記走査信号により OFF状態となると前記データラインと前記画素回路とを互いに 非導通とすることにより前記画素回路を非書き込み可能状態とし、前記書き込み可能 状態となるとともに前記画素回路に前記表示信号が書き込まれると前記画素回路が 前記表示信号に応じた表示状態となる書き込み期間と、前記非書き込み可能状態と なって直前の前記書き込み期間に書き込まれた前記表示信号に応じて前記電気光 学素子が駆動される駆動期間との和力 なる複期間を少なくとも有し、前記複期間、 および、前記書き込み期間のみ力 なる単期間の少なくとも一方力 選択されてなる 表示期間が合計で複数となるように、前記画素回路の各フレーム期間を構成し、前 記駆動期間の長さは前記複期間のそれぞれに個別に決定されており、前記第 2のト ランジスタが前記所定の値の電流を流すように、前記輝度設定ラインに各前記画素 回路に同時に所定電位の前記輝度信号を出力する輝度信号出力回路を備え、前記 走査信号出力回路は、各フレーム期間における全ての前記走査ラインの全ての前記 書き込み期間を任意の順序で互いに重なることなく実行するように、各前記走査ライ ンに前記走査信号を出力する。
上記の発明によれば、画素回路は、書き込み期間と駆動期間との和からなる複期 間や、書き込み期間のみからなる単期間を、表示期間として各フレーム期間に複数 設けている。また、複期間からなる表示期間が少なくとも存在する。書き込み期間に は、走査ライン力 入力される走査信号により第 3のトランジスタが ON状態となって、 画素回路が書き込み可能状態となるので、データラインから表示信号を書き込む。ま た、書き込まれた状態では、これにより、画素回路は表示状態となる。例えば、画素 回路を発光状態とする表示信号が書き込まれた場合には、第 1のトランジスタが導通 するようにスイッチングを行い、第 2のトランジスタが電気光学素子に駆動電流を流し て電気光学素子を発光させる。また、例えば、画素回路を非発光状態とする表示信 号が書き込まれた場合には、第 1のトランジスタが遮断するようにスイッチングを行い、 電気光学素子に電流を流さず電気光学素子を非発光とする。駆動期間には、第 3の トランジスタが OFF状態となって、画素回路が非書き込み可能状態となるので、直前 の書き込み期間に書き込まれた表示信号を保持して電気光学素子を駆動し、同じ表 示状態を保つ。書き込み期間と駆動期間との両方において画素回路が表示状態と なるので、書き込み期間と駆動期間との和の期間は、書き込まれた表示信号に応じ た表示を行う表示期間となる。
[0036] そして、走査信号出力回路は、各フレーム期間における全ての前記走査ラインの全 ての前記書き込み期間を任意の順序で互いに重なることなく実行するように、各前記 走査ラインに前記走査信号を出力する。これは、複期間からなる表示期間が少なくと も存在し、複期間の駆動期間中に他の走査ラインに接続されている画素回路を書き 込み期間とすることができるからである。すなわち、各走査ラインは書き込み期間中だ け選択されればよいので、走査ラインを線順次に走査するのではなぐ飛び飛びに走 查する。表示期間は合計で複数存在するので、ある走査ラインが一旦選択されて、 駆動期間中に他の走査ラインが選択された後、再び元の走査ラインを次の表示期間 の書き込み期間のために選択することが可能になる。従って、 1フレーム期間におい て各走査ラインを複数回選択することができるようになる。これにより、各走査ラインに おいて、各表示期間を連続して実行するなど、非表示期間を極力設けない表示を行 うことができる。上記非表示期間をどの程度減らせるかは、複期間として設けた表示 期間の駆動期間の長さの設定と、各表示期間の並ぶ順序とで調整することが可能で ある。また、これにより、表示期間の設定を自由に行うことができる。
[0037] また、上記の構成では、走査信号として 1種類の信号だけを用いている。各画素回 路の第 2のトランジスタは、輝度信号出力回路から輝度設定ラインを介して同時に所 定電位の輝度信号を供給されて、その所定電位に応じた駆動電流を電気光学素子 に流せばよい。この輝度信号は、走査ラインを区別するようなタイミング信号とは異な り、各第 2のトランジスタに共通に供給されるものである。従って、走査信号出力回路 は、従来のような 2種類の走査信号を出力する必要がなぐ 1種類の走査信号を出力 すればよ!、ので構成が簡略化される。
[0038] また、上記の構成によれば、画素回路に書き込まれた表示信号を消去するためのト ランジスタが不要である。従って、消去用トランジスタを用いることに伴って回路の専 有面積が拡大することを避けることができる。ボトムェミッション方式では開口部が減 少することがないため、表示装置で同じ輝度を保つのに素子の輝度を上げる必要が なぐ素子寿命を長くすることができる。トップェミッション方式では、画素サイズの微 細化が容易になる。
[0039] 以上により、消去用トランジスタを用いずに、 1種類の走査信号を用い、非表示期間 を十分に短く抑えることのできる表示装置を実現することができる。
[0040] 本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十 分わ力るであろう。また、本発明の利益は、添付図面を参照した次の説明で明白にな るであろう。
図面の簡単な説明
[0041] [図 1]本発明の第 1の実施形態を示すものであり、画素回路の構成を示す回路図で ある。
[図 2]図 1の画素回路を備える表示装置のブロック図である。
[図 3]図 2の表示装置のデータドライバ回路の構成を示すブロック図である。
[図 4]図 2の表示装置の第 1の構成における駆動方法を示すタイミング図である。
[図 5]図 2の表示装置の第 1の構成に適用する第 1の表示信号の内容を示す図であ る。
[図 6]図 2の表示装置の第 2の構成に適用する第 2の表示信号の内容を示す図であ る。
[図 7]図 2の表示装置の第 2の構成における駆動方法を示すタイミング図である。
[図 8]図 2の表示装置の第 2の構成における駆動方法を全体概略図で示すタイミング 図である。
[図 9]図 2の表示装置のコントロール回路の構成を示すブロック図である。
[図 10]図 9のコントロール回路が備えるルックアップテーブル回路の LUTの一例を示 す図である。
[図 11]図 9のコントロール回路の動作を説明するタイミング図である。
[図 12]図 9のコントロール回路が備えるデータ制御回路の構成を示す回路ブロック図 である。
[図 13]図 8のタイミング図を表記を変えて示すタイミング図である。
[図 14]図 2の表示装置が備えるゲートドライバ回路の構成を示す回路ブロック図であ る。
圆 15]図 2の表示装置が備える電圧変換回路の第 1の構成例を示すブロック図であ る。
圆 16]図 2の表示装置が備える電圧変換回路の第 2の構成例を示すブロック図であ る。
圆 17]本発明の第 2の実施形態を示すものであり、表示装置の構成を示すブロック図 である。
圆 18]従来技術を示すものであり、第 1の画素回路の構成を示す回路図である。 圆 19]従来技術を示すものであり、第 2の画素回路の構成を示す回路図である。 圆 20]従来技術を示すものであり、第 3の画素回路の構成を示す回路図である。 符号の説明
1、 2 表示装置
404 ゲートドライバ回路 (走査信号出力回路）
405 データドライバ回路 (表示信号出力回路）
406、 906 基準バイアス電源 (輝度信号出力回路）
501 選択用トランジスタ (第 3のトランジスタ）
502 駆動用トランジスタ（第 2のトランジスタ）
503 電流制御用トランジスタ (第 1のトランジスタ)
504 有機 EL素子 (電気光学素子）
Aij 画素回路
Gi 走査ライン
¾ データライン
Bi ノィァスライン (輝度設定ライン）
発明を実施するための最良の形態
本実施形態が対象とする駆動方法は、電気光学素子として有機 EL素子を用いる アクティブマトリクス型の表示装置に適用される。本実施形態では、ドライバ回路はス イッチング素子として半導体材料に低温多結晶シリコンもくしは CGシリコンを用いた TFTにより構成され、前記電気光学素子を含む画素回路と同一基板上に一部、もし くは全て組み込まれて 、る。
[0044] また、トランジスタ素子として用いる CGシリコン TFTの構成および作製プロセスにつ いては、例 は「Continuous Grain； silicon Technology and Its Applications for Activ e Matrix Display AM— LCD2000, p.25— 28」
などで詳しく述べられているので、ここではその詳細な説明を省略する。有機 EL素子 に関しては、例えば日本国公開特許公報「特開平 11— 176580号公報（1999年 7 月 2日公開）」などで詳しく述べられて 、るので、ここではその詳細な説明を省略する
[0045] 〔実施の形態 1〕
図 2に、本実施形態に係る表示装置 1の全体の構成を示す。
[0046] 表示装置 1は、表示パネル 401、コントロール回路 402、電源回路 403、ゲートドラ ィバ回路 (走査信号出力回路) 404、データドライバ回路 (表示信号出力回路) 405、 基準バイアス電源 (輝度信号出力回路) 406、および、電圧変換回路 407を備えてい る。
[0047] 表示パネル 401は、複数の走査ライン Gi (i= 1〜！ n)と、これに直交する複数のデ 一タライン ¾ (j = l〜n)とを備えており、それぞれの交差点に対応して画素回路 Aij が設けられ、画素回路 Aijが全体としてマトリクス状に配置されている。また、表示パ ネル 401は、走査ライン Giと平行に配置されたバイアスライン (輝度設定ライン) Bi(i = l〜m)を備えている。走査ライン Giはゲートドライバ回路 404に、データライン ¾は データドライバ回路 405に、バイアスライン Biは基準バイアス電源 406にそれぞれ接 続されている。
[0048] コントロール回路 402は、表示パネル 401、ゲートドライバ回路 404、および、デー タドライバ回路 405に、表示データやコントロール信号を供給する回路である。このコ ントロール回路 402は、図中 sinで表される、表示装置 1への入力データである後述 する指示データや、駆動タイミング信号を、表示パネル 401の画素数に合わせて生 成し、図中 souで表した信号群として、それぞれゲートドライバ回路 404およびデータ ドライバ回路 405に供給する。このとき、信号群 souは、一旦、電圧変換回路 407に 入力される。電圧変換回路 407は、いわゆるレベルシフタと呼ばれる回路であって、 電源電圧を上昇させる回路である。電圧変換回路 407は信号群 souのレベルシフト を行い、ゲートドライバ回路 404には信号群 gcsとして、データドライバ回路 405には 信号群 scsとして出力する。
[0049] 電源回路 403は、表示パネル 401の各部に必要な電力を供給する回路であり、外 部からの電源入力 pinを電源出力 poutに変換して、表示パネル 401、ゲートドライバ 回路 404、データドライバ回路 405、および、基準バイアス電源 406に出力する。
[0050] 図では便宜上、コントロール回路 402および電源回路 403への外部からの入力を 一つの入力線で示してあり、また、電源回路 403からの電源出力 poutも一つの出力 線で示してある力 これらは適宜各ブロックに個別に対応して入出力されるものであ る。
[0051] ゲートドライバ回路 404は、コントロール回路 402から電圧変換回路 407を経て入 力された信号群 gcsに基づいて、各走査ライン Giに所定の順序で画素回路 Aijを選 択するための選択信号を出力する。データドライバ回路 405は、コントロール回路 40 2から電圧変換回路 407を経て入力された信号群 scsに基づき、画像データに対応 した電圧を電源回路 403から取得して、表示信号として各データライン ¾に出力する
[0052] ゲートドライバ回路 404およびデータドライバ回路 405は画素回路 Aijの駆動回路 を構成しているが、表示装置 1全体の小型化および作製コストの低減を図るため、画 素回路 Aijが形成されている表示パネル 401と同じ基板上に、前記駆動回路の全部 もしくは一部が形成されることが好ましい。なお、前記駆動回路の一部または全部を 表示パネル 401と別の基板に形成し、表示パネル 401と外部接続しても構わない。 例えば、ガラス基板に ICを直接接合させる COG (Chip on Grass)の形態を採って も構わない。また、フレキシブル基板上に ICを配置し、表示パネル 401の基板上の 入出力端子に接合させることもできる。
[0053] 基準バイアス電源 406は、バイアスライン Biを通じて画素回路 Aijの駆動用 TFTの ゲート電極へ所定の電位を供給する回路である。なお、基準バイアス電源 406およ び電圧変換回路 407もまた、表示パネル 401と一体に形成する方式か、外部から接 続する方式のどちらで構成しても構わな ヽ。 [0054] 次に、図 1に、上記構成の表示装置 1における画素回路 Aijの構成を示す。
[0055] 画素回路 Aijは、選択用トランジスタ (第 3のトランジスタ） 501、駆動用トランジスタ（ 第 2のトランジスタ） 502、電流制御用トランジスタ (第 1のトランジスタ） 503、有機 EL 素子 504、および、キャパシタ 505を備えている。上記各トランジスタは、多結晶シリコ ンまたは CGシリコンを用いた pチャネル型 TFTからなる。なお、以下に説明する画像 信号の保持が不要の場合には、キャパシタ 505を備えて 、なくても構わな 、。
[0056] 電気光学素子としての有機 EL素子 504は電流駆動型の素子であって、データライ ン ¾とゲートライン Giとの交差点に対応して該交差点付近に配置されている。有機 E L素子 504の力ソードには共通電圧 Vcomが印加されている。
[0057] 選択用トランジスタ 501はスイッチングトランジスタ (線形領域で動作するトランジスタ )であり、データライン ¾と電流制御用トランジスタ 503のゲート電極との間に接続され ている。選択用トランジスタ 501のゲート端子は走査ライン Giに接続されている。駆動 用トランジスタ 502は飽和領域で動作するトランジスタであり、有機 EL素子 504のァノ ードと電流制御用トランジスタ 503との間に接続されて!ヽる。駆動用トランジスタ 502 のゲートはノィァスライン Biに接続されている。電流制御用トランジスタ 503はスイツ チングトランジスタ (線形領域で動作するトランジスタ)であり、駆動用トランジスタ 502 と電源ライン Vpとの間に接続されている。電源ライン Vpは図 2の電源回路 403の電 源出力 poutの出力ラインの一つである。キャパシタ 505は、駆動用トランジスタ 502 のゲート端子と、選択用トランジスタ 501のソース端子およびドレイン端子のうちソース ライン ¾側とは反対側となる端子との間に接続されている。
[0058] なお、図 1の画素回路 Aijの全てのトランジスタ（501〜503)に pチャネル型のトラン ジスタを用いているが、駆動回路より適正な制御信号を供給でき、かつ、有機 EL素 子 504を駆動できる能力を持つならば、画素回路 Aijの全てのトランジスタに nチヤネ ル型のトランジスタを用いてもよい。同様に、適正な電源供給能力があり、かつそれ に適正な制御信号の供給があれば、画素回路 Aijに pチャネル型のトランジスタと nチ ャネル型のトランジスタとを組み合わせて用いてもよい。一般に、異なる極性のトラン ジスタは、それぞれ異なる不純物をシリコンへ添加するために、配置する際には近づ けることができる距離が限られてくる。したがって、できるだけトランジスタの極性を揃 えた方が、より回路を密に配置することが可能となるため、開口部の拡大や画素サイ ズの微細化を図ることができる。
[0059] さらには、駆動用トランジスタ 502と電流制御用トランジスタ 503との位置を入れ替 え、電源ライン Vpに駆動用トランジスタ 502を接続し、有機 EL素子 504に電流制御 用トランジスタ 503を接続する構成であってもよ 、。
[0060] また、キャパシタ 505につ 、ては、一方の端子は駆動用トランジスタ 502のゲート端 子に接続する必要がある。しかし、 1フレーム期間を通じてゲート'ソース間電圧がほ ぼ一定に保たれるような配線接続が望まし 、だけであるので、キャパシタ 505のもう 一方の端子については電源ライン Vpに接続してもよい。ただし、わずかではあるが 画素回路 Aijの動作に応じて電源ライン Vpの電位は変動するため、より電位が安定 して 、るバイアスライン Bjに接続することが望ま 、。
[0061] 上記の構成の画素回路 Aijにおいて、ゲートドライバ回路 404から走査ライン Giに 出力される走査信号がローレベルになると、選択用トランジスタ 501が ON状態となる 。このとき、後述するデータドライバ回路 405からデータライン Siを介して画素回路 Ai jに表示信号を書き込むことが可能になる。画素回路 Aijにおいて、選択用トランジス タ 501が ON状態となっている状態を書き込み可能状態と呼ぶ。画素回路 Aijが書き 込み可能状態にあるときは、電流制御用トランジスタ 503のゲート電圧がデータライン Sjの電圧となる。
[0062] 従って、データドライバ回路 405からデータライン ¾に出力される表示信号がハイレ ベルかローレベルかの 2値電圧である場合に、画素回路 Aijは次の動作を行う。表示 信号がローレベルとなるときは電流制御用トランジスタ 503が ON状態となる。そして、 キャパシタ 505に、表示信号の電圧とバイアスライン Biの電圧との差の電圧で充電が 行われる。キャパシタ 505の電圧は駆動用トランジスタ 502のゲート'ソース間電圧で もあり、駆動用トランジスタ 502はこの電圧に応じた駆動電流を有機 EL素子 504に流 す。従って、有機 EL素子 504は、この駆動電流に対応した輝度で発光する。一方、 表示信号がハイレベルとなるときは電流制御用トランジスタ 503が OFF状態となって 、有機 EL素子 504の駆動電流はゼロとなり、有機 EL素子 504は発光しない。表示 信号のハイレベルおよびローレベルを固定して 、る場合（特にローレベルを固定して いる場合）には、有機 EL素子 504の輝度はノ^ァスライン Biの電圧 (輝度信号）によ つて変化する。従って、基準バイアス電源 406を、バイアスライン Biに設定する所定 電圧を変化させることができるようにしておくと、有機 EL素子 504の輝度を所望値に 設定することができる。
[0063] 次に、ゲートドライバ回路 404から走査ライン Giに出力される走査信号がハイレべ ルになると、選択用トランジスタ 501は OFF状態となる。これによりデータライン S 画素回路 Aijに新たな表示信号を書き込むことは不可能になる。画素回路 Aijにお 、 て、選択用トランジスタ 501が OFF状態となる状態を非書き込み可能状態と呼ぶ。非 書き込み可能状態では、書き込み可能状態にぉ 、て充電されたキャパシタ 505の電 圧が保持される。この電圧保持により、電流制御用トランジスタ 503の ON状態あるい は OFF状態も保持される。従って、有機 EL素子 504は、画素回路 Aijに次の表示信 号が書き込まれるまで、画素回路 Aijの書き込み可能状態において設定された輝度 で発光あるいは非発光し続ける。
[0064] 次に、図 3にデータドライバ回路 405の構成を示す。なお、コントロール回路 402お よびゲートドライバ回路 404の構成については、後述の時間分割階調駆動を説明し た後に説明する。
[0065] データドライバ回路 405は、シフトレジスタ 601、データラッチ 602、ラインラッチ 603 、および、画像信号出力回路 604を備えている。
[0066] このデータドライバ回路 405において、シフトレジスタ 601は、コントロール回路 402 より入力されるスタートパルス SPをクロック CLKに同期して転送し、各出力段力もタイ ミング信号として出力する。データラッチ 602は、複数のフリップフロップ 605から構成 されており、シフトレジスタ 601からの対応するタイミング信号により画像データ信号 S DAを保持する。ラインラッチ 603は、データラッチ 602に保持された 1ライン分の画 像データ信号 SDAをラッチパルス LPにより画像信号出力回路 604に転送する。画 像信号出力回路 604は、ラインラッチ 603より送られる画像データに応じて、画素の R 個の表示状態に対応した R個の参照電位 Vdal〜VdaRを表示信号としてデータライ ン ¾へ出力する。
[0067] スタートパルス SP、クロック CLK、画像データ信号 SDA、および、ラッチパルス LP は、コントロール回路 402から電圧変換回路 407を介して入力される力 レベルシフト が不要なものがある場合には、レベルシフトが不要なものはコントロール回路 402か ら直接入力される。また、参照電位 Vdal〜VdaRは電源回路 403から入力される。
[0068] 本実施形態の表示装置 1は、背景技術で述べたような初期化 (消去用） TFTを用い ることなく、画像信号を画素回路 Aijへ送信して表示を行うものであり、ブランキング走 查期間を設けた時間分割階調駆動方式に対応したものである。
[0069] また、本実施形態では、有機 EL素子 504の状態は前述のように発光もしくは非発 光の 2状態のみとし (画像信号出力回路 604の参照電位 Vdaは 2個となる）、有機 EL 素子 504を発光状態とするときの画像信号出力回路 604からの出力はローレベル、 非発光状態ではハイレベルとする。また、バイアスライン Biの電圧は上記ローレベル よりさらに低い電圧である。また、発光状態では電流 Ionが、非発光状態では電流 Iof fが有機 EL素子 504に流れるものとする。
[0070] 本実施形態の表示装置 1は、 Dbit階調表示を実現する時間分割階調駆動方法で 駆動されるが、これは、外部より入力される画像データ信号力もブランキング信号を 含む a個の指示データ（a>D)をコントロール回路 402で作成し、各画素回路 Aijの 表示状態を 1フレーム期間で a回変化させ、変化させるそれぞれの a個の期間（表示 期間)で、発光信号または非発光信号をデータライン ¾へ出力し、有機 EL素子 504 の発光および非発光のいずれか 1つの状態を表示することで、 nbit階調表示を行う ものである。
[0071] この駆動方法では、例えば a = 8、 D = 6として、外部から入力された階調表示の画 像データ信号から指示データを作成する場合、各指示データの重みをビット番号 1、 2、 3、 4、 5、 6、 7、 Bに対して 1 : 2 :4 : 7 : 14 : 14 : 21 : 0の比とする 8個の指示データ を用いる（Bはブランキング信号、重み 0のビットに相当）。そして、各画素 Aijに表示 するビット番号の順序を 7, 6, 1, 2, 3, 4, 5, B (Bは重み 0のビット）とする。このよう な設定にぉ 、て、走査ラインが 8本 (a= 8)の場合の例を図 4に示す。
[0072] 図 4は各走査ラインの選択タイミング (すなわち画素回路 Aijの選択タイミング）を示 したタイミングチャートである。横軸は時間であり、その時間を 1フレーム期間通して示 したのが 1)選択期間であり、 8選択期間（a選択期間）を 1単位期間として示したのが 2)単位期間であり、その 8選択期間を単位期間ごとに示したのが 3)占有期間である 。また、 4)〜11)が走查ラィン1^1〜1^8に対応し、 4)〜11)の走查ラィン1^1〜1^8の 欄にビット番号 1〜7, Bで示されているのが各走査ラインの選択タイミングである。こ のビット番号が示された選択タイミングで、各走査ライン Liに対応した画素回路 Aijを 選択し、ビット番号に対応した表示信号で画素回路 Aijの内容を書き換えている。
[0073] すなわち、 4)走査ライン L1に着目すると、選択期間 1でビット番号 7に対応する表 示信号を画素回路 Aljに書き込み、選択期間 22でビット番号 6に対応する表示信号 を画素回路 Aljに書き込み、選択期間 36でビット番号 1に対応する表示信号を画素 回路 Aljに書き込み、選択期間 37でビット番号 2に対応する表示信号を画素回路 A ljに書き込み、選択期間 39でビット番号 3に対応する表示信号を画素回路 Aljに書 き込み、選択期間 43でビット番号 4に対応する表示信号を画素回路 Aljに書き込み 、選択期間 50でビット番号 5に対応する表示信号を画素回路 Aljに書き込み、選択 期間 64でビット番号 Bに対応する表示信号を画素回路 Aljに書き込んでいる。画素 回路 Aljは、あるビット番号に対応する表示信号が書き込まれたら、次のビット番号に 対応する表示信号が書き込まれるまでは、書き込まれた表示信号に対応して、所定 の輝度で発光するか、非発光となるかのいずれ力となる。また、 5)走査ライン L2以降 は、上記 4)走査ライン L1のタイミングを 8選択期間ずつ遅らせて表示している。
[0074] 画素回路 Aijを書き込み可能状態とする選択期間を書き込み期間と呼ぶ。また、書 き込み期間に書き込まれた表示信号に応じて有機 EL素子 504が駆動される期間を 駆動期間と呼ぶ。表示期間には、書き込み期間と、それに続く駆動期間との和からな る期間や、書き込み期間のみ力 なる期間がある。書き込み期間と、それに続く駆動 期間との和からなる表示期間を複期間と呼び、書き込み期間のみからなる表示期間 を単期間と呼ぶ。各ビット番号の書き込み期間の長さは 1選択期間の長さであり、前 記指示データの重みの比を 1 : 2 :4 : 7 : 14 : 14 : 21 : 0としたので、例えばビット番号 7 の駆動期間は 20選択期間分の長さ、表示期間は 21選択期間分の長さとなる。
[0075] 表示装置 1では、このように 1フレーム期間をビット番号 1〜7および Bに対応する複 数の表示期間で構成している。各駆動期間は表示期間のそれぞれに対応して決定 されており、ビット番号 j噴に、 0、 1、 3、 6、 13、 13、 20、 0の選択期間分の長さとなる。 なお、表示期間は一般に複数 (a個)設けることとし、ここでは一例として 8個とする。ま た、複数の表示期間のうちには、複期間力もなる表示期間を少なくとも 1つ有するよう にする。
[0076] 各ビットの書き込み期間を上述のように定めた結果、各ビット番号の表示順序は 7, 6, 1, 2, 3, 4, 5, Bの川頁序となり、その表示期間は 21, 14, 1, 2, 4, 7, 14, 1の長 さの比および順序で連続する。但し最後のビット番号 Bの表示期間は必ず非発光状 態となるので、各ビット番号の重みは 21, 14, 1, 2, 4, 7, 14, 0となる。
[0077] このように、表示ビット数が 8個の場合、走査ライン数が 8個であれば、走査ライン数
X表示ビット数 = 8 X 8 = 64より 1フレーム期間は 64選択期間となり、ビット番号 Bに 対応して表示されるブランキング (非発光)表示に使われる時間が 1選択期間で済む 駆動タイミングが作れる。また、図 4の 4)〜11)を見れば判るとおり、このようにして作 られた走査タイミングは、総ての選択期間が書き込み期間として使われている。即ち 、何れかの走査ラインの何れかのビット番号が必ず選択され、かつ総ての選択期間 が使われるよう駆動できる。
[0078] 表 5に、以上の情報をビット番号とそのビットの重み、各ビット番号が出現する占有 期間の位置、その表示に必要な選択期間の数 (合計、発光期間）、表示パネルの走 查ライン数 (表では走査線数)、ビット数、 1フレーム期間の選択期間数 (走査期間）と して示す。
[0079] この表の見方は、最初に表示するビット番号 7を占有期間 0に配置し、そのビット 7 の重み 21をビット数 8で割り余りを求め（21 = 8 X 2 + 5)、次のビット 6がどの占有期 間に配置されるかチェックし示し、ビット 7の重み 21に次のビット 6の重み 14を足した 重み合計 35をビット数 8で割り余りを求め（ 35 = 8 X 4 + 3)、次のビット 1がどの占有 期間に配置されるかチェックし示し、 · · ·と数え、占有期間を計算している。
[0080] そして、指示データが 8個（ビット番号 1〜7, Bに対応）のとき、占有期間は 0〜7迄 の総てが各 1回ずつ使われるようにビット番号の出現順序、ビットの重みを決めて!/ヽ けば、本発明の手段が実現しょうとする駆動方法のタイミングが作成できる。
[0081] この場合、最小ビット (ビット番号 1)の表示期間 (ビットの重み)を 1選択期間とするこ とで、発光期間を (最小ビットを表示する選択期間数 X (階調数— 1) =) 1 X 63 = 63 選択期間とし、 1フレーム期間（走査線数 X表示ビット数 =8 X 8 = 64選択期間）に占 める発光期間の比率を（63Z64 X 100 = ) 98. 44%とすることができる。ビット番号 Bに対応する期間が非発光期間（ 1. 56 %)である。
[0082] このフォーマットに従い、走査ライン数が 220本の場合に 64階調表示を行うタイミン グを図 6に示す。先の例と比べると、走査ライン数の比は 220Z8 = 27. 5である。
[0083] この場合、最小ビット（ビット番号 1)の表示期間（ビットの重み）を 27 (上記走査線数 の比の小数点以下を切り捨てた値)選択期間とすることで、発光期間を (最小ビットを 表示する選択期間数 X (階調数— 1) =) 27 X 63 = 1701選択期間とし、 1フレーム 期間（走査ライン数 X表示ビット数 = 220 X 8 = 1760選択期間）に占める発光期間 の比率を（170lZl760 X 100 = ) 96. 65%とすることができる。ビット番号 Βに対応 する期間が非発光期間（3. 35%)である。
[0084] なお、本駆動方法では上位ビットの重みが 14とか 21と力となり、 2の累乗で各ビット 重みを増やしていく場合に比べ、表示できる階調数が小さくなつている。しかしこの点 は時間分割階調表示では問題とならな ヽ。現実に PDP (プラズマディスプレイパネル )等で用いられている時間分割階調表示方法では上位 2〜3ビットの重みを同等もし くは余り差がない程度にし動画偽輪郭を目立たせなくする工夫をしている。このため 、本駆動方法のように上位ビットの重みを小さく取る駆動方法は、動画偽輪郭を抑制 する観点で特に問題とはならない。
[0085] 上記駆動方式を用いた表示装置にお!、て、例えば表示品位を QVGA (Quarter Video Graphic Array:データライン 240 X走査ライン 320)、指示データの分割 数を 8とし、それぞれの重みがビット番号 1、 2、 3、 4、 5、 6、 7、 Bに対して 1： 2 :4 : 7 : 14 : 14 : 21 : 0の比となるような 8個の指示データを用いるとする。このときの図 2に示 した表示装置 1の駆動タイミングチャートをそれぞれ図 7に示す。
[0086] 図 7において、単位期間は、 1フレーム期間を走査する全ての走査ライン数で割つ たものであり、その 1フレーム期間を指示データ数で割ったものが占有期間となる。し たがって、図 7の例にて示す駆動回路の駆動タイミングでは、 1単位期間は 8占有期 間からなる。ただし、仮想的な走査ラインを追加し、表示パネルに存在する全て走査 ライン数と実際の走査ライン数とを異なる設定とすることで、より発光期間を長く設定 することが可能である。図 7においては、仮想的なラインを 1本追加し、全走査ライン 数を 321としている。仮想的な走査ラインの追カ卩は極力少なくすることで、より長い発 光期間を確保しつつ、駆動回路の動作周波数を低く抑えたままにすることができる。 なお、それぞれの占有期間が各指示データのビット番号 1、 2、 3、 4、 5、 6、 7、 Bのい ずれか 1つを担当し、画素回路 Aijに対応する指示データを送信する。
[0087] 図 7において、横軸は時間を示し、占有期間"：!"〜" 8"の集合である単位期間を 1 つのまとまりとしている。縦軸はそれぞれの占有期間で選択されている走査ライン Gi の各画素回路 Aijに与えられる指示データを示す。指示データは、図 3に示すように データラッチ 602の出力がラインラッチ 603に転送されて、最終的に画像信号出力回 路 604よりデータライン ¾へ出力された状態ものを指す。
[0088] 図 7において、占有期間":!"〜" 7"のいずれにおいても、指示データに従ってハイ レベルあるいはローレベルのどちらかがデータライン Sjに出力されるが、占有期間" 8 "における指示データ Bに対してはブランキング走査が行われるため、出力はすべて ローレベルである。したがって、占有期間"：!"〜" 7"においては画素回路 Aijに発光 を指示する表示信号、もしくは非発光を指示する表示信号のいずれかが画像信号出 力回路 604より出力され、画素回路 Aijは発光状態あるいは非発光状態にあるが、占 有期間" 8"にお 、ては 、ずれの ¾にも非発光を指示する表示信号が出力されるため 、有機 EL素子 504は必ず非発光状態にある。
[0089] また、走査ライン 1からデータライン ¾にブランキング信号が出力される様子を順に 見ていくと、ある単位期間 Xの占有期間 8において走査ライン nにブランキング信号が 出力された後、次の単位期間 X+ 1の占有期間 8においては、走査ライン n+ 1にブラ ンキング信号が出力されていることがわかる。したがって、指示データ Bにだけに着目 すれば、単位期間ごとに走査ラインを 1行ずつ線順次走査していることになる。また、 図 7では走査ライン数が多 、ために表示を省略して!/、るが、どの指示データに関して も同様である。
[0090] 1単位期間を 8個の占有期間に分けて表示することを省略したタイミングチャートを 図 8に示す。図 8で示すとおり、表示装置 1は、ある時間に走査が多重して行われるよ うな状態となり、かつ、ブランキング走査を行った後にのみ確定的な非発光状態とな る。従って、画素回路 Aijには、全ての走査ラインを一通り走査し終えてから次の走査 に入るような線順次走査の束縛を受けずに画像データを送信することができ、さらに 画素回路 Aijにおいてほとんどの時間を発光期間として利用することが可能である様 子がわかる。
[0091] このように、上記の時間多重階調駆動方式を用いることによって、画素回路 Aijに消 去用（初期化）トランジスタを追加することなぐスイッチング用トランジスタとその制御 用の走査ラインのみで、 1フレーム期間のほとんどの時間を発光期間に充てることが 可會 になる。
[0092] 次に、図 2のコントロール回路 402は、図 9に示すように、入力された Cビット（図 7の 駆動条件では 6ビット）の階調データ Dinを 8個の指示データ Dil〜Di8 (ビット番号 1 〜7, B)に変換するためのルックアップテーブル回路 15と、同一種類の指示データ が同一のアドレスに対応するようデータ同士を^ &み替えるビット処理回路 16 (指示デ ータ組み替え回路）と、ビット処理回路 16からの出力 Wilを受け取るフレームメモリ 1 7と、そのフレームメモリ 17から読み出された指示データ Rilを sodとして出力するた めの出力回路 18 (指示データ再^ aみ替え回路）と、それらの回路を制御するデータ 制御回路 14とから成り立つている。データ制御回路 14には同期信号 HD, VD、クロ ック信号 elkなどの信号が入力され、データ制御回路 14からはソースクロック信号 sc、 ゲートクロック信号 gc、ゲートアドレス信号 gad、制御信号 glpなどが出力される。また 、データ制御回路 14から、ルックアップテーブル回路 15にはクロック信号 clk、ビット 処理回路 16にはクロック信号 clk、ロード信号 LE力 フレームメモリ 17には書き込み アドレス信号 wad、読み出しアドレス信号 rad、出力回路 18にはリード信号 RE、クロッ ク信号 elkなどの信号が入力される。なお、 Cは、 1フレーム期間に存在する有機 EL 素子 504の表示状態の個数 aより小さ 、。
[0093] ここでは、ルックアップテーブル回路 15では、入力された 64階調のデータを、予め 定めてお 、たルックアップテーブル（以下 LUTと省略して示す）を用いて 8個の指示 データ（ビット番号 1〜7, B)に変換する。
[0094] 図 10にこの LUTの一例を示す。図中、「〇」が 1、空白が 0に相当する。左 2列は階 調 (左は 16進数表記、右は 10進数表記）である。図 10の LUTでは 42階調力も 43階 調の遷移においてビット 6からビット 7へ発光期間の遷移を行わせている。これは、各 階調遷移において動画偽輪郭を少しでも小さくしょうとする工夫であるが、このように LUTを用いることで、各種階調遷移を試し、最適な階調繰り上がりパターンを作れる ので好ましい。
[0095] なお、このような LUTは不揮発メモリや論理回路を用いて作成することができるの で、それほど大きな回路規模を必要とせず実現できる。
[0096] そして、このようにして作成された指示データを、同一種類の指示データが 1つのァ ドレスに対応するようデータ同士を組み替えてフレームメモリへ記録し、読み出す。
[0097] この動作を説明するためのタイミングが図 11である。
[0098] 図 11の 1)〜3)は入力された同期信号 HD, VDとクロック信号 elkである。そして、 4 )入力された Cビットの信号 Dinは LUTにより 5)指示データ Dil〜Di8に変換され、ビ ット処理回路 16にて 8ビットのシフトレジスタを通してパラレル化され、 13)ロード信号 LEにて 8clk周期で 8個のパラレル Zシリアル化回路に取り込まれ、データ組み替え が行われる。
[0099] 即ち、 5)〜12)の画素毎に対応するデータの組み合わせ Dil〜Di8が 14)〜21) の指示データ毎に対応するデータの組み合わせ Do l〜Do8に組み替えられる。
[0100] これは、例えば Dolが画素 Ai8〜AiFのビット番号 1の指示データであり、 Do2力画 素 Ai8〜AiFのビット番号 2の指示データである等、理解すれば!/、 、。
[0101] 例えば、 Dinとして、 Ai8〜AiFの階調データが
32、 8、 40、 6、 9、 52、 20、 4
であったとすると、 LUTにより、 Dilとして、ビット番号 8〜1の順に
「00110100」、
「00001001」、
「00111101」、
「00000110」、
「00001010」、
「01110011」、
「00100110」、 「00000100」
にそれぞれ変換される。したがって、データ組み替えにより、
Do8は「00000000」、
Do7は「00000100」、
Do6は「10100110」、
Do5は「10100100」、
Do4は「01101000」、
Do3は「10110011」、
Do2は「00011110」、
Dolは「01100100」
となる。
[0102] そして、この Do8〜Dolを順番にデータ 22) Wilとして 23) wadで示されるフレーム メモリのアドレスに書き込むことで、フレームメモリの各アドレスには 1アドレス当たり（8 個の画素に対応する） 1種類の指示データが書き込まれる。すなわち、あるアドレスに Do8力格納され、その次のアドレスに Do7が格納され、その次のアドレスに Do6が格 納され、というように、連続したアドレスに Do8〜Dolがこの順にそれぞれ格納される 。したがって、フレームメモリから指示データを読み出すとき、 25) radにあるように読 み出しアドレスを 8単位で増カロさせることで、 26) Rilのように、 1選択期間毎に異なる 種類の指示データをフレームメモリから読み出し、 27) sodのように出力回路 18を通 して、データドライバ回路へ供給することができる。
[0103] なお、 24)はフレームメモリへ書き込みを許すタイミングを示すライトイネーブル信号 WEN, 28)はソースドライバに供給するスタートパルス sp、 29)はソースドライバに供 給するラッチパルス lp、 30)は 27)の出力 sodに重畳されたアドレス信号を取り出すた めの制御信号 glp、 31)はその取り出されて走査ドライバに供給されるアドレス信号 ga 、 32)は走査ドライバに供給されるゲート選択期間を示す信号 genである。
[0104] このフレームメモリ 17の読み書きタイミングとアドレスとの制御を行うデータ制御回路 14では、図 12に示されるように、入力された同期信号 HD, VDで同期を取ったカウ ンタ 36 (第 1データカウンタ）によりフレームメモリ 17への書き込みアドレスが決定され る。
[0105] 一方、フレームメモリ 17からの読み出しは単位時間（8選択期間）単位で固定する 必要がある。そこで、そのアドレスを決めるカウンタ 38 (第 2データカウンタ）には外部 力 同期を掛けない。この結果、本発明の手段が実現しょうとする駆動方法の 1フレ ーム期間は単位期間（8選択期間）単位で固定される。そして、このようなデータ制御 回路 14の構成を取ることで、フレームメモリ 17から読み出される指示データの 1フレ ーム期間の長さ、すなわち、 1フレーム期間中に読み出される指示データの長さが、 単位期間（8選択期間）の倍数となることを保証している。
[0106] なお、このような動作をさせる場合、フレームメモリ 17から読み出すデータの走査ラ インのアドレスを指定する方法には 2つある。
[0107] 1つの方法は、単位期間（8選択期間）を決めるカウンタ 38と同様に、外部から同期 を取らない方法である。
[0108] もう 1つの方法は、図 12に示すように、入力された同期信号 VDによる同期を単位 期間（8選択期間）毎に認める方法である。
[0109] 後者の場合、フレームメモリ 17へのデータ書き込み力 1フレーム分のデータ読み 出し完了後に行われることが好まし 、。
[0110] このことを図式的に示すため、図 13にそのタイミングを示す。
[0111] 図 13は図 4のタイミングチャートと同様の意味を持ち、図 8を描きなおしたものである 力 1単位期間を 8選択期間に分けて表示する手間を省いている。これは限られた図 面で 320本の走査ラインの各選択タイミングを示すことが極めて困難だ力もである。こ の図 13は、図 7で示した走査ライン数 320本 (仮想的な走査ライン数を含めると 321 本)のパネルで 64階調表示する場合のタイミングを模式的に示すタイミングチャートと なる。
[0112] 図 13でフレームメモリ 17へデータを書き込むタイミングは INの記号で示した。この タイミングは前のフレームのビット番号 7, 6, 1, 2, 3, 4, 5の指示データをフレームメ モリから読み出した後、次のフレームの指示データを読み出すまでの間に存在するこ とが好ましい。
[0113] なお、指示データの中に初期化データであるビット番号 Bのデータを含める場合、 その値は「0」と決めて 、るので、その読み出しタイミングは特に気にしなくて良!、。
[0114] この結果、入力された 1フレーム期間に各指示データが 1回ずつ出力されるので、 動画像表示時にも映像乱れが起こらないようにすることができる。
[0115] そこで、本実施の形態の説明では後者の方法を用いることとし、図 12に示すように 、入力された VDを、クロックを単位期間（8選択期間)分用いてラッチ 39に保持し、そ の反転信号と ANDをとるなどして走査カウンタ 81に同期を掛けている。データ制御 回路 14は、カウンタ 36、スィッチ 37、カウンタ 38、ラッチ 39、スィッチ 50、および、走 查カウンタ 81〜8aを備えている。また、図中、 rselは走査カウンタ同期信号、 radlは クロック信号、 adl〜adaはビット毎の読み出しアドレス、 radhは読み出しアドレス、 wa dは書き込みアドレス、 addはフレームメモリからの読み出し用アドレス、 wselは同期 信号である。なお、この走査カウンタ 81は、フレームメモリからデータを読み出す場合 に走査アドレスを決める第 1の走査カウンタ 81である。 a個の走査カウンタがあり、そ れぞれ、第 1ないし第 aの走査カウンタである。なお、便宜上、図 12では、走査カウン タ 81および走査カウンタ 8aのみを図示している。
[0116] ところで、より正確な階調表示を行うためには、このフレームメモリからデータを読み 出す際に用いる走査カウンタ 81〜8aに同期を掛ける場合、これら走査カウンタ総て に一度に同期を掛けることは好ましくない。
[0117] これは、図 13のタイミングを見れば判るように、ビット番号 B以外の表示期間の長さ が固定されているからである。そして、上記のように読み出し側のカウンタ 38は単位 期間（8選択期間）単位で同期を取るので、読み出し側の 1フレーム期間が単位期間 (8選択期間）単位で変動する力もである。
[0118] このため、あるタイミングで総ての走査カウンタ 81〜8aに同期をとると、図 13の 1フ レーム期間が例えばタイミング Aのポイントで単位期間（8選択期間）延びてしま 、、 正確な階調表示を行うことができな 、。
[0119] そこで、図 12に示すように単位期間（8選択期間単位)クロックを用いてビット番号 7 に対応する走査カウンタ 81に入力側同期信号 VDと同期を掛ける場合でも、第 1の 走査カウンタ 81がある特定の値になったとき次の第 2の走査カウンタ（図示せず）に 同期を掛ける等、各走査カウンタの同期タイミングをずらすことが好ま 、。 [0120] このことにより、各ビット番号に対応した表示期間の長さが保たれ、正確な階調表示 を行うことができる。
[0121] なお、上記各指示データ (各ビット番号のデータ）に対応したカウンタ 38に同期を取 るタイミングは、図 13の走査ライン G1に各ビット番号の表示が行われるタイミングの 直前とする。
[0122] そして、図 12に示すように、このようにして作った 8個のビット番号に対応する読み 出し用走査アドレスを、スィッチ 50を用いて 8選択期間周期で切り替えて、読み出し 用走査アドレスとしてスィッチ 37に入力し、書き込み用アドレスと切り替え、フレームメ モリからの読み出し用走査アドレスとする。
[0123] このようなコントロール回路 402は、低温ポリシリコン TFTで作ることも可能であるが 、外付け ICを用いることも可能である。
[0124] この ICを用いる場合、コントロール ICと駆動回路との間で必要とするロジック信号の 振幅電圧が異なることがある。
[0125] そこで、図 2に示す電圧変換回路 407を用いる必要がある。
[0126] 次に、上記駆動方法を実現するための図 2のゲートドライバ回路 404の構成は、図 14〖こ示すよう〖こ、 4ビット 16ラインデコーダ 32, 33〖こより、入力された 8bitの走査アド レス信号（アドレス上位ビット gahおよびアドレス下位ビット gal)をデコードし、両者の A NDを取って対応する走査ライン gl〜gmを選び、ゲート信号 genにより許容された期 間にバッファ回路 34を通して選択電圧を出力する構成を取る。
[0127] この構成を取ることで、図 4に示すような時間的に離散的に見える走査アドレスを選 択することができる。なお、この走査アドレス信号は、コントロール回路 402を構成す るデータ制御回路 14の読み出し用走査アドレスから (遅延されて)構成される。
[0128] このことにより、ランダムな走査アドレスを選択していっても、表示データと走査アド レスとの関係に狂いが発生しなくて良い。
[0129] なお、上記駆動方法を実現するためのゲートドライバ回路 404は、 8本のシフトレジ スタとセレクタ回路とから構成することもできる。
[0130] ただしこの場合、 8本のシフトレジスタを構成するので、必要な回路規模が、上記ァ ドレスデコーダを用いる場合に比べ増えてしまう。 [0131] このため、ゲートドライバ回路 404を低温ポリシリコン TFT等で構成する場合、上記 アドレスデコーダを用いる構成の方が、回路を配置するための面積を小さくでき、表 示画面周辺の幅を狭く（狭額縁化)できる。
[0132] なお、この走査アドレス gaは直接コントロール回路 402からパラレルに配線しても良 いが、図 15に示すように、走査アドレスをー且パラレル Zシリアル変換してコントロー ル回路 402から出力し、電圧変換回路 7の前後でシリアル Zパラレル変換回路 40で 再度シリアル Zパラレル変換しても良 、。
[0133] この場合、コントロール回路 402からの配線本数を減らし、その分、コントロール回 路 402から出力する端子数を減らすことができる。
[0134] すなわち、
k> (データドライバ回路 405から出力するデータライン ¾の数) Z (データドライバ回 路 405へ入力されるデータ配線の数）
の条件を満たす整数 kを用いて、データドライバ回路 405に供給する指示データの 周波数がその 1選択周期の k倍以上であるとすると、コントロール回路 402からの出 力においては、必要なアドレスデータを 1選択期間に k個以上シリアルにデータ転送 するように構成することができる。これにより、コントロール回路 402からの出力におけ る必要なアドレスラインの数を lZk以下にでき、その配線に必要な面積を節約できる
[0135] またこの走査アドレス gaは、図 16に示すように、データドライバ回路 405に向力う指 示データ sodに時間的に重畳し、制御信号 glpでラッチ 20に保持し、ゲートドライバ回 路 404に向けて出力するよう配線しても良い。すなわち、データドライバ回路 405に 供給する指示データと、ゲートドライバ回路 404に供給する走査アドレス信号とが、同 一の配線を通して供給される。
[0136] この場合も、コントロール回路 402からの配線本数を減らし、その分、コントロール回 路 402から出力する端子数を減らすことができる。
[0137] 上記のような駆動方法を用いることで、図 1に示した画素回路 Aijの動作は以下のよ うになる。
[0138] まず、駆動用トランジスタ 502のゲート電極には、それぞれの画素回路 Aijにおいて 有機 EL素子 504を所定の輝度で発光させるために必要な電流が流れるように制限 する電位力バイアスライン より与えられている。バイアスライン より印加される電位 は、指示データによって発光、非発光どちらを選択する際にも、また、書き込み期間 および駆動期間のいずれであっても、常に一定で構わない。但し、前述したように、 その一定にする値を、基準バイアス電源 406が複数通りから選択するようにすること ができる。
[0139] 画素回路 Aijの書き込み期間には、走査ライン Giが選択状態となり、選択用トランジ スタ 501を通じて電流制御用トランジスタ 503のゲート電極に指示データが送信され る。指示データがハイレベル (非発光）であれば電流制御用トランジスタ 503は OFF 状態に、指示データがローレベル (発光)であれば電流制御用トランジスタ 503は O N状態となる。このときのゲート電位をキャパシタ 505によって保持することで、選択 用トランジスタ 501を OFF状態としても電流制御用トランジスタ 503の ONZOFF状 態は保持される。
[0140] 次に駆動期間においては、選択用トランジスタ 501を OFF状態とし、電流制御用ト ランジスタ 503のゲート電位に応じて、発光状態では駆動用トランジスタ 502にて制 限された電流 Ionが有機 EL素子 504へと流れる。非発光状態では電流制御用トラン ジスタ 503にて電流がほとんど遮断される（実際には、微少な電流 Ioffが有機 EL素 子 504へと流れる）。なお、指示データ Bが書き込まれる場合はブランキング走査であ り、その場合、電流制御用トランジスタ 503は必ず OFF状態となる。
[0141] このように、上記の時間多重階調駆動方式を実施することにより、図 2の構成をとる 表示装置 1においては、フレーム周期よりも短い期間で表示信号を書き替えることが でき、画素回路 Aijに消去用トランジスタを追加することなぐ 1フレーム期間のほとん どの時間を表示期間に充てることが可能になる。これにより、非表示期間を短く抑え ることがでさる。
[0142] 従って、従来例の図 19および図 20の画素回路と比較して、画素の開口部の拡大と 発光期間の延長とを図ることができるため、素子輝度そのものを低く抑え、パネルの 長寿命化が期待できる。
[0143] また、従来例の図 18は画素を構成する素子の数および制御ラインや電源ラインの 数は本実施の形態の表示装置 1と同じであるが、図 18では駆動用トランジスタ 102を 制御する配線が最低でも 2値の電位を切り替える信号線であるのに対し、表示装置 1 において、駆動用トランジスタ 502を制御するバイアスライン Biに常に同じ一定の電 位しか与えないようにすれば、画素の周辺回路の占有面積を縮小できる。その結果、 表示パネルの歩留まりが向上することが期待できる。なお、この場合にも、上記の時 間多重階調駆動方式を適用することによって、表示期間が延長できるため、結果とし て素子輝度の低減による素子寿命の延長が期待できる。
[0144] なお、ブランキング信号を書き込むことについての効果や周辺回路の構成につい ては、日本国公開特許公報「特開平 9— 127906号公報（1997年 5月 16日公開）」 に詳しく記載されているため、ここでは説明を省略するが、このブランキング期間の長 さを調整することによって走査ライン数を自由に設定することが可能となる。
[0145] また、画素回路 Aijおよび駆動回路を構成するスイッチング素子は、 TFTであること が好ましい。また、画素回路 Aijおよび駆動回路を構成するスイッチング素子は、低 温多結晶シリコンや CGシリコンで形成されていることが望ましい。電気光学素子を発 光させるのに必要な大きさの電流を流すことができる TFTであれば、 TFTを構成す る半導体材料はアモルファスシリコンでもよいが、より高輝度での発光に必要な大きさ の電流を確保するために、低温多結晶シリコンや CGシリコンであることが望ましい。 また、電気光学素子を駆動させる条件を満たすならば、 p型トランジスタと n型トランジ スタとのどちらであっても構わない。
[0146] 以上のように、本実施の形態によれば、画素回路は、書き込み期間と駆動期間との 和からなる複期間や、書き込み期間のみからなる単期間を、表示期間として各フレー ム期間に複数設けている。また、複期間力もなる表示期間が少なくとも存在する。書 き込み期間には、走査ライン力 入力される走査信号により第 3のトランジスタが ON 状態となって、画素回路が書き込み可能状態となるので、データラインから表示信号 を書き込む。また、書き込まれた状態では、これにより、画素回路は表示状態となる。 例えば、画素回路を発光状態とする表示信号が書き込まれた場合には、第 1のトラン ジスタが導通するようにスイッチングを行い、第 2のトランジスタが電気光学素子に駆 動電流を流して電気光学素子を発光させる。また、例えば、画素回路を非発光状態 とする表示信号が書き込まれた場合には、第 1のトランジスタが遮断するようにスイツ チングを行い、電気光学素子に電流を流さず電気光学素子を非発光とする。駆動期 間には、第 3のトランジスタが OFF状態となって、画素回路が非書き込み可能状態と なるので、直前の書き込み期間に書き込まれた表示信号を保持して電気光学素子を 駆動し、同じ表示状態を保つ。書き込み期間と駆動期間との両方において画素回路 が表示状態となるので、書き込み期間と駆動期間との和の期間は、書き込まれた表 示信号に応じた表示を行う表示期間となる。
[0147] そして、走査信号出力回路は、各フレーム期間における全ての前記走査ラインの全 ての前記書き込み期間を任意の順序で互いに重なることなく実行するように、各前記 走査ラインに前記走査信号を出力する。これは、複期間からなる表示期間が少なくと も存在し、複期間の駆動期間中に他の走査ラインに接続されている画素回路を書き 込み期間とすることができるからである。すなわち、各走査ラインは書き込み期間中だ け選択されればよいので、走査ラインを線順次に走査するのではなぐ飛び飛びに走 查する。表示期間は合計で複数存在するので、ある走査ラインが一旦選択されて、 駆動期間中に他の走査ラインが選択された後、再び元の走査ラインを次の表示期間 の書き込み期間のために選択することが可能になる。従って、 1フレーム期間におい て各走査ラインを複数回選択することができるようになる。これにより、各走査ラインに おいて、各表示期間を連続して実行するなど、非表示期間を極力設けない表示を行 うことができる。上記非表示期間をどの程度減らせるかは、複期間として設けた表示 期間の駆動期間の長さの設定と、各表示期間の並ぶ順序とで調整することが可能で ある。また、これにより、表示期間の設定を自由に行うことができる。
[0148] また、上記の構成では、走査信号として 1種類の信号だけを用いている。各画素回 路の第 2のトランジスタは、輝度信号出力回路から輝度設定ラインを介して同時に所 定電位の輝度信号を供給されて、その所定電位に応じた駆動電流を電気光学素子 に流せばよい。この輝度信号は、走査ラインを区別するようなタイミング信号とは異な り、各第 2のトランジスタに共通に供給されるものである。従って、走査信号出力回路 は、従来のような 2種類の走査信号を出力する必要がなぐ 1種類の走査信号を出力 すればよ!、ので構成が簡略化される。 [0149] また、上記の構成によれば、画素回路に書き込まれた表示信号を消去するためのト ランジスタが不要である。従って、消去用トランジスタを用いることに伴って回路の専 有面積が拡大することを避けることができる。ボトムェミッション方式では開口部が減 少することがないため、表示装置で同じ輝度を保つのに素子の輝度を上げる必要が なぐ素子寿命を長くすることができる。トップェミッション方式では、画素サイズの微 細化が容易になる。
[0150] 以上により、消去用トランジスタを用いずに、 1種類の走査信号を用い、非表示期間 を十分に短く抑えることのできる表示装置を実現することができる。
[0151] また、本実施の形態に係る表示装置 1は、各前記画素回路に書き込む 1フレーム期 間分の前記表示信号は、 Cビットの階調データに対応するものであり、各前記画素回 路の 1フレーム期間分の前記表示信号における前記表示期間は a (aは 2以上かつ C 以上の整数)個設けられ、前記階調データを、 a個の指示データ Bl〜Baに変換して 、順に a個の各前記表示期間に前記画素回路に書き込む前記表示信号とし、 a個の 前記表示期間の各長さは、前記指示データ Bl〜Baの各重みに対応しており、 a個 の前記表示期間の並ぶ順序を所定の順序として、全ての前記走査ライン間で各前記 表示期間の実行タイミングが、前記走査ラインの並ぶ順に、順次一定の間隔で遅れ るように設定されている。
[0152] これによれば、 Cビットの階調データを重みを有する a個の指示データ Bl〜Baに変 換して、それぞれを 1つずつの表示期間に割り当てる。 a個の表示期間を所定の順序 で並べて、走査ラインの並ぶ順に実行タイミングを一定の間隔で遅らせることにより、 各フレーム期間における全ての走査ラインの全ての書き込み期間を任意の順序で互 いに重なることなく実行することが容易に実現できる。画素回路に書き込まれる表示 信号は電気光学素子を発光させるか非発光とするかの 2通りを表す信号となるので、 上記構成により、各画素回路において各フレーム期間で 2eの階調で表される表示状 態を実現することができる。
[0153] また、本実施の形態に係る表示装置 1によれば、前記指示データ Bl〜Baのうち、 少なくとも 1つは、前記電気光学素子を非発光状態に駆動する、前記重みがゼロの データである。 [0154] これによれば、電気光学素子を非発光状態とする、重みがゼロのデータを設けるこ とにより、これを a個の表示期間の最後に割り当てることによって画素回路の初期化デ ータとして用いることができる。
[0155] また、本実施の形態に係る表示装置 1によれば、前記指示データ Bl〜Baの前記 重みの比率が、小さい順に、 2 : 21 :〜：(21"—11) : " ' (111は2以上の整数、 nは 1以上の 整数)となるように、前記重みの比率の少なくとも一部を 2m力 減少させる。
[0156] これによれば、指示データの少なくとも一部の重みを 2mから nだけ減らすことによつ て、フレーム期間の長さを走査ライン数に合わせて調整することができる。
[0157] また、本実施の形態に係る表示装置 1によれば、前記輝度信号出力回路は、前記 輝度設定ラインに出力する輝度信号の前記所定電位を一定とする。
[0158] これによれば、前述の表示装置は DPS駆動のように書き込み期間と表示期間とを 分離する必要がなぐ第 1のトランジスタのスイッチングのみで電気光学素子の発光 および非発光が切り替えられる。従って、輝度信号を一定とすることにより、第 2のトラ ンジスタから電気光学素子に流す電流を固定すれば、電気光学素子の輝度の設定 機構が簡略化される
また、本実施の形態に係る表示装置 1では、前記第 1のトランジスタ、前記第 2のトラ ンジスタ、および、前記第 3のトランジスタの極性をすベて同じとしてもよい。
[0159] これによれば、トランジスタの極性を揃えておくことで、異なる極性のトランジスタを 製造する際に大きな素子間距離を確保しなければならないという問題がなくなって画 素回路の縮小化が図れるとともに、製造プロセスが簡略化される。
[0160] また、本実施の形態に係る表示装置 1によれば、前記画素回路、前記走査信号出 力回路、および、前記表示信号出力回路を構成するトランジスタは、薄膜トランジスタ である。
[0161] これによれば、各トランジスタを薄膜トランジスタとすることにより、ガラス基板などの 絶縁基板上に画素回路および駆動回路を製造することができる。
[0162] また、本実施の形態に係る表示装置 1では、前記薄膜トランジスタを多結晶シリコン を用いて形成してもよい。
[0163] これによれば、多結晶シリコンは、アモルファスシリコンよりも移動度が大きぐ駆動 回路にも適した材料であるので、高品質の表示装置を製造することができる。特に、 第 1および第 2のトランジスタとしては、アモルファスシリコンを用いる場合よりも、電気 光学素子に流す大きな電流を確保する薄膜トランジスタを形成することができる。
[0164] また、本実施の形態に係る表示装置 1では、前記走査信号出力回路および前記表 示信号出力回路力もなる、前記画素回路の駆動回路の、全部もしくは一部が、前記 画素回路を配置した表示パネルと一体に形成されて ヽてもよ ヽ。
[0165] これによれば、表示装置全体の小型化と作成コストの低減を図ることができる。
[0166] また、本実施の形態に係る表示装置 1によれば、前記電気光学素子は有機エレクト 口ルミネッセンス素子である。
[0167] これによれば、電気光学素子がエレクト口ルミネッセンス素子であれば、軽量で薄型 の表示装置を製造することができる。
[0168] 〔実施の形態 2〕
図 17に、本実施の形態に係る表示装置 2の全体の構成を示す。前記実施の形態 1 に記載した部材と同等の機能を有する部材には同じ符号を付してその説明を省略す る。
[0169] 表示装置 2は、図 2の表示装置 1にお 、て、基準バイアス電源 406を基準バイアス 電源 906としたものである。適用される駆動方式は、実施の形態 1で示した時間多重 階調駆動方式である。
[0170] 基準ノィァス電源 906は、その出力が図 2と同様にバイアスライン Biに接続されて いる力 図 2で示した電源とは異なる動作をする。基準バイアス電源 906は、表示パ ネル 401の電源ライン Vpの所定の箇所の電位 Vaを参照して、その電位の変動に応 じてバイアスライン Biへの出力 Vbを変動させることができる構成となって 、る。図 17 では上記所定の箇所力 表示パネル 401の最終行よりも末端側の点となっているが 、その箇所は任意で構わない。
[0171] 一般に、表示する画像において、発光する画素が少ない場合は、基準とする輝度 を高くことで、反対に発光する画素が多いときは輝度を低くする、いわゆるピーク輝度 を設けると、表示品位を向上させることができる。
[0172] 表示パネル 401の電源ライン Vpの各箇所では、電源回路 403より出力された電位 Vppから、その箇所までの発光して 、る画素数に応じた分だけの電圧降下が生じて おり、この電圧降下を Vdとすると Va=Vpp—Vdとなる。この電圧降下は、発光する 画素があるとそれに応じた電流が電源ライン Vpより流れるために生じるもので、発光 している画素が多いほど電圧降下は大きくなるため、 Vaの値は小さくなる。したがつ て、表示パネル 401において適切な箇所の電位 Vaは、発光している画素の数に応 じた電圧信号であると言える。
[0173] この電圧信号である電位 Vaに従って、バイアスライン Biに印加する電位 Vbを調整 すると、表示している画像に応じて素子の基準となる輝度を増減すること、すなわちピ ーク輝度が実現できる。これは、図 1に示す画素回路 Aijのうち、有機 EL素子 504に 流れる電流、すなわち有機 EL素子 504の輝度を決定する要素が、駆動用トランジス タ 502であることによる。駆動用トランジスタ 502はゲート電位によって流れる電流を 決定しており、このゲート電極にカゝかる電位 Vbを調整することで容易に輝度を変更 することができる。電位 Vbは、駆動用トランジスタ 502が飽和領域で動作し、かつ、ト ランジスタの特性バラツキが表示品位に大きな影響を与えない範囲であれば、自由 に設定することができる。なお、本来一定の電位を与え続ける配線は、実際には他の 回路が動作することによって微妙に電位が変動するため、バイアスライン Biの電位は 一定の幅で振れることになる。そこで、本実施形態では、図 1の画素回路 Aijにおい て、バイアスライン Biと電源ライン Vpとの電位変動幅を互いに比較し、キャパシタ 505 の、駆動用トランジスタ 502のゲート端子と接続される側の端子 (電位を固定すべき 端子)を、上記両ラインのうちで変動幅がより小さ 、ものに接続することが望ま 、。
[0174] また、上記のように表示される画像の情報を適切に処理し、バイアスライン Biに印加 する電位 Vbを変更する構成であるのならば、図 17に示す基準バイアス電源 906は どのような構成をとつても構わない。例えば、図 17に示す表示装置 2に入力される画 像データ力 発光する画素の数を算出し、適切な演算を用いて基準バイアス電源 90 6を制御し、電位 Vbを制御しても構わない。
[0175] このように、基準ノィァス電源 906に表示される画像力も適切な情報をフィードバッ クすることで、図 17に示す表示装置 2で容易にピーク輝度を設定することができる。
[0176] また、図 18〜図 20の従来例で同様の効果を得ようとするならば、ゲートドライバ回 路の出力である Geiの電位を画像データに応じて変動させる必要があるため、回路 構成が複雑になり設計が困難である。本実施の形態では、基準バイアス電源 906を 実施の形態 1の基準バイアス電源 406から大幅に変更する必要はなぐ従来例よりも 周辺回路の専有面積は小さく済む。
[0177] 本実施の形態に係る表示装置 2によれば、前記輝度信号出力回路は、前記輝度 設定ラインに出力する前記輝度信号の前記所定電位を調整することができる。
[0178] これによれば、輝度信号の電位を調整可能にすることにより、表示される画像に応 じて電気光学素子のピーク輝度を変更することが可能となる。輝度設定ラインの電位 を一定に保とうとしても、この電位が変動してしまう場合には、それぞれの電気光学素 子の輝度も変動する。したがって、例えば表示される画像における発光している画素 の数、表示エリア全体で流れる電流値などを基に、電気光学素子を、表示される画 像に応じたピーク輝度に制御することによって、より高い表示品位を得ることができる
[0179] 以上、各実施の形態について述べた。
[0180] 以上の実施の形態において、各 TFTは、半導体基板上に形成した MOSトランジス タであってもよい。駆動用トランジスタには、一般に、絶縁ゲート型電界効果トランジス タを使用することができる。
電流駆動型の電気光学素子としては、 FEDの発光部でもよいし、半導体 LEDでもよ い。
[0181] このように、本発明の表示装置は、各前記画素回路に書き込む 1フレーム期間分の 前記表示信号は、 Cビットの階調データに対応するものであり、各前記画素回路の 1 フレーム期間分の前記表示信号における前記表示期間は a (aは 2以上かつ C以上の 整数)個設けられ、前記階調データを、 a個の指示データ Bl〜Baに変換して、順に a 個の各前記表示期間に前記画素回路に書き込む前記表示信号とし、 a個の前記表 示期間の各長さは、前記指示データ Bl〜Baの各重みに対応しており、 a個の前記 表示期間の並ぶ順序を所定の順序として、全ての前記走査ライン間で各前記表示 期間の実行タイミングが、前記走査ラインの並ぶ順に、順次一定の間隔で遅れるよう に設定されて 、ることが好ま 、。 [0182] 上記の発明によれば、 Cビットの階調データを重みを有する a個の指示データ Bl〜 Baに変換して、それぞれを 1つずつの表示期間に割り当てる。 a個の表示期間を所 定の順序で並べて、走査ラインの並ぶ順に実行タイミングを一定の間隔で遅らせるこ とにより、各フレーム期間における全ての走査ラインの全ての書き込み期間を任意の 順序で互いに重なることなく実行することが容易に実現できる。画素回路に書き込ま れる表示信号は電気光学素子を発光させるか非発光とするかの 2通りを表す信号と なるので、上記構成により、各画素回路において各フレーム期間で 2eの階調で表さ れる表示状態を実現することができる。
[0183] 本発明の表示装置は、前記指示データ Bl〜Baのうち、少なくとも 1つは、前記電 気光学素子を非発光状態に駆動する、前記重みがゼロのデータであることが好まし い。
[0184] 上記の発明によれば、電気光学素子を非発光状態とする、重みがゼロのデータを 設けることにより、これを a個の表示期間の最後に割り当てることによって画素回路の 初期化データとして用いることができる。
[0185] 本発明の表示装置は、前記指示データ Bl〜Baの前記重みの比率力 小さい順に 、 2 ： 21：…： (2m— n)： · · · (mは 2以上の整数、 nは 1以上の整数）となるように、前記重 みの比率の少なくとも一部を 2m力も減少させることが好ましい。
[0186] 上記の発明によれば、指示データの少なくとも一部の重みを 2m力 nだけ減らすこ とによって、フレーム期間の長さを走査ライン数に合わせて調整することができる。
[0187] 本発明の表示装置は、前記輝度信号出力回路は、前記輝度設定ラインに出力す る前記輝度信号の前記所定電位を一定とすることが好ましい。
[0188] 上記の発明によれば、前述の表示装置は DPS駆動のように書き込み期間と表示期 間とを分離する必要がなぐ第 1のトランジスタのスイッチングのみで電気光学素子の 発光および非発光が切り替えられる。従って、輝度信号を一定とすることにより、第 2 のトランジスタから電気光学素子に流す電流を固定すれば、電気光学素子の輝度の 設定機構が簡略化されることができる。
[0189] 本発明の表示装置は、前記輝度信号出力回路は、前記輝度設定ラインに出力す る前記輝度信号の前記所定電位を調整することができる。 [0190] 上記の発明によれば、輝度信号の電位を調整可能にすることにより、表示される画 像に応じて電気光学素子のピーク輝度を変更することが可能となる。輝度設定ライン の電位を一定に保とうとしても、この電位が変動してしまう場合には、それぞれの電気 光学素子の輝度も変動する。したがって、例えば表示される画像における発光してい る画素の数、表示エリア全体で流れる電流値などを基に、電気光学素子を、表示さ れる画像に応じたピーク輝度に制御することによって、より高い表示品位を得ることが できる。
[0191] 本発明の表示装置は、前記第 1のトランジスタ、前記第 2のトランジスタ、および、前 記第 3のトランジスタの極性がすべて同じであることが好ましい。
[0192] 上記の発明によれば、トランジスタの極性を揃えておくことで、異なる極性のトランジ スタを製造する際に大きな素子間距離を確保しなければならいという問題がなくなつ て画素回路の縮小化が図れるとともに、製造プロセスが簡略ィ匕されることができる。
[0193] 本発明の表示装置は、前記画素回路、前記走査信号出力回路、および、前記表 示信号出力回路を構成するトランジスタは、薄膜トランジスタであることが好ましい。
[0194] 上記の発明によれば、各トランジスタを薄膜トランジスタとすることにより、ガラス基板 などの絶縁基板上に画素回路および駆動回路を製造することができる。
[0195] 本発明の表示装置は、前記薄膜トランジスタは多結晶シリコンを用いて形成されて 、ることが好まし!/、。
[0196] 上記の発明によれば、多結晶シリコンは、アモルファスシリコンよりも移動度が大きく 、駆動回路にも適した材料であるので、高品質の表示装置を製造することができる。 特に、第 1および第 2のトランジスタとしては、アモルファスシリコンを用いる場合よりも 、電気光学素子に流す大きな電流を確保する薄膜トランジスタを形成することができ る。
[0197] 本発明の表示装置は、前記走査信号出力回路および前記表示信号出力回路から なる、前記画素回路の駆動回路の、全部もしくは一部が、前記画素回路を配置した 表示パネルと一体に形成されて 、ることが好まし 、。
[0198] 上記の発明によれば、表示装置全体の小型化と作成コストの低減を図ることができ る。 [0199] 本発明の表示装置は、前記電気光学素子は有機エレクト口ルミネッセンス素子であ ることが好ましい。
[0200] 上記の発明によれば、電気光学素子が有機エレクト口ルミネッセンス素子であれば 、軽量で薄型の表示装置を製造することができる。
[0201] なお、発明を実施するための最良の形態の項においてなした具体的な実施態様ま たは実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのよう な具体例にのみ限定して狭義に解釈されるべきものではなぐ本発明の精神と特許 請求の範囲内で、いろいろと変更して実施することができるものである。
産業上の利用の可能性
[0202] 本発明は EL表示装置に好適に使用することができる。

Claims

請求の範囲
走査ラインとデータラインとの各交差点に対応して配置された画素回路を備え、各 前記画素回路は電流駆動型の電気光学素子を備え、走査信号出力回路から前記 走査ラインに出力した走査信号により書き込み可能状態とした前記画素回路に、表 示信号出力回路から前記データラインを介して前記電気光学素子の駆動電流に対 応した表示信号を書き込む表示装置であって、
各前記画素回路は、第 1のトランジスタと第 2のトランジスタと第 3のトランジスタとを 備え、
第 1の電圧源と第 2の電圧源との間に、前記電気光学素子と前記第 1のトランジスタ と前記第 2のトランジスタとを、直列に接続された状態に備え、前記第 1のトランジスタ は前記データラインから前記画素回路に書き込まれた前記表示信号に応じてスイツ チングを行い、前記第 2のトランジスタは、前記走査ラインとは別の輝度設定ラインに 出力された輝度信号に応じて所定の値の電流を流すように制御され、
前記第 3のトランジスタは、前記走査ラインから入力される前記走査信号に応じてス イッチングを行！ヽ、前記走査信号により ON状態となると前記データラインと前記画素 回路とを互いに導通させることにより前記画素回路を前記書き込み可能状態とし、前 記走査信号により OFF状態となると前記データラインと前記画素回路とを互いに非 導通とすることにより前記画素回路を非書き込み可能状態とし、
前記書き込み可能状態となるとともに前記画素回路に前記表示信号が書き込まれ ると前記画素回路が前記表示信号に応じた表示状態となる書き込み期間と、前記非 書き込み可能状態となって直前の前記書き込み期間に書き込まれた前記表示信号 に応じて前記電気光学素子が駆動される駆動期間との和力 なる複期間を少なくと も有し、前記複期間、および、前記書き込み期間のみ力 なる単期間の少なくとも一 方力 選択されてなる表示期間が合計で複数となるように、前記画素回路の各フレ ーム期間を構成し、前記駆動期間の長さは前記複期間のそれぞれに個別に決定さ れており、
前記第 2のトランジスタが前記所定の値の電流を流すように、前記輝度設定ライン に各前記画素回路に同時に所定電位の前記輝度信号を出力する輝度信号出力回 路を備え、
前記走査信号出力回路は、各フレーム期間における全ての前記走査ラインの全て の前記書き込み期間を任意の順序で互いに重なることなく実行するように、各前記走 查ラインに前記走査信号を出力することを特徴とする表示装置。
[2] 各前記画素回路に書き込む 1フレーム期間分の前記表示信号は、 Cビットの階調 データに対応するものであり、
各前記画素回路の 1フレーム期間分の前記表示信号における前記表示期間は a (a は 2以上かつ C以上の整数)個設けられ、
前記階調データを、 a個の指示データ Bl〜Baに変換して、順に a個の各前記表示 期間に前記画素回路に書き込む前記表示信号とし、
a個の前記表示期間の各長さは、前記指示データ Bl〜Baの各重みに対応してお り、
a個の前記表示期間の並ぶ順序を所定の順序として、全ての前記走査ライン間で 各前記表示期間の実行タイミングが、前記走査ラインの並ぶ順に、順次一定の間隔 で遅れるように設定されて 、ることを特徴とする請求項 1に記載の表示装置。
[3] 前記指示データ Bl〜Baのうち、少なくとも 1つは、前記電気光学素子を非発光状 態に駆動する、前記重みがゼロのデータであることを特徴とする請求項 2に記載の表 示装置。
[4] 前記指示データ Bl〜Baの前記重みの比率力 小さい順に、 So ^1：…：(2m— n) : …（！ nは 2以上の整数、 nは 1以上の整数）となるように、前記重みの比率の少なくとも 一部を 2m力 減少させることを特徴とする請求項 2に記載の表示装置。
[5] 前記指示データ Bl〜Baの前記重みの比率力 小さい順に、 S^ ^1：…：(2m— n) : …（！ nは 2以上の整数、 nは 1以上の整数）となるように、前記重みの比率の少なくとも 一部を 2m力 減少させることを特徴とする請求項 3に記載の表示装置。
[6] 前記輝度信号出力回路は、前記輝度設定ラインに出力する前記輝度信号の前記 所定電位を一定とすることを特徴とする請求項 1に記載の表示装置。
[7] 前記輝度信号出力回路は、前記輝度設定ラインに出力する前記輝度信号の前記 所定電位を調整することができることを特徴とする請求項 1に記載の表示装置。
[8] 前記第 1のトランジスタ、前記第 2のトランジスタ、および、前記第 3のトランジスタの 極性がすべて同じであることを特徴とする請求項 1〜6のいずれ力 1項に記載の表示 装置。
[9] 前記画素回路、前記走査信号出力回路、および、前記表示信号出力回路を構成 するトランジスタは、薄膜トランジスタであることを特徴とする請求項 1〜7のいずれか
1項に記載の表示装置。
[10] 前記画素回路、前記走査信号出力回路、および、前記表示信号出力回路を構成 するトランジスタは、薄膜トランジスタであることを特徴とする請求項 8に記載の表示装 置。
[11] 前記薄膜トランジスタは多結晶シリコンを用いて形成されていることを特徴とする請 求項 9に記載の表示装置。
[12] 前記薄膜トランジスタは多結晶シリコンを用いて形成されていることを特徴とする請 求項 10に記載の表示装置。
[13] 前記走査信号出力回路および前記表示信号出力回路からなる、前記画素回路の 駆動回路の、全部もしくは一部が、前記画素回路を配置した表示パネルと一体に形 成されていることを特徴とする請求項 1〜7のいずれ力 1項に記載の表示装置。
[14] 前記走査信号出力回路および前記表示信号出力回路からなる、前記画素回路の 駆動回路の、全部もしくは一部が、前記画素回路を配置した表示パネルと一体に形 成されて!/、ることを特徴とする請求項 8に記載の表示装置。
[15] 前記走査信号出力回路および前記表示信号出力回路からなる、前記画素回路の 駆動回路の、全部もしくは一部が、前記画素回路を配置した表示パネルと一体に形 成されて!/、ることを特徴とする請求項 9に記載の表示装置。
[16] 前記走査信号出力回路および前記表示信号出力回路からなる、前記画素回路の 駆動回路の、全部もしくは一部が、前記画素回路を配置した表示パネルと一体に形 成されていることを特徴とする請求項 10に記載の表示装置。
[17] 前記走査信号出力回路および前記表示信号出力回路からなる、前記画素回路の 駆動回路の、全部もしくは一部が、前記画素回路を配置した表示パネルと一体に形 成されて!/、ることを特徴とする請求項 11に記載の表示装置。
[18] 前記走査信号出力回路および前記表示信号出力回路からなる、前記画素回路の 駆動回路の、全部もしくは一部が、前記画素回路を配置した表示パネルと一体に形 成されていることを特徴とする請求項 12に記載の表示装置。
[19] 前記電気光学素子は有機エレクト口ルミネッセンス素子であることを特徴とする請求 項 1〜7のいずれか 1項に記載の表示装置。
[20] 前記電気光学素子は有機エレクト口ルミネッセンス素子であることを特徴とする請求 項 8に記載の表示装置。
[21] 前記電気光学素子は有機エレクト口ルミネッセンス素子であることを特徴とする請求 項 9に記載の表示装置。
[22] 前記電気光学素子は有機エレクト口ルミネッセンス素子であることを特徴とする請求 項 10に記載の表示装置。
[23] 前記電気光学素子は有機エレクト口ルミネッセンス素子であることを特徴とする請求 項 11に記載の表示装置。
[24] 前記電気光学素子は有機エレクト口ルミネッセンス素子であることを特徴とする請求 項 12に記載の表示装置。
[25] 前記電気光学素子は有機エレクト口ルミネッセンス素子であることを特徴とする請求 項 13に記載の表示装置。
[26] 前記電気光学素子は有機エレクト口ルミネッセンス素子であることを特徴とする請求 項 14に記載の表示装置。
[27] 前記電気光学素子は有機エレクト口ルミネッセンス素子であることを特徴とする請求 項 15に記載の表示装置。
[28] 前記電気光学素子は有機エレクト口ルミネッセンス素子であることを特徴とする請求 項 16に記載の表示装置。
[29] 前記電気光学素子は有機エレクト口ルミネッセンス素子であることを特徴とする請求 項 17に記載の表示装置。
[30] 前記電気光学素子は有機エレクト口ルミネッセンス素子であることを特徴とする請求 項 18に記載の表示装置。
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