JP2007025544A - 表示装置 - Google Patents

Abstract

【課題】高輝度時の輝度ばらつきを防止でき、かつ、低輝度時の信号書き込み応答性を損わない表示装置を提供する。
【解決手段】画素回路１０１は、ＴＦＴ１１１および有機ＥＬ発光素子１１３、信号線ＳＧＬとＴＦＴ１１１のゲート間に接続されたＴＦＴ１１２、およびノードＮＤ１１１に接続されたキャパシタＣ１１１を含み、ラインメモリ部３１２と、１フィールド期間内に表示データの入れ替えを行うためのフィールドメモリ部３１１とを有し、１フィールド期間にＮ個のサブフィールドＳＦ期間を設けて、Ｎビット（２のＮ乗階調）表示を可能にし、スキャンドライバがＮ個のサブフィールドの信号を発生させ、スキャンドライバが先の選択を行うときに、信号線ＳＧＬにセレクタスイッチ部１０３２を含むデータドライバからハイまたはローレベルの信号を印加し画素への信号の取り込みをそのタイミングで行う。
【選択図】図１５

Description

本発明は、有機ＥＬ（Electroluminescence ）表示装置およびＬＣＤ（液晶表示装置）などのアクティブマトリクス表示装置を含む信号線によって輝度が制御される電気光学素子を有する表示装置に関するものである。

アクティブマトリクス型表示装置において、画素の表示素子として、液晶セルや有機ＥＬ素子等の電気光学素子が用いられる。
そのうち、有機ＥＬ素子は有機材料からなる層、すなわち有機層を電極で挟み込んだ構造を有している。
この有機ＥＬ素子では、当該素子に電圧を印加することにより、陰極から電子が、陽極から正孔が有機層に注入され、その結果電子・正孔が再結合し、発光が生じる。この有機ＥＬ素子は以下のような特長を持っている。

（１）１０Ｖ以下の低電圧駆動で、数百〜数万ｃｄ／ｍ² の輝度が得られることから低消費電力化が可能である。
（２）自発光素子であることから画像のコントラストが高く、応答速度も速いことから視認性が良く、動画表示にも適している。
（３）シンプルな構造を持つ全固体型素子であり、素子の高信頼性化、薄型化が可能である。

これらの特長を持つ有機ＥＬ素子を画素の表示素子として用いた有機ＥＬ表示装置（以下、有機ＥＬディスプレイと記す）は、次世代のフラットパネルディスプレイとして有望視されている。

ところで、有機ＥＬディスプレイの駆動方式として、単純マトリクス方式とアクティブマトリクス方式とが挙げられる。これらの方式のうち、アクティブマトリクス方式には、以下のような特長がある。

（１）各画素における有機ＥＬ素子の発光を１フレーム期間に亘って保持できるアクティブマトリクス方式は、有機ＥＬディスプレイの高精細化・高輝度化に適している。
（２）基板（パネル）上に、薄膜トランジスタを用いた周辺回路を作製することが可能であるため、パネル外部とのインターフェイスの簡素化、パネルの高機能化が可能である。

このアクティブマトリクス型有機ＥＬディスプレイでは、アクティブ素子であるトランジスタには、ポリシリコンを活性層としたポリシリコン薄膜トランジスタ(Thin Film Transistor ；ＴＦＴ) を用いるのが一般的である。
その理由は、ポリシリコンＴＦＴは駆動能力が高く、画素サイズを小さく設計できることによって高精細化に有利だからである。

ところで、ポリシリコンＴＦＴは上述したような特長を持つ反面、特性のばらつきが大きいことも広く知られている。
したがって、ポリシリコンＴＦＴを用いる場合、その特性ばらつきを抑えること、また回路的にＴＦＴの特性ばらつきを補償することは、ポリシリコンＴＦＴを用いたアクティブマトリクス型有機ＥＬディスプレイにおける大きな課題である。これは、次のような理由による。

すなわち、画素の表示素子として液晶セルを用いた液晶ディスプレイでは、各画素の輝度データを電圧値によって制御する構成が採られるのに対して、有機ＥＬディスプレイでは、各画素の輝度データを電流値によって制御する構成が採られるからである。

図１は、アクティブマトリクス型有機ＥＬディスプレイの画素回路の構成例を示す回路図である（たとえば、特許文献１、２参照）。

マトリクス状に配列される画素回路１０は、図１に示すように、ｐチャネルＴＦＴ１１、ｎチャネルＴＦＴ１２、およびキャパシタＣ１１、および有機ＥＬ素子（ＯＬＥＤ）からなる発光素子１３を有する。
各画素回路１０のＴＦＴ１１は、ソースが電源電位線ＶＣＣＬに、ゲートがＴＦＴ１２のドレインにそれぞれ接続されている。有機ＥＬ発光素子１３は、アノードがＴＦＴ１１のドレインに、カソードが基準電位（たとえば、グランド電位）ＧＮＤにそれぞれ接続されている。
各画素回路１０のＴＦＴ１２は、ソースが対応する列の信号線ＳＧＬに、ゲートが対応する行の走査線ＳＣＮＬにそれぞれ接続されている。
キャパシタＣ１１は、一端が電源電位線ＶＣＣＬに、他端がＴＦＴ１２のドレインにそれぞれ接続されている。

なお、有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図１その他では発光素子としてダイオードの記号を用いているが、以下の説明においてはＯＬＥＤに必ずしも整流性を要求するものではない。

このような構成を有する画素回路１０において、輝度データの書き込みを行う画素では、図示しないスキャンドライバ３によって走査線を介して選択されることで、画素回路１０のＴＦＴ１２がオンする。
このとき、輝度データはデータドライバ２から信号線ＳＧＬを介して電圧で供給され、ＴＦＴ１２を通してデータ電圧を保持するキャパシタＣ１１に書き込まれる。
キャパシタＣ１１に書き込まれた輝度データは、１フィールド期間に亘って保持される。この保持されたデータ電圧は、ＴＦＴ１１のゲートに印加される。
これにより、ＴＦＴ１１は、保持データに従って有機ＥＬ発光素子１３を電流で駆動する。このとき、有機ＥＬ発光素子１３の階調表現は、キャパシタＣ１１によって保持されるＴＦＴ１１のゲート・ソース間電圧Ｖｄａｔａ（＜０）を変調することによって行われる。

一般に、有機ＥＬ素子の輝度Ｌｏｌｅｄは、当該素子に流れる電流Ｉｏｌｅｄに比例する。したがって、有機ＥＬ発光素子１３の輝度Ｌｏｌｅｄと電流Ｉｏｌｅｄとの間には次式（１）が成り立つ。

（数１）
Ｌoled∝Ｉoled＝ｋ（Ｖdata−Ｖｔｈ）² …（１）

式（１）において、ｋ＝１／２・μ・Ｃｏｘ・Ｗ／Ｌである。ここで、μはＴＦＴ１１のキャリアの移動度、ＣｏｘはＴＦＴ１１の単位面積当たりのゲート容量、ＷはＴＦＴ１１のゲート幅、ＬはＴＦＴ１１のゲート長である。
したがって、ＴＦＴ１１の移動度μ、しきい値電圧Ｖｔｈ（＜０）のばらつきが、直接的に、有機ＥＬ発光素子１３の輝度ばらつきに影響を与えることがわかる。

この場合、たとえば異なる画素に対して同じ電位Ｖdataを書き込んでも、画素によってＴＦＴ１１のしきい値Ｖｔｈがばらつく結果、発光素子（OLED）１３に流れる電流Ｉｏｌｅｄは画素毎に大きくばらついて全く所望の値からはずれる結果となり、ディスプレイとして高い画質を期待することはできない。

この問題を改善するため多数の画素回路が提案されているが、代表例を図２に示す（たとえば特許文献３、または特許文献４参照）。

図２の画素回路２０は、ｐチャネルＴＦＴ２１、ｎチャネルＴＦＴ２２〜２４、キャパシタＣ２１，Ｃ２２、発光素子である有機ＥＬ発光素子２５を有する。また、図３において、ＳＧＬは信号線を、ＳＣＮＬは走査線を、ＡＺＬはオートゼロ線を、ＤＲＶＬは駆動線をそれぞれ示している。
この画素回路２０の動作について、図３に示すタイミングチャートを参照しながら以下に説明する。

図３（Ａ），（Ｂ）に示すように、駆動線ＤＲＶＬ、オートゼロ線ＡＺＬをハイレベルとし、ＴＦＴ２２およびＴＦＴ２３を導通状態とする。このときＴＦＴ２１はダイオード接続された状態で発光素子（OLED）２５と接続されるため、ＴＦＴ２１に電流が流れる。

次に、図３（Ａ）に示すように、駆動線ＤＲＶＬをローレベルとし、ＴＦＴ２２を非導通とする。このとき走査線ＳＣＮＬは、図３（Ｃ）に示すように、ハイレベルでＴＦＴ２４が導通状態とされ、信号線ＳＧＬには、図３（Ｄ）に示すように、基準電位Ｖref が与えられる。ＴＦＴ２１に流れる電流が遮断されるため、図３（Ｅ）に示すようにＴＦＴ２１のゲート電位Ｖｇは上昇するが、その電位がVDD-|Vth| まで上昇した時点でＴＦＴ２１は非導通状態となって電位が安定する。この動作を以後、「オートゼロ動作」と称することがある。

図３（Ｂ），（Ｄ）に示すように、オートゼロ線ＡＺＬをローレベルとしてＴＦＴ２３を非導通状態とし、信号線ＳＧＬの電位をＶref からΔVdata だけ低い電位とする。この信号線電位の変化は、図３（Ｅ）に示すように、キャパシタＣ２１を介してＴＦＴ２１のゲート電位をΔVgだけ低下させる。

図３（Ａ），（Ｃ）に示すように、走査線ＳＣＮＬをローレベルとしてＴＦＴ２４を非導通状態とし、駆動線ＤＲＶＬをハイレベルとしてＴＦＴ２２を導通状態とすると、ＴＦＴ２１および発光素子（OLED）２５に電流が流れ、発光素子２５が発光を開始する。

寄生容量が無視できるとすれば、ΔVgおよびＴＦＴ２１のゲート電位Ｖｇはそれぞれ次のようになる。

（数２）
ΔVg＝ΔＶdata×Ｃ１／（Ｃ１＋Ｃ２） …（２）

（数３）
Ｖｇ＝Ｖ_CC−｜Ｖｔｈ｜−ΔＶdata×Ｃ１／（Ｃ１＋Ｃ２）…（３）

ここで、Ｃ１はキャパシタＣ２１の容量値、Ｃ２はキャパシタＣ２２の容量値をそれぞれ示している。

一方、発光時に発光素子（OLED）２５に流れる電流をＩoledとすると、これは発光素子２５と直列に接続されるＴＦＴ２１によって電流値が制御される。ＴＦＴ２１が飽和領域で動作すると仮定すれば、良く知られたＭＯＳトランジスタの式および上記（３）式を用いて次の関係を得る。

（数４）
Ｉoled＝μＣｏｘＷ／Ｌ／２（Ｖ_CC−Ｖｇ−｜Ｖｔｈ｜）²
＝μＣｏｘＷ／Ｌ／２（ΔＶdata×Ｃ１／（Ｃ１＋Ｃ２））²
…（４）

ここで、μはキャリアの移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗはゲート幅、Ｌはゲート長をそれぞれ示している。

（４）式によれば、ＩoledはＴＦＴ２１のしきい値Ｖｔｈによらず、外部から与えられるΔＶdataによって制御される。言い換えれば、図２の画素回路２０を用いれば、画素毎にばらつくしきい値Ｖｔｈの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。
ＵＳＰ５，６８４，３６５ 特開平８−２３４６８３号公報 ＵＳＰ６，２２９，５０６ 特表２００２−５１４３２０号公報のＦＩＧ．３

上述のように、図１のような画素回路１０を用いた場合、トランジスタのしきい値Ｖｔｈのばらつきのため、画素間の輝度の均一性が損なわれ、高品位の表示装置を構成することは困難である。

一方、図２の画素回路を用いれば、輝度の均一性が比較的高い表示装置を実現することが可能であるが、これには次のような問題がある。

第１の問題は、外部から駆動するデータ振幅ΔＶdataに対し、駆動トランジスタのゲート振幅ΔVgは（２）式に従って減少する。逆に言えば、同じΔVgを得るために大きなΔＶdataを与える必要があり、これは消費電力やノイズの点から望ましくない。

第２の問題は、図３の画素回路２０に関する上記動作説明は理想的なものであって、実際には、発光素子（OLED）２５を駆動するＴＦＴ２１のＶｔｈのばらつきの影響が無くなるわけではない。
これは、オートゼロ線ＡＺＬとＴＦＴ２１のゲートノードがＴＦＴ２３のゲート容量によって結合されており、オートゼロ線ＡＺＬが高レベルへ遷移してＴＦＴ２３が非導通状態となる過程において、ＴＦＴ２３のチャネル電荷がＴＦＴ２１のゲートノードに流入するためである。この理由を次に説明する。

すなわち、オートゼロ動作終了後、ＴＦＴ２１のゲート電位は理想的にはVCC-|Vth| であるべきであるが、上記電荷の流入によって実際にはそれよりやや高い電位となり、なおかつこの電荷の流入量はＶｔｈの値によって変動する。なぜなら、オートゼロ動作終了直前におけるＴＦＴ２１のゲート電位はほぼVCC-|Vth| である。したがって、この電位は|Vth| がたとえば小さい程高い。
一方、オートゼロ動作終了時、オートゼロ線ＡＺＬの電位が上昇してＴＦＴ２３が非導通に転ずる際、そのソース電位、すなわちＴＦＴ２１のゲート電位が高い程、ＴＦＴ２３が非導通になるタイミングが遅れるため、より多くの電荷がＴＦＴ２１のゲートに流入することになる。結果としてオートゼロ動作終了後のＴＦＴ２１のゲート電位が|Vth| の影響を受けるため、前述の（３）式や（４）式が厳密には成立せず、画素毎にばらつくＶｔｈの影響を受けることになる。

また、低温ポリシリコンＴＦＴ作製時のレーザアニ―ルのポリシリコンの結晶粒径ばらつきに起因した移動度のばらつきは除去することはできない。そのため、面内輝度ばらつきが発生してしまう。特に、低輝度時より高輝度時に面内輝度ばらつきが発生する。

本発明は、かかる事情に鑑みてなされたものであり、その目的は、高輝度時の輝度ばらつきを防止でき、かつ、低輝度時の信号書き込み応答性を損わない表示装置を提供することにある。

本発明の第１の観点の表示装置は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じた電圧信号が供給される信号線と、上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第１の制御線と、上記信号線に所望の上記電圧信号を伝搬させる第１のドライバと、セレクタスイッチ部を含み、上記第１の制御線に所定のタイミングでスイッチをオン、オフするための信号を選択的に印加する第２のドライバと、第１の基準電位および第２の基準電位と、１フィールド期間において、上記画素回路の階調表示を行う信号データを蓄積するためのラインメモリと、上記画素回路の階調表示を行うための１フィールド期間内に表示データの入れ替えを行う、フィールドメモリと、を有し、上記各画素回路は、流れる電流によって輝度が変化する電気光学素子と、ノードと、上記第１の基準電位と上記第２の基準電位間に、上記電気光学素子と直列に接続され、上記ノードの電位に応じてオン、オフする第１のスイッチと、上記信号線とノードとの間に接続され、上記第１の制御線によってオン、オフされる第２のスイッチと、上記ノードと所定電位との間に接続され、上記第２のスイッチを通して入力した電圧信号を保持するキャパシタと、を含み、上記第１および第２のドライバは、各フィールドがＮ個（ただしＮは正の整数）のサブフィールドに分割されてＮ個の異なる区分が設定され、各サブフィールドごとに上記画素回路の上記第２のスイッチがオン、オフ制御されて電圧信号を入力し、入力信号に応じて上記第１のスイッチをオン、オフさせて、Ｎビット階調表示を行うように上記第１の制御線および信号線を駆動する。

好適には、各サブフィールドの先頭の１水平走査期間がＮ等分されてＮ個の区分が設定され、各サブフィールドごとに異なる区分にアドレス期間が設定された区分後の上記第２のスイッチのオン、オフ周期を１水平走査期間の長さの１／Ｎ倍またはＫ／Ｎ倍（ただし、Ｋは２以上の整数）として、Ｎビットの階調表示を行うように所定の駆動方式に従って制御される。

好適には、上記各画素回路の階調を表現するサブフィールドの配置順について、１水平走査期間におけるサブフィールドの上記第２のスイッチのオン、オフのタイミングが、すべてのラインにおいて異なり、かつ、タイミングチャートを横軸に時間、縦軸にライン番号とした場合、上記オン、オフのタイミングが最も疎となるようにサブフィールドを配置した駆動タイミングをとる。

好適には、上記セレクタスイッチ部のセレクタスイッチは、１水平走査期間にＪ(但し、Ｊは２以上の整数とする)回選択的に動作する。

好適には、上記セレクタスイッチ部の各セレクタスイッチは、１水平走査期間にＪ(但し、Ｊは２以上の整数とする)回選択的に動作し、上記ラインメモリのビット数容量とＣＯＧＩＣがパネルと接続するピン数を１／Ｊとし、当該構成にあわせて上記フィールドメモリに記録された画像データを１水平走査期間に書き込まれたデータの１／Ｊずつ読出し、ラインメモリに書き込む。

好適には、外部からＲＧＢシリアルで入力される画像データ信号を１垂直走査期間に記録し、次の１垂直走査期間では、格納したデータを上記フィールドメモリから１水平走査期間分毎に上記所定の駆動方式に基づき読出して上記ラインメモリに書込み、ラインメモリに書き込んだ「０」または「１」のデータを参照し、データが「１」のとき画素領域の信号線に任意の定電圧を供給する。

本発明によれば、輝度データの書き込みを行う画素回路においては、第１の制御線により選択されることで、画素回路の第２のスイッチが所定期間オンする。
このとき、信号線を介してハイレベルまたはローレベルを示す電圧信号が供給され、第２のスイッチを通してキャパシタに保持される。
キャパシタに保持されたデータ電圧は、ノードを通して第１のスイッチをオンまたはオフさせる。
これにより、保持データに従って電気光学素子を電流で駆動する。
電気光学素子を駆動する場合にオン、オフされる第１および第２のスイッチは、単なるオン・オフスイッチとして機能する。
そして、電気光学素子の階調表現は、たとえば１フィールド期間にＮ個のサブフィールド期間を設けて、Ｎビット階調表示を可能にしている。
このときに、Ｎ個のサブフィールドの信号が分割して発生され、画素回路の選択を行うときに、信号線にはハイレベルまたはローレベルの信号が印加され、画素への信号の取り込みがそのタイミングで行われる。

本発明によれば、高輝度での輝度ばらつきが無くなり、特に、白表示時の画像品質が向上する。
また、任意の輝度参照を設定できるため、パネルアプリケーション、たとえば、背景がグレイ表示に対応時に輝度ばらつき偏差をなくすように設定することができる。
また、電圧信号駆動が可能であるため、信号線への接続点数を軽減できる利点がある。

以下、本発明の実施形態を図面に関連付けて説明する。

＜第１実施形態＞
図４は、本第１の実施形態に係るアクティブマトリクス型有機ＥＬディスプレイの構成の概略を示す図である。
図５は、本第１の実施形態に係るアクティブマトリクス型有機ＥＬディスプレイの画素回路の構成例を示す回路図である。

アクティブマトリクス型有機ＥＬディスプレイ１００は、画素回路１０１がｍ×ｎ個のマトリクス状に配列された画素アレイ部１０２、第１のドライバとしてのデータドライバ（ＤＤＲＶ）１０３、および第２のドライバとしてのスキャンドライバ（ＳＤＲＶ）１０４を有している。
そして、画素回路１０１のマトリクス配列に対してデータドライバ（ＤＤＲＶ）１０３によって選択的に駆動されるｎ列分の信号線ＳＧＬ１０１〜ＳＧＬ１０ｎが画素列毎に配線され、スキャンドライバ（ＳＤＲＶ）１０４によって選択的に駆動されるｍ行分の第１の制御線としての走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍが画素行毎にそれぞれ配線されている。

また、画素回路１０１は、図５に示すように、ｐチャネルＴＦＴ１１１，１１２、およびキャパシタＣ１１１、有機ＥＬ素子（ＯＬＥＤ）からなる発光素子１１３、ノードＮＤ１１１を有する。
各画素回路１０１のＴＦＴ１１１は、ソースが電源電位線ＶＣＣＬに、ゲートがノードＮＤ１１１に接続され、ノードＮＤ１１１がＴＦＴ１１２のドレインにそれぞれ接続されている。有機ＥＬ発光素子１１３は、アノードがＴＦＴ１１１のドレインに、カソードが基準電位（たとえば、グランド電位）ＧＮＤにそれぞれ接続されている。
各画素回路１０１のＴＦＴ１１２は、ソースが対応する列の信号線ＳＧＬ１０１〜ＳＧＬ１０ｎに、ゲートが対応する行の走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍにそれぞれ接続されている。
キャパシタＣ１１１は、一端（第１電極）が電源電位線ＶＣＣＬに、他端（第２電極）がＴＦＴ１１２のドレインにそれぞれ接続されている。

本実施形態の画素回路１０１における２つのＴＦＴ１１１，１１２は、低温ポリシリコンのＴＦＴからなり、飽和領域ではなく、リニア領域で動作させ、単なるスイッチとして機能するように駆動される。
すなわち、画素回路１０１は、低音ポリシリコンＴＦＴからなるセレクタスイッチ回路を含んで構成されており、これにより、信号電位を発生させるソースＩＣのピン（PIN）数を削減することが可能となる。

本実施形態の画素回路１０１は、データドライバ１０３およびスキャンドライバ１０４により、１フィールド期間において、複数回表示するように駆動制御される。
また、データドライバ１０３は、後で詳述するように、セレクタスイッチを含み、セレクタスイッチは、画素回路１０１の複数回表示において分割されたフィールドの中で２回以上の複数回選択されて、信号線ＳＧＬを介した信号書き込みが行われる。

垂直走査回路としてのスキャンドライバ１０４は、データラッチ方式のシフトレジスタ方式を採用している。
スキャンドライバ１０４のスキャン（走査）タイミングは、図６のタイミングチャートに示すように、たとえば１フィールド(Field)期間（１６．７ｍｓ）に８個のサブフィールド（Sub Field：ＳＦ）期間を設けて、８ビット（２５６階調）表示を可能にしている。
このときに、スキャンドライバ１０４が８個のサブフィールド（Sub Field）ＳＦ１〜ＳＦ８（Field 分割選択）の信号を発生させ、スキャンドライバ（垂直走査回路）１０４が先の選択を行うときに、信号線ＳＧＬにはデータドライバ（セレクタ）１０３からハイ（High）レベル（たとえば１０Ｖ）またはロー（Low）レベル（０Ｖ）の信号が印加され、画素への信号の取り込みをそのタイミングで行う。

図７は、本第１の実施形態に係る表示パネルの構成例を示す図である。

図７に示すように、表示パネル２００に、画素アレイ部１０２、データドライバ（ＤＤＲＶ）１０３、およびスキャンドライバ（ＳＤＲＶ）１０４が形成されている。
そして、データドライバ１０３は、データインターフェースを介して駆動ＩＣ（ＩＣチップ）３００に形成されたソースＩＣ３０１が接続されている。
図７の画素アレイ部１０２は、例としてパネルの画素数を横方向９６０（ＲＧＢ）×縦方向２４０（ライン）としている。

データドライバ１０３は、レベルシフタ１０３１および２−セレクタスイッチ部１０３２により構成されている。
本実施形態においては、ソースＩＣ３０１からの０／５Ｖ振幅の発生信号をパネル入力部の近傍に存在するデータドライバ１３０のレベルシフタ１０３１により０／１０Ｖ振幅の信号にレベルシフトし、さらにセレクタスイッチ部１０３２を介して選択することにより、８個のサブフィールドＳＦに時分割配分する。

図８は、セレクタスイッチ部１０３２の複数の各セレクタスイッチを切り替える切替信号Ｓ１、Ｓ２のタイミング例を示す図である。
図７に示すセレクタスイッチ部１０３２は、セレクタスイッチＳＷ１、ＳＷ２、ＳＷ３の３つのみを示している。

図７のスイッチＳＷ１は、切替信号Ｓ１を受けるとＢ信号に対応した信号線ＳＧＬ１０１−Ｂにレベルシフトされた１０Ｖの信号または０Ｖに信号を伝搬させ、切替信号Ｓ２を受けるとＲ信号に対応した信号線ＳＧＬ１０２−Ｒにレベルシフトされた１０Ｖの信号または０Ｖの信号を伝搬させる。
スイッチＳＷ２は、切替信号Ｓ１を受けるとＧ信号に対応した信号線ＳＧＬ１０３−Ｇにレベルシフトされた１０Ｖの信号または０Ｖの信号を伝搬させ、切替信号Ｓ２を受けるとＢ信号に対応した信号線ＳＧＬ１０４−Ｂにレベルシフトされた１０Ｖの信号または０Ｖの信号を伝搬させる。
スイッチＳＷ３は、切替信号Ｓ１を受けるとＲ信号に対応した信号線ＳＧＬ１０５−Ｒにレベルシフトされた１０Ｖの信号または０Ｖの信号を伝搬させ、切替信号Ｓ２を受けるとＧ信号に対応した信号線ＳＧＬ１０６−Ｇにレベルシフトされた１０Ｖの信号または０Ｖの信号を伝搬させる。

このような、時分割階調表示を行うことにより、ソースＩＣ３０１からの信号線の数は、通常の有機ＥＬディスプレイに対して、説き分割分で割った（除した）数で対応できることから入出力ピン数を少なくできる。

以上のように、本実施形態においては、画素回路１０１の光学素子１１３を駆動して表示するに際し、１フィールドを複数のサブフィールドＳＦに分割して発光期間の異なる（長さの異なる）サブフィールドＳＦを選択（オン、オフ）し発光させて階調表示を行う時分割階調表示を採用している。
本実施形態においては、この時分割階調表示を行う場合に、線順次書き込み方式ではなく、アドレス表示同時駆動方式（ＡＷＤ：Address While Display Driving Scheme）に従ってデータ出力を行う。

以下に、線順次書き込み方式ではなくＡＷＤ方式を採用した理由について説明する。
まず、線順次書き込み方式について、図９〜図１１に関連付けて説明する。

図９は、線順次書き込み方式の８ラインの場合のスキャンラインの駆動タイミングを示す図である。図１０は、線順次書き込み方式のデータの出力形態を示す図である。図１１は、線順次書き込み方式を採用した場合のスキャンの様子を示す図である。

ここでは、１フィールドをそれぞれ期間の異なる３つのサブフィールドＳＦ１、ＳＦ２、ＳＦ３に分割する８階調表示の場合であって、８ライン駆動の場合を例としている。
線順次の場合、データは図９および図１０に示すように、ＬＳＢからＭＳＢへと順番に出力され、書き込みの順番は線順次、すなわち、ラインＬ１〜ラインＬ８のサブフィールドＳＦ１を書き込み、ラインＬ１〜ラインＬ８のサブフィールドＳＦ２を書き込み、ラインＬ１〜ラインＬ８のサブフィールドＳＦ３を書き込む。
しかしこの場合、図９に示すように、書き込めない期間が存在してしまう。
有機ＥＬ素子からなる発光素子１１３の劣化を抑えるために、１度に流れる電流量を抑えることが必要である。電流量を抑えるためには発光期間を長くとればよいが、書き込み時間以外をすべて発光期間にすると、書き込み時間が足りなくなる。
たとえば、２４０ラインで８ＳＦ（２５６階調）の場合、書き込み時間は０．２７μｓとなる。
書き込み時間を優先すると、表示期間が減少する。たとえば、２４０ライン、８ＳＦ（２５６階調）で、書き込み時間６μｓとした場合、表示期間の割合は約６４％となり、１度に流れる電流が増大する。

そこで、本実施形態においては、図１２および図１３に示すように、ＡＷＤ方式を採用してデータ出力を行っている。

図１２は、ＡＷＤ方式の８ラインの場合のスキャンラインの駆動タイミングを示す図である。図１３は、ＡＷＤ方式のデータの出力形態を示す図である。

ここでも、１フィールドをそれぞれ期間の異なる３つのサブフィールドＳＦ１、ＳＦ２、ＳＦ３に分割する８階調表示の場合であって、８ライン駆動の場合を例としている。
ＡＷＤ方式においては、書き込みが線順次ではなく、データも、たとえばラインＬ１のサブフィールドＳＦ１、次にラインＬ８のサブフィールドＳＦ２、次にラインＬ６のサブフィールドＳＦ３のように、あるラインの表示期間をその他のラインの書き込み期間として均一に割り当てるような順に行われる。

上述したように、本実施形態の有機ＥＬディスプレイ１００においては、サブフィールドの階調表現を行う。
具体的には、各ラインごとに、各フィールドがＮ個（ただしＮは正の整数）のサブフィールドＳＦに分割され、各サブフィールドの先頭の１Ｈ期間（ただし、Ｈは水平走査期間）がＮ等分されてＮ個の区分が設定され、各サブフィールドごとに異なる区分にアドレス期間が設定された区分後のキャパシタＣ１１１の放電維持期間でのスキャンドライバ１０４によるサステインパルスＷＳの周期を１Ｈ期間の長さの１／Ｎ倍またはＫ／Ｎ倍（ただし、Ｋは２以上Ｈの整数）として、Ｎビットの階調表示を行う。
そして、各画素の階調を表現するサブフィールドの配置順について、１Ｈ期間におけるサブフィールドＳＦの放電開始タイミングが、すべてのラインにおいて異なり、かつ、いわゆるタイミングチャートを横軸に時間、縦軸にライン番号とした場合（図１２および図１３参照）、キャパシタＣ１１１の放電開始タイミングが最も疎となるようにサブフィールドを配置した駆動タイミングをとる。

以上のＡＷＤ方式に応じた駆動タイミングを採用することにより、書き込み期間を全期間無駄なく配置可能となっている。
たとえば２４０ライン、８ＳＦ（２５６階調）の場合、書き込み時間は８．７μｓ（＝１６.７ｍｓ／８ＳＦ／２４０ライン）となる。

このような、ＡＷＤ方式に応じた駆動タイミングは、たとえばあらかじめＡＷＤタイムシーケンスとして図示しないテーブルに保持される。
以下に、ＡＷＤタイムシーケンスの作成方法の一例を説明する。なお、ここでは、２ビット分のγ補正を含めて１フィールドを１０サブフィールドの分割する場合を例に説明する。

１）１フィールド（１６．７ｍｓ）をスキャンライン（走査線）数（この例では２４０ライン）で割り（除して）、１Ｈ期間を決定する。すなわち、１６．７ｍｓ／２４０＝６９．５μｓを１Ｈ期間とする。

２）１Ｈ（６９．５μｓ）をサブフィールド数（この例では１０ＳＦ）で割り（除して）、書き込み時間を決定する。すなわち、６９．５μｓ／１０＝６．９５μｓを書き込み時間とする。

３）１Ｈ期間を、図１４に示すように、各サブフィールドの書き込み期間で割り振る。

４）割り振ったサブフィールドＳＦの書き込み期間を違反しないように、各サブフィールドＳＦの書き込みタイミングを設定する。

５）各ラインの書き込みシーケンスを１Ｈずらしていくことにより、ＡＷＤタイムシーケンス表の作成が完了する。

また、本実施形態においては図７のパネル外に配置されたＩＣチップ（駆動ＩＣ）３００には、１フィールド期間において、複数回任意の単一画素の階調表示を行う信号データを蓄積するためのＲ、Ｇ、Ｂ独立のラインメモリと、この複数回任意の単位画素の階調表示を行うための、１フィールド期間内に表示データの入れ替えを行うためのフィールドメモリと、を含む。
ここで、ラインメモリは、順次フィールドメモリでＡＷＤ方式に応じて並び替えたデータによりソースＩＣを制御して信号データを出力する。このとき、ＲＧＢに単独での出力が可能になるため、接続ＰＩＮ数、配線数は激減する。
以下に、ラインメモリおよびフィールドメモリを備えた駆動ＩＣ（ＩＣチップ）３００Ａについて説明する。

図１５は、本実施形態に係るフィールドメモリおよびラインメモリを有するＩＣチップの具体的な構成例を示す図である。
図１５においては、駆動ＩＣ（ＩＣチップ）３００Ａに加えてセレクタスイッチ部１０３２とパネル２００とを示している。

駆動ＩＣ（ＩＣチップ）３００Ａは、タイミングジェネレータ３１０、フィールドメモリ部３１１、ラインメモリ部３１２、およびソースドライバ３１３を有している。

図７の例においては、セレクタスイッチ部１０３２は、１Ｈ期間に２回動作する場合を説明したが、基本的に本実施形態のディスプレイ１００においては、画素領域の信号配線のＣＯＧＩＣとの接続部分に、１Ｈ期間にＪ回動作する(但し、Ｊは２以上の整数とする)セレクタスイッチを用いることにより、ラインメモリのビット数容量とＣＯＧＩＣがパネルと接続するＰＩＮ数を１／Ｊとし、その構成にあわせてフィールドに記録された画像データを１Ｈ期間に書き込まれたデータの１／Ｊずつ読出し、ラインメモリに書き込むように構成される。

図１６は、１Ｈ期間にＪ回路動作するＪセレクタスイッチ部の構成例を示す図である。また、図１７は、Ｊセレクタスイッチ部の切り替え信号のタイミングチャートである。
Ｊスイッチは、タイミングジェネレータ３１０により生成される、セレクト信号ＳＥＬ１、ＳＥＬ２、・・・、ＳＥＬＪにより切り替えられて、電圧信号を対応する信号線に伝搬させる。

また、本実施形態の有機ＥＬディスプレイ１００においては、フィールドメモリを用いた時間階調方式を採用可能で、外部からＲＧＢシリアルで入力される画像データ信号を１Ｖ期間(但し、Ｖは垂直走査期間)記録し、次の１Ｖ期間では、格納したデータをフィールドメモリ部３１１から１Ｈ期間分毎に請求項２の駆動方式に基づき読出しラインメモリ部３１２に書込み、ラインメモリ３１２に書き込んだ「０」または「１」のデータを参照し、データが「１」のとき画素領域の信号線に任意の定電圧を供給するＣＯＧＩＣを実装している。
また、本実施形態の有機ＥＬディスプレイ１００は、前述したように、ＡＷＤ方式を採用可能で、各画素の階調を表現するサブフィールドの配置順について、１Ｈ期間におけるサブフィールドＳＦの放電開始タイミングが、すべてのラインにおいて異なり、かつ、いわゆるタイミングチャートを横軸に時間、縦軸にライン番号とした場合（図１２および図１３参照）、キャパシタＣ１１１の放電開始タイミングが最も疎となるようにサブフィールドを配置した駆動タイミングをとる。

駆動ＩＣ３００Ａは、たとえばセットの画像データ入力を８ビットとし、回路内部で１０ビットに拡幅することにより、γ（ガンマ）カーブを１０ビット階調とする。
１０ビットに拡幅された画像データは２つのフィールドメモリのいずれかに一旦格納され、次の垂直走査期間（Ｖ）にＡＷＤ方式に従って出力する。
ＡＷＤ方式での駆動においては２つのフィールドメモリとラインメモリ(レジスタ)が必要となる。
ここで、パネルの画素数が大きくなると、ＣＯＧＩＣにおいては、Ｐｉｎ数が増加するとともに内蔵する出力アンプの数が増加するため、ＩＣのサイズの拡張が避けられないが、小型ディスプレイの額縁にＩＣを実装する場合、ＩＣサイズは小さい方が望ましい。

駆動ＩＣ３００Ａを有する図１５の有機ＥＬディスプレイ１００において、セレクタスイッチ部１０３２の各セレクタスイッチは、タイミングジェネレータ（ＴＧ）３１０で発生されるハイ（Ｈｉｇｈ），ロー（Ｌｏｗ）の信号に従いＣＯＧＩＣからの信号をパネル画素の信号線に取り込む（本来ＴＧからは、この他にも各ブロック制御用に複数の内部信号が送られるが、それらは省略している）。
図７および図１６に示すように、セレクタスイッチ部１０３２を導入することにより、ＣＯＧＩＣがパネルと接続されるＰｉｎの総数は１／Ｊとなる。
セレクタスイッチを使用する際には、図１８に示すように、パネル内部ではセレクタによる分割数に合わせてスキャンドライバ１０４によって生成されるスキャン信号ＷＳのロー（Ｌｏｗ）期間を等間隔に振り分ける。

また、本実施形態においては、ＣＯＧＩＣ中にメモリを効率よく配置し、サイズ制約を損わないためのメモリの書込み・読出し方法を採用している。

図１９は、水平方向画素数１２（ＲＧＢ）、垂直方向ライン数８としたパネルの画素配置と周辺構成の例を示す図である。
また、図２０は、階調を３ビットとした場合の画像データ入力タイミングチャートを示す図である。
また、図２１は、フィールドメモリの構成例を示す図であって、１ラインのデータを３ビット×４ワード×３ビットで格納する例を示す図である。

入力された画像データは水平方向画素数×垂直方向ライン数(１２ｂｉｔ×８ｗｏｒｄ)構成のＡＳＩＣメモリ（フィールドメモリ）×３枚（階調３ｂｉｔに対応）に図２１のように格納される。ここで、フィールドメモリは奇数（ＯＤＤ）フィールドメモリと偶数（ＥＶＥＮ）フィールドメモリがあり、図２１は、そのうちいずれか片方を示しているものとする。

図２２は、フィールドメモリからセレクタスイッチまでの具体的な構成例を示す図である。
また、図２３はＡＷＤ方式に従ったフィールドメモリの読出しアルゴリズムを示す図である。
また、図２４は、図２３のアルゴリズムに対するタイミングチャートを示す図である。

この例では、２つのフィールドメモリ３１１１，３１１２、２つのラインメモリ３１２１，３１２２と、切り替えスイッチ３１４〜３１６を有しており、たとえば一方のフィールドメモリ３１１１のデータをスイッチ３１４，３１５を通してラインメモリ３１２２に格納し、その間に他方のラインメモリ３１２１に格納されたデータをスイッチ３１６を通してソースドライバに転送する。以上の動作が交互に繰り返すことが可能に構成されている。

なお、図２４において、画像データのデータレジスタへの出力が１Ｈ遅れたタイミングとなっているが、これは同期信号に対して相対的に出力全体が遅れるのであって同期は取れているので問題はない。

図２５は、図２１に代わるフィールドメモリの構成例を示す図であって、１ラインのデータを６ビット×２ワード×３ビットで格納する例を示す図である。
図２６は、図２５に対応したフィールドメモリからセレクタスイッチまでの具体的な構成例を示す図である。
また、図２７は、図２５および図２６に対応したフィールドメモリの読み出しタイミングを示す図である。

この場合、２つのフィールドメモリ３１１１，３１１２がスイッチ３１７を通してソードドライバ３１３に接続されるように構成されている。
この例では、フィールドメモリの書込みの際にはパーシャルライトを行うことにより、３ビットの入力を１Ｗｏｒｄ（＝６ｂｉｔ）に書き込んでいく。
書込み順は、まず１ビット目から３ビット目を１サイクルで書込み、続いてビット目から６ビット目を１サイクルで書き込む。
このアルゴリズムではＡＳＩＣメモリの構成により、一度にビットのデータを読み出すことによって図４−４においてフィールドメモリとソースドライバ間にあったラインメモリを省略している。

次に、上記構成による動作を、画素回路の動作を中心に説明する。

以上の構成を有する有機ＥＬディスプレイにおいて、輝度データの書き込みを行う画素回路１０１では、この画素を含む画素行がスキャンドライバ１０４によって走査線ＳＣＮＬを介して選択されることで、その行の画素回路１０１のＴＦＴ１１２がオンする。
このとき、データドライバ１０３から信号線ＳＧＬを介してハイレベル（１０Ｖ）またはローレベル（０Ｖ）を示す電圧で供給され、ＴＦＴ１１２を通してキャパシタＣ１１１に保持される。
キャパシタＣ１１１に保持されたデータ電圧は、ＴＦＴ１１１のゲートに印加される。
これにより、ＴＦＴ１１１は、保持データに従ってオンまたはオフし、有機ＥＬ発光素子１３が電流駆動される。
有機ＥＬ発光素子１１３を駆動する場合にオン、オフされるＴＦＴ１１１およびＴＦＴ１１２は、単なるオン・オフスイッチとして機能する。
すなわち、本実施形態においては、有機ＥＬ発光素子１１３の階調表現は、キャパシタＣ１１１によって保持されるＴＦＴ１１１のゲート・ソース間電圧を変調することによって行われるのではなく、以下のように行われる。

本実施形態においては、スキャンドライバ１０４のスキャン（走査）タイミングは、たとえば１フィールド(Field)期間（１６．７ｍｓ）に８個のサブフィールドＳＦ期間を設けて、８ビット（２５６階調）表示を可能にしている。
このときに、スキャンドライバ１０４において８個のサブフィールドＳＦ１〜ＳＦ８（Field 分割選択）の信号が発生され、スキャンドライバ１０４が先の選択を行うときに、信号線ＳＧＬにはデータドライバ１０３からハイレベル（たとえば１０Ｖ）またはローレベル（０Ｖ）の信号が印加され、画素への信号の取り込みがそのタイミングで行われる。

このように、本第１の実施形態においては、有機ＥＬ発光素子１１３の階調表現を、時分割階調表示とし、データ出力は、線順次書き込み方式ではなく、ＡＷＤ方式に従って行い、各画素回路１０１においては、有機ＥＬ発光素子１１３への電流供給路に配置されるＴＦＴ１１１を単なるオン・オフスイッチとしてのみ機能させることから、有機ＥＬ発光素子１１３の輝度ばらつきに影響を与えるＴＦＴ１１１の移動度μ、しきい値Ｖｔｈのばらつきにかかわりなく、有機ＥＬ発光素子１１３を輝度むらの発生を抑止しつつ安定に駆動することが可能となっている。

以上説明したように、本第１の実施形態によれば、画素回路１０１を、電源電位線ＶＣＣＬと基準電位（たとえば接地電位ＧＮＤ）との間に直列に配置されたＴＦＴ１１１および有機ＥＬ発光素子１１３、信号線ＳＧＬとＴＦＴ１１１のゲート間に接続されたＴＦＴ１１２、およびＴＦＴ１１１のゲートと電源電位線ＶＣＣＬとの間に接続されたキャパシタＣ１１１を含んで構成し、さらに、１フィールド期間において、複数回任意の単一画素の階調表示を行う信号データを蓄積するためのＲ、Ｇ、Ｂ独立のラインメモリ部３１２と、この複数回任意の単位画素の階調表示を行うための、１フィールド期間内に表示データの入れ替えを行うためのフィールドメモリ部３１１と、スキャンドライバ１０４のスキャンタイミングは、たとえば１フィールド期間（１６．７ｍｓ）にＮ（たとえば８あるいは１０）個のサブフィールドＳＦ期間を設けて、Ｎビット（８ビットの場合、２５６階調）表示を可能にし、スキャンドライバ１０４がたとえばＮ個のサブフィールドＳＦ１〜ＳＦＮの信号を発生させ、スキャンドライバ１０４が先の選択を行うときに、信号線ＳＧＬにはセレクタスイッチ部を含むデータドライバ１０３からハイレベル（たとえば１０Ｖ）またはローレベル（０Ｖ）の信号が印加され、画素への信号の取り込みをそのタイミングで行うことから、以下の効果を得ることができる。

各画素回路１０１においては、有機ＥＬ発光素子１１３への電流供給路に配置されるＴＦＴ１１１を単なるオン・オフスイッチとしてのみ機能させることが可能で、その結果、有機ＥＬ発光素子１１３の輝度ばらつきに影響を与えるＴＦＴ１１１の移動度μ、しきい値Ｖｔｈのばらつきにかかわりなく、有機ＥＬ発光素子１１３を輝度むらの発生を抑止しつつ安定に駆動することが可能である。したがって低輝度時の信号書き込み応答性を損うことなく、高輝度時の輝度ばらつきを防止できる。その結果、高品位な画像を表示することができる。
また、画素回路の構成をしきい値補正用のＴＦＴ等を設けることなく、極めて簡単な構成とすることができる。その結果、スキャンライン等の制御線を最小限のとどめることができ、制御系の負荷の軽減を図れることはもとより、表示パネルの狭額縁化を図ることができる。

換言すれば、本第１の実施形態によれば、高輝度での輝度ばらつきが無くなり、白表示時の有機ＥＬ発光素子（OLED）の画像品質が向上する。
また、任意の輝度参照を設定できるため、パネルアプリケーション（たとえば、背景がグレイ表示に対応）時に、輝度ばらつき偏差をなくすように設定することができる。
また、電圧信号駆動であるため、信号線への接続点数を軽減できる。電流駆動回路では、電流を水平選択期間中流すことが必要となる結果、信号線の切り替えスイッチが使用できない。電圧信号は信号線の容量に電荷を蓄積させるほうが接続端子数削減には望ましい。
信号線への接続点数を軽減したことに合わせて、ＡＳＩＣメモリのＢｉｔ／Ｗｏｒｄ構成を最適化することによってＣＯＧＩＣ内のロジックゲート数を削減できる。これによりＩＣの小型化を図ることが可能である。
また、信号線への接続点数を軽減したことにより、ＩＣの必要出力アンプ数が削減され、コスト低減を図ることができる。
すなわち、ＡＷＤを用いた有機ＥＬディスプレイにおいて、透明ガラス基板に実装されるＣＯＧＩＣとパネル信号線の接続本数をＴＦＴによるセレクタスイッチを用いて削減するとともに、ＣＯＧＩＣ内に構成するフィールドメモリ（ＡＳＩＣメモリ）のｂｉｔ長、Ｗｏｒｄ数をセレクタスイッチの構成に対して最適となるように設計することによりＣＯＧＩＣに通常必要なラインメモリの容量を削減することによって、水平方向高画素時に問題となる、ＣＯＧＩＣの接続本数の増加、ラインメモリの容量増加を抑制することができる。

なお、図５の画素回路１０１は一例であって、本発明はこれに限定されるものではない。たとえば、上述したように、ＴＦＴ１１１，ＴＦＴ１１２は単なるスイッチであることから、これらのすべて乃至一部をｎチャネルＴＦＴ、あるいはその他のスイッチ素子で構成することも可能なことは明らかである。

一般的な画素回路の第１の構成例を示す回路図である。 一般的な画素回路の第２の構成例を示す回路図である。 図２の回路の駆動方法を説明するためのタイミングチャートである。 本発明の第１の実施形態に係るアクティブマトリクス型有機ＥＬディスプレイの構成の概略を示す図である。 本第１の実施形態に係るアクティブマトリクス型有機ＥＬディスプレイの画素回路の構成例を示す回路図である。 本実施形態の時分割階調表示を説明するための図である。 本実施形態に係るデータドライバの具体的な構成例を示す図である。 図７のセレクタスイッチ部の切り替えタイミングを示す図である。 線順次書き込み方式の８ラインの場合のスキャンラインの駆動タイミングを示す図である。 線順次書き込み方式のデータの出力形態を示す図である。 線順次書き込み方式を採用した場合のスキャンの様子を示す図である。 ＡＷＤ方式の８ラインの場合のスキャンラインの駆動タイミングを示す図である。 ＡＷＤ方式のデータの出力形態を示す図である。 ＡＷＤタイムシーケンス表の作成例を説明するための図である。 本実施形態に係るフィールドメモリおよびラインメモリを有するＩＣチップの具体的な構成例を示す図である。 １Ｈ期間にＪ回路動作するＪセレクタスイッチ部の構成例を示す図である。 Ｊセレクタスイッチ部の切り替え信号のタイミングチャートである。 パネル内部ではセレクタによる分割数に合わせてスキャンドライバによって生成されるスキャン信号ＷＳのロー（Ｌｏｗ）期間を等間隔に振り分け方を示す図で亜る。 水平方向画素数１２（ＲＧＢ）、垂直方向ライン数８としたパネルの画素配置と周辺構成の例を示す図である。 階調を３ビットとした場合の画像データ入力タイミングチャートを示す図である。 フィールドメモリの構成例を示す図であって、１ラインのデータを３ビット×４ワード×３ビットで格納する例を示す図である。 フィールドメモリからセレクタスイッチまでの具体的な構成例を示す図である。 ＡＷＤ方式に従ったフィールドメモリの読出しアルゴリズムを示す図である。 図２３のアルゴリズムに対するタイミングチャートを示す図である。 図２１に代わるフィールドメモリの構成例を示す図であって、１ラインのデータを６ビット×２ワード×３ビットで格納する例を示す図である。 図２５に対応したフィールドメモリからセレクタスイッチまでの具体的な構成例を示す図である。 図２５および図２６に対応したフィールドメモリの読み出しタイミングを示す図である。

符号の説明

１００…アクティブマトリクス型有機ＥＬディスプレイ（表示装置）、１０１…画素回路、１０２…画素アレイ部、１０３…データドライバ（ＤＤＲＶ）、１０４…スキャンドライバ（ＳＤＲＶ）、２００…表示パネル、３００，３００Ａ…駆動ＩＣ、３１０…タイミングジェネレータ、３１１…フィールドメモリ部、３１１１，３１１２…フィールドメモリ、３１２…ラインメモリ部、３１２１，３１２２…ラインメモリ、１０３２…セレクタスイッチ部、１１１，１１２…ＴＦＴ、ＮＤ１１１…ノード、ＶＣＣＬ…電源電位線。

Claims (6)

1. マトリクス状に複数配列された画素回路と、
   上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じた電圧信号が供給される信号線と、
   上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第１の制御線と、
   上記信号線に所望の上記電圧信号を伝搬させる第１のドライバと、
   セレクタスイッチ部を含み、上記第１の制御線に所定のタイミングでスイッチをオン、オフするための信号を選択的に印加する第２のドライバと、
   第１の基準電位および第２の基準電位と、
   １フィールド期間において、上記画素回路の階調表示を行う信号データを蓄積するためのラインメモリと、
   上記画素回路の階調表示を行うための１フィールド期間内に表示データの入れ替えを行う、フィールドメモリと、を有し、
   上記各画素回路は、
   流れる電流によって輝度が変化する電気光学素子と、
   ノードと、
   上記第１の基準電位と上記第２の基準電位間に、上記電気光学素子と直列に接続され、上記ノードの電位に応じてオン、オフする第１のスイッチと、
   上記信号線とノードとの間に接続され、上記第１の制御線によってオン、オフされる第２のスイッチと、
   上記ノードと所定電位との間に接続され、上記第２のスイッチを通して入力した電圧信号を保持するキャパシタと、を含み、
   上記第１および第２のドライバは、
   各フィールドがＮ個（ただしＮは正の整数）のサブフィールドに分割されてＮ個の異なる区分が設定され、各サブフィールドごとに上記画素回路の上記第２のスイッチがオン、オフ制御されて電圧信号を入力し、入力信号に応じて上記第１のスイッチをオン、オフさせて、Ｎビット階調表示を行うように上記第１の制御線および信号線を駆動する
   表示装置。
2. 各サブフィールドの先頭の１水平走査期間がＮ等分されてＮ個の区分が設定され、各サブフィールドごとに異なる区分にアドレス期間が設定された区分後の上記第２のスイッチのオン、オフ周期を１水平走査期間の長さの１／Ｎ倍またはＫ／Ｎ倍（ただし、Ｋは２以上の整数）として、Ｎビットの階調表示を行うように所定の駆動方式に従って制御される
   請求項１記載の表示装置。
3. 上記各画素回路の階調を表現するサブフィールドの配置順について、１水平走査期間におけるサブフィールドの上記第２のスイッチのオン、オフのタイミングが、すべてのラインにおいて異なり、かつ、タイミングチャートを横軸に時間、縦軸にライン番号とした場合、上記オン、オフのタイミングが最も疎となるようにサブフィールドを配置した駆動タイミングをとる
   請求項２記載の表示装置。
4. 上記セレクタスイッチ部のセレクタスイッチは、１水平走査期間にＪ(但し、Ｊは２以上の整数とする)回選択的に動作する
   請求項１記載の表示装置。
5. 上記セレクタスイッチ部の各セレクタスイッチは、１水平走査期間にＪ(但し、Ｊは２以上の整数とする)回選択的に動作し、上記ラインメモリのビット数容量とＣＯＧＩＣがパネルと接続するピン数を１／Ｊとし、当該構成にあわせて上記フィールドメモリに記録された画像データを１水平走査期間に書き込まれたデータの１／Ｊずつ読出し、ラインメモリに書き込む
   請求項２記載の表示装置。
6. 外部からＲＧＢシリアルで入力される画像データ信号を１垂直走査期間に記録し、次の１垂直走査期間では、格納したデータを上記フィールドメモリから１水平走査期間分毎に上記所定の駆動方式に基づき読出して上記ラインメモリに書込み、ラインメモリに書き込んだ「０」または「１」のデータを参照し、データが「１」のとき画素領域の信号線に任意の定電圧を供給する
   請求項５記載の表示装置。
   

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