JP2012014020A - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
JP2012014020A
JP2012014020A JP2010151475A JP2010151475A JP2012014020A JP 2012014020 A JP2012014020 A JP 2012014020A JP 2010151475 A JP2010151475 A JP 2010151475A JP 2010151475 A JP2010151475 A JP 2010151475A JP 2012014020 A JP2012014020 A JP 2012014020A
Authority
JP
Japan
Prior art keywords
scanning line
potential
scanning
display device
scanning lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010151475A
Other languages
English (en)
Other versions
JP5766412B2 (ja
Inventor
Kenta Kajiyama
憲太 梶山
Ken Izumida
健 泉田
Hisanori Tokuda
尚紀 徳田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Japan Display Inc
Original Assignee
Canon Inc
Hitachi Displays Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc, Hitachi Displays Ltd filed Critical Canon Inc
Priority to JP2010151475A priority Critical patent/JP5766412B2/ja
Publication of JP2012014020A publication Critical patent/JP2012014020A/ja
Application granted granted Critical
Publication of JP5766412B2 publication Critical patent/JP5766412B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Electroluminescent Light Sources (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)

Abstract

【課題】走査線に電力を供給する電源の電源能力不足によって、表示装置の表示不良が生じるのを防止する。
【解決手段】それぞれn本の走査線によって構成される1又は複数の走査線グループと、各走査線グループに電力を供給する、高電位側及び低電位側の2つの電源と、それぞれ複数の画素回路を含む画素行PL1〜nと、を含む表示装置であって、各走査線グループを構成する走査線GA1〜n、GB1〜n、GC1〜nは、画素行PL1〜nに一本ずつ関連づけられ、各走査線グループは、各画素回路PX1,PX2で互いに共通制御を行うスイッチ素子と接続されるn本の走査線からなるグループであり、所定の1つの走査線グループの一部は、高電位側の電源による電位を出力して、接続されるスイッチ素子に共通制御をさせ、残りは、低電位側の電源による電位を出力して、接続されるスイッチ素子に共通制御をさせる、ことを特徴とする表示装置。
【選択図】図1

Description

本発明は、n本の走査線によって構成される1又は複数の走査線グループを含む表示装置に関する。
有機EL表示装置をはじめとする表示装置は、画像を表示する表示領域を有している。この表示領域は、複数の画素行を含んで構成されて、各画素行は複数の画素回路を含んで構成される。さらに表示装置は、各画素行に対応する複数の走査線と、各画素回路に映像信号を入力する複数の映像信号線とを有している。
各画素行には、それぞれ書込み期間が割り当てられて、各画素行に対応する走査線は、割り当てられた書込み期間のタイミングに合わせて走査信号を出力する。各走査線から出力される走査信号は、高電位および低電位をそれぞれ出力する2つの電源から電力が供給されることによって生成される。
なお、特許文献1には、従来の画素回路と比べてコントラストを向上させ、かつ、電気光学素子の劣化を抑制することのできる表示装置が記載されている。また、図6は、従来の表示装置における画素回路の一例を示す図であり、図7は、図6に記載された画素回路の各走査信号線Gi,Wi,Ui,Riに入力される走査信号の一例を示すタイミングチャートである。特許文献1に開示されている表示装置では、画像を表示する表示領域内の各画素回路が同一の回路構造となっている。
国際公開WO2006/137295号公報
ここで、走査信号を出力するための2つの電源の電源能力が不足する場合に、表示不良が生じることがある。
このような表示不良が生じるのは、例えば、所定の画素行の書込み期間と、当該書込み期間の直前の書込み期間とで、大部分の映像信号線から入力される映像信号が大きく変動する場合である。
映像信号線と走査線とが交差する部分には寄生容量が存在しており、映像信号線の電位の変動によって、当該映像信号線と交差する全走査線に対してかかる負荷が変動する。そしてさらに、大部分の映像信号線に印加される電位が大きく変動すると、全走査線の電位も大きく変動することになる。このような電位変動が生じた場合に電源能力が不足すると、前記所定の画素行における映像信号の入力中に走査線の電位が安定せず、当該所定の画素行の各画素回路に書き込まれる映像信号が変動して表示不良を発生させることとなる。
図8は、電源能力の不足に起因する表示不良が発生した例を示す図である。図8の例では、1行目の画素行から順番に書き込んで、白地の画面中央に黒の矩形を表示することを意図している。このため、1行目〜m−1行目までの画素行では映像信号が殆ど変動しない。しかし、m行目の画素行が書き込まれる際には、半数程度の映像信号線に印加される電位が大きく低下する。図8の例では、m行目における映像信号の入力中には、電源能力の不足により走査線の電位が安定せず、m行目の画素行全体で表示不良が発生している。
本発明は、走査線に電力を供給する電源の、電源能力不足によって生じる表示不良を防止した表示装置を提供することを目的とする。
上記課題を解決するため、本発明に係る表示装置は、それぞれn本の走査線によって構成される1又は複数の走査線グループと、前記1又は複数の走査線グループに電力を供給する、高電位側及び低電位側の2つの電源と、それぞれ複数の画素回路によって構成されるn行の画素行と、を有する表示装置であって、前記1又は複数の走査線グループのそれぞれを構成するn本の走査線は、前記n行の画素行に一本ずつ関連づけられ、前記1又は複数の走査線グループのそれぞれは、前記各画素回路において互いに共通する制御を行うスイッチ素子と接続される走査線からなるグループであって、前記1又は複数の走査線グループのうち所定の1つの走査線グループにおいて、当該所定の1つの走査線グループに含まれるn本の走査線のうちの一部の走査線は、前記高電位側の電源による電位を出力することにより、接続される前記スイッチ素子のそれぞれに前記共通する制御をさせ、残りの走査線は、前記低電位側の電源による電位を出力することにより、接続される前記スイッチ素子のそれぞれに前記共通する制御をさせる、ことを特徴とする。
また、本発明に係る表示装置の一態様では、前記1又は複数の走査線グループは、1又は複数の第1走査線グループと、1又は複数の第2走査線グループと、1又は複数の第3走査線グループと、を含む複数の走査線グループであって、前記1又は複数の第1走査線グループのそれぞれにおいて、当該第1走査線グループに含まれるn本の走査線のうちの一部の走査線は、前記高電位側の電源による電位を出力することにより、接続される前記スイッチ素子のそれぞれに前記共通する制御をさせ、残りの走査線は、前記低電位側の電源による電位を出力することにより、接続される前記スイッチ素子のそれぞれに前記共通する制御をさせ、前記n行の画素行のそれぞれでは、当該画素行内の前記各画素回路に映像信号が入力されるために割り当てられる書込み期間以外の期間において、前記1又は複数の第2走査線グループに属する走査線から、前記低電位側の電源による電位が入力されるとともに、前記1又は複数の第3走査線グループに属する走査線から、前記高電位側の電源による電位が入力される、ことを特徴としてもよい。
また、本発明に係る表示装置の一態様では、前記第2走査線グループと前記第3走査線グループは、互いに等しいグループ数となる、ことを特徴としてもよい。
また、本発明に係る表示装置の一態様では、前記1又は複数の走査線グループは、3以上の奇数のグループ数であって、前記1又は複数の第1走査線グループは、1つのグループ数である、ことを特徴としてもよい。
また、本発明に係る表示装置の一態様では、前記表示装置は、有機EL表示装置であって、前記n行の画素行を含んで表示領域が構成され、前記所定の1つの走査線グループを構成するn本の走査線に接続される前記スイッチ素子のそれぞれは、前記各画素回路が有する有機EL素子を発光させるか否かを制御する発光制御スイッチであり、前記表示領域が1フレームの画像を表示する1フレーム期間は、前記n行の画素行に映像信号を入力するためのn回の書込み期間と、前記表示領域における前記各画素回路の前記発光素子を消灯する非発光期間と、を有し、前記発光制御スイッチのそれぞれは、前記書込み期間終了後に前記発光素子を発光させ、前記非発光期間に前記発光素子を消灯させる、ことを特徴としてもよい。
また、本発明に係る表示装置の一態様では、前記一部の走査線は、前記低電位側の電源による電位を基準電位として前記高電位側の電源による電位に変化する信号を出力して、接続される前記スイッチ素子のそれぞれに前記共通する制御をさせ、前記残りの一部の走査線は、前記高電位側の電源による電位を基準電位として前記低電位側の電源による電位に変化する信号を出力して、接続される前記スイッチ素子のそれぞれに前記共通する制御をさせる、ことを特徴としてもよい。
また、本発明に係る表示装置の一態様では、前記一部の走査線に接続される前記スイッチ素子のそれぞれは、NMOS素子であって、前記高電位側の電源による電位によって当該NMOS素子はオン状態となり、前記低電位側の電源による電位によって当該NMOS素子はオフ状態となり、前記残りの一部の走査線に接続される前記スイッチ素子のそれぞれは、PMOS素子であって、前記高電位側の電源による電位によって当該PMOS素子はオフ状態となり、前記低電位側の電源による電位によって当該PMOS素子はオン状態となる、ことを特徴としてもよい。
また、本発明に係る表示装置の一態様では、前記一部の走査線は、前記n本のうちの半分の走査線であり、前記残りの走査線は、前記n本のうちの残りの半分の走査線である、ことを特徴としてもよい。
また、本発明に係る表示装置の一態様では前記一部の走査線と、前記残りの走査線は、交互となるように前記n行の画素行に関連づけられる、ことを特徴としてもよい。
本発明によれば、走査線に電力を供給する電源の、電源能力不足によって生じる表示不良を防止した表示装置を提供できる。
第1の本実施形態に係る表示装置のTFT基板上の様子を示す図である。 第1の実施形態における奇数行の画素行PL1が有する画素回路PX1を示す図である。 第1の実施形態における偶数行の画素行PL2が有する画素回路PX2を示す図である。 第1の実施形態における各走査線GA〜GCから出力される走査信号を示すタイミングチャートである。 第2の実施形態における奇数行の画素行PL1が有する画素回路PX1を示す図である。 第2の実施形態における偶数行の画素行PL2が有する画素回路PX2を示す図である。 第2の実施形態における各走査線GA〜GDから出力される走査信号を示すタイミングチャートである。 従来の表示装置における画素回路の一例を示す図である。 図6に記載された画素回路の各走査信号線に入力される走査信号の一例を示すタイミングチャートである。 電源能力の不足に起因する表示不良が発生した例を示す図である。
以下、本発明に係る各実施形態について、図面を用いて説明する。ただし、以下の説明において、各実施形態で同一の構成要素には同一符号を付し、同一構成要素の繰り返しの説明については省略する。本発明は、下記で説明する各実施形態における技術的思想を逸脱しない範囲内において適宜変更が可能であることはいうまでもない。
[第1の実施形態]
本実施形態に係る表示装置は、ガラス基板上に複数の有機EL素子が配列されたTFT基板と、当該TFT基板にシール材によって貼り合わされる封止基板とを含んで構成される有機EL表示装置である。
図1は、本実施形態に係る表示装置のTFT基板上の様子を示す図である。同図で示すように、TFT基板上の表示領域DPは、複数の画素行PLを有しており、本実施形態の表示領域DPは、n行となる画素行PL1〜PLnを有している(本明細書において、nは1以上の整数である)。そして表示領域DP内には、複数の映像信号線DLが互いに間隔を置いて図中垂直方向に沿って敷設され、複数の第1走査線GAと、複数の第2走査線GBと、複数の第3走査線GCとが互いに間隔を置いて図中水平方向に沿って敷設される。また、同図で示すように、表示領域DPの周辺には、走査線駆動回路GDR及び映像信号線駆動回路DDRが実装される。
そして、本実施形態では、n本の第1走査線GA1〜GAnと、n本の第2走査線GB1〜GBnと、n本の第3走査線GC1〜GCnが表示領域DPに敷設されており、各画素行PL1〜PLnに、これらが一本ずつ関連づけられる。具体的には、図1で示すように、第1走査線GAと、第2走査線GBと、第3走査線GCとが、各画素行に一本ずつ関連づけられる。
また、本実施形態における走査線駆動回路GDRは、各走査線にHレベルの電位を出力させるための電源(高電位側の電源)と、各走査線にLレベルの電位を出力するための電源(低電位側の電源)の2つの電源を有している。走査線駆動回路GDRは、当該2つの電源を用いることによって、画素行PL1〜PLnを選択する走査信号を各走査線に順番に出力させる。画素行の選択の際は、走査線駆動回路GDRは、当該画素行に関連づけられた第1〜3走査線GA〜GCにそれぞれ走査信号を出力させ、映像信号線駆動回路DDRは、選択される画素行に対応して各映像信号線DLに映像信号を出力させる。
そして特に、本実施形態では、各画素行PL1〜PLnのうち、奇数行の画素行PLは複数の画素回路PX1を有しており、偶数行の画素行PLは複数の画素回路PX2を有している。このため、表示領域DPでは、画素回路PX1と画素回路PX2が混在している。
図2Aは、本実施形態における奇数行である画素行PL1が有する画素回路PX1を示す図であり、図2Bは、本実施形態における偶数行である画素行PL2が有する画素回路PX2を示す図である。同図で示されるように、画素回路PX1及び画素回路PX2は、有機EL素子Oledと、入力スイッチQ1a及びQ1bの一方と、リセットスイッチQ2と、発光制御スイッチQ3と、駆動スイッチQ4と、キャンセルコンデンサC1と、記憶コンデンサC2とを含んで構成される。これらの図で示されるように、第2走査線GBはリセットスイッチQ2のゲート電極と接続され、第3走査線GCは発光制御スイッチQ3のゲート電極と接続され、奇数行の第1走査線GAは入力スイッチQ1aのゲート電極と接続され、偶数行の第1走査線GAは入力スイッチQ1bのゲート電極と接続される。
図2A及び図2Bに示すように、画素回路PX1及び画素回路PX2には、発光素子として有機EL素子Oledが設けられており、そのカソード端は共通電極に接続される。また、有機EL素子Oledのアノード端は、発光制御スイッチQ3の一端と接続されて、発光制御スイッチQ3の他端は、駆動スイッチQ4の一端と接続される。そしてさらに、駆動スイッチQ4の他端は電源線Voledに接続される。この電源線Voledは、表示領域DPにおいて映像信号線DLとほぼ平行に敷設されて、有機EL素子Oledに電流を供給する。
また、発光制御スイッチQ3の他端と駆動スイッチQ4のゲート電極との間には、リセットスイッチQ2が接続される。駆動スイッチQ4の他端と駆動スイッチQ4のゲート電極との間には、記憶コンデンサC2が接続される。さらに、駆動スイッチQ4のゲート電極には、キャンセルコンデンサC1の一端も接続される。そして、キャンセルコンデンサC1の他端は、画素回路PX1では入力スイッチQ1aを介して映像信号線DLに接続され、画素回路PX2では入力スイッチQ1bを介して映像信号線DLに接続される。本実施形態では、第1走査線GA、第2走査線GB、第3走査線GCから、高電位側の電源によるHレベルの電位、および、低電位側の電源によるLレベルの電位の2つの電位レベルが入力されることによって、各走査線に接続されるスイッチ素子のオン/オフが切り替えられる。
ここで、奇数行の第1走査線GAに接続される入力スイッチQ1aが、Hレベルの電位の入力を受けて画素回路PX1において行う制御と、偶数行の第1走査線GAに接続される入力スイッチQ1bが、Lレベルの電位の入力を受けて画素回路PX2において行う制御は、互いに共通する。本実施形態では、具体的には、入力スイッチQ1aおよびQ1bは、映像信号線DLの電位をキャンセルコンデンサC1に伝達するための制御を行う。すなわち、第1走査線GA1〜GAnは、各画素回路において互いに共通する制御を行うスイッチ素子(入力スイッチQ1a又はQ1b)と接続される。そして本実施形態では、奇数行の入力スイッチQ1aは、高電位側の電源による電位が入力されるとON状態となるNMOS素子であり、偶数行の入力スイッチQ1bは、低電位側の電源による電位が入力されるとON状態となるPMOS素子となっている。
本実施形態の画素回路PX1及びPX2では、上述したように、第1走査線GAに接続されるスイッチ素子がPMOS素子とNMOS素子となっているが、入力スイッチQ1aとQ1bがそれぞれの画素回路において行う制御は互いに共通となるようにしている。このため、奇数行となる第1走査線GA1と偶数行となる第1走査線GA2とでは、走査信号として出力される電位が異なることとなる。以下においては、画素回路PX1及び画素回路PX2における制御についてさらに説明をするが、上述したような点を除いて、画素回路PX1と画素回路PX2は、略同様となる。したがって以下の説明では、画素回路PX1と同様になる点についての画素回路PX2の説明を省略しつつ、画素回路PX1を中心に説明をする。
図3は、本実施形態における各走査線GA〜GCから出力される走査信号を示すタイミングチャートである。図3で示す書込み期間は、映像信号の入力のために各画素行に割り当てられる期間である。所定の画素行の書込み期間中には、当該所定の画素行に関連づけられた各走査線の走査信号の入力がそれぞれ開始し終了するようになっている。本実施形態の各走査線GA〜GCは、接続される画素行の書込み期間以外の期間には、Hレベルの電位及びLレベルの電位の二値の電位レベルのうちの一方の電位を基準電位として出力し、当該書込み期間内に、当該一方の電位から他方の電位の矩形波を走査信号として出力する。
図3で示すように、まず、第3走査線GC1にオフ信号が出力されることにより発光制御スイッチQ3がオフになる。次に第1走査線GA1から走査信号が出力されることにより、入力スイッチQ1aがオンになると、さらに第2走査線GB1及び第3走査線GC1から走査信号が出力されて、リセットスイッチQ2がオン、発光制御スイッチQ3がオンになる。これにより、映像信号線DLに入力されている基準レベルの信号電圧がキャンセルコンデンサC1の一端に入力されるとともに、リセットスイッチQ2がオン状態になることで駆動スイッチQ4がダイオード接続され、さらに発光制御スイッチQ3がオンすることで有機EL素子Oledに電流が流れ、駆動スイッチQ4のゲートにプリチャージ電圧(駆動スイッチQ4がオンする電位)が印加される。その後、発光制御スイッチQ3がオフすると駆動スイッチQ4はドレイン側が開放されたダイオード接続となり、駆動スイッチQ4のゲート電圧は次第にしきい電圧Vthへと向かう。なお、リセットスイッチQ2は、画素回路PXに書き込まれた輝度情報をリセットするためのスイッチである。
その後、第2走査線GB1からの走査信号の出力が終了するとリセットスイッチQ2がオフ状態となり、キャンセルコンデンサC1の一端に駆動スイッチQ4のしきい電圧Vthが書き込まれる。そして、第2走査線GB1及び第3走査線GC1の走査信号の出力が終了後、第1走査線GA1の走査信号が出力されている間(入力スイッチQ1aがオン状態、リセットスイッチQ2がオフ状態、発光制御スイッチQ3がオフ状態の間)に、映像信号線DLから所与の輝度情報に応じた電圧レベルの映像信号が入力される。これによって、駆動スイッチQ4のゲート電圧は、リセット時の電圧を基準として映像信号線DLから入力される電圧レベルに応じた電圧だけ変化する。
第1走査線GA1の走査信号の出力が終了すると、駆動スイッチQ4のゲート電圧はこの変化した電圧を維持することになり、記憶コンデンサC2に輝度情報に応じた電荷が蓄積された状態(すなわち、画素回路PX1に輝度情報が書き込まれた状態)になる。そして、発光制御スイッチQ3がオン状態になると、駆動スイッチQ4のゲート電圧の変化に伴って発光制御スイッチQ3を介して有機EL素子Oledに電流が流れるようになり、記憶コンデンサC2の輝度情報に応じて有機EL素子Oledが発光するようになる。
以上のようにして、画素行PL1に割り当てられる書込み期間1が終了すると、画素行PL2以降に割り当てられる書込み期間(書込み期間2〜書込み期間n)が順番に開始する。図3のタイミングチャートは、表示領域DPが1画面の画像を表示する1フレーム期間の一部を示しており、書込み期間nの終了後は、表示領域DPの全体が発光して1画面の画像を表示する。そして特に図3では、上述したように、奇数行の画素行PLに関連づけられる第1走査線GAは、Lレベルの電位を基準電位としてHレベルの電位に変化する走査信号を出力し、偶数行の画素行PLに関連づけられる第1走査線GAは、Hレベルの電位を基準電位としてLレベルの電位に変化する走査信号を出力する。このようにして、奇数行の第1走査線GAおよび偶数行の第1走査線GAは、接続されるスイッチ素子(入力スイッチQ1aおよびQ1b)のそれぞれに、各画素回路において互いに共通する制御(キャンセルコンデンサC1に映像信号線DLの電位を伝達するための制御)をさせる。
上記で説明したように、n本の第1走査線GA1〜GAnは、各画素回路において互いに共通となる制御をさせるスイッチ素子と接続され、当該n本の第1走査線GA1〜GAnには、Hレベルの電位を走査信号として出力する走査線と、走査線がLレベルの電位を走査信号として出力する走査線とが混在している。以下、本明細書では、まず、各画素回路において互いに共通となる制御をさせるスイッチ素子と接続されるn本の走査線を、走査線グループというものとする。そしてさらに、走査線グループを構成するn本の走査線のうちの一部の走査線が、高電位側の電源による電位を走査信号として出力する走査線であり、残りの走査線が低電位側の電源による電位を走査信号として出力する走査線であるものを、本明細書では、第1走査線グループというものとする。したがって本実施形態では、n本の第1走査線GA1〜GAnによって1つの第1走査線グループが構成される。
また、第2走査線GB1〜GBnも、各画素回路において共通する制御を行うリセットスイッチQ2と接続され、第3走査線GC1〜GCnも、各画素回路において共通する制御を行う発光制御スイッチQ3と接続される。本実施形態では、各第2走査線GB1〜GBnに接続されるリセットスイッチQ2、および、各第3走査線GC1〜GCnに接続される発光制御スイッチQ3は、奇数行と偶数行とに関わらず、NMOS素子である。
また本明細書では、走査線グループを構成するn本の走査線のそれぞれが、書込み期間以外の期間に低電位側の電源による電位を基準電位として出力する走査線であるものを、第2走査線グループというものとする。さらに、走査線グループを構成するn本の走査線のそれぞれが、書込み期間以外の期間に高電位側の電源による電位を基準電位として出力する走査線であるものを、第3走査線グループというものとする。したがって本実施形態では、n本の第2走査線GB1〜GBnによって第2走査線グループが構成され、n本の第3走査線GC1〜GCnによって第3走査線グループが構成される。
そして、本実施形態では、第1走査線GAの走査信号の出力に用いられる電源が、偶数行と奇数行とで異なっており、第1走査線GA1〜GAnに電力を供給するための電源が分散されるようになっている。具体的には、奇数行では、その書込み期間以外の期間に第1走査線GAからLレベルの電位が出力されて、偶数行では、その書込み期間以外の期間に第1走査線GAからHレベルの電位が出力される。これにより、図3で示すように、1フレーム期間内の所定のタイミングにおいて、第1走査線GA1〜GAnの出力に用いられる電源が分散されるようになっている。このようにして、第1走査線GA1〜GAnに電力を供給するための電源が2つのうちの一方に偏るのが改善されて、電源能力不足によって生じる表示不良が発生しにくくなる。
また、図3で示すように、第2走査線グループに属する各第2走査線GB1〜GBnは、それぞれの書込み期間以外では、低電位側の電源によるLレベルの電位を接続される画素行に入力し、第3走査線グループに属する各第3走査線GC1〜GCnは、それぞれの書込み期間以外では、高電位側の電源によるHレベルの電位を接続される画素行に入力する。これにより、第2走査線グループの出力に用いられる電源と、第3走査線グループの各走査線の出力に用いられる電源とが、1フレーム期間内の所定のタイミングにおいて、分散されるようになっている。このようにすることで、電源能力不足による表示不良がさらに発生しにくくなる。
なお、本実施形態のように、走査線グループのグループ数が奇数となる場合には、そのうちのひとつの走査線グループを、第1走査線グループとし、残りの半分ずつを第2走査線グループと第3走査線グループにすることで、電力を供給するための電源がさらに効率的に分散される。
なお、本実施形態では、第1走査線GA1〜GAnにおける走査線によって1つの第1走査線グループが構成されて、Hレベルの電位を走査信号として出力する走査線と、Lレベルの電位を走査信号として出力する走査線とが混在している。また、第1走査線GA1〜GAn、第2走査線GB1〜GBn、第3走査線GC1〜GCnによって、3つの第1走査線グループが構成されるようにしてもよい。
[第2の実施形態]
次に、本発明に係る第2の実施形態の表示装置について説明をする。第2の実施形態に係る表示装置は、第1の実施形態に係る表示装置と同様に有機EL表示装置であるが、表示領域DPでは、さらに複数の第4走査線GDが他の走査線と同様に敷設される。以下の説明では、第2の実施形態に係る表示装置について、第1の実施形態に係る表示装置との差異がある部分を中心にして説明し、第1の実施形態と同様となる部分については説明を省略する。
図4Aは、第2の実施形態における奇数行の画素行PLが有する画素回路PX1を示す図であり、図4Bは、第2の実施形態における偶数行の画素行PLが有する画素回路PX2を示す図である。同図で示すように、まず、画素回路PX1及びPX2は、プリチャージスイッチQ5を含んでおり、プリチャージスイッチQ5のゲート電極が第4走査線GDと接続される点で、第1の実施形態とは異なる。このプリチャージスイッチQ5は、駆動スイッチQ4の一端と映像信号線DLとの間に接続される。また、奇数行では、第3走査線GCが、発光制御スイッチQ3aのゲート電極と接続され、偶数行では、第3走査線GCが、発光制御スイッチQ3bのゲート電極と接続される点で、第2の実施形態は第1の実施形態と異なる。
すなわち、第2の実施形態では、n本の第1走査線GA1〜GAnと、n本の第3走査線GC1〜GCnとによって、2つの第1走査線グループが構成される。そして、n本の第2走査線GB1〜GBnによって、1つの第2走査線グループが構成され、n本の第4走査線GD1〜GDnによって、1つの第3走査線グループが構成される。
ここで、第2の実施形態では、奇数行の発光制御スイッチQ3aは、高電位側の電源による電位が入力されるとON状態となるNMOS素子であり、偶数行の発光制御スイッチQ3bは、低電位側の電源による電位が入力されるとON状態となるPMOS素子となっている。また、プリチャージスイッチQ5は、奇数行と偶数行とに関わらず、低電位側の電源による電位が入力されるとON状態となるPMOS素子になっている。
図5は、第2の実施形態における各走査線GA〜GDから出力される走査信号を示すタイミングチャートである。第2の実施形態では、全画素行の書込み期間終了後、全画素行共通に非発光期間が割り当てられている。
図5で示すように、まず、第3走査線GC1からの走査信号が出力されることにより、発光制御スイッチQ3aがオフになる。次に、第1走査線GA1から走査信号が出されることにより、入力スイッチQ1aがオンになると、さらに第4走査線GD1及び第2走査線GB1から走査信号が出力されて、プリチャージスイッチQ5がオン、リセットスイッチQ2がオンになる。これにより、映像信号線DLに入力されている基準レベルの信号電圧がキャンセルコンデンサC1の一端に入力されるとともに、リセットスイッチQ2がオン状態になることで駆動スイッチQ4がダイオード接続され、電源線Voledから駆動スイッチQ4とプリチャージスイッチQ5を介して映像信号線DLに電流が流れる。そしてこの時、駆動スイッチQ4のゲートにプリチャージ電圧(駆動スイッチQ4がオンする電位)が印加される。その後、プリチャージスイッチQ5がオフすると駆動スイッチQ4はドレイン側が開放されたダイオード接続となり、駆動スイッチQ4のゲート電圧は次第にしきい電圧Vthへと向かう。
その後、第2走査線GB1の走査信号が終了すると、リセットスイッチQ2がオフ状態となり、キャンセルコンデンサC1の一端に駆動スイッチQ4のしきい電圧Vthが書き込まれる。そして、第1走査線GA1の走査信号が出力されている間に、映像信号線DLから所与の輝度情報に応じた電圧レベルの映像信号が入力される。これによって、駆動スイッチQ4のゲート電圧は、リセット時の電圧を基準として映像信号線DLから入力される電圧レベルに応じた電圧だけ変化する。駆動スイッチQ4のゲート電圧はこの変化した電圧を維持することになり、記憶コンデンサC2に輝度情報に応じた電荷が蓄積された状態(すなわち、画素回路PX1に輝度情報が書き込まれた状態)になる。
第1走査線GA1の走査信号の出力が終了し、第3走査線GC1の走査信号の出力が終了して発光制御スイッチQ3aがオン状態になると、発光制御スイッチQ3を介して有機EL素子Oledに電流が流れるようになり、記憶コンデンサC2の輝度情報に応じて有機EL素子Oledが発光するようになる。
以上のようにして、画素行PL1に割り当てられる書込み期間1が終了すると、画素行PL2以降に割り当てられる書込み期間(書込み期間2〜書込み期間n)が順番に開始する。そして、書込み期間nの終了後には、表示領域DPの全体が発光して画像を表示し、さらに、全画素行PLに共通して非発光期間が割り当てられる。この非発光期間では、奇数行の発光制御スイッチQ3a及び偶数行の発光制御スイッチQ3bは、オフ状態となって、表示領域DPにおける各有機EL素子Oledを消灯させるように制御する。非発光期間の後、奇数行の発光制御スイッチQ3a及び偶数行の発光制御スイッチQ3bは、再びオン状態となって、表示領域DPにおける各有機EL素子Oledを発光させるように制御する。
特に図5では、上述したように、奇数行の画素行PLに関連付けられる第3走査線GCは、Hレベルの電位を基準電位としてLレベルの電位に変化する走査信号を出力し、偶数行の画素行PLに関連づけられる第3走査線GCは、Lレベルの電位を基準電位としてHレベルの電位に変化する走査信号を出力する。このようにして、奇数行の第3走査線GCおよび偶数行の第3走査線GCは、接続されるスイッチ素子のそれぞれに、各画素回路において互いに共通する制御をさせる。
第2の実施形態のように、1フレーム期間において非発光期間を表示装置が有する場合には、有機EL素子Oledを発光させるか否かを制御する各発光制御スイッチに接続されるn本の第3走査線GCを1つの第1走査線グループにする。本実施形態では、具体的には、奇数行の第3走査線GCは、Hレベルの電位を基準電位としてLレベルの電位に変化する走査信号を出力し、偶数行の第3走査線GCは、Lレベルの電位を基準電位としてHレベルの電位に変化する走査信号を出力するようにする。このようにすることで、非発光期間においても、第3走査線GC1〜GCnに電力を供給するための電源が分散される。
なお、第2の実施形態に係る表示装置では、走査線グループのグループ数は偶数であって、2つの第1走査線グループと、1つの第2走査線グループと、1つの第3走査線グループとを有している。そして、第1走査線グループのうちの1つを第3走査線GC1〜GCnのn本の走査線によって構成し、非発光期間においても電源を分散させるようにしている。ここで、第2の実施形態では、もう一つの第1走査線グループを、第1走査線GA1〜GAnとしているが、第1走査線GA1〜GAnの代わりに、第2走査線GB1〜GBや第4走査線GD1〜GDnを第1走査線グループとしてもよい。
なお、上記各実施形態の第1走査線グループでは、奇数行と偶数行において、Hレベルの電位を走査信号として出力する走査線と、Lレベルの電位を走査信号として出力する走査線とが半分ずつ混在している。上記各実施形態のように、半分ずつ混在するのが望ましい。しかし、第1走査線グループのn本の走査線の一部となる一本以上の走査線が、Hレベルの電位を走査信号として出力し、残りの走査線が、Lレベルの電位を走査信号として出力するようにしても、n本の走査線の全てが一方の電位を走査信号として出力する場合に比して、電力を供給するための電源の偏りが改善される。
なお、第2の実施形態に係る表示装置では、2つの第1走査線グループが存在し、偶数行の画素行には、Hレベルの電位を走査信号として出力する第1走査線GAと、Lレベルの電位を走査信号として出力する第3走査線GCとが関連づけられ、奇数行の画素行には、Lレベルの電位を走査信号として出力する第1走査線GAと、Hレベルの電位を走査信号として出力する第3走査線GCとが関連づけられる。しかし、1つの第1走査線グループにおける前記一部の走査線と前記残りの走査線と、他の第1走査線グループにおける前記一部の走査線と前記残りの走査線とは、互いに独立となるように各画素行に関連づけられて良い。
また、上記各実施形態の第1走査線グループは、奇数行と偶数行において、Hレベルの電位を走査信号として出力する走査線と、Lレベルの電位を走査信号として出力する走査線とが交互に混在している。表示画像の画質を向上させるためにも、交互に混在するのが望ましいが、例えば、表示領域DPの上側の一部分の走査線がHレベルの電位を走査信号として出力する走査線であって、下側の残りの部分の走査線がLレベルの電位を走査信号として出力する走査線であっても、電力を供給するための電源の偏りが改善される。
また、NMOSとPMOSとで同じチャネル幅チャネル長ではソース電圧によってオン状態(オン抵抗)が異なるため、同じオン状態となるようにチャネル幅チャネル長を変えても良い。具体的には図4A図4Bの発光制御スイッチQ3aとQ3bについて、NMOSの場合W/L=4/4μm、PMOSの場合W/L=8/4μmのようにする。
なお、本実施形態では、各走査線グループの走査線が、書込み期間に出力する走査信号は、矩形波の信号となっている。しかし、矩形波以外の他の波形の信号であっても、当該走査線に接続されるスイッチ素子を各画素回路において共通に駆動させることができる信号であればよい。
なお、上記の各実施形態では、有機EL表示装置を表示装置の一例として説明したが、液晶表示装置等の他の表示装置であってもよい。
DDR 映像信号線駆動回路、GDR 走査線駆動回路、DL 映像信号線、GA1〜GAn 第1走査線、GB1〜GBn 第2走査線、GC1〜GCn 第3走査線、GD1〜GDn 第4走査線、PL1〜PLn 画素行、PX1,PX2 画素回路、Voled 電源線、Oled 有機EL素子、Q1a、Q1b 入力スイッチ、Q2 リセットスイッチ、Q3,Q3a,Q3b 発光制御スイッチ、Q4 駆動スイッチ、Q5 プリチャージスイッチ、C1 キャンセルコンデンサ、C2 記憶コンデンサ。

Claims (9)

  1. それぞれn本の走査線によって構成される1又は複数の走査線グループと、
    前記1又は複数の走査線グループに電力を供給する、高電位側及び低電位側の2つの電源と、
    それぞれ複数の画素回路によって構成されるn行の画素行と、を有する表示装置であって、
    前記1又は複数の走査線グループのそれぞれを構成するn本の走査線は、前記n行の画素行に一本ずつ関連づけられ、
    前記1又は複数の走査線グループのそれぞれは、前記各画素回路において互いに共通する制御を行うスイッチ素子と接続される走査線からなるグループであって、
    前記1又は複数の走査線グループのうち所定の1つの走査線グループにおいて、当該所定の1つの走査線グループに含まれるn本の走査線のうちの一部の走査線は、前記高電位側の電源による電位を出力することにより、接続される前記スイッチ素子のそれぞれに前記共通する制御をさせ、残りの走査線は、前記低電位側の電源による電位を出力することにより、接続される前記スイッチ素子のそれぞれに前記共通する制御をさせる、
    ことを特徴とする表示装置。
  2. 請求項1に記載された表示装置であって、
    前記1又は複数の走査線グループは、1又は複数の第1走査線グループと、1又は複数の第2走査線グループと、1又は複数の第3走査線グループと、を含む複数の走査線グループであって、
    前記1又は複数の第1走査線グループのそれぞれにおいて、当該第1走査線グループに含まれるn本の走査線のうちの一部の走査線は、前記高電位側の電源による電位を出力することにより、接続される前記スイッチ素子のそれぞれに前記共通する制御をさせ、残りの走査線は、前記低電位側の電源による電位を出力することにより、接続される前記スイッチ素子のそれぞれに前記共通する制御をさせ、
    前記n行の画素行のそれぞれでは、当該画素行内の前記各画素回路に映像信号が入力されるために割り当てられる書込み期間以外の期間において、前記1又は複数の第2走査線グループに属する走査線から、前記低電位側の電源による電位が入力されるとともに、前記1又は複数の第3走査線グループに属する走査線から、前記高電位側の電源による電位が入力される、
    ことを特徴とする表示装置。
  3. 請求項2に記載された表示装置であって、
    前記第2走査線グループと前記第3走査線グループは、互いに等しいグループ数となる、
    ことを特徴とする表示装置。
  4. 請求項3に記載された表示装置であって、
    前記1又は複数の走査線グループは、3以上の奇数のグループ数であって、
    前記1又は複数の第1走査線グループは、1つのグループ数である、
    ことを特徴とする表示装置。
  5. 請求項1に記載された表示装置において、
    前記表示装置は、有機EL表示装置であって、
    前記n行の画素行を含んで表示領域が構成され、
    前記所定の1つの走査線グループを構成するn本の走査線に接続される前記スイッチ素子のそれぞれは、前記各画素回路が有する有機EL素子を発光させるか否かを制御する発光制御スイッチであり、
    前記表示領域が1フレームの画像を表示する1フレーム期間は、前記n行の画素行に映像信号を入力するためのn回の書込み期間と、前記表示領域における前記各画素回路の前記発光素子を消灯する非発光期間と、を有し、
    前記発光制御スイッチのそれぞれは、前記書込み期間終了後に前記発光素子を発光させ、前記非発光期間に前記発光素子を消灯させる、
    ことを特徴とする表示装置。
  6. 請求項1に記載された表示装置であって、
    前記一部の走査線は、前記低電位側の電源による電位を基準電位として前記高電位側の電源による電位に変化する信号を出力して、接続される前記スイッチ素子のそれぞれに前記共通する制御をさせ、
    前記残りの一部の走査線は、前記高電位側の電源による電位を基準電位として前記低電位側の電源による電位に変化する信号を出力して、接続される前記スイッチ素子のそれぞれに前記共通する制御をさせる、
    ことを特徴とする表示装置。
  7. 請求項1に記載された表示装置において、
    前記一部の走査線に接続される前記スイッチ素子のそれぞれは、NMOS素子であって、前記高電位側の電源による電位によって当該NMOS素子はオン状態となり、前記低電位側の電源による電位によって当該NMOS素子はオフ状態となり、
    前記残りの一部の走査線に接続される前記スイッチ素子のそれぞれは、PMOS素子であって、前記高電位側の電源による電位によって当該PMOS素子はオフ状態となり、前記低電位側の電源による電位によって当該PMOS素子はオン状態となる、
    ことを特徴とする表示装置。
  8. 請求項1に記載された表示装置において、
    前記一部の走査線は、前記n本のうちの半分の走査線であり、
    前記残りの走査線は、前記n本のうちの残りの半分の走査線である、
    ことを特徴とする表示装置。
  9. 請求項8に記載された表示装置において、
    前記一部の走査線と、前記残りの走査線は、交互となるように前記n行の画素行に関連づけられる、
    ことを特徴とする表示装置。
JP2010151475A 2010-07-01 2010-07-01 表示装置 Expired - Fee Related JP5766412B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010151475A JP5766412B2 (ja) 2010-07-01 2010-07-01 表示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010151475A JP5766412B2 (ja) 2010-07-01 2010-07-01 表示装置

Publications (2)

Publication Number Publication Date
JP2012014020A true JP2012014020A (ja) 2012-01-19
JP5766412B2 JP5766412B2 (ja) 2015-08-19

Family

ID=45600496

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010151475A Expired - Fee Related JP5766412B2 (ja) 2010-07-01 2010-07-01 表示装置

Country Status (1)

Country Link
JP (1) JP5766412B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012133207A (ja) * 2010-12-22 2012-07-12 Japan Display East Co Ltd 画像表示装置およびその駆動方法
KR20140050549A (ko) * 2012-10-19 2014-04-29 가부시키가이샤 재팬 디스프레이 표시 장치

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01169493A (ja) * 1987-12-25 1989-07-04 Fujitsu Ltd アクティブマトリクス型表示装置
JP2003066871A (ja) * 2001-08-28 2003-03-05 Sony Corp 有機el表示装置及びその製造方法
JP2003271096A (ja) * 2002-03-15 2003-09-25 Sanyo Electric Co Ltd 有機el表示装置およびその駆動方法
JP2006308862A (ja) * 2005-04-28 2006-11-09 Sanyo Electric Co Ltd エレクトロルミネッセンス表示装置
JP2007025544A (ja) * 2005-07-21 2007-02-01 Sony Corp 表示装置
JP2008051960A (ja) * 2006-08-23 2008-03-06 Sony Corp 画素回路
JP2008096818A (ja) * 2006-10-13 2008-04-24 Nec Lcd Technologies Ltd 表示装置
JP2008158303A (ja) * 2006-12-25 2008-07-10 Sony Corp 表示装置
JP2010048863A (ja) * 2008-08-19 2010-03-04 Hitachi Displays Ltd 画像表示装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01169493A (ja) * 1987-12-25 1989-07-04 Fujitsu Ltd アクティブマトリクス型表示装置
JP2003066871A (ja) * 2001-08-28 2003-03-05 Sony Corp 有機el表示装置及びその製造方法
JP2003271096A (ja) * 2002-03-15 2003-09-25 Sanyo Electric Co Ltd 有機el表示装置およびその駆動方法
JP2006308862A (ja) * 2005-04-28 2006-11-09 Sanyo Electric Co Ltd エレクトロルミネッセンス表示装置
JP2007025544A (ja) * 2005-07-21 2007-02-01 Sony Corp 表示装置
JP2008051960A (ja) * 2006-08-23 2008-03-06 Sony Corp 画素回路
JP2008096818A (ja) * 2006-10-13 2008-04-24 Nec Lcd Technologies Ltd 表示装置
JP2008158303A (ja) * 2006-12-25 2008-07-10 Sony Corp 表示装置
JP2010048863A (ja) * 2008-08-19 2010-03-04 Hitachi Displays Ltd 画像表示装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012133207A (ja) * 2010-12-22 2012-07-12 Japan Display East Co Ltd 画像表示装置およびその駆動方法
KR20140050549A (ko) * 2012-10-19 2014-04-29 가부시키가이샤 재팬 디스프레이 표시 장치
KR101616166B1 (ko) 2012-10-19 2016-04-27 가부시키가이샤 재팬 디스프레이 표시 장치

Also Published As

Publication number Publication date
JP5766412B2 (ja) 2015-08-19

Similar Documents

Publication Publication Date Title
US10867560B2 (en) Organic light emitting display device
US9773454B2 (en) Organic light emitting display device and driving method thereof
KR102222901B1 (ko) 유기발광 표시장치 구동 방법
US8138997B2 (en) Pixel, organic light emitting display using the same, and associated methods
KR101195667B1 (ko) 화상 표시 장치
WO2011125105A1 (ja) 有機el表示装置及びその制御方法
US9978307B2 (en) Organic light emitting display and driving method thereof
US9805647B2 (en) Organic light emitting display including demultiplexer and driving method thereof
US11107409B2 (en) Display device and method of driving the same
KR101733381B1 (ko) 표시 장치의 구동방법
US9514678B2 (en) Pixel and organic light emitting display device using the same
CN103946912B (zh) 显示装置及其控制方法
WO2013014703A1 (ja) 表示装置及び表示装置の駆動方法
JP2014219516A (ja) 画素回路及びその駆動方法
JP6721328B2 (ja) 表示装置
JP5044883B2 (ja) 表示装置、電気回路の駆動方法、及び表示装置の駆動方法
JP5793923B2 (ja) 発光装置、発光装置用駆動回路及び発光装置の駆動方法
JP2015184633A (ja) 表示装置及び表示装置の駆動方法
JP5766412B2 (ja) 表示装置
KR20150005922A (ko) 전기 광학 장치 및 그 구동 방법
KR101825839B1 (ko) 표시 장치
JP2005274973A (ja) 表示装置および表示装置制御方法
KR102315419B1 (ko) 유기전계발광 표시장치
US20230215361A1 (en) Display device comprising pixel driving circuit
KR100635510B1 (ko) 유기전계발광장치의 패널

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130624

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140701

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140901

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150217

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150417

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150519

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150617

R150 Certificate of patent or registration of utility model

Ref document number: 5766412

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees