JP5044883B2 - 表示装置、電気回路の駆動方法、及び表示装置の駆動方法 - Google Patents

表示装置、電気回路の駆動方法、及び表示装置の駆動方法 Download PDF

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本発明は、特に有機EL(Electro Luminescence)素子等のように素子を流れる電流により発光輝度が制御される電流制御素子を有する表示装置及びその駆動方法と、素子を流れる電流により制御される電流制御素子を駆動する電気回路の駆動方法に関する。

行方向に配置された複数の走査線と、列方向に配置された複数の信号線によりマトリクスを形成し、その各交点の画素に有機EL素子を配置して、画像表示を行う表示装置が開発されている。このような表示装置には、画素に有機EL素子のみを形成したパッシブ型と、有機EL素子以外に回路も内蔵し画像を一定の時間内保持するアクティブ型がある。アクティブ型表示装置は、発光素子のみで構成されるパッシブ型表示装置よりも、高輝度化、高精細化、低消費電力化を図ることができる。

アクティブ型表示装置の画素回路としては、図20に示す画素回路が一般に良く知られている。図20に示すように、画素回路はソースが電源電圧VDDに接続された駆動トランジスタTr202と、制御線202によって制御されスイッチ動作を行うスイッチトランジスタTr201と、駆動トランジスタTr202のゲートと電源電圧VDDの間に接続されゲート電圧を保持する保持容量C201と、発光素子である有機EL素子100から構成される。

次に動作を説明する。制御線202によってスイッチトランジスタTr201をオン状態にして、信号線201から駆動トランジスタTr202が飽和領域で動作するような電圧を駆動トランジスタTr202のゲートに印加する。その後、スイッチトランジスタTr201がオン状態となっていた選択期間が終了すると、スイッチトランジスタTr201はオフ状態となり、次の選択期間までゲート電圧が保持される。ゲート電圧の書き込みによって、有機EL素子100には、駆動トランジスタTr202を飽和領域で使用した場合、下記数式1に示す電流Iが流れ、電流に応じた輝度で発光する。ここで、L及びWはそれぞれ駆動トランジスタTr202のチャネル長及びチャネル幅、μは移動度、Cgはゲート容量である。

しかし、駆動トランジスタTr202及びスイッチトランジスタTr201等、画素回路に使用されるポリシリコン薄膜トランジスタは、チャネル部が多結晶シリコンのため、単結晶シリコンに比べて特性のばらつきが大きい。従って、駆動トランジスタTr202の特性にばらつきがあると、同じゲート電圧を書き込んでも画素毎に電流が異なるため、有機EL素子100の輝度が画素毎にばらつき、輝度むらとなって表示品質が低下する問題がある。

この問題を解決するため、非特許文献1(Society for Information Display発行の「SID99DIGEST p.438〜441(Sarnoff Corp)」)では、しきい値電圧のばらつきを補正できる画素回路が提案されている。図21及び図22を参照して、以下にその構成と動作について説明する。図21に示すように、画素回路はソースが電源電圧VDDに接続された駆動トランジスタTr104と、画像信号が電圧の形で供給される信号線101と保持容量C101の間に接続され、制御線102によって制御されるスイッチトランジスタTr101と、駆動トランジスタTr104のゲートとドレイン間に接続され、制御線103によって制御されるスイッチトランジスタTr102と、駆動トランジスタTr104のドレインと有機EL素子100のアノード間に接続され、制御線104によって制御されるスイッチトランジスタTr103と、駆動トランジスタTr104のゲート・ソース間に接続された保持容量C102と、駆動トランジスタTr104のゲートとスイッチトランジスタTr101の間に接続された保持容量C101と、アノードがスイッチトランジスタTr103に接続されカソードが接地電圧VSSに接続された有機EL素子100から構成される。

次に、図22のタイミングチャートを用いて動作を説明する。図22に示すように、画素回路の動作には4つの区間がある。まず、第(1)の区間において、スイッチトランジスタTr101〜Tr103が全てオン状態となり、駆動トランジスタTr104からEL素子100に電流が供給される。次に、第(2)の区間には、制御線104によってスイッチトランジスタTr103がオフ状態となる。すると、駆動トランジスタTr104には図21の矢印で示した経路、すなわち、電源電圧VDD、駆動トランジスタTr104、スイッチトランジスタ102の経路で電流が流れ、ゲート・ソース間電圧Vgsは、しきい値電圧Vthになる。次に第(3)の区間には、制御線103によってスイッチトランジスタTr102をオフ状態にしたあと、信号線101の電圧を電源電圧VDDからVdataだけ変化させる。すると、C101とC102との間で電荷の分配が起こり、C102の両端に発生する電圧、つまり駆動トランジスタTr102のゲート・ソース間電圧は下記数式2のようになる。

第(4)の区間には、制御信号104によってスイッチトランジスタTr103がオン状態になり、有機EL素子100には電流が供給され、有機EL素子100は電流に応じた輝度で発光する。供給される電流は、駆動トランジスタTr104を飽和領域で使用した時に下記数式3のようになる。

上記数式3には、しきい値電圧Vthの項が無く、Vthにばらつきが有っても画素毎の有機EL素子電流のばらつきを防止することができる。

SID 99 DIGEST、pp.438−441 (Sarnoffの回路)

しかし、この画素回路では電流Iの計算結果の式から明らかなように、トランジスタのしきい値電圧にばらつきがあっても電気光学素子に流れる電流への影響はないが、トランジスタの移動度にばらつきがあった場合に電気光学素子に流れる電流への影響を小さくすることはできない。従って、移動度にばらつきがあると、映像信号に基づく電圧が各画素回路に入力された場合に各画素の輝度がばらついてしまい、輝度むらが発生してしまう問題がある。また、駆動トランジスタTr104のゲート・ソース間電圧Vgsをしきい値電圧Vthとするのに、図22の第(1)の区間の時間と第(2)の区間の時間を足し合わせた時間が必要となり、非常に長い時間を必要とする。従って、その分画像を表示させる第(4)の期間が減少する。これは、同じ輝度で発光させようとした場合に、有機EL素子100に流す電流が大きくなることを意味し、寿命が低下する問題がある。

本発明はかかる従来技術の問題点に鑑みてなされたものであって、トランジスタのしきい値電圧にばらつきがあっても電気光学素子に流れる電流への影響がないだけでなく、トランジスタの移動度にばらつきがあった場合でも電気光学素子に流れる電流への影響を小さくする効果を有し、且つ駆動トランジスタのゲート・ソース間電圧Vgsをしきい値電圧Vthとする必要をなくすことで、1水平走査期間(第(3)の区間)を除いた期間を発光期間として利用することを可能とする画素回路を提供することを目的とする。

本願第1発明に係る表示装置は、電流により制御されて発光する電流制御素子、この電流制御素子を駆動する駆動トランジスタ、電圧を与える第1の信号線に一端が接続された第1のスイッチ素子、前記駆動トランジスタのゲートとドレインとの間に接続された第2のスイッチ素子、基準電流を与える第2の信号線と前記駆動トランジスタとの間に接続されてオン時に前記駆動トランジスタに電流を流す第3のスイッチ素子、及び前記駆動トランジスタのゲートと前記第1のスイッチ素子の他端との間に接続されて前記ゲート電圧を保持する第1の保持容量を有し、マトリクス状に複数個配置されて表示部を構成する画素回路と、前記第1の信号線に、前記第1乃至第3のスイッチ素子がオンにされた第1の期間に基準電圧を出力し、該第1の期間に続く期間であって、前記第1のスイッチ素子がオン、前記第2及び第3のスイッチ素子がオフにされた第2の期間に前記基準電圧に対して電位差を有する映像信号電圧を出力する第1の信号線駆動回路と、前記第1の信号線駆動回路から前記基準電圧が出力されている前記第1の期間に前記第2の信号線に前記基準電流を出力する第2の信号線駆動回路と、を備えることを特徴とする。

前記表示装置は、前記駆動トランジスタのソースとゲートとの間に接続されて前記ゲートの電位を保持する第2の保持容量を有することが好ましい。

又は、前記表示装置は、前記第1のスイッチ素子と前記第1の保持容量との接続点と前記駆動トランジスタのソースとの間に接続されて前記ゲートの電位を保持する第2の保持容量を有することが好ましい。

前記表示装置は、前記駆動トランジスタと前記電流制御素子との間に接続された第4のスイッチ素子を有することが好ましい。又は、前記駆動トランジスタが、電源制御線又は負電源制御線に接続されるように構成することができる。又は、前記電流制御素子が、電源制御線又は負電源制御線に接続されるように構成することができる。

前記駆動トランジスタと前記電流制御素子との間に接続された第4のスイッチ素子を有する場合、前記第1乃至第4のスイッチ素子のオンオフを制御する第1及び第2の制御線を駆動する制御線駆動回路とを有し、1の前記第1及び第2の信号線はマトリクス状に配置された前記画素回路のうち列方向に配列された1群の画素回路に共通接続されており、1の前記第1及び第2の制御線は行方向に配列された1群の画素回路に共通接続されてもよい。

この場合は、前記制御線駆動回路は、第1の期間に、前記第のスイッチ素子をオフ、前記第1、第2、及び第のスイッチ素子をオンにする信号を前記第1及び第2の制御線に出力し、第2の期間に、前記第1のスイッチ素子をオン、前記第2乃至第4のスイッチ素子をオフにする信号を前記第1及び第2の制御線に出力し、前記第1の信号線駆動回路は、前記第1の信号線に対し、前記第1の期間に基準電圧を出力し、前記第2の期間に前記基準電圧又は前記基準電圧に対し電位差を有する前記映像信号電圧を出力し、前記第2の信号線駆動回路は、前記第2の信号線に対し、前記第1の期間に基準電流を出力することが好ましい。

前記駆動トランジスタが、電源制御線又は負電源制御線に接続されるように構成する場合、前記第1乃至第3のスイッチ素子のオンオフを制御する第1及び第2の制御線を駆動する制御線駆動回路とを有し、1の前記第1及び第2の信号線はマトリクス状に配置された前記画素回路のうち列方向に配列された1群の画素回路に共通接続されており、1の前記第1及び第2の制御線は行方向に配列された1群の画素回路に共通接続されてもよい。

この場合は、前記駆動トランジスタは、電源制御線に接続されており、前記制御線駆動回路は、第1の期間に、前記第1乃至第3のスイッチ素子をオンにする信号を前記第1及び第2の制御線に出力し、第2の期間に、前記第1のスイッチ素子をオン、前記第2及び第3のスイッチ素子をオフにする信号を前記第1及び第2の制御線に出力し、前記第1の信号線駆動回路は、前記第1の信号線に対し、前記第1の期間に基準電圧を出力し、前記第2の期間に前記基準電圧又は前記基準電圧に対し電位差を有する前記映像信号電圧を出力し、前記第2の信号線駆動回路は、前記第2の信号線に対し、前記第1の期間に基準電流を出力し、前記電源制御線は前記第1及び第2の期間において前記電流制御素子に逆バイアスが印加されるように駆動されることが好ましい。

前記電流制御素子が、電源制御線又は負電源制御線に接続されるように構成する場合、前記第1乃至第3のスイッチ素子のオンオフを制御する第1及び第2の制御線を駆動する制御線駆動回路とを有し、1の前記第1及び第2の信号線はマトリクス状に配置された前記画素回路のうち列方向に配列された1群の画素回路に共通接続されており、1の前記第1及び第2の制御線は行方向に配列された1群の画素回路に共通接続されてもよい。

この場合は、前記電流制御素子は、負電源制御線に接続されており、前記制御線駆動回路は、第1の期間に、前記第1乃至第3のスイッチ素子をオンにする信号を前記第1及び第2の制御線に出力し、第2の期間に、前記第1のスイッチ素子をオン、前記第2及び第3のスイッチ素子をオフにする信号を前記第1及び第2の制御線に出力し、前記第1の信号線駆動回路は、前記第1の信号線に対し、前記第1の期間に基準電圧を出力し、前記第2の期間に前記基準電圧又は前記基準電圧に対し電位差を有する前記映像信号電圧を出力し、前記第2の信号線駆動回路は、前記第2の信号線に対し、前記第1の期間に基準電流を出力し、前記負電源制御線は前記第1及び第2の期間において前記電流制御素子に逆バイアスが印加されるように駆動されることが好ましい。
なお、前記第2の期間が前記第1の期間に続く期間であり、前記第1及び第2の期間により1水平走査期間が構成されていてもよい。
又、前記各スイッチ素子は、例えば薄膜トランジスタであってもよい。また、前記薄膜トランジスタは、例えばそのチャネル部がポリシリコンにより形成されてもよい。更に、前記電流制御素子は、例えば有機EL発光素子であってもよい。

本願第2発明に係る電気回路の駆動方法は、電流により制御されて発光する電流制御素子と、この電流制御素子を駆動する駆動トランジスタと、前記駆動トランジスタのゲートとドレインとの間に接続されたスイッチ素子と、基準電流を与える第2の信号線と前記駆動トランジスタとの間に接続されてオン時に前記駆動トランジスタに前記基準電流を流す他のスイッチ素子と、電圧を与える第1の信号線に一端が接続された別のスイッチ素子の他端と前記駆動トランジスタのゲートとの間に接続されて前記ゲート電圧を保持する第1の保持容量と、を有し、マトリクス状に複数個配置された電気回路を駆動する駆動方法において、前記スイッチ素子、前記他のスイッチ素子及び前記別のスイッチを制御してオンにし、前記駆動トランジスタのゲート・ドレイン間を接続した状態で前記駆動トランジスタに前記基準電流を流し、前記第1の信号線から基準電圧の書き込みと前記第2の信号線から基準電流の書き込みを前記電気回路に行う第1の期間と、前記第1の期間に続く期間であって前記スイッチ素子、前記他のスイッチ素子及び前記別のスイッチを制御して前記別のスイッチ素子をオン、前記スイッチ素子及び前記他のスイッチ素子をオフにし、前記第1の信号線から前記基準電圧又は基準電圧に対し電位差のある電圧を前記書き込むことにより、前記電流制御素子を制御する第2の期間と、を有することを特徴とする。

本願第3発明に係る表示装置の駆動方法は、画素回路がマトリクス状に複数個配置されて表示部を構成する表示装置であって、前記画素回路が、電流により制御されて発光する電流制御素子と、この電流制御素子を駆動する駆動トランジスタと、信号電圧を与える第1の信号線に一端が接続された第1のスイッチ素子と、前記駆動トランジスタのゲートとドレインとの間に接続された第2のスイッチ素子と、基準電流を与える第2の信号線と前記駆動トランジスタとの間に接続されてオン時に前記駆動トランジスタに前記基準電流を流す第3のスイッチ素子と、前記駆動トランジスタのゲートと前記第1のスイッチ素子の他端との間に接続されて前記ゲート電圧を保持する第1の保持容量と、を有する表示装置を駆動する駆動方法において、前記第1乃至第3のスイッチ素子を制御して前記第1乃至第3のスイッチ素子をオンにして、前記駆動トランジスタのゲート・ドレイン間を接続した状態で前記駆動トランジスタに前記基準電流を流し、前記第1の信号線から基準電圧の書き込みと前記第2の信号線から基準電流の書き込みを前記画素回路に行う第1の期間と、前記第1の期間に続く期間であって、前記第1乃至第3のスイッチ素子を制御し、前記第1のスイッチ素子をオン、前記第2及び第3のスイッチ素子をオフにして、前記第1の信号線から前記基準電圧又は基準電圧に対し電位差のある電圧を前記書き込むことにより、階調表示を行う第2の期間と、を有することを特徴とする。

なお、前記第2の期間が前記第1の期間に続く期間であり、前記第1及び第2の期間により1水平走査期間が構成されていてもよい。

本発明においては、第1の期間に、第1の信号線による画素回路への基準電圧の書き込み及び第2の信号線による画素回路への基準電流の書き込みを行い、第2の期間に、前記第1の信号線による画素回路への基準電圧と同一又は基準電圧と電位差のある電圧の書き込みを行うので、正確な階調表示が可能となる。

即ち、第1の期間に、第1の信号線による保持容量の一端への基準電圧の書き込みと同時に、第2の信号線から基準電流を駆動トランジスタに流すことで、駆動トランジスタのゲートに他端が接続された前記保持容量に、基準電流に相当する駆動トランジスタ毎のゲート電圧と基準電圧の差の電圧を生成する。第2の期間に前記第1の信号線により基準電圧と電位差(ΔVdata)のある電圧を画素回路へ書き込むことで、電位差ΔVdataに相当する電圧分だけ駆動トランジスタのゲート電圧を増減させる。基準電流に対してこのゲート電圧の増減分に応じた電流が増減され、この電流が電気光学素子を流れる。従って、駆動トランジスタ特性にばらつきがあっても、電気光学素子を流れる電流については、基準電流からの増減分しか駆動トランジスタ特性のばらつきの影響を受けないため、駆動トランジスタ特性にばらつきがあっても電気光学素子に流れる電流についてのばらつきは低減されることとなるからである。

次に、本発明の実施の形態について、添付の図面を参照して詳細に説明する。図1は、本発明の第1の実施形態における有機EL表示装置のブロック図である。本発明の有機EL表示装置は、複数の画素回路5がマトリクス状に配列された表示部11が設けられており、表示部11はx列y行のマトリクス構造を有している。また、表示部11を駆動する信号線1駆動回路12と、信号線2駆動回路13と、制御線駆動回路14が設けられている。

信号線1駆動回路12は、列方向に配置されたx本の信号線S1_1乃至S1_xによって、画素回路5に接続されている。そして、外部のコントローラから入力される水平走査制御信号と映像信号によって、各水平走査期間に各信号線S1_1乃至S1_xを経由して、選択された水平ラインの各画素回路にアナログ電圧を供給する。信号線1駆動回路12が出力するアナログ電圧としては2種類の電圧がある。第1の期間と第2の期間からなる各水平走査期間において、第1の期間にはある決まった基準電圧Vrefを出力し、第2の期間に映像信号によって基準電圧Vrefから振幅を変化させた電圧を出力する。基準電圧Vrefは各画素回路共通の電圧である。

信号線2駆動回路13は、列方向に配置されたx本の信号線S2_1乃至S2_xによって、画素回路5に接続されている。そして、外部のコントローラから入力される水平走査制御信号を映像信号によって、信号線1駆動回路12が基準電圧Vrefを出力している第1の期間に、各信号線S2_1乃至S2_xを経由して、選択された水平ラインの各画素回路にある決まった電流を出力する。電流の極性は、画素回路5から信号線S2を介して信号線2駆動回路13へ流れ込む方向である。

制御線駆動回路14は行方向に配置されたy本の制御線G1_1乃至G1_y及び制御線G2_1乃至G2_yによって画素回路5に接続されている。そして、外部のコントローラから入力される垂直走査制御信号によって、1画面の書き換え期間に相当する1フレーム期間において順次制御線G1_1乃至G1_y及びG2_1乃至G2_yに信号を出力していく。

次に、本発明の第1の実施形態について図面を用いて詳細に説明する。図2は、本発明の第1の実施形態における画素回路5を示した図である。画素回路5へは、信号線S1及び信号線S2と、制御線G1及び制御線G2を介して電気信号が入力される。画素回路5は発光素子である有機EL素子100と、ゲート・ソース間電圧に基づく電流を有機EL素子100に供給する駆動トランジスタTr15と、2個の保持容量(C11、C12)と、信号線S1の電圧を保持容量C11に伝達する第1のスイッチ素子としてのスイッチトランジスタTr11と、駆動トランジスタTr15のゲート・ドレイン間を接続するための第2のスイッチ素子としてのスイッチトランジスタTr13と、駆動トランジスタTr15のドレインに信号線S2を接続させるための第3のスイッチ素子としてのスイッチトランジスタTr14と、画素回路5が選択されている水平走査期間有機EL素子100との接続を遮断するための第4のスイッチ素子としてのスイッチトランジスタTr12とから構成されている。駆動トランジスタTr15とスイッチトランジスタTr12はPチャネル型トランジスタであり、スイッチトランジスタTr11、Tr13、Tr14はNチャネル型トランジスタである。

次に、回路の接続について説明する。駆動トランジスタTr15のソースは電源電圧VDDと保持容量C12の一端子に接続され、Tr15のゲートは保持容量C12の他端子と保持容量C11の一端子とスイッチトランジスタTr13のドレインに接続され、Tr15のドレインはスイッチトランジスタTr13のソースとスイッチトランジスタTr14のドレインとスイッチトランジスタTr12のソースに接続される。保持容量C11の他端子はスイッチトランジスタTr11のソースに接続され、スイッチトランジスタTr11のドレインは信号線S1に接続され、ゲートは制御線G1に接続される。スイッチトランジスタTr12のゲートは制御線G1に接続され、ドレインは有機EL素子100のアノードに接続される。有機EL素子100のカソードは接地電圧VSSに接続される。スイッチトランジスタTr13及びスイッチトランジスタTr14のゲートは制御線G2に接続され、スイッチトランジスタTr14のソースは信号線S2に接続される。

次に、図3のタイミングチャートを用いて本実施形態の動作について説明する。図3はある任意の1水平走査期間に選択された画素回路5の動作を示した図である。

1水平走査期間は第1の期間と第2の期間からなる。第1の期間、制御線G1と制御線G2が共にハイレベルとなって、スイッチトランジスタTr11、Tr13、Tr14がオン状態、スイッチトランジスタTr12がオフ状態となる。このとき、信号線1駆動回路12から基準電圧Vrefが信号線S1に出力されているので、保持容量11のスイッチトランジスタTr11側の端子にはVrefが入力される。また、同時に信号線2駆動回路13からは基準電流Irefが信号線S2に出力されているので、電源電圧VDD、駆動トランジスタTr15、スイッチトランジスタTr14、信号線S2の経路で電流が流れる。スイッチトランジスタTr13によって駆動トランジスタTr15のゲート・ドレイン間は短絡されているので、保持容量C11の駆動トランジスタTr15側の端子の電圧、すなわち駆動トランジスタTr15のゲート電圧は基準電流Irefに相当する電圧であるVg(Iref)になる。保持容量C11の両端にはVref−Vg(Iref)の電圧が生成される。また、C12の両端にはVDD−Vg(Iref)の電圧が生成される。

続いて、第2の期間では、制御線G1がハイレベル、制御線G2がローレベルとなって、スイッチトランジスタTr11だけがオン状態、その他のスイッチトランジスタTr12、Tr13、Tr14はオフ状態となる。従って、駆動トランジスタTr15のゲート・ドレイン間は開放状態となり、駆動トランジスタTr15のドレインは信号線S2から切り離された状態となる。その後、信号線1駆動回路12から、基準電圧VrefからΔVdata分だけ低い電圧が出力される。これによって、駆動トランジスタTr15のゲート電圧は、駆動トランジスタTr15のゲート容量をCgとしたときにΔVdata×C11/(C11+C12+Cg)分だけ低い電圧となるので、Vg(Iref)−ΔVdata×C11/(C11+C12+Cg)になる。従って、駆動トランジスタTr15は、ゲート・ソース間電圧がΔVdata×C11/(C11+C12+Cg)だけ減少した電圧分だけ基準電流Irefより大きい電流を出力することとなる。このゲート・ソース間電圧は、次の水平走査期間まで保持容量C12によって保持される。

第1の期間、第2の期間からなる水平走査期間が終了すると、制御線G1と制御線G2が共にローレベルとなる。スイッチトランジスタTr12はオン状態、スイッチトランジスタTr11、Tr13、Tr14はオフ状態となるので、電源電圧VDD、駆動トランジスタTr15、スイッチトランジスタTr12、有機EL素子100、接地電圧VSSのラインで、Vg(Iref)−ΔVdata×C11/(C11+C12+Cg)−VDDのゲート・ソース間電圧に相当する電流が1フレーム後の水平走査期間まで流れ、有機EL素子100はこの電流に比例した輝度で発光することになる。

図3では、ΔVdata分だけ低い電圧を供給する場合を例に説明したが、逆にΔVdata分だけ高い電圧を供給することによって、ΔVdata×C11/(C11+C12+Cg)に相当する電圧分だけ基準電流Irefより小さい電流を出力するゲート・ソース間電圧を生成することもできる。また、Vrefから変化させるΔVdataの電圧の大小を変化させることによって、有機EL素子に流す電流を変化させることができるので、映像信号に応じて有機EL素子の輝度を調節することができる。

図16乃至図19は、本実施形態の画素回路を使用した場合の効果を示した図である。まず、図16及び図17は駆動トランジスタTr15のドレイン電流Id/ゲート電圧Vg特性を示した図であり、図16はしきい値電圧Vthがばらついた場合、図17は移動度μがばらついた場合を示している。図16、図17ともに特性1が標準の特性を示し、特性2が標準値からずれた特性である。図16及び図19はそれぞれ、図16及び図17の特性の駆動トランジスタTr15から構成される第1実施形態の画素回路5において、有機EL素子100に流れる電流を示した図である。

図18に示すように、駆動トランジスタTr15のしきい値電圧にばらつきが生じても、有機EL素子100に流れる電流にはばらつきが生じない。これは、第1の期間に基準電流Irefを駆動トランジスタTr15に流すことで、基準電流Irefを流すのに必要なゲート電圧がすでにゲートにかかっているので、駆動トランジスタTr15のしきい値電圧にばらつきがあったとしても駆動トランジスタTr15を流れる電流には影響を与えないためである。この点は、従来技術で説明した図21の画素回路でも、しきい値電圧補正に十分な時間(図22の第(1)の区間+第(2)の区間)を設定すれば、同様の効果が得られる。

次に、図19に示すように、駆動トランジスタTr15に移動度のばらつきが生じた場合であっても、本実施形態は補正効果があることがわかる。映像信号に基づき画素回路に入力されるある電圧でみたとき、従来技術では補正ができずに大きな誤差が発生している。しかし、本発明では、水平走査期間の第1の期間に基準電流Irefを駆動トランジスタTr15に流すことにより、特性2の駆動トランジスタであっても基準電流Irefがソース・ドレイン間に流れるようなゲート電圧が水平走査期間の第1の期間に加えられており、標準値である特性1の駆動トランジスタと同じ値の基準電流Irefがソース・ドレイン間に流れるように特性2の駆動トランジスタのゲート電圧は補正されている。そして、映像信号に基づいた電圧が画素回路に入力されると、ゲート電圧が補正されたこの状態からゲート電圧が増減し、このゲート電圧の増減により有機EL素子100の輝度は調節されることとなる。従って、駆動トランジスタTr15に移動度のばらつきがあったとしても、映像信号に応じて増減したゲート電圧によるソース・ドレイン間電流分に対してしか駆動トランジスタTr15の移動度のばらつきは影響しない。したがって、本実施形態の画素回路及びタイミングチャートを採用することにより駆動トランジスタTr15の移動度にばらつきがあったとしても、有機EL素子100の輝度への影響は小さくすることができる。

次に、本発明の第2の実施形態について図面を用いて詳細に説明する。図4は、本発明の第2の実施形態における画素回路5を示した図である。画素回路5以外の構成要素である信号線1駆動回路12、信号線2駆動回路13、制御線駆動回路14は第1の実施形態と同様であり、画素回路5へは信号線S1及び信号線S2並びに制御線G1及び制御線G2により電気信号が入力される。

以下、本発明の第2の実施形態における画素回路5の構成について説明する。画素回路5は発光素子である有機EL素子100と、ゲート・ソース間電圧に基づく電流を有機EL素子100に供給する駆動トランジスタTr25と、2個の保持容量(C21、C22)と、信号線S1の電圧を保持容量C21とC22に伝達する第1のスイッチ素子としてのスイッチトランジスタTr21と、駆動トランジスタTr25のゲート・ドレイン間を接続するための第2のスイッチ素子としてのスイッチトランジスタTr23と、駆動トランジスタTr25のドレインに信号線S2を接続させるための第3のスイッチ素子としてのスイッチトランジスタTr24と、画素回路5が選択されている水平走査期間、有機EL素子100との接続を遮断するための第4のスイッチ素子としてのスイッチトランジスタTr22から構成されている。駆動トランジスタTr25とスイッチトランジスタTr22はPチャネル型トランジスタであり、スイッチトランジスタTr21、Tr23、Tr24はNチャネル型トランジスタである。

次に、回路の接続について説明する。駆動トランジスタTr25のソースは電源電圧VDDと保持容量C22の一端子に接続され、ゲートは保持容量C21の一端子とスイッチトランジスタTr23のドレインに接続され、ドレインはスイッチトランジスタTr23のソースとスイッチトランジスタTr24のドレインとスイッチトランジスタTr22のソースに接続される。保持容量C21の他端子はスイッチトランジスタTr21のソースと保持容量C22の他端子に接続され、スイッチトランジスタTr21のドレインは信号線S1に接続され、ゲートは制御線G1に接続される。スイッチトランジスタTr22のゲートは制御線G1に接続され、ドレインは有機EL素子100のアノードに接続される。有機EL素子100のカソードは接地電圧VSSに接続される。スイッチトランジスタTr23及びスイッチトランジスタTr24のゲートは制御線G2に接続され、スイッチトランジスタTr24のソースは信号線S2に接続される。

第1の実施形態と第2の実施形態とでは、保持容量C22の接続が異なる。第1の実施形態では保持容量C12を駆動トランジスタのゲート・ソース間に接続していたが、本実施形態では保持容量C22を保持容量C21の他端子とスイッチトランジスタTr21のソースが接続された箇所と駆動トランジスタのソースとの間に接続している。

動作は第1の実施形態と同様で、動作を示すタイミングチャートは図3である。また、効果についても第1の実施形態と同様の効果が得られる。但し、本実施形態では、保持容量C22の接続箇所を変更しているので、信号線S1の電圧が基準電圧VrefからΔVdata変化したときの、駆動トランジスタTr25のゲート電圧の変化量が異なる。駆動トランジスタTr15のゲート電圧の変化量は、ΔVdata×C21/(C21+Cg)となって分母に保持容量C22が入らないので、第1の実施形態に比べゲート電圧の変化量を大きくすることができる。これによって、出力振幅が小さい信号線1駆動回路12を使用することが可能になる。また、信号線S1を小振幅で駆動できるので、信号線S1の配線容量などの充放電による電力を低減でき、低消費電力化が図れる。

次に、本発明の第3の実施形態について図面を用いて詳細に説明する。図5は、本発明の第3の実施形態における画素回路5を示した図である。画素回路5へは信号線S1及び信号線S2並びに制御線G1及び制御線G2並びに電源制御線P1により電気信号が入力される。第1の実施形態と比べて、電源制御線P1が新たに画素回路5への入力として増えて、本実施形態の制御線駆動回路14からは制御線G1、G2と同様に、電源制御線P1も出力される。また、本実施形態の画素回路5は、第1の実施形態よりも電源電圧VDDだけ低い電圧で動作させることになるので、信号線1駆動回路12、信号線2駆動回路13、制御線駆動回路14も第1の実施形態よりも電源電圧VDD分低い電圧で動作し、各回路の出力も電源電圧VDD分低い電圧を出力する。

以下、第3の実施形態における画素回路5の構成について説明する。画素回路5は発光素子である有機EL素子100と、ゲート・ソース間電圧に基づく電流を有機EL素子100に供給する駆動トランジスタTr35と、2個の保持容量(C31、C32)と、信号線S1の電圧を保持容量C31に伝達する第1のスイッチ素子としてのスイッチトランジスタTr31と、駆動トランジスタTr35のゲート・ドレイン間を接続するための第2のスイッチ素子としてのスイッチトランジスタTr33と、駆動トランジスタTr35のドレインに信号線S2を接続させるための第3のスイッチ素子としてのスイッチトランジスタTr34から構成されている。駆動トランジスタTr35はPチャネル型トランジスタであり、スイッチトランジスタTr31、Tr33、Tr34はNチャネル型トランジスタである。第1の実施形態からは、画素回路5が選択されている水平走査期間に有機EL素子100との接続を遮断するためのスイッチトランジスタが削除された構成になっている。

次に、回路の接続について説明する。駆動トランジスタTr35のソースは保持容量C32の一端子と電源制御線P1に接続され、Tr35のゲートは保持容量C32の他端子と保持容量C31の一端子とスイッチトランジスタTr33のドレインに接続され、Tr35のドレインはスイッチトランジスタTr33のソースとスイッチトランジスタTr34のドレインと有機EL素子100のアノードに接続される。保持容量C31の他端子はスイッチトランジスタTr31のソースに接続され、スイッチトランジスタTr31のドレインは信号線S1に接続され、ゲートは制御線G1に接続される。有機EL素子100のカソードは接地電圧VSSに接続される。スイッチトランジスタTr33及びスイッチトランジスタTr34のゲートは制御線G2に接続され、スイッチトランジスタTr34のソースは信号線S2に接続される。

次に、本実施形態の動作について、図6のタイミングチャートを用いて説明する。図6はある任意の1水平走査期間に選択された画素回路5の動作を示した図である。

第1の期間、制御線G1と制御線G2が共にハイレベルとなって、スイッチトランジスタTr31、Tr33、Tr34がオン状態となる。このとき、信号線1駆動回路12から基準電圧Vrefが信号線S1に出力されているので、保持容量C31のスイッチトランジスタ側の端子にはVrefが入力される。また、同時に信号線2駆動回路13からは基準電流Irefが信号線S2に出力されているので、電源制御線P1、駆動トランジスタTr35、スイッチトランジスタTr34、信号線S2の経路で電流が流れる。スイッチトランジスタTr33によって駆動トランジスタTr35のゲート・ドレイン間は短絡されているので、保持容量C31の駆動トランジスタTr35側の端子は基準電流Irefに相当する電圧であるVg(Iref)になる。従って、保持容量C31の両端にはVref−Vg(Iref)の電圧が生成され、また、C32の両端にはVDD−Vg(Iref)の電圧が生成される。

続いて、第2の期間では、制御線G1がハイレベル、制御線G2がローレベルとなって、スイッチトランジスタTr31だけがオン状態、その他のスイッチトランジスタTr33、Tr34はオフ状態となる。従って、駆動トランジスタTr35のゲート・ドレイン間は開放状態となり、駆動トランジスタTr35のドレインも信号線S2から切り離された状態となる。その後、信号線1駆動回路12からは、基準電圧VrefからΔVdata分だけ低い電圧が出力される。これによって、駆動トランジスタTr35のゲート電圧は、駆動トランジスタTr35のゲート容量をCgとしたときにΔVdata×C31/(C31+C32+Cg)分だけ低い電圧となるので、Vg(Iref)−ΔVdata×C31/(C31+C32+Cg)になる。従って、駆動トランジスタTr35は、ゲート・ソース間電圧がΔVdata×C31/(C31+C32+Cg)だけ減少した電圧分だけ、基準電流Irefより大きい電流を出力することとなる。このゲート・ソース間電圧は、次の水平走査期間まで保持容量C32によって保持される。

第1の期間及び第2の期間の間、電源制御線P1はVSSレベルのため、有機EL素子100は逆バイアスが印加された状態となっているので、第1の期間及び第2の期間とも、第1の実施形態と同様の動作が実行される。

第1の期間、第2の期間からなる水平走査期間が終了すると、制御線G1と制御線G2が共にローレベルになり、電源制御線P1は電源電圧VDDレベルまで上昇する。スイッチトランジスタTr31、Tr33、Tr34はオフ状態となり、第1の実施形態と同様、電源制御線P1、駆動トランジスタTr35、有機EL素子100、接地電圧VSSのラインで、Vg(Iref)−ΔVdata×C31/(C31+C32+Cg)−VDDのゲート・ソース間電圧に相当する電流が1フレーム後の水平走査期間まで流れ、有機EL素子100はこの電流に比例した輝度で発行することになる。

本実施形態の効果は、第1の実施形態の効果に加え、画素回路5が選択されている水平走査期間に有機EL素子100との接続を遮断するスイッチトランジスタが無いので、画素回路が簡単になる。この結果、有機EL素子100を除いた画素回路の面積が減少し、有機EL素子100を形成する領域が広くなる。つまり、有機EL素子100の単位面積あたりの電流密度が低下して、有機EL素子の寿命を長くする効果がある。

次に、本発明の第4の実施形態について図面を用いて詳細に説明する。図7は、本発明の第4の実施形態における画素回路5を示した図である。画素回路5へは信号線S1及び信号線S2並びに制御線G1及び制御線G2並びに負電源制御線P2により電気信号が入力される。第1の実施形態と比べて、負電源制御線P2が新たに画素回路5への入力として増えて、本実施形態の制御線駆動回路14からは制御線G1、G2と同様に、負電源制御線P2を介して電気信号が出力される。本実施形態では、第3の実施形態のように、画素回路5、信号線1駆動回路12、信号線2駆動回路13、制御線駆動回路14を電源電圧VDDだけ低い電圧で動作させる必要がない。

以下、第4の実施形態における画素回路5の構成について説明する。画素回路5は発光素子である有機EL素子100と、ゲート・ソース間電圧に基づく電流を有機EL素子100に供給する駆動トランジスタTr45と、2個の保持容量(C41、C42)と、信号線S1の電圧を保持容量C41に伝達する第1のスイッチ素子としてのスイッチトランジスタTr41と、駆動トランジスタTr45のゲート・ドレイン間を接続するための第2のスイッチ素子としてのスイッチトランジスタTr43と、駆動トランジスタTr45のドレインに信号線S2を接続させるための第3のスイッチ素子としてのスイッチトランジスタTr44から構成されている。駆動トランジスタTr45はPチャネル型トランジスタであり、スイッチトランジスタTr41、Tr43、Tr44はNチャネル型トランジスタである。第3の実施形態と同様、第1の実施形態からは、画素回路5が選択されている水平走査期間に有機EL素子100との接続を遮断するためのスイッチトランジスタが削除された構成になっている。

次に、回路の接続について説明する。駆動トランジスタTr45のソースは電源電圧VDDと保持容量C42の一端子に接続され、ゲートは保持容量C42の他端子と保持容量C41の一端子とスイッチトランジスタTr43のドレインに接続され、駆動トランジスタTr45のドレインはスイッチトランジスタTr43のソースとスイッチトランジスタTr44のドレインと有機EL素子100のアノードに接続される。保持容量C41の他端子はスイッチトランジスタTr41のソースに接続され、スイッチトランジスタTr41のドレインは信号線S1に接続され、スイッチトランジスタTr41のゲートは制御線G1に接続される。有機EL素子100のカソードは負電源制御線P2に接続される。スイッチトランジスタTr43及びスイッチトランジスタTr44のゲートは制御線G2に接続され、スイッチトランジスタTr44のソースは信号線S2に接続される。

次に、本実施形態の動作について、図8のタイミングチャートを用いて説明する。図8はある任意の1水平走査期間に選択された画素回路5の動作を示した図である。

第1の期間、制御線G1と制御線G2が共にハイレベルとなって、スイッチトランジスタTr41、Tr43、Tr44がオン状態となる。このとき、信号線1駆動回路12から基準電圧Vrefが信号線S1に出力されているので、保持容量C41のスイッチトランジスタ側の端子にはVrefが入力される。また、同時に信号線2駆動回路13からは基準電流Irefが信号線S2に出力されているので、電源電圧VDD、駆動トランジスタTr45、スイッチトランジスタTr44、信号線S2の経路で電流が流れる。スイッチトランジスタTr43によって駆動トランジスタTr45のゲート・ドレイン間は短絡されているので、保持容量C41の駆動トランジスタTr45側の端子は基準電流Irefに相当するVg(Iref)の電圧になる。そのため、保持容量C41の両端にはVref−Vg(Iref)の電圧が生成され、また、C42の両端にはVDD−Vg(Iref)の電圧が生成される。

続いて、第2の期間では、制御線G1がハイレベル、制御線G2がローレベルとなって、スイッチトランジスタTr41だけがオン状態、その他のスイッチトランジスタTr43、Tr44はオフ状態となる。従って、駆動トランジスタTr45のゲート・ドレイン間は開放状態となり、駆動トランジスタTr45のドレインも信号線S2から切り離された状態となる。その後、信号線1駆動回路12からは、基準電圧VrefからΔVdata分だけ低い電圧が出力される。これによって、駆動トランジスタTr45のゲート電圧は、駆動トランジスタTr45のゲート容量をCgとしたときにΔVdata×C41/(C41+C42+Cg)分だけ低い電圧となるので、Vg(Iref)−ΔVdata×C41/(C41+C42+Cg)になる。従って、駆動トランジスタTr45は、ゲート・ソース間電圧がΔVdata×C41/(C41+C42+Cg)だけ減少した電圧分だけ基準電流Irefより大きい電流を出力することとなる。このゲート・ソース間電圧は、次の水平走査期間まで保持容量C42によって保持される。

第1の期間及び第2の期間、負電源制御線P2は電源電圧VDDレベルのため、有機EL素子100には逆バイアスが印加された状態となっているので、第1の期間及び第2の期間とも、第1の実施形態と同様の動作が実行される。

第1の期間、第2の期間からなる水平走査期間が終了すると、制御線G1と制御線G2が共にローレベルになり、負電源制御線P2は接地電圧VSSレベルまで下がる。スイッチトランジスタTr41、Tr43、Tr44はオフ状態となり、第1の実施形態と同様、電源電圧VDD、駆動トランジスタTr45、有機EL素子100、接地電圧VSSのラインで、Vg(Iref)−ΔVdata×C41/(C41+C42+Cg)−VDDのゲート・ソース間電圧に相当する電流が1フレーム後の水平走査期間まで流れ、有機EL素子100はこの電流に比例した輝度で発光することになる。

本実施形態では、第3の実施形態のように画素回路5、信号線1駆動回路12、信号線2駆動回路13、制御線駆動回路14を電源電圧VDDだけ低い電圧で動作させる必要がない。従って、本実施形態では、負電源制御線P2を出力する駆動回路は増えるが、第3の実施形態の有機EL素子100との接続を遮断するスイッチトランジスタが無いことによる効果に加え、第1の実施形態と同じ信号線1駆動回路12、信号線2駆動回路13、制御線駆動回路14を使用することができる。

次に、本発明の第5の実施形態について図面を用いて詳細に説明する。図9は、本発明の第5の実施形態における画素回路5を示した図である。画素回路5は発光素子である有機EL素子100と、ゲート・ソース間電圧に基づく電流を有機EL素子100に供給する駆動トランジスタTr55と、2個の保持容量(C51、C52)と、信号線S1の電圧を保持容量C51に伝達する第1のスイッチ素子としてのスイッチトランジスタTr51と、駆動トランジスタTr55のゲート・ドレイン間を接続するための第2のスイッチ素子としてのスイッチトランジスタTr53と、駆動トランジスタTr55のソースに信号線S2を接続させるための第3のスイッチ素子としてのスイッチトランジスタTr54と、画素回路5が選択されている水平走査期間有機EL素子100との接続を遮断するための第4のスイッチ素子としてのスイッチトランジスタTr52から構成されている。第1の実施形態とは、駆動トランジスタの極性が異なり、スイッチトランジスタTr52がPチャネル型トランジスタで、その他のトランジスタはNチャネル型トランジスタである。次に、回路の接続について説明する。駆動トランジスタTr55のドレインは電源電圧VDDとスイッチトランジスタTr53のドレインに接続され、ゲートは保持容量C51の一端子と保持容量C52の一端子とスイッチトランジスタTr53のソースに接続され、ソースは保持容量C52の他端子とスイッチトランジスタTr54のドレインとスイッチトランジスタTr52のソースに接続される。保持容量C51の他端子はスイッチトランジスタTr51のソースに接続され、スイッチトランジスタTr51のドレインは信号線S1に接続され、ゲートは制御線G1に接続される。スイッチトランジスタTr52のゲートは制御線G1に接続され、ドレインは有機EL素子100のアノードに接続される。有機EL素子100のカソードは接地電圧VSSに接続される。スイッチトランジスタTr53及びスイッチトランジスタTr54のゲートは制御線G2に接続され、スイッチトランジスタTr54のソースは信号線S2に接続される。

動作を示すタイミングチャートは図3と同様である。但し、駆動トランジスタTr55がNチャネル型トランジスタなので、基準電圧VrefからΔVdata分だけ低い電圧が出力された場合、駆動トランジスタTr55は、ゲート・ソース間電圧がΔVdata×C11/(C11+C12+Cg)だけ減少した電圧分だけ基準電流Irefより小さい電流を出力することとなる。従って、第1の実施形態に対して、基準電圧Vrefに対するΔVdataの出力極性が逆になる。効果については、第1の実施形態と同様の効果が得られる。

なお、第2の実施形態から第5の実施形態を第1の実施形態から変更された形態として説明したが、第2の実施形態から第5の実施形態を組み合わせた実施形態としても良い。

また、以上説明した第1乃至5の実施形態は、有機EL素子のカソード側を負電源に接続した画素回路であるが、本発明は、有機EL素子のアノード側を正電源に接続した画素回路にも適用可能である。以下、このような画素回路を第6乃至8の実施形態として説明する。

先ず、本発明の第6の実施形態について図面を用いて詳細に説明する。図10は、本発明の第6の実施形態における画素回路5を示した図である。画素回路5へは、信号線S1及び信号線S2と、制御線G1及び制御線G2を介して電気信号が入力される。画素回路5は発光素子である有機EL素子100と、ゲート・ソース間電圧に基づく電流が有機EL素子100から流れ込む駆動トランジスタTr65と、2個の保持容量(C61、C62)と、信号線S1の電圧を保持容量C61に伝達する第1のスイッチ素子としてのスイッチトランジスタTr61と、駆動トランジスタTr65のゲート・ドレイン間を接続するための第2のスイッチ素子としてのスイッチトランジスタTr63と、駆動トランジスタTr65のドレインに信号線S2を接続させるための第3のスイッチ素子としてのスイッチトランジスタTr64と、画素回路5が選択されている水平走査期間有機EL素子100との接続を遮断するための第4のスイッチ素子としてのスイッチトランジスタTr62とから構成されている。駆動トランジスタTr65とスイッチトランジスタTr61、Tr63、Tr64はNチャネル型トランジスタであり、スイッチトランジスタTr62はPチャネル型トランジスタである。

次に、回路の接続について説明する。駆動トランジスタTr65のソースは接地電圧VSSと保持容量C62の一端子に接続され、Tr65のゲートは保持容量C62の他端子と保持容量C61の一端子とスイッチトランジスタTr63のソースに接続され、Tr65のドレインはスイッチトランジスタTr63のドレインとスイッチトランジスタTr64のソースとスイッチトランジスタTr62のドレインに接続される。保持容量C61の他端子はスイッチトランジスタTr61のドレインに接続され、スイッチトランジスタTr61のソースは信号線S1に接続され、ゲートは制御線G1に接続される。スイッチトランジスタTr62のゲートは制御線G1に接続され、ソースは有機EL素子100のカソードに接続される。有機EL素子100のアノードは電源電圧VDDに接続される。スイッチトランジスタTr63及びスイッチトランジスタTr64のゲートは制御線G2に接続され、スイッチトランジスタTr64のドレインは信号線S2に接続される。

次に、図11のタイミングチャートを用いて本実施形態の動作について説明する。図11はある任意の1水平走査期間に選択された画素回路5の動作を示した図である。

1水平走査期間は第1の期間と第2の期間からなる。第1の期間、制御線G1と制御線G2が共にハイレベルとなって、スイッチトランジスタTr61、Tr63、Tr64がオン状態、スイッチトランジスタTr62がオフ状態となる。このとき、信号線1駆動回路12から基準電圧Vrefが信号線S1に出力されているので、保持容量C61のスイッチトランジスタTr61側の端子にはVrefが入力される。また、同時に信号線2駆動回路13からは基準電流Irefが信号線S2に出力されているので、信号線S2、スイッチトランジスタTr14、駆動トランジスタTr15、接地電圧VSSの経路で電流が流れる。スイッチトランジスタTr63によって駆動トランジスタTr65のゲート・ドレイン間は短絡されているので、保持容量C61の駆動トランジスタTr65側の端子の電圧、すなわち駆動トランジスタTr65のゲート電圧は基準電流Irefに相当する電圧であるVg(Iref)になる。保持容量C61の両端にはVref−Vg(Iref)の電圧が生成される。また、C62の両端にはVg(Iref)−VSSの電圧が生成される。

続いて、第2の期間では、制御線G1がハイレベル、制御線G2がローレベルとなって、スイッチトランジスタTr61だけがオン状態、その他のスイッチトランジスタTr62、Tr63、Tr64はオフ状態となる。従って、駆動トランジスタTr65のゲート・ドレイン間は開放状態となり、駆動トランジスタTr65のドレインは信号線S2から切り離された状態となる。その後、信号線1駆動回路12から、基準電圧VrefからΔVdata分だけ高い電圧が出力される。これによって、駆動トランジスタTr65のゲート電圧は、駆動トランジスタTr65のゲート容量をCgとしたときにΔVdata×C61/(C61+C62+Cg)分だけ高い電圧となるので、Vg(Iref)+ΔVdata×C61/(C61+C62+Cg)になる。従って、駆動トランジスタTr15は、ゲート・ソース間電圧がΔVdata×C61/(C61+C62+Cg)だけ増加した電圧分だけ基準電流Irefより大きい電流を出力することとなる。このゲート・ソース間電圧は、次の水平走査期間まで保持容量C62によって保持される。

第1の期間、第2の期間からなる水平走査期間が終了すると、制御線G1と制御線G2が共にローレベルとなる。スイッチトランジスタTr62はオン状態、スイッチトランジスタTr61、Tr63、Tr64はオフ状態となるので、電源電圧VDD、有機EL素子100、スイッチトランジスタTr62、駆動トランジスタTr65、接地電圧VSSのラインで、Vg(Iref)+ΔVdata×C11/(C11+C12+Cg)−VSSのゲート・ソース間電圧に相当する電流が1フレーム後の水平走査期間まで流れ、有機EL素子100はこの電流に比例した輝度で発光することになる。

図11では、ΔVdata分だけ高い電圧を供給する場合を例に説明したが、逆にΔVdata分だけ低い電圧を供給することによって、ΔVdata×C61/(C61+C62+Cg)に相当する電圧分だけ基準電流Irefより小さい電流を出力するゲート・ソース間電圧を生成することもできる。また、Vrefから変化させるΔVdataの電圧の大小を変化させることによって、有機EL素子に流す電流を変化させることができるので、映像信号に応じて有機EL素子の輝度を調節することができる。

次に、本発明の第7の実施形態について図面を用いて詳細に説明する。図12は、本発明の第7の実施形態における画素回路5を示した図である。画素回路5へは信号線S1及び信号線S2並びに制御線G1及び制御線G2並びに負電源制御線P2により電気信号が入力される。第1の実施形態と比べて、負電源制御線P2が新たに画素回路5への入力として増えて、本実施形態の制御線駆動回路14からは制御線G1、G2と同様に、負電源制御線P2を介して電気信号が出力される。

以下、第7の実施形態における画素回路5の構成について説明する。画素回路5は発光素子である有機EL素子100と、ゲート・ソース間電圧に基づく電流が有機EL素子100に流れ込む駆動トランジスタTr85と、2個の保持容量(C81、C82)と、信号線S1の電圧を保持容量C81に伝達する第1のスイッチ素子としてのスイッチトランジスタTr81と、駆動トランジスタTr85のゲート・ドレイン間を接続するための第2のスイッチ素子としてのスイッチトランジスタTr83と、駆動トランジスタTr85のドレインに信号線S2を接続させるための第3のスイッチ素子としてのスイッチトランジスタTr84から構成されている。駆動トランジスタTr85、スイッチトランジスタTr81、Tr83、Tr84はNチャネル型トランジスタである。第7の実施形態と同様、第6の実施形態からは、画素回路5が選択されている水平走査期間に有機EL素子100との接続を遮断するためのスイッチトランジスタが削除された構成になっている。

次に、回路の接続について説明する。駆動トランジスタTr85のソースは負電源制御線P2と保持容量C82の一端子に接続され、ゲートは保持容量C82の他端子と保持容量C81の一端子とスイッチトランジスタTr83のソースに接続され、駆動トランジスタTr85のドレインはスイッチトランジスタTr83のドレインとスイッチトランジスタTr84のソースと有機EL素子100のカソードに接続される。保持容量C81の他端子はスイッチトランジスタTr81のドレインに接続され、スイッチトランジスタTr81のソースは信号線S1に接続され、スイッチトランジスタTr81のゲートは制御線G1に接続される。有機EL素子100のアノードは電源電圧VDDに接続される。スイッチトランジスタTr83及びスイッチトランジスタTr84のゲートは制御線G2に接続され、スイッチトランジスタTr84のドレインは信号線S2に接続される。

次に、本実施形態の動作について、図13のタイミングチャートを用いて説明する。図13はある任意の1水平走査期間に選択された画素回路5の動作を示した図である。

第1の期間、制御線G1と制御線G2が共にハイレベルとなって、スイッチトランジスタTr81、Tr83、Tr84がオン状態となる。このとき、信号線1駆動回路12から基準電圧Vrefが信号線S1に出力されているので、保持容量C81のスイッチトランジスタ側の端子にはVrefが入力される。また、同時に信号線2駆動回路13からは基準電流Irefが信号線S2に出力されているので、信号線S2、スイッチトランジスタTr84、駆動トランジスタTr85、負電源制御線P2の経路で電流が流れる。スイッチトランジスタTr83によって駆動トランジスタTr85のゲート・ドレイン間は短絡されているので、保持容量C81の駆動トランジスタTr85側の端子は基準電流Irefに相当するVg(Iref)の電圧になる。そのため、保持容量C81の両端にはVref+Vg(Iref)の電圧が生成され、また、C82の両端にはVg(Iref)−VDDの電圧が生成される。

続いて、第2の期間では、制御線G1がハイレベル、制御線G2がローレベルとなって、スイッチトランジスタTr81だけがオン状態、その他のスイッチトランジスタTr83、Tr84はオフ状態となる。従って、駆動トランジスタTr85のゲート・ドレイン間は開放状態となり、駆動トランジスタTr85のドレインも信号線S2から切り離された状態となる。その後、信号線1駆動回路12からは、基準電圧VrefからΔVdata分だけ高い電圧が出力される。これによって、駆動トランジスタTr85のゲート電圧は、駆動トランジスタTr85のゲート容量をCgとしたときにΔVdata×C81/(C81+C82+Cg)分だけ高い電圧となるので、Vg(Iref)+ΔVdata×C41/(C41+C42+Cg)になる。従って、駆動トランジスタTr85は、ゲート・ソース間電圧がΔVdata×C81/(C81+C82+Cg)だけ増加した電圧分だけ基準電流Irefより大きい電流を出力することとなる。このゲート・ソース間電圧は、次の水平走査期間まで保持容量C82によって保持される。

第1の期間及び第2の期間、負電源制御線P2は電源電圧VDDレベルのため、有機EL素子100には逆バイアスが印加された状態となっているので、第1の期間及び第2の期間とも、第1の実施形態と同様の動作が実行される。

第1の期間、第2の期間からなる水平走査期間が終了すると、制御線G1と制御線G2が共にローレベルになり、負電源制御線P2は接地電圧VSSレベルまで下がる。スイッチトランジスタTr81、Tr83、Tr84はオフ状態となり、電源電圧VDD、有機EL素子100、駆動トランジスタTr85、負電源制御線P2のラインで、Vg(Iref)+ΔVdata×C41/(C41+C42+Cg)−VSSのゲート・ソース間電圧に相当する電流が1フレーム後の水平走査期間まで流れ、有機EL素子100はこの電流に比例した輝度で発光することになる。

本実施形態の効果は、前述の第3の実施形態と同様に、前述の第1の実施形態の効果に加え、画素回路5が選択されている水平走査期間に有機EL素子100との接続を遮断するスイッチトランジスタが無いので、画素回路が簡単になる。この結果、有機EL素子100を除いた画素回路の面積が減少し、有機EL素子100を形成する領域が広くなる。つまり、有機EL素子100の単位面積あたりの電流密度が低下して、有機EL素子の寿命を長くする効果がある。但し、本実施形態においては、前述の第3の実施形態とは異なり、画素回路5、信号線1駆動回路12、信号線2駆動回路13、制御線駆動回路14を、第1の実施形態よりも電源電圧VDDだけ高い電圧で動作させる必要がある。

次に、本発明の第8の実施形態について図面を用いて詳細に説明する。図14は、本発明の第8の実施形態における画素回路5を示した図である。画素回路5へは信号線S1及び信号線S2並びに制御線G1及び制御線G2並びに電源制御線P1により電気信号が入力される。第6の実施形態と比べて、電源制御線P1が新たに画素回路5への入力として増えて、本実施形態の制御線駆動回路14からは制御線G1、G2と同様に、電源制御線P1にも出力される。また、本実施形態の画素回路5は、第6の実施形態よりも電源電圧VDDだけ低い電圧で動作させることになるので、信号線1駆動回路12、信号線2駆動回路13、制御線駆動回路14も第6の実施形態よりも電源電圧VDD分低い電圧で動作し、各回路の出力も電源電圧VDD分低い電圧を出力する。

以下、第8の実施形態における画素回路5の構成について説明する。画素回路5は発光素子である有機EL素子100と、ゲート・ソース間電圧に基づく電流を有機EL素子100に供給する駆動トランジスタTr75と、2個の保持容量(C71、C72)と、信号線S1の電圧を保持容量C71に伝達する第1のスイッチ素子としてのスイッチトランジスタTr71と、駆動トランジスタTr75のゲート・ドレイン間を接続するための第2のスイッチ素子としてのスイッチトランジスタTr73と、駆動トランジスタTr75のドレインに信号線S2を接続させるための第3のスイッチ素子としてのスイッチトランジスタTr74から構成されている。駆動トランジスタTr75、スイッチトランジスタTr31、Tr33、Tr34はNチャネル型トランジスタである。第6の実施形態からは、画素回路5が選択されている水平走査期間に有機EL素子100との接続を遮断するためのスイッチトランジスタが削除された構成になっている。

次に、回路の接続について説明する。駆動トランジスタTr75のソースは接地電圧VSSと保持容量C72の一端子に接続され、Tr75のゲートは保持容量C72の他端子と保持容量C71の一端子とスイッチトランジスタTr73のソースに接続され、Tr75のドレインはスイッチトランジスタTr73のドレインとスイッチトランジスタTr74のソースと有機EL素子100のカソードに接続される。保持容量C71の他端子はスイッチトランジスタTr71のドレインに接続され、スイッチトランジスタTr71のソースは信号線S1に接続され、ゲートは制御線G1に接続される。有機EL素子100のアノードは電源制御線P1に接続される。スイッチトランジスタTr73及びスイッチトランジスタTr74のゲートは制御線G2に接続され、スイッチトランジスタTr74のドレインは信号線S2に接続される。

次に、本実施形態の動作について、図15のタイミングチャートを用いて説明する。図15はある任意の1水平走査期間に選択された画素回路5の動作を示した図である。

第1の期間、制御線G1と制御線G2が共にハイレベルとなって、スイッチトランジスタTr71、Tr73、Tr74がオン状態となる。このとき、信号線1駆動回路12から基準電圧Vrefが信号線S1に出力されているので、保持容量C71のスイッチトランジスタ側の端子にはVrefが入力される。また、同時に信号線2駆動回路13からは基準電流Irefが信号線S2に出力されているので、信号線S2、スイッチトランジスタTr74、駆動トランジスタTr75、接地電圧VSSの経路で電流が流れる。スイッチトランジスタTr73によって駆動トランジスタTr75のゲート・ドレイン間は短絡されているので、保持容量C71の駆動トランジスタTr75側の端子は基準電流Irefに相当する電圧であるVg(Iref)になる。従って、保持容量C71の両端にはVref+Vg(Iref)の電圧が生成され、また、C72の両端にはVg(Iref)−VSSの電圧が生成される。

続いて、第2の期間では、制御線G1がハイレベル、制御線G2がローレベルとなって、スイッチトランジスタTr71だけがオン状態、その他のスイッチトランジスタTr73、Tr74はオフ状態となる。従って、駆動トランジスタTr75のゲート・ドレイン間は開放状態となり、駆動トランジスタTr75のドレインも信号線S2から切り離された状態となる。その後、信号線1駆動回路12からは、基準電圧VrefからΔVdata分だけ高い電圧が出力される。これによって、駆動トランジスタTr75のゲート電圧は、駆動トランジスタTr75のゲート容量をCgとしたときにΔVdata×C71/(C71+C72+Cg)分だけ高い電圧となるので、Vg(Iref)+ΔVdata×C71/(C71+C72+Cg)になる。従って、駆動トランジスタTr75は、ゲート・ソース間電圧がΔVdata×C71/(C71+C72+Cg)だけ増加した電圧分だけ、基準電流Irefより大きい電流を出力することとなる。このゲート・ソース間電圧は、次の水平走査期間まで保持容量C72によって保持される。

第1の期間及び第2の期間の間、電源制御線P1はVSSレベルのため、有機EL素子100は逆バイアスが印加された状態となっているので、第1の期間及び第2の期間とも、第1の実施形態と同様の動作が実行される。

第1の期間、第2の期間からなる水平走査期間が終了すると、制御線G1と制御線G2が共にローレベルになり、電源制御線P1は電源電圧VDDレベルまで上昇する。スイッチトランジスタTr71、Tr73、Tr74はオフ状態となり、電源制御線P1、有機EL素子100、駆動トランジスタTr75、接地電圧VSSのラインで、Vg(Iref)+ΔVdata×C71/(C71+C72+Cg)−VSSのゲート・ソース間電圧に相当する電流が1フレーム後の水平走査期間まで流れ、有機EL素子100はこの電流に比例した輝度で発光することになる。

本実施形態においては、前述の第7の実施形態とは異なり、画素回路5、信号線1駆動回路12、信号線2駆動回路13、制御線駆動回路14を電源電圧VDDだけ高い電圧で動作させる必要がない。従って、本実施形態では、負電源制御線P2を出力する駆動回路は増えるが、第7の実施形態の有機EL素子100との接続を遮断するスイッチトランジスタが無いことによる効果に加え、第6の実施形態と同じ信号線1駆動回路12、信号線2駆動回路13、制御線駆動回路14を使用することができる。

以上は、1つの基準電圧Vrefと基準電流Irefで説明を行ったが、階調に応じて基準電圧Vref及び基準電流Irefの値を変化させることによって、更に駆動トランジスタの特性のばらつきによる有機EL素子電流への影響を小さくすることができる。

また、上述の各実施形態においては、各タイミングチャートに示すように、第1の期間のみ信号線S2に対して電流を出力しているが、本発明はこれに限定されず、信号線S2には常に電流を流しておき、信号線S2に接続されたスイッチトランジスタのオンオフ制御によって、駆動トランジスタへの電流の供給を制御してもよい。

更に、上述の各実施形態においては、水平走査期間に有機EL素子100との接続を遮断するためのスイッチトランジスタはPチャネル型トランジスタとして、その他のスイッチトランジスタは全てNチャネル型トランジスタとして説明したが、水平走査期間に有機EL素子100との接続を遮断するためのスイッチトランジスタはNチャネル型トランジスタ、その他をPチャネル型トランジスタとしても良い。また、全てのスイッチトランジスタをNチャネル型又はPチャネル型トランジスタで構成してもよい。この場合は、水平走査期間に有機EL素子100との接続を遮断するためのスイッチトランジスタには制御線G1とは極性が逆の信号をゲートに印加する。

本発明は、有機EL表示装置及びLED等の電流駆動型表示装置に適用することができる。

本発明の第1の実施形態における有機EL表示装置を示すブロック図である。 本発明の第1の実施形態の画素回路を示す図である。 本発明の第1の実施形態における画素回路の動作を示すタイミングチャートである。 本発明の第2の実施形態の画素回路を示す図である。 本発明の第3の実施形態の画素回路を示す図である。 本発明の第3の実施形態における画素回路の動作を示すタイミングチャートである。 本発明の第4の実施形態の画素回路を示す図である。 本発明の第4の実施形態における画素回路の動作を示すタイミングチャートである。 本発明の第5の実施形態の画素回路を示す図である。 本発明の第6の実施形態における画素回路5を示した図である。 本実施形態の動作を示すタイミングチャートである。 本発明の第7の実施形態における画素回路を示した図である。 本実施形態の動作を示すタイミングチャートである。 本発明の第8の実施形態における画素回路を示した図である。 本実施形態の動作を示すタイミングチャートである。 しきい値電圧の異なる駆動トランジスタのId/Vg特性を示す図である。 移動度の異なる駆動トランジスタのId/Vg特性を示す図である。 本発明の効果を示す図で、駆動トランジスタのしきい値電圧が異なる場合において、映像信号に基づき画素回路に入力される電圧と有機EL素子に流れる電流との関係を示した図である。 本発明の効果を示す図で、駆動トランジスタの移動度が異なる場合において、映像信号に基づき画素回路に入力される電圧と有機EL素子に流れる電流との関係を示した図である。 従来の画素回路を示す図である。 非特許文献1に記載の画素回路を示す図である。 非特許文献1に記載の画素回路の動作を示すタイミングチャートである。

符号の説明

5:画素回路
11:表示部
12:信号線1駆動回路
13:信号線2駆動回路
14:制御線駆動回路
100:有機EL素子
C11,C12,C21,C22,C31,C32,C41,C42,C51,C52,C61,C62,C71,C72,C81,C82,C101,C102,C201:保持容量
Tr11,Tr12,Tr13,Tr14,Tr21,Tr22,Tr23,Tr24,Tr31,Tr33,Tr34,Tr41,Tr43,Tr44,Tr51,Tr52,Tr53,Tr54,Tr101,Tr102,Tr103,Tr201:スイッチトランジスタ
Tr15,Tr25,Tr35,Tr45,Tr55,Tr65,Tr75,Tr85,Tr104,Tr202:駆動トランジスタ
VDD:電源電圧
VSS:接地電圧
Vref:基準電圧
Iref:基準電流
Vdata,Vdata’:映像信号に基づき画素回路に入力される電圧
ΔVdata:VrefとVdataとの差
S1_1,S1−2,・・・,S1_x:信号線1
S2_1,S2−2,・・・,S2_x:信号線2
G1_1,G1_2,・・・,G1_y:制御線1
G2_1,G2_2,・・・,G2_y:制御線2
S1:信号線1
S2:信号線2
G1:制御線1
G2:制御線2
P1:電源制御線
P2:負電源制御線
101,201:信号線
102,103,104,202:制御線

Claims (20)

  1. 電流により制御されて発光する電流制御素子、この電流制御素子を駆動する駆動トランジスタ、電圧を与える第1の信号線に一端が接続された第1のスイッチ素子、前記駆動トランジスタのゲートとドレインとの間に接続された第2のスイッチ素子、基準電流を与える第2の信号線と前記駆動トランジスタとの間に接続されてオン時に前記駆動トランジスタに電流を流す第3のスイッチ素子、及び前記駆動トランジスタのゲートと前記第1のスイッチ素子の他端との間に接続されて前記ゲート電圧を保持する第1の保持容量を有し、マトリクス状に複数個配置されて表示部を構成する画素回路と、
    前記第1の信号線に、前記第1乃至第3のスイッチ素子がオンにされた第1の期間に基準電圧を出力し、該第1の期間に続く期間であって、前記第1のスイッチ素子がオン、前記第2及び第3のスイッチ素子がオフにされた第2の期間に前記基準電圧に対して電位差を有する映像信号電圧を出力する第1の信号線駆動回路と、
    前記第1の信号線駆動回路から前記基準電圧が出力されている前記第1の期間に前記第2の信号線に前記基準電流を出力する第2の信号線駆動回路と、
    を備えることを特徴とする表示装置。
  2. 前記駆動トランジスタのソースとゲートとの間に接続されて前記ゲートの電位を保持する第2の保持容量を有することを特徴とする請求項1に記載の表示装置。
  3. 前記第1のスイッチ素子と前記第1の保持容量との接続点と前記駆動トランジスタのソースとの間に接続されて前記ゲートの電位を保持する第2の保持容量を有することを特徴とする請求項1に記載の表示装置。
  4. 前記駆動トランジスタと前記電流制御素子との間に接続された第4のスイッチ素子を有することを特徴とする請求項1乃至3のいずれか1項に記載の表示装置。
  5. 前記駆動トランジスタは、電源制御線又は負電源制御線に接続されていることを特徴とする請求項1乃至3のいずれか1項に記載の表示装置。
  6. 前記電流制御素子は、電源制御線又は負電源制御線に接続されていることを特徴とする請求項1乃至3のいずれか1項に記載の表示装置。
  7. 前記第1乃至第4のスイッチ素子のオンオフを制御する第1及び第2の制御線を駆動する制御線駆動回路とを有し、
    1の前記第1及び第2の信号線はマトリクス状に配置された前記画素回路のうち列方向に配列された1群の画素回路に共通接続されており、
    1の前記第1及び第2の制御線は行方向に配列された1群の画素回路に共通接続されていることを特徴とする請求項4に記載の表示装置。
  8. 前記制御線駆動回路は、第1の期間に、前記第4のスイッチ素子をオフ、前記第1、第2、及び第3のスイッチ素子をオンにする信号を前記第1及び第2の制御線に出力し、第2の期間に、前記第1のスイッチ素子をオン、前記第2乃至第4のスイッチ素子をオフにする信号を前記第1及び第2の制御線に出力し、
    前記第1の信号線駆動回路は、前記第1の信号線に対し、前記第1の期間に基準電圧を出力し、前記第2の期間に前記基準電圧又は前記基準電圧に対し電位差を有する前記映像信号電圧を出力し、
    前記第2の信号線駆動回路は、前記第2の信号線に対し、前記第1の期間に基準電流を出力することを特徴とする請求項7に記載の表示装置。
  9. 前記第1乃至第3のスイッチ素子のオンオフを制御する第1及び第2の制御線を駆動する制御線駆動回路とを有し、
    1の前記第1及び第2の信号線はマトリクス状に配置された前記画素回路のうち列方向に配列された1群の画素回路に共通接続されており、
    1の前記第1及び第2の制御線は行方向に配列された1群の画素回路に共通接続されていることを特徴とする請求項5に記載の表示装置。
  10. 前記駆動トランジスタは、電源制御線に接続されており、
    前記制御線駆動回路は、第1の期間に、前記第1乃至第3のスイッチ素子をオンにする信号を前記第1及び第2の制御線に出力し、第2の期間に、前記第1のスイッチ素子をオン、前記第2及び第3のスイッチ素子をオフにする信号を前記第1及び第2の制御線に出力し、
    前記第1の信号線駆動回路は、前記第1の信号線に対し、前記第1の期間に基準電圧を出力し、前記第2の期間に前記基準電圧又は前記基準電圧に対し電位差を有する前記映像信号電圧を出力し、
    前記第2の信号線駆動回路は、前記第2の信号線に対し、前記第1の期間に基準電流を出力し、
    前記電源制御線は前記第1及び第2の期間において前記電流制御素子に逆バイアスが印加されるように駆動されることを特徴とする請求項9に記載の表示装置。
  11. 前記第1乃至第3のスイッチ素子のオンオフを制御する第1及び第2の制御線を駆動する制御線駆動回路とを有し、
    1の前記第1及び第2の信号線はマトリクス状に配置された前記画素回路のうち列方向に配列された1群の画素回路に共通接続されており、
    1の前記第1及び第2の制御線は行方向に配列された1群の画素回路に共通接続されていることを特徴とする請求項6に記載の表示装置。
  12. 前記電流制御素子は、負電源制御線に接続されており、
    前記制御線駆動回路は、第1の期間に、前記第1乃至第3のスイッチ素子をオンにする信号を前記第1及び第2の制御線に出力し、第2の期間に、前記第1のスイッチ素子をオン、前記第2及び第3のスイッチ素子をオフにする信号を前記第1及び第2の制御線に出力し、
    前記第1の信号線駆動回路は、前記第1の信号線に対し、前記第1の期間に基準電圧を出力し、前記第2の期間に前記基準電圧又は前記基準電圧に対し電位差を有する前記映像信号電圧を出力し、
    前記第2の信号線駆動回路は、前記第2の信号線に対し、前記第1の期間に基準電流を出力し、
    前記負電源制御線は、前記第1及び第2の期間において前記電流制御素子に逆バイアスが印加されるように駆動されることを特徴とする請求項11に記載の表示装置。
  13. 前記第2の期間が前記第1の期間に続く期間であり、前記第1及び第2の期間により1水平走査期間が構成されることを特徴とする請求項8、10及び12のいずれか1項に記載の表示装置。
  14. 前記各スイッチ素子は、薄膜トランジスタであることを特徴とする請求項1乃至13のいずれか1項に記載の表示装置。
  15. 前記薄膜トランジスタは、そのチャネル部がポリシリコンからなることを特徴とする請求項14に記載の表示装置。
  16. 前記電流制御素子は、有機EL発光素子であることを特徴とする請求項1乃至15のいずれか1項に記載の表示装置。
  17. 電流により制御されて発光する電流制御素子と、この電流制御素子を駆動する駆動トランジスタと、前記駆動トランジスタのゲートとドレインとの間に接続されたスイッチ素子と、基準電流を与える第2の信号線と前記駆動トランジスタとの間に接続されてオン時に前記駆動トランジスタに前記基準電流を流す他のスイッチ素子と、電圧を与える第1の信号線に一端が接続された別のスイッチ素子の他端と前記駆動トランジスタのゲートとの間に接続されて前記ゲート電圧を保持する第1の保持容量と、を有し、マトリクス状に複数個配置された電気回路を駆動する駆動方法において、
    前記スイッチ素子、前記他のスイッチ素子及び前記別のスイッチを制御してオンにし、前記駆動トランジスタのゲート・ドレイン間を接続した状態で前記駆動トランジスタに前記基準電流を流し、前記第1の信号線から基準電圧の書き込みと前記第2の信号線から基準電流の書き込みを前記電気回路に行う第1の期間と、
    前記第1の期間に続く期間であって前記スイッチ素子、前記他のスイッチ素子及び前記別のスイッチを制御して前記別のスイッチ素子をオン、前記スイッチ素子及び前記他のスイッチ素子をオフにし、前記第1の信号線から前記基準電圧又は基準電圧に対し電位差のある電圧を前記書き込むことにより、前記電流制御素子を制御する第2の期間と、
    を有することを特徴とする電気回路の駆動方法。
  18. 前記第2の期間が前記第1の期間に続く期間であり、前記第1及び第2の期間により1水平走査期間が構成されることを特徴とする請求項17に記載の電気回路の駆動方法。
  19. 画素回路がマトリクス状に複数個配置されて表示部を構成する表示装置であって、前記画素回路が、電流により制御されて発光する電流制御素子と、この電流制御素子を駆動する駆動トランジスタと、信号電圧を与える第1の信号線に一端が接続された第1のスイッチ素子と、前記駆動トランジスタのゲートとドレインとの間に接続された第2のスイッチ素子と、基準電流を与える第2の信号線と前記駆動トランジスタとの間に接続されてオン時に前記駆動トランジスタに前記基準電流を流す第3のスイッチ素子と、前記駆動トランジスタのゲートと前記第1のスイッチ素子の他端との間に接続されて前記ゲート電圧を保持する第1の保持容量と、を有する表示装置を駆動する駆動方法において、
    前記第1乃至第3のスイッチ素子を制御して前記第1乃至第3のスイッチ素子をオンにして、前記駆動トランジスタのゲート・ドレイン間を接続した状態で前記駆動トランジスタに前記基準電流を流し、前記第1の信号線から基準電圧の書き込みと前記第2の信号線から基準電流の書き込みを前記画素回路に行う第1の期間と、
    前記第1の期間に続く期間であって、前記第1乃至第3のスイッチ素子を制御し、前記第1のスイッチ素子をオン、前記第2及び第3のスイッチ素子をオフにして、前記第1の信号線から前記基準電圧又は基準電圧に対し電位差のある電圧を前記書き込むことにより、階調表示を行う第2の期間と、
    を有することを特徴とする表示装置の駆動方法。
  20. 前記第2の期間が前記第1の期間に続く期間であり、前記第1及び第2の期間により1水平走査期間が構成されることを特徴とする請求項19に記載の表示装置の駆動方法。
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