JP3922246B2 - 電流生成回路、電流生成回路の制御方法、電気光学装置および電子機器 - Google Patents

Description

本発明は、電流生成回路、電流生成回路の駆動方法、電気光学装置および電子機器に係り、特に、電流生成回路の一部を構成する駆動素子のＶth補償に関する。

例えば、特許文献１には、入力データであるデジタルデータに応じて、データ電流を生成する電流生成回路が開示されている（同文献１の図６を参照）。データ線単位で設けられた電流生成回路は、駆動素子とスイッチング素子とが直列接続された回路系を入力データのビット数分有する。それぞれの駆動素子の利得係数は、例えば、６ビットデータの場合には１：２：４：８：１６：３２といった如く、対応するビットの重みに応じた値に設定されている。また、それぞれのスイッチング素子は、対応するビットの内容に応じて導通制御される。データ電流は、入力データの内容に応じて生成され、それぞれの駆動素子のチャネルを流れる電流の総和に相当する。生成されたデータ電流は、データ線を介して、有機ＥＬ素子を含む画素に供給される。
特開２００３−１１４６４５号公報

ところで、実際の製品では、製造ばらつきや経時劣化といった外乱要因の影響で、電流生成回路内に含まれる各駆動素子のしきい値電圧（以下、「Ｖth」という）を完全に同一にするのは極めて困難であり、ある程度のばらつきが存在する。そのため、電流生成回路におけるデータ電流の出力特性に関しても、Ｖthに依存したばらつき、すなわち、Ｖth依存性が生じる。その結果、同一の階調を表示する際に、それぞれの電流生成回路から出力されるデータ電流がばらついて、各画素の表示階調にずれが生じる。

本発明は、かかる事情に鑑みてなされたものであり、その目的は、電流生成回路を構成する駆動素子のＶthに依存したデータ電流のばらつきを抑制することである。

かかる課題を解決するために、第１の発明は、電流生成回路において、入力データのビットの重みに応じた利得係数を有する駆動素子と、前記ビットの内容に応じて導通制御されるスイッチング素子とが直列接続された回路系を前記入力データのビット数分有し、前記駆動素子のそれぞれのゲートが所定のノードに共通接続されているとともに、前記ノードの電圧が駆動電圧に設定されている状態において、前記駆動素子のそれぞれのチャネルを流れる電流を合流させたデータ電流を出力する電流出力部と、少なくとも１つの前記駆動素子のソースまたはドレインの一方と前記ノードとの間に設けられ、その間の導通を制御する第１のトランジスタと、一方の電極が前記ノードに接続され、可変に設定される電圧が供給される端子が他方の電極に接続された容量素子とを備えたことを特徴とする。
また、本発明の電流生成回路は、上記の電流生成回路において、少なくとも１つの前記駆動素子のソースまたはドレインの一方と前記ノードとを前記第１のトランジスタを介して導通させ、前記ノードの電圧を前記駆動素子のしきい値電圧に応じたオフセット電圧に設定した後、前記容量素子の他方の電極に供給される電圧を変化させることにより、前記ノードの電圧を前記オフセット電圧を基準にした前記駆動電圧に設定することが好ましい。

ここで、第１の発明において、ゲート電圧生成部は、前記ノードと駆動素子のソースまたはドレインの一方との間に設けられ、駆動素子をダイオード接続するために導通制御される第１のトランジスタをさらに有することが好ましい。この場合、第１のトランジスタのソースまたはドレインの一方は、前記ノードに接続されているとともに、その他方は、いずれかの回路系における駆動素子のソースまたはドレインの一方とスイッチング素子ＳＷの一方の端子との接続端に接続されていてもよい。また、第１のトランジスタのソースまたはドレインの一方は、前記ノードに接続されているとともに、その他方は、複数の回路系における駆動素子のソースまたはドレインの一方に、駆動素子のそれぞれに対応して設けられたスイッチング素子を介して、共通接続されていてもよい。

また、第１の発明において、ゲート電圧生成部は、前記ノードと、しきい値電圧よりも高い電圧レベルを有する初期電圧が供給される端子との間に設けられた第２のトランジスタをさらに有していてもよい。この第２のトランジスタは、上述したオフセット電圧を設定する期間の前にオンする。

さらに、第２の発明において、ゲート電圧生成部は、前記ノードの電圧を保持するために、ノードに接続されたキャパシタを有していてもよい。

第２の発明は、複数の走査線と、複数のデータ線と、表示部と、走査線駆動回路と、データ線駆動回路とを有する電気光学装置を提供する。ここで、表示部は、走査線とデータ線との交差に対応して設けられた複数の画素で構成されている。画素のそれぞれは、データ電流に応じたデータが書き込まれるキャパシタと、キャパシタに保持されたデータに応じた駆動電流を設定するトランジスタと、駆動電流に応じた輝度に設定される電気光学素子とを含む。走査線駆動回路は、走査線に走査信号を出力することにより、データの書込対象となる画素に対応する走査線を選択する。データ線駆動回路は、走査線駆動回路と協働し、書込対象となる画素に対応するデータ線にデータ電流を出力する。このデータ線駆動回路には、上記第１の発明にかかる電流生成回路が内蔵されている。

第３の発明は、上記第２の発明にかかる電気光学装置を実装した電子機器を提供する。

第４の発明は、入力データのビットの重みに応じた利得係数を有する複数の駆動素子を有する電流生成回路の駆動方法であって、前記複数の駆動素子のうちの少なくとも一つにおいて、前記駆動素子のゲートに接続されたノードと前記駆動素子のソースまたはドレインの一方とを電気的に接続し、前記ノードの電圧を前記駆動素子のしきい値電圧に応じたオフセット電圧に設定する第１のステップと、前記ノードと容量結合した端子に供給される電圧を変化させることにより、前記ノードの電圧を前記オフセット電圧を基準にした駆動電圧に設定する第２のステップと、前記ノードの電圧が前記駆動電圧に設定されている状態において、前記駆動素子のそれぞれのチャネルを流れる電流を合流させたデータ電流を出力する第３のステップとを有することを特徴とする。

ここで、第４の発明において、上記第１のステップは、前記ノードと駆動素子のソースまたはドレインの一方との間に設けられたトランジスタをオンさせるステップを含むことが好ましい。

第４の発明において、ノードの電圧をオフセット電圧に設定する期間の前に、前記ノードの電圧を、駆動素子のしきい値電圧よりも高い電圧レベルを有する初期電圧に設定する第４のステップをさらに設けてもよい。

本発明によれば、駆動素子のゲートに共通接続されたノードの電圧がオフセット電圧に予め設定される。そして、このオフセット電圧を基準に設定された駆動電圧が駆動素子のゲートに供給されて、駆動素子が駆動する。これにより、駆動素子によってデータ電流を生成する際、データ電流のＶth依存性が低減するため、データ電流のばらつきを抑制することが可能になる。

（第１の実施形態）
図１は、本実施形態にかかる電気光学装置のブロック構成図である。表示部１は、例えばＴＦＴ（Thin Film Transistor）によって電気光学素子を駆動するアクティブマトリクス型の表示パネルである。この表示部１には、ｍドット×ｎライン分の画素群がマトリクス状（二次元平面的）に並んでいる。表示部１には、それぞれが水平方向に延在している走査線群Ｙ1〜Ｙnと、それぞれが垂直方向に延在しているデータ線群Ｘ1〜Ｘmとが設けられており、これらの交差に対応して画素２が配置されている。

画素２は、電流プログラム方式の画素回路の構成を有し、基本的に、有機ＥＬ素子、キャパシタ、駆動トランジスタおよびプログラミングトランジスタ（駆動トランジスタが兼用する場合は不要）で構成されている。有機ＥＬ素子は、自己を流れる駆動電流によって輝度が設定される典型的な電流駆動型の電気光学素子である。プログラミングトランジスタは、データ線Ｘに供給されたデータ電流Ｉdataに応じたゲート電圧を生成し、この電圧に基づいて、キャパシタにデータを書き込む。駆動トランジスタは、自己のゲートがキャパシタに接続されており、キャパシタに保持されたデータに応じた駆動電流を自己のチャネルに流す。そして、この駆動電流が有機ＥＬ素子を流れることによって、有機ＥＬ素子が発光し、画素２の階調が設定される。このような画素２の具体的な回路構成については、様々なものが提案されており、例えば、駆動トランジスタがプログラミングトランジスタの機能も兼ね備えた画素回路（特開２００３−１１４６４５号公報）、駆動トランジスタとプログラミングトランジスタとがカレントミラー回路を構成している画素回路（特開２００１−１４７６５９号公報）、或いは、駆動トランジスタのＶth補償付で駆動電流を生成する画素回路（特表２００２−５１４３２０号公報）等が知られている。

制御回路５は、図示しない上位装置より入力される垂直同期信号Ｖs、水平同期信号Ｈs、ドットクロック信号ＤＣＬＫおよび階調データＤ等に基づいて、走査線駆動回路３およびデータ線駆動回路４を同期制御する。この同期制御の下、これらの駆動回路３，４は互いに協働して、表示部１の表示制御を行う。

走査線駆動回路３は、シフトレジスタ、出力回路等を主体に構成されており、走査線Ｙ1〜Ｙnに走査信号ＳＥＬを出力することによって、走査線Ｙ1〜Ｙnの線順次走査を行う。走査信号ＳＥＬは、高電位レベル（以下「Ｈレベル」という）または低電位レベル（以下「Ｌレベル」という）の２値的な信号レベルをとり、データの書込対象となる画素行に対応する走査線ＹはＨレベル、これ以外の走査線ＹはＬレベルにそれぞれ設定される。走査線駆動回路３は、１フレームの画像を表示する期間（１Ｆ）毎に、所定の選択順序で（一般的には最上から最下に向かって）、それぞれの走査線Ｙを順番に選択する線順次走査を行う。

データ線駆動回路４は、シフトレジスタ、ラインラッチ回路、出力回路等を主体に構成されている。また、データ線駆動回路４は、電流プログラム方式を採用している関係から、画素２の表示階調を規定するデータに基づいて、データ電流Ｉdataを可変に生成する可変電流源（電流ＤＡＣ）としての電流生成回路４１を含む。データ線駆動回路４は、１本の走査線Ｙを選択する期間に相当する１水平走査期間（１Ｈ）において、今回データを書き込む画素行に対するデータ電流Ｉdataの一斉出力と、次の１Ｈで書き込みを行う画素行に関するデータの点順次的なラッチとを同時に行う。ある１Ｈにおいて、データ線Ｘの本数に相当するｍ個のデータが順次ラッチされる。そして、次の１Ｈにおいて、ラッチされたｍ個のデータ（デジタルデータ）は、電流生成回路４１において電流データＩdata（アナログデータ）に変換された上で、対応するデータ線Ｘ1〜Ｘmに一斉に出力される。

図２は、本実施形態にかかる電流生成回路４１の回路図である。この電流生成回路４１は、データの書込対象となる画素２に供給すべきデータ電流Ｉdataを生成する電流出力部４１ａを主体とし、これにゲート電圧生成部４１ｂを追加した構成を有する。なお、本明細書では、ソース、ドレインおよびゲートを備える三端子型素子であるトランジスタに関して、ソースまたはドレインの一方を「一方の端子」と呼び、他方を「他方の端子」と呼ぶ。

電流出力部４１ａは、データ線Ｘと基準電圧Ｖssとの間に設けられており、スイッチング素子ＳＷと駆動素子ＤＲとが直列接続された回路系を入力データＤ0〜Ｄ5のビット数分（本実施形態では６つ）有する。それぞれの駆動素子ＤＲは、自己の利得係数βに応じた電流をチャネルに流す定電流源として機能し、これらのゲートはノードＮ1に共通接続されている。これらの駆動素子ＤＲの利得係数βの比は、画素２の階調を規定するデータＤ0〜Ｄ5を構成する６ビットの重みに対応して、１：２：４：８：１６：３２に設定されている。なお、このような利得係数の設定は、１つの駆動素子ＤＲを単一のトランジスタで構成し、それぞれのトランジスタの利得係数を相違させることによって実現してもよいが、同一の利得係数を有する複数の単位トランジスタを直列接続または並列接続することによって実現してもよい。

ゲート電圧生成部４１ｂは、２つのキャパシタＣ1，Ｃ2と、２つのトランジスタＴ1，Ｔ2とで構成されている。第１のキャパシタＣ1の一方の電極は、電圧レベルが可変に設定されるリファレンス電圧Ｖrefが供給される端子に接続されているとともに、その他方の電極は、すべての駆動素子ＤＲのゲートに共通接続された第１のノードＮ1に接続されている。この第１のノードＮ1には、第２のキャパシタＣ2の一方の電極、第１の制御信号Ｓ1によって導通制御される第１のトランジスタＴ1の一方の端子、および第２の制御信号Ｓ2によって導通制御される第２のトランジスタＴ2の一方の端子も共通接続されている。第２のキャパシタＣ2の他方の電極には、基準電圧Ｖssが供給されている。第１のトランジスタＴ1の他方の端子は、第２のノードＮ2に接続されており、このノードＮ2は、最下位ビットＤ0（ＬＳＢ）の回路系における駆動素子ＤＲの一方の端子とスイッチング素子ＳＷの一方の端子との接続端に相当する。また、第２のトランジスタＴ2の他方の端子には、電流出力部４１ａの一部を構成する駆動素子ＤＲのしきい値電圧Ｖthよりも高い電圧レベルを有する初期電圧Ｖiniが供給されている。

図３は、図２に示した電流出力部４１の動作タイミングチャートである。上述した１Ｆに相当する期間ｔ0〜ｔ4における一連の動作プロセスは、最初の期間ｔ0〜ｔ1における初期化プロセス、これに続く期間ｔ1〜ｔ2におけるオフセット電圧設定プロセス、これに続く期間ｔ2〜ｔ3における駆動電圧設定プロセス、および、最後の期間ｔ3〜ｔ4におけるデータ出力プロセスとに大別される。なお、本実施形態では、期間ｔ1〜ｔ3において、データＤ0〜Ｄ5は、その内容に関わりなくＬレベルに設定される。これにより、この期間ｔ0〜ｔ3では、すべてのスイッチング素子ＳＷが一律にオフして、電流生成回路４１の出力はハイインピーダンス状態に設定される。

まず、初期化期間ｔ0〜ｔ1では、第１のノードＮ1の電圧Ｖ1が初期電圧Ｖiniに設定される。この期間ｔ0〜ｔ1では、第１の制御信号Ｓ1がＬレベルなので、第１のトランジスタＴ1がオフのままであるが、第２の制御信号Ｓ2がＨレベルに立ち上がって、第２のトランジスタＴ2がオンする。これにより、第２のトランジスタＴ2の他方の端子に供給された初期電圧Ｖiniによって、ノードＮ1に接続されたキャパシタＣ1，Ｃ2等がチャージされ、電圧Ｖ1が駆動素子ＤＲのＶthよりも高い初期電圧Ｖiniに設定される。なお、後述するオフセット電圧設定期間ｔ1〜ｔ2の動作を考慮すると、初期電圧Ｖiniはオフセット電圧（Ｖss＋Ｖth）に設定されていることが望ましい。この初期化プロセスは、理論上はなくてもよいが、これを設けた場合には、次のオフセット電圧設定プロセスにおいて、駆動素子ＤＲを確実にオンさせることが可能になる。

つぎに、オフセット電圧設定期間ｔ1〜ｔ2では、第１のノードＮ1の電圧Ｖ1が駆動素子ＤＲのＶthに応じたオフセット電圧（Ｖss＋Ｖth）に設定される。まず、第２の制御信号Ｓ2がＬレベルに立ち下がって、第２のトランジスタＴ2がオフする。そして、第２の制御信号Ｓ2の立ち下がりと「同期」して、第１の制御信号Ｓ1がＨレベルに立ち上がって、第１のトランジスタＴ1がオンする。本明細書では、「同期」という用語を、同一タイミングである場合のみならず、設計上のマージン等の理由で時間的なオフセットを許容する意味で用いている。これにより、第１のノードＮ1と初期電圧Ｖiniの供給端とが電気的に分離されるとともに、駆動素子ＤＲは、第１のトランジスタＴ1を介して、自己のゲートと自己のドレインとが電気的に接続されたダイオード接続となる。駆動素子ＤＲがオンすることを条件として、キャパシタＣ1，Ｃ2に蓄積された電荷の一部は、３つの回路要素Ｔ1，ＳＷ，ＤＲ（ＳＷ，ＤＲはビットＤ0の回路系）によって形成される経路で、基準電圧Ｖss側へと放出される。その結果、ノードＮ1の電圧Ｖ1は、先に設定された初期電圧Ｖiniから電荷の放出が停止する電圧、すなわち、オフセット電圧（Ｖss＋Ｖth）に強制的に設定される。このオフセット電圧（Ｖss＋Ｖth）は、ビットＤ0の回路系における駆動素子ＤＲのしきい値電圧Ｖthに基づいて、一義的に特定される。

続く駆動電圧設定期間ｔ2〜ｔ3では、第１のノードＮ1の電圧Ｖ1がオフセット電圧（Ｖss＋Ｖth）を基準とした駆動電圧（Ｖss＋Ｖth＋ΔＶ'）に設定される。具体的には、第１の制御信号Ｓ1がＬレベルに立ち下がって、第１のトランジスタＴ1がオフするとともに、この立ち下がりと同期して、リファレンス電圧Ｖrefが基準電圧Ｖssを基準としてΔＶだけ変動（上昇）する。ここで、リファレンス電圧Ｖrefの供給端およびノードＮ1は、第１のキャパシタＣ1を介して容量結合している。したがって、ノードＮ1の電圧Ｖ1は、数式１に示すように、オフセット電圧（Ｖss＋Ｖth）を基準に変動し、この変動量は、リファレンス電圧Ｖrefの電圧変化量ΔＶに応じて、α・ΔＶとなる。係数αは、第１のキャパシタＣ1の容量Ｃａと第２のキャパシタＣ2の容量Ｃｂとの容量比によって一義的に特定される係数である（α＝Ｃａ／（Ｃａ＋Ｃｂ））。キャパシタＣ1，Ｃ2には、駆動電圧（Ｖss＋Ｖth＋ΔＶ'）に相当する電荷が保持される。
（数式１）
Ｖ1＝Ｖss＋Ｖth＋ΔＶ’
＝Ｖss＋Ｖth＋α・ΔＶ

最後に、データ出力期間ｔ3〜ｔ4では、駆動電圧（Ｖss＋Ｖth＋ΔＶ'）が駆動素子ＤＲのゲートに印加されている状態において、本来のデータＤ0〜Ｄ5が出力されて、データ電流Ｉdataが生成される。具体的には、Ｌレベルに設定されていたデータＤ0〜Ｄ5は、タイミングｔ3において、その内容に応じてＨレベルまたはＬレベルのいずれかに切り替わる。これにより、それぞれのスイッチング素子ＳＷの導通状態は、対応するビットの内容に応じて、オンまたはオフのいずれかに設定される。そして、オンしたスイッチング素子ＳＷに対応する駆動素子ＤＲに関して、そのチャネルを自己の利得係数βに応じたチャネル電流が流れる。データ線Ｘに供給されるデータ電流Ｉdataは、それぞれの駆動素子ＤＲを流れるチャネル電流Ｉ0〜Ｉ5が合流したものであり、その電流レベルは、これらの合計値に相当する。

ここで、駆動素子ＤＲが飽和領域で動作することを前提として、駆動素子ＤＲを流れるチャネル電流Ｉds（＝Ｉ0）は、数式２に基づいて算出される。同数式において、Ｖgsは、駆動素子ＤＲのゲート−ソース間電圧である。また、利得係数βは、駆動素子ＤＲのキャリアの移動度μ、ゲート容量Ａ、チャネル幅Ｗおよびチャネル長Ｌより一義的に特定される係数である（β＝μＡＷ／Ｌ）。
（数式２）
Ｉds＝β/2（Ｖgs−Ｖth）²

駆動素子ＤＲのゲート電圧Ｖgとして数式１で算出されたＶ1を代入すると、数式２は数式３のように変形できる。
（数式３）
Ｉds＝β/2（Ｖg−Ｖs−Ｖth）²
＝β/2｛(Ｖss＋Ｖth＋α・ΔＶ)−Ｖss−Ｖth｝²
＝β/2（α・ΔＶ）²

数式３において留意すべき点は、駆動素子ＤＲのチャネル電流ＩdsはＶthの相殺によってＶthに依存せず、電圧変化量ΔＶにのみ比例する点である（Ｉds∝ΔＶ²）。したがって、Ｖthを基準に駆動電圧（Ｖss＋Ｖth＋ΔＶ'）を設定すれば、製造バラツキや経時変化等によって、駆動素子ＤＲのＶthがばらついていたとしても、その影響を受けることなくチャネル電流Ｉdsを生成できる。

このように、本発明によれば、駆動素子ＤＲのゲートに共通接続された第１のノードＮ1の電圧Ｖ1をオフセット電圧（Ｖss＋Ｖth）に予め設定し、これを基準に設定された駆動電圧（Ｖss＋Ｖth＋ΔＶ'）が駆動素子ＤＲのゲートに供給される。これにより、駆動素子ＤＲの駆動によってデータ電流Ｉdataを生成する際、データ電流ＩdataのＶth依存性が低減するため、データ電流Ｉdataのばらつきを抑制できる。その結果、同一の階調を表示する際に、データ線単位で設けられた各電流生成回路４１から出力されるデータ電流Ｉdatdaを均一化できるので、表示品質の向上を図ることが可能になる。なお、本実施形態では、電流生成回路４１に含まれるすべての駆動素子ＤＲを近傍に配置するなどして、これらのＶthのばらつきがほとんどないことを前提としている。

また、本実施形態では、第１のトランジスタＴ1の他方の端子の接続先を最下位ビットＤ0の回路系における駆動素子ＤＲの一方の端子とした例について説明したが、この接続先は、ビットＤ0の回路系である必要性はなく、それよりも上位ビットＤ1〜Ｄ5の回路系のいずれかであってもよい。

（第２の実施形態）
図４は、本実施形態にかかる電流生成回路４１の回路図である。本実施形態にかかる電流生成回路４１が図２に示した構成と相違する点は、第１のトランジスタＴ1の他方の端子が接続された第２のノードＮ2に、６つのスイッチング素子ＳＷの一方の端子が共通接続されている点である。換言すれば、第１のトランジスタＴ1の他方の端子は、ビットＤ0〜Ｄ5の回路系におけるすべての駆動素子ＤＲの一方の端子に、スイッチング素子ＳＷを介して、共通接続されている点に特徴がある。なお、それ以外の点については、図２の構成と同様であるから、同一の符号を付してここでの説明を省略する。

図５は、図４に示した電流生成回路４１の動作タイミングチャートである。図４の構成において、６つの駆動素子ＤＲのダイオード接続は、第１のトランジスタＴ1のみならず、６つのスイッチング素子ＳＷもオンさせることによって同時に形成される。そのため、ダイオード接続を形成すべきオフセット電圧設定期間ｔ1〜ｔ2では、第１の制御信号Ｓ1がＨレベルに設定される以外に、データＤ0〜Ｄ5も強制的にＨレベルに設定される。この場合、第１のノードＮ1上に出現するオフセット電圧（Ｖss＋Ｖth）は、６つの駆動素子ＤＲの中で最も低いＶthに依存して設定されることになる。電流生成回路４１に含まれるすべての駆動素子ＤＲに関して、これらのＶthのばらつきが小さいことを前提とすれば、このような回路構成であっても、駆動素子ＤＲのＶth補償を行うことが可能である。なお、それ以外の点については、図３の動作と同様であるから、ここでの説明を省略する。

本実施形態によれば、第１の実施形態と同様の効果を有するほか、オフセット電圧（Ｖss＋Ｖth）の設定プロセスにおける電荷の放出を駆動素子ＤＲのすべてを用いて行うため、このプロセスを短時間で行うことが可能となる。

なお、上述した各実施形態では、画素２に含まれる電気光学素子として、有機ＥＬ素子を用いた電気光学装置について説明した。しかしながら、本発明はこれに限定されるものではなく、ＦＥＤ（フィールド・エミッション・ディスプレイ）やＬＥＤディスプレイ、有機ＥＬやＬＥＤを光源に用いた光通信装置、有機ＥＬやＬＥＤを光源に用いた光プリンタヘッドといった各種の電気光学装置に対しても広く適用可能である。

さらに、上述した各実施形態にかかる電気光学装置は、例えば、モバイルコンピュータ、携帯電話、ビューワ、携帯ゲーム機、電子書籍、ビデオカメラ、デジタルスチルカメラ、カーナビゲーション、カーステレオ、工作機械や輸送車両等の運転操作パネル、パーソナルコンピュータ、プリンタ、スキャナ、ＰＯＳ、テレビ受像機、ビデオプレーヤー表示機能付きファックス装置、電子案内板の表示部等を含む様々な電子機器に実装可能である。これらの電子機器に上述した電気光学装置を実装すれば、電子機器の商品価値を一層高めることができ、市場における電子機器の商品訴求力の向上を図ることができる。

電気光学装置のブロック構成図 第１の実施形態にかかる電流生成回路の回路図 第１の実施形態にかかる電流生成回路の動作タイミングチャート 第２の実施形態にかかる電流生成回路の回路図 第２の実施形態にかかる電流生成回路の動作タイミングチャート

符号の説明

１ 表示部
２ 画素
３ 走査線駆動回路
４ データ線駆動回路
５ 制御回路
４１ 電流生成回路
４１ａ 電流出力部
４１ｂ ゲート電圧生成部
ＳＷ スイッチング素子
ＤＲ 駆動素子
Ｃ1，Ｃ2 キャパシタ
Ｔ1，Ｔ2 トランジスタ

Claims (11)

1. 入力データのビットの重みに応じた利得係数を有する駆動素子と、前記ビットの内容に応じて導通制御されるスイッチング素子とが直列接続された回路系を前記入力データのビット数分有し、前記駆動素子のそれぞれのゲートが所定のノードに共通接続されているとともに、前記ノードの電圧が駆動電圧に設定されている状態において、前記駆動素子のそれぞれのチャネルを流れる電流を合流させたデータ電流を出力する電流出力部と、
   少なくとも１つの前記駆動素子のソースまたはドレインの一方と前記ノードとの間に設けられ、その間の導通を制御する第１のトランジスタと、
   一方の電極が前記ノードに接続され、可変に設定される電圧が供給される端子が他方の電極に接続された容量素子とを備えたことを特徴とする電流生成回路。
2. 少なくとも１つの前記駆動素子のソースまたはドレインの一方と前記ノードとを前記第１のトランジスタを介して導通させ、前記ノードの電圧を前記駆動素子のしきい値電圧に応じたオフセット電圧に設定した後、前記容量素子の他方の電極に供給される電圧を変化させることにより、前記ノードの電圧を前記オフセット電圧を基準にした前記駆動電圧に設定することを特徴とする請求項１に記載の電流生成回路。
3. 前記第１のトランジスタのソースまたはドレインの一方は、前記ノードに接続されているとともに、前記第１のトランジスタのソースまたはドレインの他方は、いずれかの前記回路系における前記駆動素子のソースまたはドレインの一方と前記スイッチング素子との接続端に接続されていることを特徴とする請求項１に記載された電流生成回路。
4. 前記第１のトランジスタのソースまたはドレインの一方は、前記ノードに接続されているとともに、前記第１のトランジスタのソースまたはドレインの他方は、複数の前記回路系における前記駆動素子のソースまたはドレインの一方に、前記駆動素子のそれぞれに対応して設けられた前記スイッチング素子を介して、共通接続されていることを特徴とする請求項１に記載された電流生成回路。
5. 前記ノードと、前記しきい値電圧よりも高い電圧レベルを有する初期電圧が供給される端子との間に設けられているとともに、前記ノードの電圧を前記オフセット電圧に設定する期間の前にオンする第２のトランジスタをさらに有することを特徴とする請求項２に記載された電流生成回路。
6. 前記ノードの電圧を保持するために、前記ノードに接続されたキャパシタを有することを特徴とする請求項１から５のいずれかに記載された電流生成回路。
7. 複数の走査線と、
   複数のデータ線と、
   前記走査線と前記データ線との交差に対応して設けられた複数の画素を有する表示部と、
   前記走査線に走査信号を出力することにより、データの書込対象となる画素に対応する前記走査線を選択する走査線駆動回路と、
   前記走査線駆動回路と協働し、前記書込対象となる画素に対応する前記データ線に前記データ電流を出力するデータ線駆動回路とを有し、
   前記複数の画素のそれぞれは、データ電流に応じたデータが書き込まれるキャパシタと、前記キャパシタに保持されたデータに応じた駆動電流を設定するトランジスタと、前記駆動電流に応じた輝度に設定される電気光学素子とを含み、
   前記データ線駆動回路には、請求項１から６のいずれかに記載された前記電流生成回路が前記データ線単位で設けられていることを特徴とする電気光学装置。
8. 請求項７に記載された電気光学装置を実装したことを特徴とする電子機器。
9. 入力データのビットの重みに応じた利得係数を有する複数の駆動素子を有する電流生成回路の駆動方法であって、
   前記複数の駆動素子のうちの少なくとも一つにおいて、前記駆動素子のゲートに接続されたノードと前記駆動素子のソースまたはドレインの一方とを電気的に接続し、前記ノードの電圧を前記駆動素子のしきい値電圧に応じたオフセット電圧に設定する第１のステップと、
   前記ノードと容量結合した端子に供給される電圧を変化させることにより、前記ノードの電圧を前記オフセット電圧を基準にした駆動電圧に設定する第２のステップと、
   前記ノードの電圧が前記駆動電圧に設定されている状態において、前記駆動素子のそれぞれのチャネルを流れる電流を合流させたデータ電流を出力する第３のステップとを有することを特徴とする電流生成回路の駆動方法。
10. 前記第１のステップは、前記ノードと前記駆動素子のソースまたはドレインの一方との間に設けられたトランジスタをオンさせるステップを含むことを特徴とする請求項９に記載された電流生成回路の駆動方法。
11. 前記ノードの電圧を前記オフセット電圧に設定する期間の前に、前記ノードの電圧を、前記駆動素子のしきい値電圧よりも高い電圧レベルを有する初期電圧に設定する第４のステップをさらに有することを特徴とする請求項９または１０に記載された電流生成回路の駆動方法。

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