JP3833100B2 - アクティブマトリックス型ディスプレイ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、有機エレクトロルミネッセンス素子（有機ＥＬ素子）などの、素子に流れる電流によって輝度が制御される発光素子を各画素に備えたディスプレイに関するものであり、より詳しくは、絶縁ゲート型電界効果トランジスタなどの能動素子によって発光素子に電流を供給するアクティブマトリックス型ディスプレイに関するものである。
【０００２】
【従来の技術】
近年、有機ＥＬ素子を用いたディスプレイが開発されており、その駆動方法として、単純マトリックス方式とアクティブマトリックス方式がある。前者は構造が単純であるが大型且つ高精細のディスプレイの実現が困難である為に、アクティブマトリックス方式の開発が盛んに行われている。
【０００３】
有機ＥＬ素子を多数使用しアクティブマトリックス回路により駆動する場合、各画素には、発光素子に電流供給を制御する絶縁ゲート型電界効果トランジスタ、所謂薄膜トランジスタ（ＴＦＴ）が接続されており、このＴＦＴを制御することで有機ＥＬ素子の発光動作を制御している。
【０００４】
（従来例１）
図１５は、特開平８−２３４６８３号公報に示す１画素分の等価回路を示す。
【０００５】
画素は、発光素子ＯＬＥＤ、第１の薄膜トランジスタＴＦＴ１、第２の薄膜トランジスタＴＦＴ２、および、コンデンサＣから構成される。有機ＥＬ素子は一般的に整流特性があるため、ＯＬＥＤ（有機発光ダイオード）と呼ばれる場合があり、図中では、ダイオードの記号を用いている。ただし、発光素子は必ずしもＯＬＥＤに限るものではなく、素子に流れる電流によって輝度が制御される発光素子であればよいし、また、必ずしも整流特性が要求されるものでもない。
【０００６】
図１５では、ｐ型トランジスタＴＦＴ１のソースを電源電位Ｖｄｄに、ドレインは発光素子ＯＬＥＤのアノードに接続し、発光素子ＯＬＥＤのカソードはＧＮＤ電位に接続されている。一方、ｐ型トランジスタＴＦＴ２のゲートは走査線Ｓｃａｎに、ソースはデータ線Ｄａｔａに、ドレインはコンデンサＣ及びＴＦＴ１のゲートに接続され、コンデンサの他端は電源電位Ｖｄｄに接続されている。
【０００７】
画素を動作させる為に、まず、走査線ＳｃａｎによりＴＦＴ２をＯＮ状態にし、データ線Ｄａｔａに輝度情報を表すデータ電位Ｖｗを印加するとコンデンサＣの充電または放電が行われ、ＴＦＴ１のゲート電位はデータ電位Ｖｗに一致する。走査線ＳｃａｎによりＴＦＴ２がＯＦＦ状態になると、ＴＦＴ１のゲート電位はコンデンサＣによって保持され、ＴＦＴ１のゲート・ソース電圧Ｖｇｓに応じた電流が発光素子ＯＬＥＤに供給され、その電流量に応じた輝度で発光しつづける。
【０００８】
（従来例２）
図１６は、特開２００１−５６６６７号公報に示す１画素分の等価回路を示す。
【０００９】
画素は、発光素子ＯＬＥＤと、信号電流を電圧に変換する或いは発光素子ＯＬＥＤに電流を供給する第１のトランジスタＴＦＴ１と、第１のトランジスタの動作状態を制御する第２のトランジスタＴＦＴ２と、信号電流を取り込む或いは発光素子ＯＬＥＤに電流を供給する状態を選択する第３のトランジスタＴＦＴ３、第４のトランジスタＴＦＴ４と、電圧を保持するコンデンサＣで構成されている。
【００１０】
図１６では、ＴＦＴ１のソースは電源電位Ｖｄｄに接続され、ゲートはＴＦＴ２のソースとコンデンサＣが接続されている。コンデンサＣの他端は電源電位Ｖｄｄに接続されている。ＴＦＴ１のドレインはＴＦＴ２のドレイン、ＴＦＴ３のドレイン、ＴＦＴ４のドレインに接続されている。ＴＦＴ４のソースは発光素子ＯＬＥＤのアノードに接続され、発光素子のカソードはＧＮＤ電位に接続されている。ＴＦＴ３のソースはデータ信号線Ｄａｔａに接続され、ＴＦＴ２、ＴＦＴ３、ＴＦＴ４のゲートは全て走査線Ｓｃａｎに接続されている。
【００１１】
画素を動作させる為に、まず、走査線ＳｃａｎによりＴＦＴ２、ＴＦＴ３はＯＮ状態に、ＴＦＴ４はＯＦＦ状態になると、信号電流ＩｗをＴＦＴ１に取り込む、ＴＦＴ１のゲートには信号電流Ｉｗを流す為に必要なゲート・ソース電圧Ｖｇｓが発生し、この電圧ＶｇｓをコンデンサＣに保持する。走査線ＳｃａｎによってＴＦＴ２、ＴＦＴ３がＯＦＦ状態、ＴＦＴ４がＯＮ状態になると、ＴＦＴ１はコンデンサＣに保持されている電圧に基づいて電流を発光素子に流し続け、発光素子はその電流量に相当した輝度で発光し続ける。
【００１２】
（従来例３）
図１７は、特開２００１−１４７６５９号公報に示す１画素分の等価回路を示す。
【００１３】
画素は、発光素子に流れる駆動電流を制御する第１のトランジスタＴＦＴ１、信号電流を電圧に変換する変換用の第２のトランジスタＴＦＴ２、走査線ＳｃａｎＡによって画素回路とデータ線とを接続もしくは遮断する取込用の第３のトランジスタＴＦＴ３、走査線ＳｃａｎＢによって輝度情報書き込み中にＴＦＴ２のゲート・ドレイン間を短絡するスイッチ用の第４のトランジスタＴＦＴ４、ＴＦＴ１のゲート・ソース電圧を輝度情報書き込み終了後も保持するコンデンサＣ、及び発光素子ＯＬＥＤから構成される。
【００１４】
図１７では、ＴＦＴ１、ＴＦＴ２のソースは電源電位Ｖｄｄに接続され、ＴＦＴ１のゲートはＴＦＴ２のゲートとコンデンサＣとＴＦＴ４のドレインに接続されている。コンデンサＣの他端は電源電位Ｖｄｄに接続されている。ＴＦＴ１のドレインは発光素子ＯＬＥＤのアノードに接続され、発光素子ＯＬＥＤのカソードはＧＮＤ電位に接続されている。ＴＦＴ２のドレインはＴＦＴ４のソースとＴＦＴ３のドレインに接続される。ＴＦＴ３のソースはデータ信号線Ｄａｔａに接続されている。ＴＦＴ３のゲートは走査線ＳｃａｎＡ、ＴＦＴ４のゲートは走査線ＳｃａｎＢに接続されている。
【００１５】
画素を動作させる為に、まず、走査線ＳｃａｎＡ、ＳｃａｎＢによりＴＦＴ３、ＴＦＴ４がＯＮ状態になると、ＴＦＴ１とＴＦＴ２はカレントミラー構造を有することになり、信号電流ＩｗをＴＦＴ２に取り込み、ＴＦＴ１はカレントミラー比に従って電流を発光素子ＯＬＥＤに流すと同時に、ＴＦＴ１のゲートに発生した電圧をコンデンサＣに保持する。走査線ＳｃａｎＡ、ＳｃａｎＢによりＴＦＴ３、ＴＦＴ４がＯＦＦ状態になると、ＴＦＴ１とＴＦＴ２のカレントミラー構造は解除され、コンデンサＣに保持された電圧に従ってＴＦＴ１が電流を発光素子ＯＬＥＤに流し続け、発光素子はその電流量に相当した輝度で発光し続ける。
【００１６】
【発明が解決しようとしている課題】
アクティブマトリックス型ディスプレイにおいて、能動素子である薄膜トランジスタは、通常、一枚のガラス基板上に同時にアモルファスシリコン或いはポリシリコンを用いて形成される。
【００１７】
しかしながら、アモルファスシリコン或いはポリシリコンを用いて形成されたＴＦＴは、単結晶シリコンに比べて、結晶性が悪く、伝導機構の制御性が悪い為、その特性のばらつきが大きいことが知られている。従って、同一基板上に形成されたＴＦＴでも、そのしきい値電圧Ｖｔｈが画素毎によって数百ｍＶ、場合によっては１Ｖ以上ばらつくことも稀ではない。この場合、例えば異なる画素に対して同じ信号電位Ｖｗを書き込んでも画素によってＶｔｈがばらつきにより、ＯＬＥＤに流れる電流が違えば、所望の輝度が得られずディスプレイとして高い画質を期待することができない。
【００１８】
従来例１（特開平８−２３４６８３号公報）の構成の場合は、この問題が顕著に表れやすい。また、従来例２（特開２００１−５６６６７号公報）は、しきい値電圧のバラツキ問題を解決しているが、信号電流を電圧に変換するときのＴＦＴ１のソース・ドレイン電圧ＶｄｓとＯＬＥＤに電流を供給しているときのソース・ドレイン電圧Ｖｄｓが違うため、トランジスタのアーリー効果によって信号電流を正確に発光素子に流すことができない。また、従来例３（特開２００１−１４７６５９号公報）は、しきい値電圧のばらつきに関する問題をＴＦＴ１とＴＦＴ２で構成されるカレントミラーの誤差レベルにして低減しているが、根本的にばらつき問題を解決していない。さらに、ＴＦＴ１のソース・ドレイン電圧Ｖｄｓ１とＴＦＴ２のソース・ドレイン電圧Ｖｄｓ２が異なるために、従来例２と同様に、トランジスタのアーリー効果によって信号電流を正確に発光素子に流すことができない。さらに、発光素子として有機ＥＬ素子を用いた場合には、有機ＥＬ素子の経時劣化によって発光素子の動作電圧が大きくなり、ＴＦＴ１のソース・ドレイン電圧が十分に確保できず３極管領域で動作した場合に、所望の駆動電流から大きく外れた電流を発光素子に供給することになる。
【００１９】
本発明は、しきい値電圧Ｖｔｈのばらつきによる発光素子への供給電流のばらつき問題や、アーリー効果による影響の問題を解決し、高品質なディスプレイを実現するアクティブマトリックス型ディスプレイを提供することにある。
【００２０】
【課題を解決するための手段】
上記課題を解決するための第１の発明は、
発光素子を少なくとも含む画素回路を備えた画素をマトリックス状に複数配置し、前記画素回路の制御を行うための走査側駆動回路とデータ側駆動回路とを少なくとも有するアクティブマトリックス型ディスプレイであって、
前記画素回路は、前記発光素子と、第１の電圧制御電流源と、第１のスイッチ回路と、駆動電流電圧変換素子と、第２の電圧制御電流源と、第２のスイッチ回路と、第３のスイッチ回路と、を少なくとも含み、
前記走査側駆動回路は、少なくとも、前記第１のスイッチ回路と前記第２のスイッチ回路と前記第３のスイッチ回路とに接続され、前記第１のスイッチ回路、前記第２のスイッチ回路及び前記第３のスイッチ回路の夫々を導通状態或いは非導通状態に制御する機能を有し、
前記データ側駆動回路は、制御回路と、基準電圧源と、選択スイッチ回路と、を少なくとも含み、
（１−ａ）前記画素回路において、
（１）前記発光素子は、該発光素子に流れる駆動電流に応じて輝度が変化する電流制御型の発光素子であり、
（２）前記第１の電圧制御電流源は、制御電圧により制御される能動素子と該制御電圧を記憶できる記憶回路とを少なくとも含み、前記制御電圧に基づいて前記駆動電流を発生させる機能を有し、前記能動素子の前記制御電圧を入力するための制御端子は前記第１のスイッチ回路を介して前記データ側駆動回路に接続され、
（３）前記駆動電流電圧変換素子は、前記駆動電流が流れる電流経路に対して直列に接続され、前記駆動電流を電圧に変換する機能を有し、
（４）前記第２の電圧制御電流源は、前記駆動電流電圧変換素子の出力電圧に基づいて前記駆動電流に相関するモニタ電流を発生させる機能を有し、該モニタ電流を出力する出力端子は前記第２のスイッチ回路を介して前記データ側駆動回路に接続され、
（５）前記第３のスイッチ回路は、前記データ側駆動回路内に設けられた基準電圧源と前記発光素子との間に接続され、
（１−ｂ）前記データ側駆動回路において、
（１）前記制御回路は、前記モニタ電流に基づいて前記発光素子に流す駆動電流が所望の輝度を得る為に必要な電流値となるように前記第１の電圧制御電流源を制御する機能を有し、
（２）前記基準電圧源は、前記発光素子の端子間電圧を所定の電圧値にするためのリセット電位を出力する機能を有し、
（３）前記選択スイッチ回路は、前記制御回路と前記基準電圧源とのうちのどちらの出力を前記画素回路へ出力するかを選択する機能を有し、
前記第１のスイッチ回路及び前記第２のスイッチ回路が共に導通状態にあり且つ前記第３のスイッチ回路が非導通状態にあり前記選択スイッチ回路により前記制御回路の出力が選択されているときに、前記モニタ電流に基づいて前記制御回路により前記第１の電圧制御電流源を制御する機能と、
前記制御期間の直前の、少なくとも前記第３のスイッチ回路が導通状態にあり前記選択スイッチ回路により前記基準電圧源の出力が選択されているときに、前記発光素子の端子間電圧を所定の電圧値に制御する機能とを有することを特徴とする。
【００２１】
本発明は、上記第１の発明において、
「前記第１の電圧制御電流源において、前記能動素子は絶縁ゲート型電界効果トランジスタであり、該能動素子の制御端子は絶縁ゲート型電界効果トランジスタのゲート端子であって、前記記憶回路はコンデンサからなり、
前記絶縁ゲート型電界効果トランジスタの第１端子は前記発光素子の第１端子及び前記第３のスイッチ回路に接続され、前記発光素子の第２端子は全画素共通電位に接続され、前記絶縁ゲート型電界効果トランジスタの第２端子は前記駆動電流電圧変換素子に接続され、前記絶縁ゲート型電界効果トランジスタのゲート端子は前記コンデンサの第１端子及び前記第１のスイッチ回路に接続され、前記コンデンサの第２端子は全画素共通電位に接続されていること」、
「前記絶縁ゲート型電界効果トランジスタの第１端子に接続された前記第３のスイッチ回路の他方の端子が、前記絶縁ゲート型電界効果トランジスタのゲート端子に接続されていること」、
をその好ましい態様として含むものである。
【００２２】
上記課題を解決するための第２の発明は、
発光素子を少なくとも含む画素回路を備えた画素をマトリックス状に複数配置し、前記画素回路の制御を行うための走査側駆動回路とデータ側駆動回路とを少なくとも有するアクティブマトリックス型ディスプレイであって、
前記画素回路は、前記発光素子と、第１の電圧制御電流源と、第１のスイッチ回路と、駆動電流電圧変換素子と、第２の電圧制御電流源と、第２のスイッチ回路と、を少なくとも含み、
前記走査側駆動回路は、少なくとも、前記第１のスイッチ回路と前記第２のスイッチ回路とに接続され、前記第１のスイッチ回路及び前記第２のスイッチ回路を導通状態或いは非導通状態に制御する機能を有し、
前記データ側駆動回路は、サンプルホールド回路を備えた制御回路と、入出力切り替えスイッチと、を少なくとも含み、
（２−ａ）前記画素回路において、
（１）前記発光素子は、該発光素子に流れる駆動電流に応じて輝度が変化する電流制御型の発光素子であり、
（２）前記第１の電圧制御電流源は、制御電圧により制御される能動素子と該制御電圧を記憶できる記憶回路とを少なくとも含み、前記制御電圧に基づいて前記駆動電流を発生させる機能を有し、前記能動素子の前記制御電圧を入力するための制御端子は前記第１のスイッチ回路を介して前記データ側駆動回路に接続され、
（３）前記駆動電流電圧変換素子は、前記駆動電流が流れる電流経路に対して直列に接続され、前記駆動電流を電圧に変換する機能を有し、
（４）前記第２の電圧制御電流源は、前記駆動電流電圧変換素子の出力電圧に基づいて前記駆動電流に相関するモニタ電流を発生させる機能を有し、該モニタ電流を出力する出力端子は前記第２のスイッチ回路を介して前記データ側駆動回路に接続され、
（５）前記第１のスイッチ回路及び前記第２のスイッチ回路の前記データ側駆動回路に接続される側の端子は短絡され、
（２−ｂ）前記データ側駆動回路において、
（１）前記サンプルホールド回路を備えた制御回路は、前記モニタ電流に相関のある信号をサンプリング、ホールドし、該ホールドされた信号をもとに前記発光素子に流す駆動電流が所望の輝度を得る為に必要な電流値となるように前記第１の電圧制御電流源を制御する機能を有し、
（２）前記入出力切り替えスイッチは、前記制御回路と前記画素回路との間に接続され、前記第１のスイッチ回路及び前記第２のスイッチ回路と同期動作して、前記画素回路からモニタ電流を入力する入力状態と前記画素回路へ制御電圧を出力する出力状態とに切り替える機能を有し、
前記第１のスイッチ回路が非導通状態にあり且つ前記第２のスイッチ回路が導通状態にあるときに前記入出力切り替えスイッチを入力状態とし、前記モニタ電流を入力して該モニタ電流に相関のある信号を前記サンプルホールド回路でサンプリングし、
前記第１のスイッチ回路が導通状態にあり且つ前記第２のスイッチ回路が非導通状態にあるときに前記入出力切り替えスイッチを出力状態とし、前記サンプルホールド回路をホールド状態として該サンプルホールド回路でホールドされている信号に基づいて前記第１の電圧制御電流源を制御する機能を有することを特徴とする。
【００２３】
本発明は、上記第２の発明において、
「前記サンプルホールド回路におけるサンプリングと、該サンプルホールド回路にホールドされた信号に基づいた前記第１の電圧制御電流源の制御とを、時分割制御で交互に行うこと」、
「前記第１の電圧制御電流源において、前記能動素子は絶縁ゲート型電界効果トランジスタであり、該能動素子の制御端子は絶縁ゲート型電界効果トランジスタのゲート端子であって、前記記憶回路はコンデンサからなり、
前記絶縁ゲート型電界効果トランジスタの第１端子は前記発光素子の第１端子に接続され、前記発光素子の第２端子は全画素共通電位に接続され、前記絶縁ゲート型電界効果トランジスタの第２端子は前記駆動電流電圧変換素子に接続され、前記絶縁ゲート型電界効果トランジスタのゲート端子は前記コンデンサの第１端子及び前記第１のスイッチ回路と接続され、前記コンデンサの第２端子は全画素共通電位に接続されていること」、
をその好ましい態様として含むものである。
【００２４】
上記課題を解決するための第３の発明は、
発光素子を少なくとも含む画素回路を備えた画素をマトリックス状に複数配置し、前記画素回路の制御を行うための走査側駆動回路とデータ側駆動回路とを少なくとも有するアクティブマトリックス型ディスプレイであって、
前記画素回路は、前記発光素子と、第１の電圧制御電流源と、第１のスイッチ回路と、駆動電流電圧変換素子と、第２の電圧制御電流源と、第２のスイッチ回路と、第３のスイッチ回路と、を少なくとも含み、
前記走査側駆動回路は、少なくとも、前記第１のスイッチ回路、前記第２のスイッチ回路及び前記第３のスイッチ回路とに接続され、前記第１のスイッチ回路、前記第２のスイッチ回路及び前記第３のスイッチ回路の夫々を導通状態或いは非導通状態に制御する機能を有し、
前記データ側駆動回路は、サンプルホールド回路を備えた制御回路と、基準電圧源と、選択スイッチ回路と、入出力切り替えスイッチと、を少なくとも含み、（３−ａ）前記画素回路において、
（１）前記発光素子は、該発光素子に流れる駆動電流に応じて輝度が変化する電流制御型の発光素子であり、
（２）前記第１の電圧制御電流源は、制御電圧により制御される能動素子と該制御電圧を記憶できる記憶回路とを少なくとも含み、前記制御電圧に基づいて前記駆動電流を発生させる機能を有し、前記能動素子の前記制御電圧を入力するための制御端子は前記第１のスイッチ回路を介して前記データ側駆動回路に接続され、
（３）前記駆動電流電圧変換素子は、前記駆動電流が流れる電流経路に対して直列に接続され、前記駆動電流を電圧に変換する機能を有し、
（４）前記第２の電圧制御電流源は、前記駆動電流電圧変換素子の出力電圧に基づいて前記駆動電流に相関するモニタ電流を発生させる機能を有し、該モニタ電流を出力する出力端子は前記第２のスイッチ回路を介して前記データ側駆動回路に接続され、
（５）前記第３のスイッチ回路は、前記データ側駆動回路内に設けられた基準電圧源と前記発光素子との間に接続され、
（６）前記第１のスイッチ回路及び前記第２のスイッチ回路の前記データ側駆動回路に接続される側の端子は短絡され、
（３−ｂ）前記データ側駆動回路において、
（１）前記サンプルホールド回路を備えた制御回路は、前記モニタ電流に相関のある信号をサンプリング、ホールドし、該ホールドされた信号をもとに前記発光素子に流す駆動電流が所望の輝度を得る為に必要な電流値となるように前記第１の電圧制御電流源を制御する機能を有し、
（２）前記基準電圧源は、前記発光素子の端子間電圧を所定の電圧値にするためのリセット電位を与える機能を有し、
（３）前記選択スイッチ回路は、前記制御回路と前記基準電圧源とのうちのどちらの出力を前記画素回路に出力するかを選択する機能を有し、
（４）前記入出力切り替えスイッチは、前記制御回路と前記画素回路との間に接続され、前記第１のスイッチ回路、前記第２のスイッチ回路及び前記第３のスイッチ回路と同期動作して、前記画素回路から前記モニタ電流を入力する入力状態と前記画素回路へ制御電圧又はリセット電位を出力する出力状態とに切り替える機能を有し、
前記第２のスイッチ回路が非導通状態にあり且つ前記第３のスイッチ回路が導通状態にあるときに前記選択スイッチ回路により前記基準電圧源の出力を選択して、前記リセット電位を前記画素回路に出力して前記発光素子の端子間電圧を所定の電圧値に制御し、
前記第２のスイッチ回路が導通状態にあり且つ前記第１のスイッチ回路及び前記第３のスイッチ回路が共に非導通状態にあるときに前記入出力切り替えスイッチを入力状態として、前記モニタ電流を入力して該モニタ電流に相関のある信号を前記サンプルホールド回路でサンプリングし、
前記第１のスイッチ回路が導通状態にあり且つ前記第２のスイッチ回路及び前記第３のスイッチ回路が共に非導通状態にあるときに前記入出力切り替えスイッチは出力状態とし前記選択スイッチ回路により前記制御回路の出力を選択して、前記サンプルホールド回路をホールド状態として該サンプルホールド回路でホールドされている信号に基づいて前記第１の電圧制御電流源を制御する機能を有することを特徴とする。
【００２５】
本発明は、上記第３の発明において、
「前記サンプルホールド回路におけるサンプリングと、該サンプルホールド回路にホールドされた信号に基づいた前記第１の電圧制御電流源の制御とを、時分割制御で交互に行うこと」
「前記第１の電圧制御電流源において、前記能動素子は絶縁ゲート型電界効果トランジスタであり、該能動素子の制御端子は絶縁ゲート型電界効果トランジスタのゲート端子であって、前記記憶回路はコンデンサからなり、
前記絶縁ゲート型電界効果トランジスタの第１端子は前記発光素子の第１端子及び前記第３のスイッチ回路に接続され、前記発光素子の第２端子は全画素共通電位に接続され、前記絶縁ゲート型電界効果トランジスタの第２端子は前記駆動電流電圧変換素子に接続され、前記絶縁ゲート型電界効果トランジスタのゲート端子は前記コンデンサの第１端子及び前記第１のスイッチ回路に接続され、前記コンデンサの第２端子は全画素共通電位に接続されていること」、
「前記絶縁ゲート型電界効果トランジスタの第１端子に接続された前記第３のスイッチ回路の他方の端子が、前記絶縁ゲート型電界効果トランジスタのゲート端子に接続されていること」、
をその好ましい態様として含むものである。
【００２６】
また本発明は、上記第１から第３の発明において、
「前記駆動電流電圧変換素子と前記第２の電圧制御電流源とは、絶縁ゲート型電界効果トランジスタで構成されたカレントミラー構造であること」、
「絶縁ゲート型電界効果トランジスタは同一基板上に形成された薄膜トランジスタであること」、
をその好ましい態様として含むものである。
【００２７】
本発明において好ましく用いられる発光素子である有機ＥＬ素子（ＯＬＥＤ）は、等価回路では自己放電回路を持つ容量性素子であると考えられる。図１２の点線で囲んだ７の部分である。６の部分は自己放電回路である。
【００２８】
そこで、例えば、画素サイズが１００μｍ×３００μｍで、１画素あたりのＯＬＥＤが持つ容量値を６０ｐＦとし、電圧電流特性を図１３に示す特性（（Ａ）は縦軸（電流）を実数で表現、（Ｂ）は縦軸（電流）を対数で表現）であると仮定した場合、図１２に示す実験回路で駆動電流Ｉ０を１０μＡとして、ＳＷ１をＯＮ状態で１０μＡの電流を注入し安定状態になった後、ＳＷ１をＯＦＦ状態にした時のＯＬＥＤのアノード端の電圧変化に対するシミュレーションを行った。図１４がその結果である。図１４の横軸は時間軸であり、時間０ｓｅｃでＳＷ１がＯＦＦに変化した時の（アノード−カソード間電圧）の電圧変化を縦軸に示している。この結果は、最大輝度レベルから最小輝度レベルに変化した場合、駆動電流設定制御時間内（走査時間内）に制御が完全に収束しないという可能性があることを示している。本発明のように基準電圧源によりＯＬＥＤに蓄えられた電化を速やかに放電させることによって、このような課題をも解決することができる。
【００２９】
【発明の実施の形態】
本発明において、トランジスタの第１端子、第２端子とは、ゲート端子以外の２端子、即ちソース端子とドレイン端子とのいずれかを表しており、回路を流れる電流の方向、トランジスタのＰ型、Ｎ型などの条件によって、第１、第２端子のどちらがソース端子、ドレイン端子となるかは異なるが、説明の便宜上、以下に示す夫々の実施の形態においては電流の方向を片方に仮定して、ソース、ドレインのいずれかとなる２端子をソース、ドレインと固定して表すこととする。
【００３０】
また、発光素子の第１端子、第２端子や、コンデンサの第１端子、第２端子は、それぞれ２端子のうちのいずれかを表しており、これも上記トランジスタの説明と同様で具体的な回路構成によって適宜極性等を選択する。
【００３１】
さらに、発光素子として、大面積化、フルカラー化が容易などの利点を有する有機ＥＬ素子（ＯＬＥＤ）を用いた好ましい形態を示すが、発光素子は必ずしもＯＬＥＤに限るものではなく、素子に流れる電流によって輝度が制御される発光素子であればよいし、必ずしも整流特性が要求されるものでもない。
【００３２】
（実施の形態１）
図１は本発明のアクティブマトリックス型ディスプレイの実施の形態１に含まれる回路構成を示す構成図である。
【００３３】
まず、本実施の形態の構成を説明する。
【００３４】
画素回路１は、第１のｎ型薄膜トランジスタＴ１のソースにＯＬＥＤのアノードが接続されており、ソースフォロアを構成している。また、Ｔ１のゲートにはコンデンサＣの一端と第２のｎ型薄膜トランジスタＴ４のドレインが接続されており、Ｔ１のドレインには第１のｐ型薄膜トランジスタＴ２のドレインとゲート及び第２のｐ型薄膜トランジスタＴ３のゲートが接続されている。ＯＬＥＤのカソードとコンデンサの他端はＧＮＤに接続されている。Ｔ２，Ｔ３のソースは電源電位Ｖｄｄに接続されている。Ｔ３のドレインは第３のｎ型薄膜トランジスタＴ５のドレインが接続されＴ５のソースからモニタ電流Ｉｍが出力される。Ｔ４のソースが制御電圧入力端子となる。なお、Ｔ４，Ｔ５は電気的に導通状態或いは非導通状態になるスイッチ動作をするものである。Ｔ５のゲートには画素領域外部に設置された走査側駆動回路（図中に記載していない）から出力される制御信号ＳｃａｎＡが入力されており、Ｔ４のゲートには前記走査側駆動回路から出力される制御信号ＳｃａｎＢが入力されている。本実施の形態が示す構造において、Ｔ２とＴ３は、カレントミラー構造に成っていると言ってもよい。
【００３５】
上記構成に、さらに、第４のｎ型薄膜トランジスタＴ６のドレインをＯＬＥＤのアノード端に接続し、Ｔ６のソースをＴ１のゲートに接続している。Ｔ６のゲートには前記走査側駆動回路から出力されている制御信号ＳｃａｎＣが入力されている。Ｔ６はスイッチとして動作する。なお、Ｔ６のソースはＴ４のソース側に接続する形態も可能であるが、本実施の形態のようにＴ１のゲートとソースとに接続されることが好ましい。これにより、リセット期間にはＴ１のゲート、ソース間の電圧は０となり、駆動電流は流れないので発光素子の不要な発光を防ぐことが出来る。
【００３６】
これらの画素回路の構成要素において、本実施の形態及び下記の実施の形態３では、薄膜トランジスタＴ１とコンデンサＣとが第１の電圧制御電流源に、薄膜トランジスタＴ２が駆動電流電圧変換素子に、薄膜トランジスタＴ３が第２の電圧制御電流源に、薄膜トランジスタＴ４が第１のスイッチ回路に、薄膜トランジスタＴ５が第２のスイッチ回路に、薄膜トランジスタＴ６が第３のスイッチ回路に、それぞれ対応している。
【００３７】
データ側駆動回路２は、輝度情報を持つ基準電流Ｉｒを抵抗Ｒ１に流し電圧Ｖｒを発生させ、画素回路１から出力されたモニタ電流Ｉｍを抵抗Ｒ２に流し電圧（モニタ電圧）Ｖｍを発生させ、電圧比較回路ＡＭＰ１の正極入力端子にＶｒを、負極入力端子にＶｍを入力し、ＡＭＰ１の出力は第１のｎＭＯＳトランジスタＭ１のソースと接続されている。Ｍ１のドレインは第２のｎＭＯＳトランジスタＭ２のドレインと信号線Ｖｗを介して画素回路１のＴ４のソースに接続されている。Ｍ２のソースには基準電圧源Ｖｓが接続されている。この基準電圧源ＶｓはＧＮＤ電位を基準に作られており、電圧ＶｓはＯＬＥＤの端子間の電圧を発光しきい値電圧以下の固定電圧にするか、或いは、輝度情報に応じて、その駆動電流に対応する平均的なＯＬＥＤの動作電圧Ｖｏｎに等しい電圧を与えることが望ましい。この基準電圧源を用いてＯＬＥＤの蓄える電荷を急速に放出させることで、速やかに輝度を変化させることが出来、高速性が改善される。
【００３８】
これらのデータ側駆動回路の構成要素において、本実施の形態及び下記の実施の形態３では、電圧比較回路ＡＭＰ１と抵抗Ｒ１、Ｒ２と基準電流源Ｉｒとが制御回路に、ＭＯＳトランジスタＭ１、Ｍ２が選択スイッチ回路に、それぞれ対応している。
【００３９】
次に本実施の形態の動作を説明する。
【００４０】
まず、所望の輝度で画素を発光させる為の駆動電流設定制御を行う前に、ＯＬＥＤのアノード端を制御初期電圧設定制御を行う。
【００４１】
ＯＬＥＤ初期電圧設定制御は、まず、データ側駆動回路内の制御信号Ｓ１をロウレベルにしＭ１をＯＦＦ状態にし、制御信号Ｓ２をハイレベルにしＭ２をＯＮ状態にする。次に、走査信号ＳｃａｎＢをハイレベルにしＴ４をＯＮ状態にした後、走査信号ＳｃａｎＣをハイレベルにしてＴ６をＯＮ状態にする。この状態でＴ１のゲート電圧及びＯＬＥＤのアノード端電圧はＶｓに設定することができる。また、Ｔ１のゲート・ソース間電圧が０Ｖなので、Ｔ１のソース・ドレイン間に流れる電流は０Ａである。また、ＯＬＥＤ初期電圧設定制御終了にあたっては、走査信号ＳｃａｎＣをロウレベルにしＴ６をＯＦＦ状態にした後、制御信号Ｓ２をロウレベルにしＭ２をＯＦＦ状態にする。
【００４２】
そして、Ｔ４がＯＮ状態のまま、駆動電流設定制御に移行する。
【００４３】
駆動電流設定制御では、駆動電流を決定する制御電圧（Ｔ１のゲート電圧）を設定する。
【００４４】
この制御を開始するにあたって、まず、走査信号ＳｃａｎＡをハイレベルにしＴ５をＯＮ状態にした後、制御信号Ｓ１をハイレベルにしＭ１をＯＮ状態にし、制御可能状態にする。なお、この制御で決定される制御電圧は、ＯＬＥＤの発光時の動作電圧ＶｏｎにＴ１のゲート・ソース間電圧Ｖｇｓを加算した電圧となる。
【００４５】
制御可能状態になったならば、データ側駆動回路内２のＡＭＰ１の出力電圧Ｖｗを、Ｔ４を介してＴ１のゲートに与えたときにＯＬＥＤに流れる電流ＩｄをＴ１のソース側に設置されたＴ２，Ｔ３で構成されるカレントミラーで検出し、この検出された電流をデータ側駆動回路２にモニタ電流Ｉｍとして渡す。データ側駆動回路２では、輝度情報を持つ基準電流Ｉｄが抵抗Ｒ１によって電圧Ｖｒに変換され、また、モニタ電流Ｉｍが抵抗Ｒ２によって電圧Ｖｍに変換され、ＶｒとＶｍが等しくなるようにＡＭＰ１の出力電圧Ｖｗを制御する。ＶｒとＶｍが等しくなったとき、ＯＬＥＤに流れる電流Ｉｄは、所望の輝度を得る為に必要な駆動電流になっている。なお、ＡＭＰ１の出力電圧ＶｗをＴ１のゲートに書き込むと同時にこれに接続されたコンデンサＣにもその電圧Ｖｗを書き込む。
【００４６】
駆動電流が設定されたならば、走査信号ＳｃａｎＢをロウレベルにしＴ４をＯＦＦ状態（非導通状態）にした後、走査信号ＳｃａｎＡをロウレベルにしＴ５をＯＦＦ状態（非道通状態）にする。この状態では、データ側駆動回路２からの駆動電流設定制御は行われず、画素回路１のコンデンサＣに記録された電圧Ｖｗは保持され、この保持された電圧ＶｗによってＴ１のゲート電圧が制御され駆動電流ＩｄをＯＬＥＤに供給しつづける。
【００４７】
なお、制御電圧をコンデンサＣに正確に書き込む為には、制御終了時に走査信号ＳｃａｎＡ，ＳｃａｎＢの変化を同時に行わず、先に説明した順番をもって行うことが望ましい。
【００４８】
以上説明した本実施の形態の構成を用いると、所望の光量が得られる電流値が発光素子に流れるようにＯＬＥＤの発光時の動作電圧Ｖｏｎと駆動電流発生トランジスタのＶｇｓを加算した電圧を制御するので、駆動電流発生トランジスタのしきい値電圧Ｖｔｈ及びＯＬＥＤの動作電圧Ｖｏｎが共にばらついても各画素ごとの輝度が変わるといった問題は発生しない。また、駆動電流設定時と保持時では、駆動電流が流れる経路に変化が無いので、駆動電流発生トランジスタのアーリー効果に関しては完全に関係ないものになっている。
【００４９】
さらに、駆動電流を発生するトランジスタのソース・ドレイン電圧が、ＯＬＥＤの発光動作時のアノード・カソード端電圧（ＯＮ電圧）が輝度によって大きく変化したり、あるいは、経時劣化によってＯＮ電圧が大きく上昇して十分に取れず３極管領域での動作状態になったとしても、安定且つ正確に駆動電流をＯＬＥＤに供給することができる。
【００５０】
また、配線の寄生容量に対してモニタ電流Ｉｍが小さく、制御が安定に行えない危険性がある場合は、Ｔ２，Ｔ３のカレントミラーのミラー比を適切に設計し、これに伴い、データ側駆動回路内の抵抗値を変更すればよい。
【００５１】
さらに、本実施の形態の説明では、輝度情報を基準電流Ｉｒに持たせたが、これに限らず、基準電流Ｉｒを一定にし、抵抗Ｒ１の抵抗値を可変することで、輝度情報に応じた発光輝度を制御することも可能であるし、基準電流Ｉｒ及び抵抗Ｒ１の抵抗値を一定にし、抵抗Ｒ２の抵抗値を可変し発光輝度を制御することも可能である。
【００５２】
また、本実施の形態における画素回路のＴ４，Ｔ５はｎ型薄膜トランジスタとなっているが、先述したようにこのトランジスタはスイッチとして動作するものであり、ｐ型薄膜トランジスタを用いても構わない。ただし、ｐ型薄膜トランジスタを使用した場合は、反転した制御信号をゲートに入力しなければならない。
【００５３】
なお、本実施の形態では、アモルファスシリコン或いはポリシリコンを用いた絶縁ゲート型薄膜トランジスタを念頭において説明してきたが、必ずしもシリコン系材料によるトランジスタを使用することに限らず、化合物半導体或いは有機半導体などで形成されたトランジスタでも同様の効果を得ることができるのであれば、本発明に用いるトランジスタの種類は限定されるものでない。
【００５４】
（実施の形態２）
本実施の形態は、実施の形態１で示した回路構成を持つアクティブマトリックス型ディスプレイの全体の構成を示すものである。図１０はその構成図であり、図１１は本実施の形態のアクティブマトリックス型ディスプレイの動作を説明する為のタイミングチャートである。
【００５５】
図１０では、Ｍ×Ｎ個の画素を有するディスプレイの一部を示している。データ線方向に並ぶ画素回路（図１０中では縦方向に並ぶ画素回路）のＶｗ端子は全て接続されており、同様にＶｍ端子も全て接続され、データ側駆動回路に接続されている。また、走査線方向に並ぶ画素回路（図１０中では横方向に並ぶ画素回路）のＳｃａｎＡ，ＳｃａｎＢは各々全て走査側駆動回路のＳｃａｎＡ，ＳｃａｎＢに接続されている。なお、走査側駆動回路とデータ側駆動回路は、同期して動作する必要があるので、タイミングの制御を行う信号供給回路５が設置されている。輝度情報のデータ（Ｄａｔａ）とクロック（Ｃｋ）は、まず信号供給回路５に入力され、Ｄａｔａはデータ側駆動回路２に、Ｃｋはデータ側駆動回路２と走査側駆動回路３に出力される。
【００５６】
本実施の形態での動作を説明する。
【００５７】
まず、１ライン目の走査が開始すると、まず走査信号ＳｃａｎＡはハイレベルになり、同時にデータ側駆動回路内の基準電流源は画像情報に基づいた電流値を設定する。つぎに走査信号ＳｃａｎＢはハイレベルになり、選択された各画素回路は駆動電流設定制御が開始される。
【００５８】
規定時間内で１ライン目の駆動電流設定制御は終了し、続いて２ライン目の制御が行われる。制御終了は、まず走査信号ＳｃａｎＢをロウレベルにし、つづいて走査信号ＳｃａｎＡがロウレベルになる。これと同時に２ライン目の動作が開始される。駆動電流設定制御が終了し、次回の走査まで、画素回路ではコンデンサに保持された電圧に基づいて駆動電流がＯＬＥＤに供給されＯＬＥＤは発光しつづける。
【００５９】
本実施の形態における制御信号のタイミングは、図１１に示す関係が望ましい。
【００６０】
各画素の発光動作の詳細な説明は、実施の形態１に示しているので、ここでは省略する。
【００６１】
なお、本実施の形態においては実施の形態１で示した回路構成を持つアクティブマトリックス型ディスプレイを示したが、以下の実施の形態３〜７に示す構成の回路を用いても、同様にしてアクティブマトリックス型ディスプレイを作製し、動作させることができる。
【００６２】
（実施の形態３）
図２は本発明のアクティブマトリックス型ディスプレイの実施の形態３に含まれる回路構成を示す構成図である。
【００６３】
本実施の形態の実施の形態１との違いは、ＯＬＥＤを電源電位側に配置したことである。まず、本実施の形態の構成を説明する。
【００６４】
画素回路１は、第１のｐ型薄膜トランジスタＴ１のソースにＯＬＥＤのカソードが接続されており、ソースフォロアを構成している。また、Ｔ１のゲートにはコンデンサＣの一端と第１のｎ型薄膜トランジスタＴ４のドレインが接続されており、Ｔ１のドレインには第２のｎ型薄膜トランジスタＴ２のドレインとゲート及び第３のｎ型薄膜トランジスタＴ３のゲートが接続されている。ＯＬＥＤのアノードとコンデンサの他端は電源電位Ｖｄｄに接続されている。Ｔ２，Ｔ３のソースはＧＮＤに接続されている。Ｔ３のドレインは第４のｎ型薄膜トランジスタＴ５のソースが接続されＴ５のドレインからモニタ電流Ｉｍが出力される。Ｔ４のソースが制御電圧入力端子となる。なお、Ｔ４，Ｔ５は電気的に導通状態或いは非導通状態になるスイッチ動作をするものである。Ｔ５のゲートには画素領域外部に設置された走査側駆動回路（図中に記載していない）から出力される制御信号ＳｃａｎＡが入力されており、Ｔ４のゲートには前記走査側駆動回路から出力される制御信号ＳｃａｎＢが入力されている。本実施の形態が示す構造において、Ｔ２とＴ３は、カレントミラー構造になっていると言ってもよい。
【００６５】
上記構成に、さらに、第５のｎ型薄膜トランジスタＴ６のドレインをＯＬＥＤのカソードに接続し、Ｔ６のソースをＴ１のゲートに接続されている。Ｔ６のゲートには前記走査側駆動回路から出力されている走査信号ＳｃａｎＣが入力されている。Ｔ６はスイッチとして動作する。
【００６６】
データ側駆動回路２は、輝度情報を持つ基準電流Ｉｒを抵抗Ｒ１に流し電圧Ｖｒを発生させ、画素回路１から出力されたモニタ電流Ｉｍを抵抗Ｒ２に流し電圧（モニタ電圧）Ｖｍを発生させ、電圧比較回路ＡＭＰ１の正極入力端子にＶｒを、負極入力端子にＶｍを入力し、ＡＭＰ１の出力は第１のｎＭＯＳトランジスタＭ１のソースと接続されている。Ｍ１のドレインは第２のｎＭＯＳトランジスタＭ２のドレインと信号線Ｖｗを介して画素回路１のＴ４のソースに接続されている。Ｍ２のソースには基準電圧源Ｖｓが接続されている。この基準電圧源Ｖｓは電源電位Ｖｄｄを基準に作られており、電圧ＶｓはＯＬＥＤの端子間電圧を発光しきい値電圧以下の固定電圧にするか、或いは、輝度情報に応じて、その駆動電流に対応する平均的なＯＬＥＤの動作電圧Ｖｏｎに等しい電圧を与えることが望ましい。
【００６７】
本実施の形態の動作は、極性の変化に注意すれば実施の形態１の動作方法と同様の方法で可能であるので説明は省略する。
【００６８】
以上に示した本実施の形態の構成を用いることで、実施の形態１と同様な効果が得られる。
【００６９】
モニタ電流の小さい場合の対処に対しても、実施の形態１と同様にカレントミラー比を適切に設計すればよい。
【００７０】
本実施の形態の説明でも輝度情報を基準電流Ｉｒに持たせたが、この限りでなく実施の形態１で示したように、抵抗に持たせても構わない。
【００７１】
また、本実施の形態で画素回路のＴ４，Ｔ５，Ｔ６、及び、データ側駆動回路内のＭ１，Ｍ２はｎ型のトランジスタとなっているが、先述したようにこのトランジスタはスイッチとして動作するものであり、ｐ型のトランジスタを用いても構わない。ただし、ｐ型のトランジスタを使用した場合は、反転した制御信号をゲートに入力しなければならない。
【００７２】
なお、使用するトランジスタの種類に関しては、実施の形態１と同様である。
【００７３】
（実施の形態４）
カラーディスプレイの単色１画素あたりの大きさを考えると、約３００μｍ（縦）×約１００μｍ（横）程度となり、これを考慮すると、走査線、データ線はできる限り少ない方が望ましい。本実施の形態はこれを考慮した本発明の具体的な実施形態である。
【００７４】
図３は本発明のアクティブマトリックス型ディスプレイの実施の形態４に含まれる回路構成を示す構成図である。
【００７５】
まず、本実施の形態の画素回路１の構成を説明する。
【００７６】
画素回路１は、第１のｎ型薄膜トランジスタＴ１のソースにＯＬＥＤのアノードが接続されており、ソースフォロアを構成している。また、Ｔ１のゲートにはコンデンサＣの一端と第２のｎ型薄膜トランジスタＴ４のドレインが接続されており、Ｔ１のドレインには第１のｐ型薄膜トランジスタＴ２のドレインとゲート及び第２のｐ型薄膜トランジスタＴ３のゲートが接続されている。ＯＬＥＤのカソードとコンデンサの他端はＧＮＤに接続されている。Ｔ２，Ｔ３のソースは電源電位Ｖｄｄに接続されている。Ｔ３のドレインは第３のｎ型薄膜トランジスタＴ５のドレインが接続されている。Ｔ４のソースとＴ５のソースは短絡しており、画素回路１から出力される信号線は１本であり、この信号線名をＶｃとする。なお、Ｔ４，Ｔ５は電気的に導通状態或いは非導通状態になるスイッチ動作をするものである。Ｔ５のゲートには画素領域外部に設置された走査側駆動回路（図中に記載していない）から出力される制御信号ＳｃａｎＡが入力されており、Ｔ４のゲートには前記走査側駆動回路から出力される制御信号ＳｃａｎＢが入力されている。本実施の形態が示す構造において、Ｔ２とＴ３は、カレントミラー構造に成っていると言ってもよい。
【００７７】
これらの画素回路の構成要素において、本実施の形態及び下記の実施の形態５では、薄膜トランジスタＴ１とコンデンサＣとが第１の電圧制御電流源に、薄膜トランジスタＴ２が駆動電流電圧変換素子に、薄膜トランジスタＴ３が第２の電圧制御電流源に、薄膜トランジスタＴ４が第１のスイッチ回路に、薄膜トランジスタＴ５が第２のスイッチ回路に、それぞれ対応している。
【００７８】
データ側駆動回路内２の構成を説明する。
【００７９】
画素回路１と接続されている信号線Ｖｃは、第１のｎＭＯＳトランジスタＭ１のドレインと第２のｎＭＯＳトランジスタＭ２のドレインに接続されている。Ｍ１のゲートには制御信号Ｓ１が、Ｍ２のゲートには制御信号Ｓ２が入力されている。Ｍ１のソースは抵抗Ｒ２とサンプルホールド回路４に接続され、抵抗Ｒ２の他端はＧＮＤに接続されている。サンプルホールド回路４には制御信号ＳＨが入力されている。サンプルホールド回路４の出力は電圧比較回路ＡＭＰ１の負入力端子に接続されている。ＡＭＰ１の出力はＭ２のソースに接続されている。また、輝度情報を持つ基準電流Ｉｒは抵抗Ｒ１とＡＭＰ１の正入力端子に接続され、抵抗Ｒ１の他端はＧＮＤに接続されている。なお、ＡＭＰ１はＭＯＳトランジスタで構成され、出力端はチャージポンプ構成になっていることが望ましい。本実施の形態の構成では、Ｍ１，Ｍ２はスイッチ回路として動作する。
【００８０】
これらのデータ側駆動回路の構成要素において、本実施の形態及び下記の実施の形態５では、電圧比較回路ＡＭＰ１とサンプルホールド回路４と抵抗Ｒ１、Ｒ２と基準電流源Ｉｒとが制御回路に、ＭＯＳトランジスタＭ１、Ｍ２が入出力切り替えスイッチに、それぞれ対応している。
【００８１】
先述したデータ側駆動回路内のサンプルホールド回路４の構成は、例えば、図６に示す構成で実現できる。
【００８２】
図６に示すサンプルホールド回路の説明をする。
【００８３】
入力端子となるＶｉｎは第１のｎＭＯＳトランジスタＴS１のゲートに入力されている。ＴS１のソースは第２のｎＭＯＳトランジスタＴS２のソースと第３のｎＭＯＳトランジスタＴS３のドレインに接続されている。ＴS３のソースはＧＮＤに接続され、ＴS３のドレインに所望の定電流が発生できるようにＴS３のゲートには電圧Ｖ１が入力されている。ＴS１のドレインは第１のｐＭＯＳトランジスタＴS４のドレインとゲート及び第２のｐＭＯＳトランジスタＴS５のゲートに接続されている。ＴS４，ＴS５のソースは電源電位Ｖｄｄに接続されている。ＴS２のドレインはＴS２のゲート及びＴS５のドレインに及び第４のｎＭＯＳトランジスタＴS６のドレインに接続されている。ＴS６のソースにはコンデンサＣSが接続されておりこの端が出力となる。ＴS６のゲートには制御信号Ｓ３が入力されている。
【００８４】
この構造で、入力された電圧Ｖｉｎと等しい電圧がＴS２のゲートに出力される。ＴS６が制御信号Ｓ３によってＯＮ状態のとき、入力電圧Ｖｉｎと等しい電圧がが出力端子に出力されて、これと同時にコンデンサＣSにもその電圧が書き込まれる。ＴS６が制御信号Ｓ３によってＯＦＦ状態のとき、コンデンサＣSの電圧は直前に書き込まれた電圧を保持される。
【００８５】
次に、本実施の形態の動作の一例を、図５に示すタイミングチャートを用いて説明する。
【００８６】
時間ｔｃは走査選択時間であり、すなわち駆動電流設定制御可能時間である。この時間内には、輝度情報変換時間ｔｓと駆動電流設定制御時間ｔｎ（ｎ＝１〜５）があり、時間ｔｎ（ｎ＝１〜５）はモニタ電流サンプリング時間ｔａｎ（ｎ＝１〜５）と制御電圧書き込み時間ｔｂｎ（ｎ＝１〜５）で構成されている。本実施の形態ではｎ＝１〜５となっているが、この限りでなく、時間の許す限り何度行っても良い。
【００８７】
まず、ｔｓの時間では、輝度情報により基準電流Ｉｒが変化し、これに伴い電圧Ｖｒも変化する。
【００８８】
次に、ｔａ１の時間では、
ＳｃａｎＡ＝ハイレベル →Ｔ５＝ＯＮ
ＳｃａｎＢ＝ロウレベル →Ｔ４＝ＯＦＦ
Ｓ１＝ハイレベル →Ｍ１＝ＯＮ
Ｓ２＝ロウレベル →Ｍ２＝ＯＦＦ
ＳＨ＝ハイレベル →サンプリング状態
となる。この状態で、画素回路からのモニタ電流Ｉｍがデータ側駆動回路内でモニタ電圧Ｖｍ０に変換され、電圧比較回路ＡＭＰ１の負入力端子にサンプリング電圧Ｖｍが入力される。この時点では、画素内のコンデンサに書き込まれた電圧情報は、前回の情報から変化していないので、ＶｍとＶｒには大きな電位差がある。この電位差に基づいて電圧比較器ＡＭＰ１はＶｍがＶｒと等しくなるように強力な制御指令を発生させる。すなわち、ＡＭＰ１の出力端をチャージポンプ構成になっていたならば、ＡＭＰ１の出力はチャージポンプを構成する２つの電流源の差電流となり、強力な制御指令というのは差電流が最大ということである。
【００８９】
続いてｔｂ１の時間では、
ＳｃａｎＡ＝ロウレベル →Ｔ５＝ＯＦＦ
ＳｃａｎＢ＝ハイレベル →Ｔ４＝ＯＮ
Ｓ１＝ロウレベル →Ｍ１＝ＯＦＦ
Ｓ２＝ハイレベル →Ｍ２＝ＯＮ
ＳＨ＝ロウレベル →ホールド状態
となり、ＡＭＰ１の出力信号（制御信号）を画素回路のＴ１のゲート及びコンデンサに書き込み、これに従って駆動電流Ｉｄが変化する。書き込む時間はｔｘで与えられ、この時間の大きさによって制御利得が決まる。
【００９０】
続いてｔａ２の時間では、ｔａ１の時間と同様に、
ＳｃａｎＡ＝ハイレベル →Ｔ５＝ＯＮ
ＳｃａｎＢ＝ロウレベル →Ｔ４＝ＯＦＦ
Ｓ１＝ハイレベル →Ｍ１＝ＯＮ
Ｓ２＝ロウレベル →Ｍ２＝ＯＦＦ
ＳＨ＝ハイレベル →サンプリング状態
となり、モニタ電流Ｉｍがモニタ電圧Ｖｍに変換され、モニタ電圧Ｖｍがサンプリングされる。このとき、ｔｂ１の時間で画素回路のコンデンサの電圧が書き換わった為、ＶｍとＶｒとの電位差は、ｔａ１の時間のときに比べ小さくなっているのでＡＭＰ１の出力は先ほどに比べると弱い制御指令を発生している。
【００９１】
続いてｔｂ２の時間で再びｔｂ１と同様に、
ＳｃａｎＡ＝ロウレベル →Ｔ５＝ＯＦＦ
ＳｃａｎＢ＝ハイレベル →Ｔ４＝ＯＮ
Ｓ１＝ロウレベル →Ｍ１＝ＯＦＦ
Ｓ２＝ハイレベル →Ｍ２＝ＯＮ
ＳＨ＝ロウレベル →ホールド状態
となり、画素回路のＴ１のゲート及びコンデンサにＡＭＰ１の出力信号を書き込む。しかしながら、ｔｂ１のときに比べ、ＡＭＰ１の出力信号（制御指令）は弱くなっているので同じｔｘの時間で変化できる駆動電流の変化量は少なくなっている。
【００９２】
同様にｔａ３→ｔｂ３→ｔａ４→ｔｂ４と順次制御を繰り返し、目標値に収束していく。
【００９３】
本実施の形態を示す図５のように、例えば、ｔａ５の時間でＶｍとＶｒが等しくなったと判定されたならば、ｔｂ５ではＡＭＰ１からの制御出力は前回の制御電圧を保持するといった状態になる。
【００９４】
以上説明した本実施の形態の構成を用いれば、実施の形態１と同様に、アーリー効果の影響を受けることなく、しかも安定且つ正確に駆動電流をＯＬＥＤに供給することができる。
【００９５】
また、画素回路から出力されたモニタ電流の検出と駆動電流設定電圧制御をサンプリングホールド回路を用いて順次交互に繰り返して行うことにより、所望の輝度を得る為に必要な駆動電流を設定することができる。そして、これにより画素回路とデータ側駆動回路とを繋ぐ信号線を１本にすることができる。
【００９６】
なお、制御信号をコンデンサＣに正確に書き込む為には、図５で示すような順番でスイッチ動作することが望ましい。
【００９７】
また、本実施の形態で画素回路のＴ４，Ｔ５、及び、データ側駆動回路内のＭ１，Ｍ２はｎ型のトランジスタとなっているが、先述したようにこのトランジスタはスイッチとして動作するものであり、ｐ型のトランジスタを用いても構わない。ただし、ｐ型のトランジスタを使用した場合は、反転した制御信号をゲートに入力しなければならない。
【００９８】
モニタ電流の小さい場合の対処に対しても、実施の形態１と同様にカレントミラー比を適切に設計すればよい。
【００９９】
本実施の形態の説明でも輝度情報を基準電流Ｉｒに持たせたが、この限りでなく実施の形態１で示したように、抵抗に持たせても構わない。
【０１００】
なお、使用するトランジスタの種類に関しては、実施の形態１と同様である。
【０１０１】
（実施の形態５）
図４は本発明のアクティブマトリックス型ディスプレイの実施の形態５に含まれる回路構成を示す構成図である。
【０１０２】
本実施の形態の実施の形態４との違いは、ＯＬＥＤを電源電位側に配置したことである。動作概念は実施の形態４と同じなので、本実施の形態の構成のみを説明する。
【０１０３】
画素回路１の構成は、第１のｐ型薄膜トランジスタＴ１のソースにＯＬＥＤのカソードが接続されており、ソースフォロアを構成している。また、Ｔ１のゲートにはコンデンサＣの一端と第１のｎ型薄膜トランジスタＴ４のドレインが接続されており、Ｔ１のドレインには第２のｎ型薄膜トランジスタＴ２のドレインとゲート及び第３のｎ型薄膜トランジスタＴ３のゲートが接続されている。ＯＬＥＤのアノードとコンデンサの他端は電源電位Ｖｄｄに接続されている。Ｔ２，Ｔ３のソースはＧＮＤに接続されている。Ｔ３のドレインは第４のｎ型薄膜トランジスタＴ５のソースが接続されている。Ｔ４のソースとＴ５のドレインは短絡しており、画素回路１から出力される信号線は１本であり、この信号線名をＶｃとする。なお、Ｔ４，Ｔ５は電気的に導通状態或いは非導通状態になるスイッチ動作をするものである。Ｔ５のゲートには画素領域外部に設置された走査側駆動回路（図中に記載していない）から出力される制御信号ＳｃａｎＡが入力されており、Ｔ４のゲートには前記走査側駆動回路から出力される制御信号ＳｃａｎＢが入力されている。本実施の形態が示す構造において、Ｔ２とＴ３は、カレントミラー構造に成っていると言ってもよい。
【０１０４】
データ側駆動回路２の構成を説明する。
【０１０５】
画素と接続されている信号線Ｖｃは、第１のｎＭＯＳトランジスタＭ１のソースと第２のｎＭＯＳトランジスタＭ２のドレインに接続されている。Ｍ１のゲートには制御信号Ｓ１が、Ｍ２のゲートには制御信号Ｓ２が入力されている。Ｍ１のドレインは抵抗Ｒ２とサンプルホールド回路４に接続され、抵抗Ｒ２の他端は電源電位Ｖｄｄに接続されている。サンプルホールド回路４には制御信号ＳＨが入力されている。サンプルホールド回路４の出力は電圧比較回路ＡＭＰ１の負入力端子に接続されている。ＡＭＰ１の出力はＭ２のソースに接続されている。また、輝度情報を持つ基準電流Ｉｒは抵抗Ｒ１とＡＭＰ１の正入力端子に接続され、抵抗Ｒ１の他端は電源電位Ｖｄｄに接続されている。なお、ＡＭＰ１はＭＯＳトランジスタで構成され、出力端はチャージポンプ構成になっていることが望ましい。本実施の形態の構成では、Ｍ１，Ｍ２はスイッチ回路として動作する。
【０１０６】
サンプルホールド回路４の構成は、実施の形態４と同様に、例えば、図６に示す構成で実現できる。
【０１０７】
本実施形態においても、実施の形態４と同様の効果が得られる。
【０１０８】
また、構成の変更についても実施の形態４と同様に可能である。
【０１０９】
（実施の形態６）
図７は本発明のアクティブマトリックス型ディスプレイの実施の形態６に含まれる回路構成を示す構成図である。
【０１１０】
まず、本実施の形態の画素回路１の構造を説明する。
【０１１１】
画素回路１は、第１のｎ型薄膜トランジスタＴ１のソースにＯＬＥＤのアノードが接続されており、ソースフォロアを構成している。また、Ｔ１のゲートにはコンデンサＣの一端と第２のｎ型薄膜トランジスタＴ４のドレインが接続されており、Ｔ１のドレインには第１のｐ型薄膜トランジスタＴ２のドレインとゲート及び第２のｐ型薄膜トランジスタＴ３のゲートが接続されている。ＯＬＥＤのカソードとコンデンサの他端はＧＮＤに接続されている。Ｔ２，Ｔ３のソースは電源電位Ｖｄｄに接続されている。Ｔ３のドレインは第３のｎ型薄膜トランジスタＴ５のドレインが接続されている。Ｔ４のソースとＴ５のソースは短絡しており、画素回路１から出力される信号線は１本であり、この信号線名をＶｃとする。なお、Ｔ４，Ｔ５は電気的に導通状態或いは非導通状態になるスイッチ動作をするものである。Ｔ５のゲートには画素領域外部に設置された走査側駆動回路（図中に記載していない）から出力される制御信号ＳｃａｎＡが入力されており、Ｔ４のゲートには前記走査側駆動回路から出力される制御信号ＳｃａｎＢが入力されている。
【０１１２】
以上までの構成は、実施の形態４と同様である。本実施の形態は、この構成に、さらに、第４のｎ型薄膜トランジスタＴ６のドレインをＯＬＥＤのアノード端に接続し、Ｔ６のソースをＴ１のゲートに接続している。Ｔ６のゲートには前記走査側駆動回路から出力されている制御信号ＳｃａｎＣが入力されている。Ｔ６はスイッチとして動作する。なお、本実施の形態が示す構造において、Ｔ２とＴ３は、カレントミラー構造に成っていると言ってもよい。
【０１１３】
これらの画素回路の構成要素において、本実施の形態及び下記の実施の形態７では、薄膜トランジスタＴ１とコンデンサＣとが第１の電圧制御電流源に、薄膜トランジスタＴ２が駆動電流電圧変換素子に、薄膜トランジスタＴ３が第２の電圧制御電流源に、薄膜トランジスタＴ４が第１のスイッチ回路に、薄膜トランジスタＴ５が第２のスイッチ回路に、薄膜トランジスタＴ６が第３のスイッチ回路に、それぞれ対応している。
【０１１４】
画素領域外部に設置されたデータ側駆動回路２について説明する。
【０１１５】
画素回路１と接続されている信号線Ｖｃは、第１のｎＭＯＳトランジスタＭ１のドレインと、第２のｎＭＯＳトランジスタＭ２のドレインと、第３のｎＭＯＳトランジスタＭ３のドレインに接続されている。Ｍ１のゲートには制御信号Ｓ１が、Ｍ２のゲートには制御信号Ｓ２が、Ｍ３のゲートには制御信号Ｓ３が入力されている。Ｍ１のソースは抵抗Ｒ２とサンプルホールド回路４に接続され、Ｒ２の他端はＧＮＤに接続されている。サンプルホールド回路４には制御信号ＳＨが入力されている。サンプルホールド回路４の出力は電圧比較回路ＡＭＰ１の負入力端子に接続されている。ＡＭＰ１の出力はＭ２のソースに接続されている。また、輝度情報を持つ基準電流Ｉｒは抵抗Ｒ１とＡＭＰ１の正入力端子に接続され、抵抗Ｒ１の他端はＧＮＤに接続されている。なお、ＡＭＰ１はＭＯＳトランジスタで構成され、出力端はチャージポンプ構成になっていることが望ましい。Ｍ３のソースには基準電圧源Ｖｓが接続されている。この基準電圧源ＶｓはＧＮＤ電位を基準に作られており、電圧ＶｓはＯＬＥＤの発光しきい値電圧以下の固定電圧にするか、或いは、輝度情報に応じて、その駆動電流に対応する平均的なＯＬＥＤの動作電圧Ｖｏｎに等しい電圧を与えることが望ましい。
【０１１６】
サンプルホールド回路４は、例えば、図６に示す構造を用いて構わない。
【０１１７】
これらのデータ側駆動回路の構成要素において、本実施の形態及び下記の実施の形態７では、電圧比較回路ＡＭＰ１とサンプルホールド回路４と抵抗Ｒ１、Ｒ２と基準電流源Ｉｒとが制御回路に、ＭＯＳトランジスタＭ１、Ｍ２が入出力切り替えスイッチに、ＭＯＳトランジスタＭ２、Ｍ３が選択スイッチ回路に、それぞれ対応している。即ち、本実施の形態及び下記の実施の形態７では、Ｍ２は２つのスイッチの構成要素を兼ねる構成となっている。
【０１１８】
次に、本実施の形態の動作の一例を、図９に示すタイミングチャートを用いて説明する。
【０１１９】
時間ｔｃは走査選択時間であり、すなわち駆動電流設定制御可能時間である。この時間内には、輝度情報変換およびＯＬＥＤアノード端電圧設定時間ｔｓと駆動電流設定制御時間ｔｎ（ｎ＝１〜５）があり、時間ｔｎはモニタ電流サンプリング時間ｔａｎ（ｎ＝１〜５）と制御電圧書き込み時間ｔｂｎ（ｎ＝１〜５）で構成されている。本実施の形態ではｎ＝１〜５となっているが、この限りでなく、時間の許す限り何度行っても良い。
【０１２０】
まず、ｔｓの時間で、
ＳｃａｎＡ＝ロウレベル →Ｔ５＝ＯＦＦ
ＳｃａｎＢ＝ハイレベル →Ｔ４＝ＯＮ
ＳｃａｎＣ＝ハイレベル →Ｔ６＝ＯＮ
Ｓ１＝ロウレベル →Ｍ１＝ＯＦＦ
Ｓ２＝ロウレベル →Ｍ２＝ＯＦＦ
Ｓ３＝ハイレベル →Ｍ３＝ＯＮ
ＳＨ＝ロウレベル →ホールド状態
となり、データ側駆動回路内では、基準電流Ｉｒが変化し、これに伴い電圧Ｖｒも変化する。これと同時に、ＯＬＥＤのアノード端電圧を電圧Ｖｓに設定する制御が行われる。
【０１２１】
続いて、ｔａ１の時間で、
ＳｃａｎＡ＝ハイレベル →Ｔ５＝ＯＮ
ＳｃａｎＢ＝ロウレベル →Ｔ４＝ＯＦＦ
ＳｃａｎＣ＝ロウレベル →Ｔ６＝ＯＦＦ
Ｓ１＝ハイレベル →Ｍ１＝ＯＮ
Ｓ２＝ロウレベル →Ｍ２＝ＯＦＦ
Ｓ３＝ロウレベル →Ｍ３＝ＯＦＦ
ＳＨ＝ハイレベル →サンプリング状態
となる。この状態で、画素回路からのモニタ電流Ｉｍがデータ側駆動回路内でモニタ電圧Ｖｍ０に変換され、電圧比較回路ＡＭＰ１の負入力端子にサンプリング電圧Ｖｍが入力される。この時点では、画素内のコンデンサに書き込まれた電圧情報は、前回の情報のから変化していないので、ＶｍとＶｒには大きな電位差がある。
【０１２２】
この電位差に基づいて電圧比較器ＡＭＰ１はＶｍがＶｒと等しくなるように強力な制御指令を発生させる。すなわち、ＡＭＰ１の出力端をチャージポンプ構成にしていたならば、ＡＭＰ１の出力はチャージポンプを構成する２つの電流源の差電流となり、強力な制御指令というのは差電流が大きいということである。
【０１２３】
続いてｔｂ１の時間で、
ＳｃａｎＡ＝ロウレベル →Ｔ５＝ＯＦＦ
ＳｃａｎＢ＝ハイレベル →Ｔ４＝ＯＮ
ＳｃａｎＣ＝ロウレベル →Ｔ６＝ＯＦＦ
Ｓ１＝ロウレベル →Ｍ１＝ＯＦＦ
Ｓ２＝ハイレベル →Ｍ２＝ＯＮ
Ｓ３＝ロウレベル →Ｍ３＝ＯＦＦ
ＳＨ＝ロウレベル →ホールド状態
となり、ＡＭＰ１の出力信号（制御信号）を画素回路のＴ１のゲート及びコンデンサに書き込み、これに従って駆動電流Ｉｄが変化する。書き込む時間はｔｘで与えられ、この時間の大きさによって制御利得が決まる。
【０１２４】
続いてｔａ２の時間では、ｔａ１の時間と同様に、
ＳｃａｎＡ＝ハイレベル →Ｔ５＝ＯＮ
ＳｃａｎＢ＝ロウレベル →Ｔ４＝ＯＦＦ
ＳｃａｎＣ＝ロウレベル →Ｔ６＝ＯＦＦ
Ｓ１＝ハイレベル →Ｍ１＝ＯＮ
Ｓ２＝ロウレベル →Ｍ２＝ＯＦＦ
Ｓ３＝ロウレベル →Ｍ３＝ＯＦＦ
ＳＨ＝ハイレベル →サンプリング状態
となり、モニタ電流Ｉｍがモニタ電圧Ｖｍに変換され、モニタ電圧Ｖｍがサンプリングされる。このとき、ｔｂ１の時間で画素回路のコンデンサの電圧が書き換わった為、ＶｍとＶｒとの電位差は、ｔａ１の時間のときに比べ小さくなっているのでＡＭＰ１の出力は先ほどに比べると弱い制御指令を発生している。
【０１２５】
続いてｔｂ２の時間で再びｔｂ１と同様に、
ＳｃａｎＡ＝ロウレベル →Ｔ５＝ＯＦＦ
ＳｃａｎＢ＝ハイレベル →Ｔ４＝ＯＮ
ＳｃａｎＣ＝ロウレベル →Ｔ６＝ＯＦＦ
Ｓ１＝ロウレベル →Ｍ１＝ＯＦＦ
Ｓ２＝ハイレベル →Ｍ２＝ＯＮ
Ｓ３＝ロウレベル →Ｍ３＝ＯＦＦ
ＳＨ＝ロウレベル →ホールド状態
となり、画素回路のＴ１のゲート及びコンデンサにＡＭＰ１の出力信号を書き込む。しかしながら、ｔｂ１のときに比べ、ＡＭＰ１の出力信号（制御指令）は弱くなっているので同じｔｘの時間で変化できる駆動電流の変化量は少なくなっている。
【０１２６】
同様にｔａ３→ｔｂ３→ｔａ４→ｔｂ４と順次制御を繰り返し、目標値に収束していく。
【０１２７】
本実施の形態を示す図５のように、例えば、ｔａ５の時間でＶｍとＶｒが等しくなったと判定されたならば、ｔｂ５ではＡＭＰ１からの制御出力は前回の制御電圧を保持するといった状態になる。
【０１２８】
本実施の形態によれば、実施の形態１の効果と、実施の形態４の効果との両方の効果が得られる。
【０１２９】
また、構成の変更についても実施の形態１や４と同様に可能である。
【０１３０】
（実施の形態７）
図８は本発明のアクティブマトリックス型ディスプレイの実施の形態７に含まれる回路構成を示す構成図である。
【０１３１】
本実施の形態の実施の形態６との違いは、ＯＬＥＤを電源電位側に配置したことである。動作概念は実施の形態６と同じなので、本実施の形態の構成のみを説明する。
【０１３２】
画素回路１の構成は、第１のｐ型薄膜トランジスタＴ１のソースにＯＬＥＤのカソードが接続されており、ソースフォロアを構成している。また、Ｔ１のゲートにはコンデンサＣの一端と第１のｎ型薄膜トランジスタＴ４のドレインが接続されており、Ｔ１のドレインには第２のｎ型薄膜トランジスタＴ２のドレインとゲート及び第３のｎ型薄膜トランジスタＴ３のゲートが接続されている。ＯＬＥＤのアノードとコンデンサの他端は電源電位Ｖｄｄに接続されている。Ｔ２，Ｔ３のソースはＧＮＤに接続されている。Ｔ３のドレインは第４のｎ型薄膜トランジスタＴ５のソースが接続されている。Ｔ４のソースとＴ５のドレインは短絡しており、画素回路１から出力される信号線は１本であり、この信号線名をＶｃとする。なお、Ｔ４，Ｔ５は電気的に導通状態或いは非導通状態になるスイッチ動作をするものである。Ｔ５のゲートには画素領域外部に設置された走査側駆動回路（図中に記載していない）から出力される制御信号ＳｃａｎＡが入力されており、Ｔ４のゲートには前記走査側駆動回路から出力される制御信号ＳｃａｎＢが入力されている。
【０１３３】
以上までの構成は、実施の形態５と同じである。本実施の形態は、この構造に、さらに、第５のｎ型薄膜トランジスタＴ６のドレインをＯＬＥＤのカソード端に接続し、Ｔ６のソースをＴ１のゲートに接続している。Ｔ６のゲートには前記走査側駆動回路から出力されている制御信号ＳｃａｎＣが入力されている。Ｔ６はスイッチとして動作する。なお、本実施の形態が示す構造において、Ｔ２とＴ３は、カレントミラー構造に成っていると言ってもよい。
【０１３４】
画素領域外部に設置されたデータ側駆動回路２について説明する。
【０１３５】
画素回路１と接続されている信号線Ｖｃは、第１のｎＭＯＳトランジスタＭ１のソースと、第２のｎＭＯＳトランジスタＭ２のドレインと、第３のｎＭＯＳトランジスタＭ３のドレインに接続されている。Ｍ１のゲートには制御信号Ｓ１が、Ｍ２のゲートには制御信号Ｓ２が、Ｍ３のゲートには制御信号Ｓ３が入力されている。Ｍ１のドレインは抵抗Ｒ２とサンプルホールド回路４に接続され、Ｒ２の他端は電源電位Ｖｄｄに接続されている。サンプルホールド回路４には制御信号ＳＨが入力されている。サンプルホールド回路４の出力は電圧比較回路ＡＭＰ１の負入力端子に接続されている。ＡＭＰ１の出力はＭ２のソースに接続されている。また、輝度情報を持つ基準電流Ｉｒは抵抗Ｒ１とＡＭＰ１の正入力端子に接続され、抵抗Ｒ１の他端は電源電位Ｖｄｄに接続されている。なお、ＡＭＰ１はＭＯＳトランジスタで構成され、出力端はチャージポンプ構成になっていることが望ましい。Ｍ３のソースには基準電圧源Ｖｓが接続されている。この基準電圧源Ｖｓは電源電位Ｖｄｄを基準に作られており、電圧ＶｓはＯＬＥＤの発光しきい値電圧以下の固定電圧にするか、或いは、輝度情報に応じて、その駆動電流に対応する平均的なＯＬＥＤの動作電圧Ｖｏｎに等しい電圧を与えることが望ましい。
【０１３６】
サンプルホールド回路４は、例えば、図６に示す構造を用いて構わない。
【０１３７】
本実施の形態によれば、実施の形態３の効果と、実施の形態５の効果との両方の効果が得られる。
【０１３８】
また、構成の変更についても実施の形態３や５と同様に可能である。
【０１３９】
【発明の効果】
以上説明した様に本発明によれば、各画素回路に設置された駆動電流源を構成するトランジスタのしきい値電圧のばらつきに影響されず安定且つ正確に電流発光素子に供給できる。
【０１４０】
また、駆動電流源の制御電圧を制御する期間から、設定された制御電圧に基づいて一定の電流を発光素子に流し続ける期間に移る段階において、駆動電流源の入出力端子間電圧を変化させないようにできるため、駆動電流源として絶縁ゲート型電界効果トランジスタを用いた場合に課題となっていたアーリー効果による影響から完全に開放され、さらには、輝度によって、或いは、経時劣化によってＯＬＥＤのアノード・カソード電圧が大きく変化して、駆動電流を発生するトランジスタのソース・ドレイン電圧が十分に確保できず、動作領域が３極管領域になったとしても、安定かつ高精度に駆動電流を発光素子に供給できる為、高精細な画像表示が可能である。
【図面の簡単な説明】
【図１】本発明のアクティブマトリックス型ディスプレイの一実施形態に含まれる回路構成を示す構成図である。
【図２】本発明のアクティブマトリックス型ディスプレイの一実施形態に含まれる回路構成を示す構成図である。
【図３】本発明のアクティブマトリックス型ディスプレイの一実施形態に含まれる回路構成を示す構成図である。
【図４】本発明のアクティブマトリックス型ディスプレイの一実施形態に含まれる回路構成を示す構成図である。
【図５】本発明のアクティブマトリックス型ディスプレイの一実施形態の動作を説明する為のタイミングチャートである。
【図６】本発明のアクティブマトリックス型ディスプレイの一実施形態で用いるサンプルホールド回路である。
【図７】本発明のアクティブマトリックス型ディスプレイの一実施形態に含まれる回路構成を示す構成図である。
【図８】本発明のアクティブマトリックス型ディスプレイの一実施形態に含まれる回路構成を示す構成図である。
【図９】本発明のアクティブマトリックス型ディスプレイの一実施形態の動作を説明する為のタイミングチャートである。
【図１０】本発明のアクティブマトリックス型ディスプレイの一実施形態を示す構成図である。
【図１１】本発明のアクティブマトリックス型ディスプレイの一実施の形態の動作を説明する為のタイミングチャートである。
【図１２】ＯＬＥＤモデルの放電特性を調べるシミュレーション用回路図である。
【図１３】作成したＯＬＥＤモデルの電圧電流特性である。
【図１４】ＯＬＥＤの放電特性シミュレーション結果である。
【図１５】従来例１のアクティブマトリックス型ディスプレイに含まれる回路構成を示す構成図である。
【図１６】従来例２のアクティブマトリックス型ディスプレイに含まれる回路構成を示す構成図である。
【図１７】従来例３のアクティブマトリックス型ディスプレイに含まれる回路構成を示す構成図である。
【符号の説明】
ＯＬＥＤ 発光素子
ＴＦＴ１〜ＴＦＴ４、Ｔ１〜Ｔ６ 薄膜トランジスタ
Ｍ１〜Ｍ３ ＭＯＳトランジスタ
Ｃ コンデンサ
Ｒ，Ｒ１，Ｒ２ 抵抗
Ｉｒ 基準電流源
Ｖｓ 基準電圧源
ＡＭＰ１ 電圧比較回路
１ 画素回路
２ データ側駆動回路
３ 走査側駆動回路
４ サンプルホールド回路
５ 信号供給回路
【発明の属する技術分野】
本発明は、有機エレクトロルミネッセンス素子（有機ＥＬ素子）などの、素子に流れる電流によって輝度が制御される発光素子を各画素に備えたディスプレイに関するものであり、より詳しくは、絶縁ゲート型電界効果トランジスタなどの能動素子によって発光素子に電流を供給するアクティブマトリックス型ディスプレイに関するものである。
【０００２】
【従来の技術】
近年、有機ＥＬ素子を用いたディスプレイが開発されており、その駆動方法として、単純マトリックス方式とアクティブマトリックス方式がある。前者は構造が単純であるが大型且つ高精細のディスプレイの実現が困難である為に、アクティブマトリックス方式の開発が盛んに行われている。
【０００３】
有機ＥＬ素子を多数使用しアクティブマトリックス回路により駆動する場合、各画素には、発光素子に電流供給を制御する絶縁ゲート型電界効果トランジスタ、所謂薄膜トランジスタ（ＴＦＴ）が接続されており、このＴＦＴを制御することで有機ＥＬ素子の発光動作を制御している。
【０００４】
（従来例１）
図１５は、特開平８−２３４６８３号公報に示す１画素分の等価回路を示す。
【０００５】
画素は、発光素子ＯＬＥＤ、第１の薄膜トランジスタＴＦＴ１、第２の薄膜トランジスタＴＦＴ２、および、コンデンサＣから構成される。有機ＥＬ素子は一般的に整流特性があるため、ＯＬＥＤ（有機発光ダイオード）と呼ばれる場合があり、図中では、ダイオードの記号を用いている。ただし、発光素子は必ずしもＯＬＥＤに限るものではなく、素子に流れる電流によって輝度が制御される発光素子であればよいし、また、必ずしも整流特性が要求されるものでもない。
【０００６】
図１５では、ｐ型トランジスタＴＦＴ１のソースを電源電位Ｖｄｄに、ドレインは発光素子ＯＬＥＤのアノードに接続し、発光素子ＯＬＥＤのカソードはＧＮＤ電位に接続されている。一方、ｐ型トランジスタＴＦＴ２のゲートは走査線Ｓｃａｎに、ソースはデータ線Ｄａｔａに、ドレインはコンデンサＣ及びＴＦＴ１のゲートに接続され、コンデンサの他端は電源電位Ｖｄｄに接続されている。
【０００７】
画素を動作させる為に、まず、走査線ＳｃａｎによりＴＦＴ２をＯＮ状態にし、データ線Ｄａｔａに輝度情報を表すデータ電位Ｖｗを印加するとコンデンサＣの充電または放電が行われ、ＴＦＴ１のゲート電位はデータ電位Ｖｗに一致する。走査線ＳｃａｎによりＴＦＴ２がＯＦＦ状態になると、ＴＦＴ１のゲート電位はコンデンサＣによって保持され、ＴＦＴ１のゲート・ソース電圧Ｖｇｓに応じた電流が発光素子ＯＬＥＤに供給され、その電流量に応じた輝度で発光しつづける。
【０００８】
（従来例２）
図１６は、特開２００１−５６６６７号公報に示す１画素分の等価回路を示す。
【０００９】
画素は、発光素子ＯＬＥＤと、信号電流を電圧に変換する或いは発光素子ＯＬＥＤに電流を供給する第１のトランジスタＴＦＴ１と、第１のトランジスタの動作状態を制御する第２のトランジスタＴＦＴ２と、信号電流を取り込む或いは発光素子ＯＬＥＤに電流を供給する状態を選択する第３のトランジスタＴＦＴ３、第４のトランジスタＴＦＴ４と、電圧を保持するコンデンサＣで構成されている。
【００１０】
図１６では、ＴＦＴ１のソースは電源電位Ｖｄｄに接続され、ゲートはＴＦＴ２のソースとコンデンサＣが接続されている。コンデンサＣの他端は電源電位Ｖｄｄに接続されている。ＴＦＴ１のドレインはＴＦＴ２のドレイン、ＴＦＴ３のドレイン、ＴＦＴ４のドレインに接続されている。ＴＦＴ４のソースは発光素子ＯＬＥＤのアノードに接続され、発光素子のカソードはＧＮＤ電位に接続されている。ＴＦＴ３のソースはデータ信号線Ｄａｔａに接続され、ＴＦＴ２、ＴＦＴ３、ＴＦＴ４のゲートは全て走査線Ｓｃａｎに接続されている。
【００１１】
画素を動作させる為に、まず、走査線ＳｃａｎによりＴＦＴ２、ＴＦＴ３はＯＮ状態に、ＴＦＴ４はＯＦＦ状態になると、信号電流ＩｗをＴＦＴ１に取り込む、ＴＦＴ１のゲートには信号電流Ｉｗを流す為に必要なゲート・ソース電圧Ｖｇｓが発生し、この電圧ＶｇｓをコンデンサＣに保持する。走査線ＳｃａｎによってＴＦＴ２、ＴＦＴ３がＯＦＦ状態、ＴＦＴ４がＯＮ状態になると、ＴＦＴ１はコンデンサＣに保持されている電圧に基づいて電流を発光素子に流し続け、発光素子はその電流量に相当した輝度で発光し続ける。
【００１２】
（従来例３）
図１７は、特開２００１−１４７６５９号公報に示す１画素分の等価回路を示す。
【００１３】
画素は、発光素子に流れる駆動電流を制御する第１のトランジスタＴＦＴ１、信号電流を電圧に変換する変換用の第２のトランジスタＴＦＴ２、走査線ＳｃａｎＡによって画素回路とデータ線とを接続もしくは遮断する取込用の第３のトランジスタＴＦＴ３、走査線ＳｃａｎＢによって輝度情報書き込み中にＴＦＴ２のゲート・ドレイン間を短絡するスイッチ用の第４のトランジスタＴＦＴ４、ＴＦＴ１のゲート・ソース電圧を輝度情報書き込み終了後も保持するコンデンサＣ、及び発光素子ＯＬＥＤから構成される。
【００１４】
図１７では、ＴＦＴ１、ＴＦＴ２のソースは電源電位Ｖｄｄに接続され、ＴＦＴ１のゲートはＴＦＴ２のゲートとコンデンサＣとＴＦＴ４のドレインに接続されている。コンデンサＣの他端は電源電位Ｖｄｄに接続されている。ＴＦＴ１のドレインは発光素子ＯＬＥＤのアノードに接続され、発光素子ＯＬＥＤのカソードはＧＮＤ電位に接続されている。ＴＦＴ２のドレインはＴＦＴ４のソースとＴＦＴ３のドレインに接続される。ＴＦＴ３のソースはデータ信号線Ｄａｔａに接続されている。ＴＦＴ３のゲートは走査線ＳｃａｎＡ、ＴＦＴ４のゲートは走査線ＳｃａｎＢに接続されている。
【００１５】
画素を動作させる為に、まず、走査線ＳｃａｎＡ、ＳｃａｎＢによりＴＦＴ３、ＴＦＴ４がＯＮ状態になると、ＴＦＴ１とＴＦＴ２はカレントミラー構造を有することになり、信号電流ＩｗをＴＦＴ２に取り込み、ＴＦＴ１はカレントミラー比に従って電流を発光素子ＯＬＥＤに流すと同時に、ＴＦＴ１のゲートに発生した電圧をコンデンサＣに保持する。走査線ＳｃａｎＡ、ＳｃａｎＢによりＴＦＴ３、ＴＦＴ４がＯＦＦ状態になると、ＴＦＴ１とＴＦＴ２のカレントミラー構造は解除され、コンデンサＣに保持された電圧に従ってＴＦＴ１が電流を発光素子ＯＬＥＤに流し続け、発光素子はその電流量に相当した輝度で発光し続ける。
【００１６】
【発明が解決しようとしている課題】
アクティブマトリックス型ディスプレイにおいて、能動素子である薄膜トランジスタは、通常、一枚のガラス基板上に同時にアモルファスシリコン或いはポリシリコンを用いて形成される。
【００１７】
しかしながら、アモルファスシリコン或いはポリシリコンを用いて形成されたＴＦＴは、単結晶シリコンに比べて、結晶性が悪く、伝導機構の制御性が悪い為、その特性のばらつきが大きいことが知られている。従って、同一基板上に形成されたＴＦＴでも、そのしきい値電圧Ｖｔｈが画素毎によって数百ｍＶ、場合によっては１Ｖ以上ばらつくことも稀ではない。この場合、例えば異なる画素に対して同じ信号電位Ｖｗを書き込んでも画素によってＶｔｈがばらつきにより、ＯＬＥＤに流れる電流が違えば、所望の輝度が得られずディスプレイとして高い画質を期待することができない。
【００１８】
従来例１（特開平８−２３４６８３号公報）の構成の場合は、この問題が顕著に表れやすい。また、従来例２（特開２００１−５６６６７号公報）は、しきい値電圧のバラツキ問題を解決しているが、信号電流を電圧に変換するときのＴＦＴ１のソース・ドレイン電圧ＶｄｓとＯＬＥＤに電流を供給しているときのソース・ドレイン電圧Ｖｄｓが違うため、トランジスタのアーリー効果によって信号電流を正確に発光素子に流すことができない。また、従来例３（特開２００１−１４７６５９号公報）は、しきい値電圧のばらつきに関する問題をＴＦＴ１とＴＦＴ２で構成されるカレントミラーの誤差レベルにして低減しているが、根本的にばらつき問題を解決していない。さらに、ＴＦＴ１のソース・ドレイン電圧Ｖｄｓ１とＴＦＴ２のソース・ドレイン電圧Ｖｄｓ２が異なるために、従来例２と同様に、トランジスタのアーリー効果によって信号電流を正確に発光素子に流すことができない。さらに、発光素子として有機ＥＬ素子を用いた場合には、有機ＥＬ素子の経時劣化によって発光素子の動作電圧が大きくなり、ＴＦＴ１のソース・ドレイン電圧が十分に確保できず３極管領域で動作した場合に、所望の駆動電流から大きく外れた電流を発光素子に供給することになる。
【００１９】
本発明は、しきい値電圧Ｖｔｈのばらつきによる発光素子への供給電流のばらつき問題や、アーリー効果による影響の問題を解決し、高品質なディスプレイを実現するアクティブマトリックス型ディスプレイを提供することにある。
【００２０】
【課題を解決するための手段】
上記課題を解決するための第１の発明は、
発光素子を少なくとも含む画素回路を備えた画素をマトリックス状に複数配置し、前記画素回路の制御を行うための走査側駆動回路とデータ側駆動回路とを少なくとも有するアクティブマトリックス型ディスプレイであって、
前記画素回路は、前記発光素子と、第１の電圧制御電流源と、第１のスイッチ回路と、駆動電流電圧変換素子と、第２の電圧制御電流源と、第２のスイッチ回路と、第３のスイッチ回路と、を少なくとも含み、
前記走査側駆動回路は、少なくとも、前記第１のスイッチ回路と前記第２のスイッチ回路と前記第３のスイッチ回路とに接続され、前記第１のスイッチ回路、前記第２のスイッチ回路及び前記第３のスイッチ回路の夫々を導通状態或いは非導通状態に制御する機能を有し、
前記データ側駆動回路は、制御回路と、基準電圧源と、選択スイッチ回路と、を少なくとも含み、
（１−ａ）前記画素回路において、
（１）前記発光素子は、該発光素子に流れる駆動電流に応じて輝度が変化する電流制御型の発光素子であり、
（２）前記第１の電圧制御電流源は、制御電圧により制御される能動素子と該制御電圧を記憶できる記憶回路とを少なくとも含み、前記制御電圧に基づいて前記駆動電流を発生させる機能を有し、前記能動素子の前記制御電圧を入力するための制御端子は前記第１のスイッチ回路を介して前記データ側駆動回路に接続され、
（３）前記駆動電流電圧変換素子は、前記駆動電流が流れる電流経路に対して直列に接続され、前記駆動電流を電圧に変換する機能を有し、
（４）前記第２の電圧制御電流源は、前記駆動電流電圧変換素子の出力電圧に基づいて前記駆動電流に相関するモニタ電流を発生させる機能を有し、該モニタ電流を出力する出力端子は前記第２のスイッチ回路を介して前記データ側駆動回路に接続され、
（５）前記第３のスイッチ回路は、前記データ側駆動回路内に設けられた基準電圧源と前記発光素子との間に接続され、
（１−ｂ）前記データ側駆動回路において、
（１）前記制御回路は、前記モニタ電流に基づいて前記発光素子に流す駆動電流が所望の輝度を得る為に必要な電流値となるように前記第１の電圧制御電流源を制御する機能を有し、
（２）前記基準電圧源は、前記発光素子の端子間電圧を所定の電圧値にするためのリセット電位を出力する機能を有し、
（３）前記選択スイッチ回路は、前記制御回路と前記基準電圧源とのうちのどちらの出力を前記画素回路へ出力するかを選択する機能を有し、
前記第１のスイッチ回路及び前記第２のスイッチ回路が共に導通状態にあり且つ前記第３のスイッチ回路が非導通状態にあり前記選択スイッチ回路により前記制御回路の出力が選択されているときに、前記モニタ電流に基づいて前記制御回路により前記第１の電圧制御電流源を制御する機能と、
前記制御期間の直前の、少なくとも前記第３のスイッチ回路が導通状態にあり前記選択スイッチ回路により前記基準電圧源の出力が選択されているときに、前記発光素子の端子間電圧を所定の電圧値に制御する機能とを有することを特徴とする。
【００２１】
本発明は、上記第１の発明において、
「前記第１の電圧制御電流源において、前記能動素子は絶縁ゲート型電界効果トランジスタであり、該能動素子の制御端子は絶縁ゲート型電界効果トランジスタのゲート端子であって、前記記憶回路はコンデンサからなり、
前記絶縁ゲート型電界効果トランジスタの第１端子は前記発光素子の第１端子及び前記第３のスイッチ回路に接続され、前記発光素子の第２端子は全画素共通電位に接続され、前記絶縁ゲート型電界効果トランジスタの第２端子は前記駆動電流電圧変換素子に接続され、前記絶縁ゲート型電界効果トランジスタのゲート端子は前記コンデンサの第１端子及び前記第１のスイッチ回路に接続され、前記コンデンサの第２端子は全画素共通電位に接続されていること」、
「前記絶縁ゲート型電界効果トランジスタの第１端子に接続された前記第３のスイッチ回路の他方の端子が、前記絶縁ゲート型電界効果トランジスタのゲート端子に接続されていること」、
をその好ましい態様として含むものである。
【００２２】
上記課題を解決するための第２の発明は、
発光素子を少なくとも含む画素回路を備えた画素をマトリックス状に複数配置し、前記画素回路の制御を行うための走査側駆動回路とデータ側駆動回路とを少なくとも有するアクティブマトリックス型ディスプレイであって、
前記画素回路は、前記発光素子と、第１の電圧制御電流源と、第１のスイッチ回路と、駆動電流電圧変換素子と、第２の電圧制御電流源と、第２のスイッチ回路と、を少なくとも含み、
前記走査側駆動回路は、少なくとも、前記第１のスイッチ回路と前記第２のスイッチ回路とに接続され、前記第１のスイッチ回路及び前記第２のスイッチ回路を導通状態或いは非導通状態に制御する機能を有し、
前記データ側駆動回路は、サンプルホールド回路を備えた制御回路と、入出力切り替えスイッチと、を少なくとも含み、
（２−ａ）前記画素回路において、
（１）前記発光素子は、該発光素子に流れる駆動電流に応じて輝度が変化する電流制御型の発光素子であり、
（２）前記第１の電圧制御電流源は、制御電圧により制御される能動素子と該制御電圧を記憶できる記憶回路とを少なくとも含み、前記制御電圧に基づいて前記駆動電流を発生させる機能を有し、前記能動素子の前記制御電圧を入力するための制御端子は前記第１のスイッチ回路を介して前記データ側駆動回路に接続され、
（３）前記駆動電流電圧変換素子は、前記駆動電流が流れる電流経路に対して直列に接続され、前記駆動電流を電圧に変換する機能を有し、
（４）前記第２の電圧制御電流源は、前記駆動電流電圧変換素子の出力電圧に基づいて前記駆動電流に相関するモニタ電流を発生させる機能を有し、該モニタ電流を出力する出力端子は前記第２のスイッチ回路を介して前記データ側駆動回路に接続され、
（５）前記第１のスイッチ回路及び前記第２のスイッチ回路の前記データ側駆動回路に接続される側の端子は短絡され、
（２−ｂ）前記データ側駆動回路において、
（１）前記サンプルホールド回路を備えた制御回路は、前記モニタ電流に相関のある信号をサンプリング、ホールドし、該ホールドされた信号をもとに前記発光素子に流す駆動電流が所望の輝度を得る為に必要な電流値となるように前記第１の電圧制御電流源を制御する機能を有し、
（２）前記入出力切り替えスイッチは、前記制御回路と前記画素回路との間に接続され、前記第１のスイッチ回路及び前記第２のスイッチ回路と同期動作して、前記画素回路からモニタ電流を入力する入力状態と前記画素回路へ制御電圧を出力する出力状態とに切り替える機能を有し、
前記第１のスイッチ回路が非導通状態にあり且つ前記第２のスイッチ回路が導通状態にあるときに前記入出力切り替えスイッチを入力状態とし、前記モニタ電流を入力して該モニタ電流に相関のある信号を前記サンプルホールド回路でサンプリングし、
前記第１のスイッチ回路が導通状態にあり且つ前記第２のスイッチ回路が非導通状態にあるときに前記入出力切り替えスイッチを出力状態とし、前記サンプルホールド回路をホールド状態として該サンプルホールド回路でホールドされている信号に基づいて前記第１の電圧制御電流源を制御する機能を有することを特徴とする。
【００２３】
本発明は、上記第２の発明において、
「前記サンプルホールド回路におけるサンプリングと、該サンプルホールド回路にホールドされた信号に基づいた前記第１の電圧制御電流源の制御とを、時分割制御で交互に行うこと」、
「前記第１の電圧制御電流源において、前記能動素子は絶縁ゲート型電界効果トランジスタであり、該能動素子の制御端子は絶縁ゲート型電界効果トランジスタのゲート端子であって、前記記憶回路はコンデンサからなり、
前記絶縁ゲート型電界効果トランジスタの第１端子は前記発光素子の第１端子に接続され、前記発光素子の第２端子は全画素共通電位に接続され、前記絶縁ゲート型電界効果トランジスタの第２端子は前記駆動電流電圧変換素子に接続され、前記絶縁ゲート型電界効果トランジスタのゲート端子は前記コンデンサの第１端子及び前記第１のスイッチ回路と接続され、前記コンデンサの第２端子は全画素共通電位に接続されていること」、
をその好ましい態様として含むものである。
【００２４】
上記課題を解決するための第３の発明は、
発光素子を少なくとも含む画素回路を備えた画素をマトリックス状に複数配置し、前記画素回路の制御を行うための走査側駆動回路とデータ側駆動回路とを少なくとも有するアクティブマトリックス型ディスプレイであって、
前記画素回路は、前記発光素子と、第１の電圧制御電流源と、第１のスイッチ回路と、駆動電流電圧変換素子と、第２の電圧制御電流源と、第２のスイッチ回路と、第３のスイッチ回路と、を少なくとも含み、
前記走査側駆動回路は、少なくとも、前記第１のスイッチ回路、前記第２のスイッチ回路及び前記第３のスイッチ回路とに接続され、前記第１のスイッチ回路、前記第２のスイッチ回路及び前記第３のスイッチ回路の夫々を導通状態或いは非導通状態に制御する機能を有し、
前記データ側駆動回路は、サンプルホールド回路を備えた制御回路と、基準電圧源と、選択スイッチ回路と、入出力切り替えスイッチと、を少なくとも含み、（３−ａ）前記画素回路において、
（１）前記発光素子は、該発光素子に流れる駆動電流に応じて輝度が変化する電流制御型の発光素子であり、
（２）前記第１の電圧制御電流源は、制御電圧により制御される能動素子と該制御電圧を記憶できる記憶回路とを少なくとも含み、前記制御電圧に基づいて前記駆動電流を発生させる機能を有し、前記能動素子の前記制御電圧を入力するための制御端子は前記第１のスイッチ回路を介して前記データ側駆動回路に接続され、
（３）前記駆動電流電圧変換素子は、前記駆動電流が流れる電流経路に対して直列に接続され、前記駆動電流を電圧に変換する機能を有し、
（４）前記第２の電圧制御電流源は、前記駆動電流電圧変換素子の出力電圧に基づいて前記駆動電流に相関するモニタ電流を発生させる機能を有し、該モニタ電流を出力する出力端子は前記第２のスイッチ回路を介して前記データ側駆動回路に接続され、
（５）前記第３のスイッチ回路は、前記データ側駆動回路内に設けられた基準電圧源と前記発光素子との間に接続され、
（６）前記第１のスイッチ回路及び前記第２のスイッチ回路の前記データ側駆動回路に接続される側の端子は短絡され、
（３−ｂ）前記データ側駆動回路において、
（１）前記サンプルホールド回路を備えた制御回路は、前記モニタ電流に相関のある信号をサンプリング、ホールドし、該ホールドされた信号をもとに前記発光素子に流す駆動電流が所望の輝度を得る為に必要な電流値となるように前記第１の電圧制御電流源を制御する機能を有し、
（２）前記基準電圧源は、前記発光素子の端子間電圧を所定の電圧値にするためのリセット電位を与える機能を有し、
（３）前記選択スイッチ回路は、前記制御回路と前記基準電圧源とのうちのどちらの出力を前記画素回路に出力するかを選択する機能を有し、
（４）前記入出力切り替えスイッチは、前記制御回路と前記画素回路との間に接続され、前記第１のスイッチ回路、前記第２のスイッチ回路及び前記第３のスイッチ回路と同期動作して、前記画素回路から前記モニタ電流を入力する入力状態と前記画素回路へ制御電圧又はリセット電位を出力する出力状態とに切り替える機能を有し、
前記第２のスイッチ回路が非導通状態にあり且つ前記第３のスイッチ回路が導通状態にあるときに前記選択スイッチ回路により前記基準電圧源の出力を選択して、前記リセット電位を前記画素回路に出力して前記発光素子の端子間電圧を所定の電圧値に制御し、
前記第２のスイッチ回路が導通状態にあり且つ前記第１のスイッチ回路及び前記第３のスイッチ回路が共に非導通状態にあるときに前記入出力切り替えスイッチを入力状態として、前記モニタ電流を入力して該モニタ電流に相関のある信号を前記サンプルホールド回路でサンプリングし、
前記第１のスイッチ回路が導通状態にあり且つ前記第２のスイッチ回路及び前記第３のスイッチ回路が共に非導通状態にあるときに前記入出力切り替えスイッチは出力状態とし前記選択スイッチ回路により前記制御回路の出力を選択して、前記サンプルホールド回路をホールド状態として該サンプルホールド回路でホールドされている信号に基づいて前記第１の電圧制御電流源を制御する機能を有することを特徴とする。
【００２５】
本発明は、上記第３の発明において、
「前記サンプルホールド回路におけるサンプリングと、該サンプルホールド回路にホールドされた信号に基づいた前記第１の電圧制御電流源の制御とを、時分割制御で交互に行うこと」
「前記第１の電圧制御電流源において、前記能動素子は絶縁ゲート型電界効果トランジスタであり、該能動素子の制御端子は絶縁ゲート型電界効果トランジスタのゲート端子であって、前記記憶回路はコンデンサからなり、
前記絶縁ゲート型電界効果トランジスタの第１端子は前記発光素子の第１端子及び前記第３のスイッチ回路に接続され、前記発光素子の第２端子は全画素共通電位に接続され、前記絶縁ゲート型電界効果トランジスタの第２端子は前記駆動電流電圧変換素子に接続され、前記絶縁ゲート型電界効果トランジスタのゲート端子は前記コンデンサの第１端子及び前記第１のスイッチ回路に接続され、前記コンデンサの第２端子は全画素共通電位に接続されていること」、
「前記絶縁ゲート型電界効果トランジスタの第１端子に接続された前記第３のスイッチ回路の他方の端子が、前記絶縁ゲート型電界効果トランジスタのゲート端子に接続されていること」、
をその好ましい態様として含むものである。
【００２６】
また本発明は、上記第１から第３の発明において、
「前記駆動電流電圧変換素子と前記第２の電圧制御電流源とは、絶縁ゲート型電界効果トランジスタで構成されたカレントミラー構造であること」、
「絶縁ゲート型電界効果トランジスタは同一基板上に形成された薄膜トランジスタであること」、
をその好ましい態様として含むものである。
【００２７】
本発明において好ましく用いられる発光素子である有機ＥＬ素子（ＯＬＥＤ）は、等価回路では自己放電回路を持つ容量性素子であると考えられる。図１２の点線で囲んだ７の部分である。６の部分は自己放電回路である。
【００２８】
そこで、例えば、画素サイズが１００μｍ×３００μｍで、１画素あたりのＯＬＥＤが持つ容量値を６０ｐＦとし、電圧電流特性を図１３に示す特性（（Ａ）は縦軸（電流）を実数で表現、（Ｂ）は縦軸（電流）を対数で表現）であると仮定した場合、図１２に示す実験回路で駆動電流Ｉ０を１０μＡとして、ＳＷ１をＯＮ状態で１０μＡの電流を注入し安定状態になった後、ＳＷ１をＯＦＦ状態にした時のＯＬＥＤのアノード端の電圧変化に対するシミュレーションを行った。図１４がその結果である。図１４の横軸は時間軸であり、時間０ｓｅｃでＳＷ１がＯＦＦに変化した時の（アノード−カソード間電圧）の電圧変化を縦軸に示している。この結果は、最大輝度レベルから最小輝度レベルに変化した場合、駆動電流設定制御時間内（走査時間内）に制御が完全に収束しないという可能性があることを示している。本発明のように基準電圧源によりＯＬＥＤに蓄えられた電化を速やかに放電させることによって、このような課題をも解決することができる。
【００２９】
【発明の実施の形態】
本発明において、トランジスタの第１端子、第２端子とは、ゲート端子以外の２端子、即ちソース端子とドレイン端子とのいずれかを表しており、回路を流れる電流の方向、トランジスタのＰ型、Ｎ型などの条件によって、第１、第２端子のどちらがソース端子、ドレイン端子となるかは異なるが、説明の便宜上、以下に示す夫々の実施の形態においては電流の方向を片方に仮定して、ソース、ドレインのいずれかとなる２端子をソース、ドレインと固定して表すこととする。
【００３０】
また、発光素子の第１端子、第２端子や、コンデンサの第１端子、第２端子は、それぞれ２端子のうちのいずれかを表しており、これも上記トランジスタの説明と同様で具体的な回路構成によって適宜極性等を選択する。
【００３１】
さらに、発光素子として、大面積化、フルカラー化が容易などの利点を有する有機ＥＬ素子（ＯＬＥＤ）を用いた好ましい形態を示すが、発光素子は必ずしもＯＬＥＤに限るものではなく、素子に流れる電流によって輝度が制御される発光素子であればよいし、必ずしも整流特性が要求されるものでもない。
【００３２】
（実施の形態１）
図１は本発明のアクティブマトリックス型ディスプレイの実施の形態１に含まれる回路構成を示す構成図である。
【００３３】
まず、本実施の形態の構成を説明する。
【００３４】
画素回路１は、第１のｎ型薄膜トランジスタＴ１のソースにＯＬＥＤのアノードが接続されており、ソースフォロアを構成している。また、Ｔ１のゲートにはコンデンサＣの一端と第２のｎ型薄膜トランジスタＴ４のドレインが接続されており、Ｔ１のドレインには第１のｐ型薄膜トランジスタＴ２のドレインとゲート及び第２のｐ型薄膜トランジスタＴ３のゲートが接続されている。ＯＬＥＤのカソードとコンデンサの他端はＧＮＤに接続されている。Ｔ２，Ｔ３のソースは電源電位Ｖｄｄに接続されている。Ｔ３のドレインは第３のｎ型薄膜トランジスタＴ５のドレインが接続されＴ５のソースからモニタ電流Ｉｍが出力される。Ｔ４のソースが制御電圧入力端子となる。なお、Ｔ４，Ｔ５は電気的に導通状態或いは非導通状態になるスイッチ動作をするものである。Ｔ５のゲートには画素領域外部に設置された走査側駆動回路（図中に記載していない）から出力される制御信号ＳｃａｎＡが入力されており、Ｔ４のゲートには前記走査側駆動回路から出力される制御信号ＳｃａｎＢが入力されている。本実施の形態が示す構造において、Ｔ２とＴ３は、カレントミラー構造に成っていると言ってもよい。
【００３５】
上記構成に、さらに、第４のｎ型薄膜トランジスタＴ６のドレインをＯＬＥＤのアノード端に接続し、Ｔ６のソースをＴ１のゲートに接続している。Ｔ６のゲートには前記走査側駆動回路から出力されている制御信号ＳｃａｎＣが入力されている。Ｔ６はスイッチとして動作する。なお、Ｔ６のソースはＴ４のソース側に接続する形態も可能であるが、本実施の形態のようにＴ１のゲートとソースとに接続されることが好ましい。これにより、リセット期間にはＴ１のゲート、ソース間の電圧は０となり、駆動電流は流れないので発光素子の不要な発光を防ぐことが出来る。
【００３６】
これらの画素回路の構成要素において、本実施の形態及び下記の実施の形態３では、薄膜トランジスタＴ１とコンデンサＣとが第１の電圧制御電流源に、薄膜トランジスタＴ２が駆動電流電圧変換素子に、薄膜トランジスタＴ３が第２の電圧制御電流源に、薄膜トランジスタＴ４が第１のスイッチ回路に、薄膜トランジスタＴ５が第２のスイッチ回路に、薄膜トランジスタＴ６が第３のスイッチ回路に、それぞれ対応している。
【００３７】
データ側駆動回路２は、輝度情報を持つ基準電流Ｉｒを抵抗Ｒ１に流し電圧Ｖｒを発生させ、画素回路１から出力されたモニタ電流Ｉｍを抵抗Ｒ２に流し電圧（モニタ電圧）Ｖｍを発生させ、電圧比較回路ＡＭＰ１の正極入力端子にＶｒを、負極入力端子にＶｍを入力し、ＡＭＰ１の出力は第１のｎＭＯＳトランジスタＭ１のソースと接続されている。Ｍ１のドレインは第２のｎＭＯＳトランジスタＭ２のドレインと信号線Ｖｗを介して画素回路１のＴ４のソースに接続されている。Ｍ２のソースには基準電圧源Ｖｓが接続されている。この基準電圧源ＶｓはＧＮＤ電位を基準に作られており、電圧ＶｓはＯＬＥＤの端子間の電圧を発光しきい値電圧以下の固定電圧にするか、或いは、輝度情報に応じて、その駆動電流に対応する平均的なＯＬＥＤの動作電圧Ｖｏｎに等しい電圧を与えることが望ましい。この基準電圧源を用いてＯＬＥＤの蓄える電荷を急速に放出させることで、速やかに輝度を変化させることが出来、高速性が改善される。
【００３８】
これらのデータ側駆動回路の構成要素において、本実施の形態及び下記の実施の形態３では、電圧比較回路ＡＭＰ１と抵抗Ｒ１、Ｒ２と基準電流源Ｉｒとが制御回路に、ＭＯＳトランジスタＭ１、Ｍ２が選択スイッチ回路に、それぞれ対応している。
【００３９】
次に本実施の形態の動作を説明する。
【００４０】
まず、所望の輝度で画素を発光させる為の駆動電流設定制御を行う前に、ＯＬＥＤのアノード端を制御初期電圧設定制御を行う。
【００４１】
ＯＬＥＤ初期電圧設定制御は、まず、データ側駆動回路内の制御信号Ｓ１をロウレベルにしＭ１をＯＦＦ状態にし、制御信号Ｓ２をハイレベルにしＭ２をＯＮ状態にする。次に、走査信号ＳｃａｎＢをハイレベルにしＴ４をＯＮ状態にした後、走査信号ＳｃａｎＣをハイレベルにしてＴ６をＯＮ状態にする。この状態でＴ１のゲート電圧及びＯＬＥＤのアノード端電圧はＶｓに設定することができる。また、Ｔ１のゲート・ソース間電圧が０Ｖなので、Ｔ１のソース・ドレイン間に流れる電流は０Ａである。また、ＯＬＥＤ初期電圧設定制御終了にあたっては、走査信号ＳｃａｎＣをロウレベルにしＴ６をＯＦＦ状態にした後、制御信号Ｓ２をロウレベルにしＭ２をＯＦＦ状態にする。
【００４２】
そして、Ｔ４がＯＮ状態のまま、駆動電流設定制御に移行する。
【００４３】
駆動電流設定制御では、駆動電流を決定する制御電圧（Ｔ１のゲート電圧）を設定する。
【００４４】
この制御を開始するにあたって、まず、走査信号ＳｃａｎＡをハイレベルにしＴ５をＯＮ状態にした後、制御信号Ｓ１をハイレベルにしＭ１をＯＮ状態にし、制御可能状態にする。なお、この制御で決定される制御電圧は、ＯＬＥＤの発光時の動作電圧ＶｏｎにＴ１のゲート・ソース間電圧Ｖｇｓを加算した電圧となる。
【００４５】
制御可能状態になったならば、データ側駆動回路内２のＡＭＰ１の出力電圧Ｖｗを、Ｔ４を介してＴ１のゲートに与えたときにＯＬＥＤに流れる電流ＩｄをＴ１のソース側に設置されたＴ２，Ｔ３で構成されるカレントミラーで検出し、この検出された電流をデータ側駆動回路２にモニタ電流Ｉｍとして渡す。データ側駆動回路２では、輝度情報を持つ基準電流Ｉｄが抵抗Ｒ１によって電圧Ｖｒに変換され、また、モニタ電流Ｉｍが抵抗Ｒ２によって電圧Ｖｍに変換され、ＶｒとＶｍが等しくなるようにＡＭＰ１の出力電圧Ｖｗを制御する。ＶｒとＶｍが等しくなったとき、ＯＬＥＤに流れる電流Ｉｄは、所望の輝度を得る為に必要な駆動電流になっている。なお、ＡＭＰ１の出力電圧ＶｗをＴ１のゲートに書き込むと同時にこれに接続されたコンデンサＣにもその電圧Ｖｗを書き込む。
【００４６】
駆動電流が設定されたならば、走査信号ＳｃａｎＢをロウレベルにしＴ４をＯＦＦ状態（非導通状態）にした後、走査信号ＳｃａｎＡをロウレベルにしＴ５をＯＦＦ状態（非道通状態）にする。この状態では、データ側駆動回路２からの駆動電流設定制御は行われず、画素回路１のコンデンサＣに記録された電圧Ｖｗは保持され、この保持された電圧ＶｗによってＴ１のゲート電圧が制御され駆動電流ＩｄをＯＬＥＤに供給しつづける。
【００４７】
なお、制御電圧をコンデンサＣに正確に書き込む為には、制御終了時に走査信号ＳｃａｎＡ，ＳｃａｎＢの変化を同時に行わず、先に説明した順番をもって行うことが望ましい。
【００４８】
以上説明した本実施の形態の構成を用いると、所望の光量が得られる電流値が発光素子に流れるようにＯＬＥＤの発光時の動作電圧Ｖｏｎと駆動電流発生トランジスタのＶｇｓを加算した電圧を制御するので、駆動電流発生トランジスタのしきい値電圧Ｖｔｈ及びＯＬＥＤの動作電圧Ｖｏｎが共にばらついても各画素ごとの輝度が変わるといった問題は発生しない。また、駆動電流設定時と保持時では、駆動電流が流れる経路に変化が無いので、駆動電流発生トランジスタのアーリー効果に関しては完全に関係ないものになっている。
【００４９】
さらに、駆動電流を発生するトランジスタのソース・ドレイン電圧が、ＯＬＥＤの発光動作時のアノード・カソード端電圧（ＯＮ電圧）が輝度によって大きく変化したり、あるいは、経時劣化によってＯＮ電圧が大きく上昇して十分に取れず３極管領域での動作状態になったとしても、安定且つ正確に駆動電流をＯＬＥＤに供給することができる。
【００５０】
また、配線の寄生容量に対してモニタ電流Ｉｍが小さく、制御が安定に行えない危険性がある場合は、Ｔ２，Ｔ３のカレントミラーのミラー比を適切に設計し、これに伴い、データ側駆動回路内の抵抗値を変更すればよい。
【００５１】
さらに、本実施の形態の説明では、輝度情報を基準電流Ｉｒに持たせたが、これに限らず、基準電流Ｉｒを一定にし、抵抗Ｒ１の抵抗値を可変することで、輝度情報に応じた発光輝度を制御することも可能であるし、基準電流Ｉｒ及び抵抗Ｒ１の抵抗値を一定にし、抵抗Ｒ２の抵抗値を可変し発光輝度を制御することも可能である。
【００５２】
また、本実施の形態における画素回路のＴ４，Ｔ５はｎ型薄膜トランジスタとなっているが、先述したようにこのトランジスタはスイッチとして動作するものであり、ｐ型薄膜トランジスタを用いても構わない。ただし、ｐ型薄膜トランジスタを使用した場合は、反転した制御信号をゲートに入力しなければならない。
【００５３】
なお、本実施の形態では、アモルファスシリコン或いはポリシリコンを用いた絶縁ゲート型薄膜トランジスタを念頭において説明してきたが、必ずしもシリコン系材料によるトランジスタを使用することに限らず、化合物半導体或いは有機半導体などで形成されたトランジスタでも同様の効果を得ることができるのであれば、本発明に用いるトランジスタの種類は限定されるものでない。
【００５４】
（実施の形態２）
本実施の形態は、実施の形態１で示した回路構成を持つアクティブマトリックス型ディスプレイの全体の構成を示すものである。図１０はその構成図であり、図１１は本実施の形態のアクティブマトリックス型ディスプレイの動作を説明する為のタイミングチャートである。
【００５５】
図１０では、Ｍ×Ｎ個の画素を有するディスプレイの一部を示している。データ線方向に並ぶ画素回路（図１０中では縦方向に並ぶ画素回路）のＶｗ端子は全て接続されており、同様にＶｍ端子も全て接続され、データ側駆動回路に接続されている。また、走査線方向に並ぶ画素回路（図１０中では横方向に並ぶ画素回路）のＳｃａｎＡ，ＳｃａｎＢは各々全て走査側駆動回路のＳｃａｎＡ，ＳｃａｎＢに接続されている。なお、走査側駆動回路とデータ側駆動回路は、同期して動作する必要があるので、タイミングの制御を行う信号供給回路５が設置されている。輝度情報のデータ（Ｄａｔａ）とクロック（Ｃｋ）は、まず信号供給回路５に入力され、Ｄａｔａはデータ側駆動回路２に、Ｃｋはデータ側駆動回路２と走査側駆動回路３に出力される。
【００５６】
本実施の形態での動作を説明する。
【００５７】
まず、１ライン目の走査が開始すると、まず走査信号ＳｃａｎＡはハイレベルになり、同時にデータ側駆動回路内の基準電流源は画像情報に基づいた電流値を設定する。つぎに走査信号ＳｃａｎＢはハイレベルになり、選択された各画素回路は駆動電流設定制御が開始される。
【００５８】
規定時間内で１ライン目の駆動電流設定制御は終了し、続いて２ライン目の制御が行われる。制御終了は、まず走査信号ＳｃａｎＢをロウレベルにし、つづいて走査信号ＳｃａｎＡがロウレベルになる。これと同時に２ライン目の動作が開始される。駆動電流設定制御が終了し、次回の走査まで、画素回路ではコンデンサに保持された電圧に基づいて駆動電流がＯＬＥＤに供給されＯＬＥＤは発光しつづける。
【００５９】
本実施の形態における制御信号のタイミングは、図１１に示す関係が望ましい。
【００６０】
各画素の発光動作の詳細な説明は、実施の形態１に示しているので、ここでは省略する。
【００６１】
なお、本実施の形態においては実施の形態１で示した回路構成を持つアクティブマトリックス型ディスプレイを示したが、以下の実施の形態３〜７に示す構成の回路を用いても、同様にしてアクティブマトリックス型ディスプレイを作製し、動作させることができる。
【００６２】
（実施の形態３）
図２は本発明のアクティブマトリックス型ディスプレイの実施の形態３に含まれる回路構成を示す構成図である。
【００６３】
本実施の形態の実施の形態１との違いは、ＯＬＥＤを電源電位側に配置したことである。まず、本実施の形態の構成を説明する。
【００６４】
画素回路１は、第１のｐ型薄膜トランジスタＴ１のソースにＯＬＥＤのカソードが接続されており、ソースフォロアを構成している。また、Ｔ１のゲートにはコンデンサＣの一端と第１のｎ型薄膜トランジスタＴ４のドレインが接続されており、Ｔ１のドレインには第２のｎ型薄膜トランジスタＴ２のドレインとゲート及び第３のｎ型薄膜トランジスタＴ３のゲートが接続されている。ＯＬＥＤのアノードとコンデンサの他端は電源電位Ｖｄｄに接続されている。Ｔ２，Ｔ３のソースはＧＮＤに接続されている。Ｔ３のドレインは第４のｎ型薄膜トランジスタＴ５のソースが接続されＴ５のドレインからモニタ電流Ｉｍが出力される。Ｔ４のソースが制御電圧入力端子となる。なお、Ｔ４，Ｔ５は電気的に導通状態或いは非導通状態になるスイッチ動作をするものである。Ｔ５のゲートには画素領域外部に設置された走査側駆動回路（図中に記載していない）から出力される制御信号ＳｃａｎＡが入力されており、Ｔ４のゲートには前記走査側駆動回路から出力される制御信号ＳｃａｎＢが入力されている。本実施の形態が示す構造において、Ｔ２とＴ３は、カレントミラー構造になっていると言ってもよい。
【００６５】
上記構成に、さらに、第５のｎ型薄膜トランジスタＴ６のドレインをＯＬＥＤのカソードに接続し、Ｔ６のソースをＴ１のゲートに接続されている。Ｔ６のゲートには前記走査側駆動回路から出力されている走査信号ＳｃａｎＣが入力されている。Ｔ６はスイッチとして動作する。
【００６６】
データ側駆動回路２は、輝度情報を持つ基準電流Ｉｒを抵抗Ｒ１に流し電圧Ｖｒを発生させ、画素回路１から出力されたモニタ電流Ｉｍを抵抗Ｒ２に流し電圧（モニタ電圧）Ｖｍを発生させ、電圧比較回路ＡＭＰ１の正極入力端子にＶｒを、負極入力端子にＶｍを入力し、ＡＭＰ１の出力は第１のｎＭＯＳトランジスタＭ１のソースと接続されている。Ｍ１のドレインは第２のｎＭＯＳトランジスタＭ２のドレインと信号線Ｖｗを介して画素回路１のＴ４のソースに接続されている。Ｍ２のソースには基準電圧源Ｖｓが接続されている。この基準電圧源Ｖｓは電源電位Ｖｄｄを基準に作られており、電圧ＶｓはＯＬＥＤの端子間電圧を発光しきい値電圧以下の固定電圧にするか、或いは、輝度情報に応じて、その駆動電流に対応する平均的なＯＬＥＤの動作電圧Ｖｏｎに等しい電圧を与えることが望ましい。
【００６７】
本実施の形態の動作は、極性の変化に注意すれば実施の形態１の動作方法と同様の方法で可能であるので説明は省略する。
【００６８】
以上に示した本実施の形態の構成を用いることで、実施の形態１と同様な効果が得られる。
【００６９】
モニタ電流の小さい場合の対処に対しても、実施の形態１と同様にカレントミラー比を適切に設計すればよい。
【００７０】
本実施の形態の説明でも輝度情報を基準電流Ｉｒに持たせたが、この限りでなく実施の形態１で示したように、抵抗に持たせても構わない。
【００７１】
また、本実施の形態で画素回路のＴ４，Ｔ５，Ｔ６、及び、データ側駆動回路内のＭ１，Ｍ２はｎ型のトランジスタとなっているが、先述したようにこのトランジスタはスイッチとして動作するものであり、ｐ型のトランジスタを用いても構わない。ただし、ｐ型のトランジスタを使用した場合は、反転した制御信号をゲートに入力しなければならない。
【００７２】
なお、使用するトランジスタの種類に関しては、実施の形態１と同様である。
【００７３】
（実施の形態４）
カラーディスプレイの単色１画素あたりの大きさを考えると、約３００μｍ（縦）×約１００μｍ（横）程度となり、これを考慮すると、走査線、データ線はできる限り少ない方が望ましい。本実施の形態はこれを考慮した本発明の具体的な実施形態である。
【００７４】
図３は本発明のアクティブマトリックス型ディスプレイの実施の形態４に含まれる回路構成を示す構成図である。
【００７５】
まず、本実施の形態の画素回路１の構成を説明する。
【００７６】
画素回路１は、第１のｎ型薄膜トランジスタＴ１のソースにＯＬＥＤのアノードが接続されており、ソースフォロアを構成している。また、Ｔ１のゲートにはコンデンサＣの一端と第２のｎ型薄膜トランジスタＴ４のドレインが接続されており、Ｔ１のドレインには第１のｐ型薄膜トランジスタＴ２のドレインとゲート及び第２のｐ型薄膜トランジスタＴ３のゲートが接続されている。ＯＬＥＤのカソードとコンデンサの他端はＧＮＤに接続されている。Ｔ２，Ｔ３のソースは電源電位Ｖｄｄに接続されている。Ｔ３のドレインは第３のｎ型薄膜トランジスタＴ５のドレインが接続されている。Ｔ４のソースとＴ５のソースは短絡しており、画素回路１から出力される信号線は１本であり、この信号線名をＶｃとする。なお、Ｔ４，Ｔ５は電気的に導通状態或いは非導通状態になるスイッチ動作をするものである。Ｔ５のゲートには画素領域外部に設置された走査側駆動回路（図中に記載していない）から出力される制御信号ＳｃａｎＡが入力されており、Ｔ４のゲートには前記走査側駆動回路から出力される制御信号ＳｃａｎＢが入力されている。本実施の形態が示す構造において、Ｔ２とＴ３は、カレントミラー構造に成っていると言ってもよい。
【００７７】
これらの画素回路の構成要素において、本実施の形態及び下記の実施の形態５では、薄膜トランジスタＴ１とコンデンサＣとが第１の電圧制御電流源に、薄膜トランジスタＴ２が駆動電流電圧変換素子に、薄膜トランジスタＴ３が第２の電圧制御電流源に、薄膜トランジスタＴ４が第１のスイッチ回路に、薄膜トランジスタＴ５が第２のスイッチ回路に、それぞれ対応している。
【００７８】
データ側駆動回路内２の構成を説明する。
【００７９】
画素回路１と接続されている信号線Ｖｃは、第１のｎＭＯＳトランジスタＭ１のドレインと第２のｎＭＯＳトランジスタＭ２のドレインに接続されている。Ｍ１のゲートには制御信号Ｓ１が、Ｍ２のゲートには制御信号Ｓ２が入力されている。Ｍ１のソースは抵抗Ｒ２とサンプルホールド回路４に接続され、抵抗Ｒ２の他端はＧＮＤに接続されている。サンプルホールド回路４には制御信号ＳＨが入力されている。サンプルホールド回路４の出力は電圧比較回路ＡＭＰ１の負入力端子に接続されている。ＡＭＰ１の出力はＭ２のソースに接続されている。また、輝度情報を持つ基準電流Ｉｒは抵抗Ｒ１とＡＭＰ１の正入力端子に接続され、抵抗Ｒ１の他端はＧＮＤに接続されている。なお、ＡＭＰ１はＭＯＳトランジスタで構成され、出力端はチャージポンプ構成になっていることが望ましい。本実施の形態の構成では、Ｍ１，Ｍ２はスイッチ回路として動作する。
【００８０】
これらのデータ側駆動回路の構成要素において、本実施の形態及び下記の実施の形態５では、電圧比較回路ＡＭＰ１とサンプルホールド回路４と抵抗Ｒ１、Ｒ２と基準電流源Ｉｒとが制御回路に、ＭＯＳトランジスタＭ１、Ｍ２が入出力切り替えスイッチに、それぞれ対応している。
【００８１】
先述したデータ側駆動回路内のサンプルホールド回路４の構成は、例えば、図６に示す構成で実現できる。
【００８２】
図６に示すサンプルホールド回路の説明をする。
【００８３】
入力端子となるＶｉｎは第１のｎＭＯＳトランジスタＴS１のゲートに入力されている。ＴS１のソースは第２のｎＭＯＳトランジスタＴS２のソースと第３のｎＭＯＳトランジスタＴS３のドレインに接続されている。ＴS３のソースはＧＮＤに接続され、ＴS３のドレインに所望の定電流が発生できるようにＴS３のゲートには電圧Ｖ１が入力されている。ＴS１のドレインは第１のｐＭＯＳトランジスタＴS４のドレインとゲート及び第２のｐＭＯＳトランジスタＴS５のゲートに接続されている。ＴS４，ＴS５のソースは電源電位Ｖｄｄに接続されている。ＴS２のドレインはＴS２のゲート及びＴS５のドレインに及び第４のｎＭＯＳトランジスタＴS６のドレインに接続されている。ＴS６のソースにはコンデンサＣSが接続されておりこの端が出力となる。ＴS６のゲートには制御信号Ｓ３が入力されている。
【００８４】
この構造で、入力された電圧Ｖｉｎと等しい電圧がＴS２のゲートに出力される。ＴS６が制御信号Ｓ３によってＯＮ状態のとき、入力電圧Ｖｉｎと等しい電圧がが出力端子に出力されて、これと同時にコンデンサＣSにもその電圧が書き込まれる。ＴS６が制御信号Ｓ３によってＯＦＦ状態のとき、コンデンサＣSの電圧は直前に書き込まれた電圧を保持される。
【００８５】
次に、本実施の形態の動作の一例を、図５に示すタイミングチャートを用いて説明する。
【００８６】
時間ｔｃは走査選択時間であり、すなわち駆動電流設定制御可能時間である。この時間内には、輝度情報変換時間ｔｓと駆動電流設定制御時間ｔｎ（ｎ＝１〜５）があり、時間ｔｎ（ｎ＝１〜５）はモニタ電流サンプリング時間ｔａｎ（ｎ＝１〜５）と制御電圧書き込み時間ｔｂｎ（ｎ＝１〜５）で構成されている。本実施の形態ではｎ＝１〜５となっているが、この限りでなく、時間の許す限り何度行っても良い。
【００８７】
まず、ｔｓの時間では、輝度情報により基準電流Ｉｒが変化し、これに伴い電圧Ｖｒも変化する。
【００８８】
次に、ｔａ１の時間では、
ＳｃａｎＡ＝ハイレベル →Ｔ５＝ＯＮ
ＳｃａｎＢ＝ロウレベル →Ｔ４＝ＯＦＦ
Ｓ１＝ハイレベル →Ｍ１＝ＯＮ
Ｓ２＝ロウレベル →Ｍ２＝ＯＦＦ
ＳＨ＝ハイレベル →サンプリング状態
となる。この状態で、画素回路からのモニタ電流Ｉｍがデータ側駆動回路内でモニタ電圧Ｖｍ０に変換され、電圧比較回路ＡＭＰ１の負入力端子にサンプリング電圧Ｖｍが入力される。この時点では、画素内のコンデンサに書き込まれた電圧情報は、前回の情報から変化していないので、ＶｍとＶｒには大きな電位差がある。この電位差に基づいて電圧比較器ＡＭＰ１はＶｍがＶｒと等しくなるように強力な制御指令を発生させる。すなわち、ＡＭＰ１の出力端をチャージポンプ構成になっていたならば、ＡＭＰ１の出力はチャージポンプを構成する２つの電流源の差電流となり、強力な制御指令というのは差電流が最大ということである。
【００８９】
続いてｔｂ１の時間では、
ＳｃａｎＡ＝ロウレベル →Ｔ５＝ＯＦＦ
ＳｃａｎＢ＝ハイレベル →Ｔ４＝ＯＮ
Ｓ１＝ロウレベル →Ｍ１＝ＯＦＦ
Ｓ２＝ハイレベル →Ｍ２＝ＯＮ
ＳＨ＝ロウレベル →ホールド状態
となり、ＡＭＰ１の出力信号（制御信号）を画素回路のＴ１のゲート及びコンデンサに書き込み、これに従って駆動電流Ｉｄが変化する。書き込む時間はｔｘで与えられ、この時間の大きさによって制御利得が決まる。
【００９０】
続いてｔａ２の時間では、ｔａ１の時間と同様に、
ＳｃａｎＡ＝ハイレベル →Ｔ５＝ＯＮ
ＳｃａｎＢ＝ロウレベル →Ｔ４＝ＯＦＦ
Ｓ１＝ハイレベル →Ｍ１＝ＯＮ
Ｓ２＝ロウレベル →Ｍ２＝ＯＦＦ
ＳＨ＝ハイレベル →サンプリング状態
となり、モニタ電流Ｉｍがモニタ電圧Ｖｍに変換され、モニタ電圧Ｖｍがサンプリングされる。このとき、ｔｂ１の時間で画素回路のコンデンサの電圧が書き換わった為、ＶｍとＶｒとの電位差は、ｔａ１の時間のときに比べ小さくなっているのでＡＭＰ１の出力は先ほどに比べると弱い制御指令を発生している。
【００９１】
続いてｔｂ２の時間で再びｔｂ１と同様に、
ＳｃａｎＡ＝ロウレベル →Ｔ５＝ＯＦＦ
ＳｃａｎＢ＝ハイレベル →Ｔ４＝ＯＮ
Ｓ１＝ロウレベル →Ｍ１＝ＯＦＦ
Ｓ２＝ハイレベル →Ｍ２＝ＯＮ
ＳＨ＝ロウレベル →ホールド状態
となり、画素回路のＴ１のゲート及びコンデンサにＡＭＰ１の出力信号を書き込む。しかしながら、ｔｂ１のときに比べ、ＡＭＰ１の出力信号（制御指令）は弱くなっているので同じｔｘの時間で変化できる駆動電流の変化量は少なくなっている。
【００９２】
同様にｔａ３→ｔｂ３→ｔａ４→ｔｂ４と順次制御を繰り返し、目標値に収束していく。
【００９３】
本実施の形態を示す図５のように、例えば、ｔａ５の時間でＶｍとＶｒが等しくなったと判定されたならば、ｔｂ５ではＡＭＰ１からの制御出力は前回の制御電圧を保持するといった状態になる。
【００９４】
以上説明した本実施の形態の構成を用いれば、実施の形態１と同様に、アーリー効果の影響を受けることなく、しかも安定且つ正確に駆動電流をＯＬＥＤに供給することができる。
【００９５】
また、画素回路から出力されたモニタ電流の検出と駆動電流設定電圧制御をサンプリングホールド回路を用いて順次交互に繰り返して行うことにより、所望の輝度を得る為に必要な駆動電流を設定することができる。そして、これにより画素回路とデータ側駆動回路とを繋ぐ信号線を１本にすることができる。
【００９６】
なお、制御信号をコンデンサＣに正確に書き込む為には、図５で示すような順番でスイッチ動作することが望ましい。
【００９７】
また、本実施の形態で画素回路のＴ４，Ｔ５、及び、データ側駆動回路内のＭ１，Ｍ２はｎ型のトランジスタとなっているが、先述したようにこのトランジスタはスイッチとして動作するものであり、ｐ型のトランジスタを用いても構わない。ただし、ｐ型のトランジスタを使用した場合は、反転した制御信号をゲートに入力しなければならない。
【００９８】
モニタ電流の小さい場合の対処に対しても、実施の形態１と同様にカレントミラー比を適切に設計すればよい。
【００９９】
本実施の形態の説明でも輝度情報を基準電流Ｉｒに持たせたが、この限りでなく実施の形態１で示したように、抵抗に持たせても構わない。
【０１００】
なお、使用するトランジスタの種類に関しては、実施の形態１と同様である。
【０１０１】
（実施の形態５）
図４は本発明のアクティブマトリックス型ディスプレイの実施の形態５に含まれる回路構成を示す構成図である。
【０１０２】
本実施の形態の実施の形態４との違いは、ＯＬＥＤを電源電位側に配置したことである。動作概念は実施の形態４と同じなので、本実施の形態の構成のみを説明する。
【０１０３】
画素回路１の構成は、第１のｐ型薄膜トランジスタＴ１のソースにＯＬＥＤのカソードが接続されており、ソースフォロアを構成している。また、Ｔ１のゲートにはコンデンサＣの一端と第１のｎ型薄膜トランジスタＴ４のドレインが接続されており、Ｔ１のドレインには第２のｎ型薄膜トランジスタＴ２のドレインとゲート及び第３のｎ型薄膜トランジスタＴ３のゲートが接続されている。ＯＬＥＤのアノードとコンデンサの他端は電源電位Ｖｄｄに接続されている。Ｔ２，Ｔ３のソースはＧＮＤに接続されている。Ｔ３のドレインは第４のｎ型薄膜トランジスタＴ５のソースが接続されている。Ｔ４のソースとＴ５のドレインは短絡しており、画素回路１から出力される信号線は１本であり、この信号線名をＶｃとする。なお、Ｔ４，Ｔ５は電気的に導通状態或いは非導通状態になるスイッチ動作をするものである。Ｔ５のゲートには画素領域外部に設置された走査側駆動回路（図中に記載していない）から出力される制御信号ＳｃａｎＡが入力されており、Ｔ４のゲートには前記走査側駆動回路から出力される制御信号ＳｃａｎＢが入力されている。本実施の形態が示す構造において、Ｔ２とＴ３は、カレントミラー構造に成っていると言ってもよい。
【０１０４】
データ側駆動回路２の構成を説明する。
【０１０５】
画素と接続されている信号線Ｖｃは、第１のｎＭＯＳトランジスタＭ１のソースと第２のｎＭＯＳトランジスタＭ２のドレインに接続されている。Ｍ１のゲートには制御信号Ｓ１が、Ｍ２のゲートには制御信号Ｓ２が入力されている。Ｍ１のドレインは抵抗Ｒ２とサンプルホールド回路４に接続され、抵抗Ｒ２の他端は電源電位Ｖｄｄに接続されている。サンプルホールド回路４には制御信号ＳＨが入力されている。サンプルホールド回路４の出力は電圧比較回路ＡＭＰ１の負入力端子に接続されている。ＡＭＰ１の出力はＭ２のソースに接続されている。また、輝度情報を持つ基準電流Ｉｒは抵抗Ｒ１とＡＭＰ１の正入力端子に接続され、抵抗Ｒ１の他端は電源電位Ｖｄｄに接続されている。なお、ＡＭＰ１はＭＯＳトランジスタで構成され、出力端はチャージポンプ構成になっていることが望ましい。本実施の形態の構成では、Ｍ１，Ｍ２はスイッチ回路として動作する。
【０１０６】
サンプルホールド回路４の構成は、実施の形態４と同様に、例えば、図６に示す構成で実現できる。
【０１０７】
本実施形態においても、実施の形態４と同様の効果が得られる。
【０１０８】
また、構成の変更についても実施の形態４と同様に可能である。
【０１０９】
（実施の形態６）
図７は本発明のアクティブマトリックス型ディスプレイの実施の形態６に含まれる回路構成を示す構成図である。
【０１１０】
まず、本実施の形態の画素回路１の構造を説明する。
【０１１１】
画素回路１は、第１のｎ型薄膜トランジスタＴ１のソースにＯＬＥＤのアノードが接続されており、ソースフォロアを構成している。また、Ｔ１のゲートにはコンデンサＣの一端と第２のｎ型薄膜トランジスタＴ４のドレインが接続されており、Ｔ１のドレインには第１のｐ型薄膜トランジスタＴ２のドレインとゲート及び第２のｐ型薄膜トランジスタＴ３のゲートが接続されている。ＯＬＥＤのカソードとコンデンサの他端はＧＮＤに接続されている。Ｔ２，Ｔ３のソースは電源電位Ｖｄｄに接続されている。Ｔ３のドレインは第３のｎ型薄膜トランジスタＴ５のドレインが接続されている。Ｔ４のソースとＴ５のソースは短絡しており、画素回路１から出力される信号線は１本であり、この信号線名をＶｃとする。なお、Ｔ４，Ｔ５は電気的に導通状態或いは非導通状態になるスイッチ動作をするものである。Ｔ５のゲートには画素領域外部に設置された走査側駆動回路（図中に記載していない）から出力される制御信号ＳｃａｎＡが入力されており、Ｔ４のゲートには前記走査側駆動回路から出力される制御信号ＳｃａｎＢが入力されている。
【０１１２】
以上までの構成は、実施の形態４と同様である。本実施の形態は、この構成に、さらに、第４のｎ型薄膜トランジスタＴ６のドレインをＯＬＥＤのアノード端に接続し、Ｔ６のソースをＴ１のゲートに接続している。Ｔ６のゲートには前記走査側駆動回路から出力されている制御信号ＳｃａｎＣが入力されている。Ｔ６はスイッチとして動作する。なお、本実施の形態が示す構造において、Ｔ２とＴ３は、カレントミラー構造に成っていると言ってもよい。
【０１１３】
これらの画素回路の構成要素において、本実施の形態及び下記の実施の形態７では、薄膜トランジスタＴ１とコンデンサＣとが第１の電圧制御電流源に、薄膜トランジスタＴ２が駆動電流電圧変換素子に、薄膜トランジスタＴ３が第２の電圧制御電流源に、薄膜トランジスタＴ４が第１のスイッチ回路に、薄膜トランジスタＴ５が第２のスイッチ回路に、薄膜トランジスタＴ６が第３のスイッチ回路に、それぞれ対応している。
【０１１４】
画素領域外部に設置されたデータ側駆動回路２について説明する。
【０１１５】
画素回路１と接続されている信号線Ｖｃは、第１のｎＭＯＳトランジスタＭ１のドレインと、第２のｎＭＯＳトランジスタＭ２のドレインと、第３のｎＭＯＳトランジスタＭ３のドレインに接続されている。Ｍ１のゲートには制御信号Ｓ１が、Ｍ２のゲートには制御信号Ｓ２が、Ｍ３のゲートには制御信号Ｓ３が入力されている。Ｍ１のソースは抵抗Ｒ２とサンプルホールド回路４に接続され、Ｒ２の他端はＧＮＤに接続されている。サンプルホールド回路４には制御信号ＳＨが入力されている。サンプルホールド回路４の出力は電圧比較回路ＡＭＰ１の負入力端子に接続されている。ＡＭＰ１の出力はＭ２のソースに接続されている。また、輝度情報を持つ基準電流Ｉｒは抵抗Ｒ１とＡＭＰ１の正入力端子に接続され、抵抗Ｒ１の他端はＧＮＤに接続されている。なお、ＡＭＰ１はＭＯＳトランジスタで構成され、出力端はチャージポンプ構成になっていることが望ましい。Ｍ３のソースには基準電圧源Ｖｓが接続されている。この基準電圧源ＶｓはＧＮＤ電位を基準に作られており、電圧ＶｓはＯＬＥＤの発光しきい値電圧以下の固定電圧にするか、或いは、輝度情報に応じて、その駆動電流に対応する平均的なＯＬＥＤの動作電圧Ｖｏｎに等しい電圧を与えることが望ましい。
【０１１６】
サンプルホールド回路４は、例えば、図６に示す構造を用いて構わない。
【０１１７】
これらのデータ側駆動回路の構成要素において、本実施の形態及び下記の実施の形態７では、電圧比較回路ＡＭＰ１とサンプルホールド回路４と抵抗Ｒ１、Ｒ２と基準電流源Ｉｒとが制御回路に、ＭＯＳトランジスタＭ１、Ｍ２が入出力切り替えスイッチに、ＭＯＳトランジスタＭ２、Ｍ３が選択スイッチ回路に、それぞれ対応している。即ち、本実施の形態及び下記の実施の形態７では、Ｍ２は２つのスイッチの構成要素を兼ねる構成となっている。
【０１１８】
次に、本実施の形態の動作の一例を、図９に示すタイミングチャートを用いて説明する。
【０１１９】
時間ｔｃは走査選択時間であり、すなわち駆動電流設定制御可能時間である。この時間内には、輝度情報変換およびＯＬＥＤアノード端電圧設定時間ｔｓと駆動電流設定制御時間ｔｎ（ｎ＝１〜５）があり、時間ｔｎはモニタ電流サンプリング時間ｔａｎ（ｎ＝１〜５）と制御電圧書き込み時間ｔｂｎ（ｎ＝１〜５）で構成されている。本実施の形態ではｎ＝１〜５となっているが、この限りでなく、時間の許す限り何度行っても良い。
【０１２０】
まず、ｔｓの時間で、
ＳｃａｎＡ＝ロウレベル →Ｔ５＝ＯＦＦ
ＳｃａｎＢ＝ハイレベル →Ｔ４＝ＯＮ
ＳｃａｎＣ＝ハイレベル →Ｔ６＝ＯＮ
Ｓ１＝ロウレベル →Ｍ１＝ＯＦＦ
Ｓ２＝ロウレベル →Ｍ２＝ＯＦＦ
Ｓ３＝ハイレベル →Ｍ３＝ＯＮ
ＳＨ＝ロウレベル →ホールド状態
となり、データ側駆動回路内では、基準電流Ｉｒが変化し、これに伴い電圧Ｖｒも変化する。これと同時に、ＯＬＥＤのアノード端電圧を電圧Ｖｓに設定する制御が行われる。
【０１２１】
続いて、ｔａ１の時間で、
ＳｃａｎＡ＝ハイレベル →Ｔ５＝ＯＮ
ＳｃａｎＢ＝ロウレベル →Ｔ４＝ＯＦＦ
ＳｃａｎＣ＝ロウレベル →Ｔ６＝ＯＦＦ
Ｓ１＝ハイレベル →Ｍ１＝ＯＮ
Ｓ２＝ロウレベル →Ｍ２＝ＯＦＦ
Ｓ３＝ロウレベル →Ｍ３＝ＯＦＦ
ＳＨ＝ハイレベル →サンプリング状態
となる。この状態で、画素回路からのモニタ電流Ｉｍがデータ側駆動回路内でモニタ電圧Ｖｍ０に変換され、電圧比較回路ＡＭＰ１の負入力端子にサンプリング電圧Ｖｍが入力される。この時点では、画素内のコンデンサに書き込まれた電圧情報は、前回の情報のから変化していないので、ＶｍとＶｒには大きな電位差がある。
【０１２２】
この電位差に基づいて電圧比較器ＡＭＰ１はＶｍがＶｒと等しくなるように強力な制御指令を発生させる。すなわち、ＡＭＰ１の出力端をチャージポンプ構成にしていたならば、ＡＭＰ１の出力はチャージポンプを構成する２つの電流源の差電流となり、強力な制御指令というのは差電流が大きいということである。
【０１２３】
続いてｔｂ１の時間で、
ＳｃａｎＡ＝ロウレベル →Ｔ５＝ＯＦＦ
ＳｃａｎＢ＝ハイレベル →Ｔ４＝ＯＮ
ＳｃａｎＣ＝ロウレベル →Ｔ６＝ＯＦＦ
Ｓ１＝ロウレベル →Ｍ１＝ＯＦＦ
Ｓ２＝ハイレベル →Ｍ２＝ＯＮ
Ｓ３＝ロウレベル →Ｍ３＝ＯＦＦ
ＳＨ＝ロウレベル →ホールド状態
となり、ＡＭＰ１の出力信号（制御信号）を画素回路のＴ１のゲート及びコンデンサに書き込み、これに従って駆動電流Ｉｄが変化する。書き込む時間はｔｘで与えられ、この時間の大きさによって制御利得が決まる。
【０１２４】
続いてｔａ２の時間では、ｔａ１の時間と同様に、
ＳｃａｎＡ＝ハイレベル →Ｔ５＝ＯＮ
ＳｃａｎＢ＝ロウレベル →Ｔ４＝ＯＦＦ
ＳｃａｎＣ＝ロウレベル →Ｔ６＝ＯＦＦ
Ｓ１＝ハイレベル →Ｍ１＝ＯＮ
Ｓ２＝ロウレベル →Ｍ２＝ＯＦＦ
Ｓ３＝ロウレベル →Ｍ３＝ＯＦＦ
ＳＨ＝ハイレベル →サンプリング状態
となり、モニタ電流Ｉｍがモニタ電圧Ｖｍに変換され、モニタ電圧Ｖｍがサンプリングされる。このとき、ｔｂ１の時間で画素回路のコンデンサの電圧が書き換わった為、ＶｍとＶｒとの電位差は、ｔａ１の時間のときに比べ小さくなっているのでＡＭＰ１の出力は先ほどに比べると弱い制御指令を発生している。
【０１２５】
続いてｔｂ２の時間で再びｔｂ１と同様に、
ＳｃａｎＡ＝ロウレベル →Ｔ５＝ＯＦＦ
ＳｃａｎＢ＝ハイレベル →Ｔ４＝ＯＮ
ＳｃａｎＣ＝ロウレベル →Ｔ６＝ＯＦＦ
Ｓ１＝ロウレベル →Ｍ１＝ＯＦＦ
Ｓ２＝ハイレベル →Ｍ２＝ＯＮ
Ｓ３＝ロウレベル →Ｍ３＝ＯＦＦ
ＳＨ＝ロウレベル →ホールド状態
となり、画素回路のＴ１のゲート及びコンデンサにＡＭＰ１の出力信号を書き込む。しかしながら、ｔｂ１のときに比べ、ＡＭＰ１の出力信号（制御指令）は弱くなっているので同じｔｘの時間で変化できる駆動電流の変化量は少なくなっている。
【０１２６】
同様にｔａ３→ｔｂ３→ｔａ４→ｔｂ４と順次制御を繰り返し、目標値に収束していく。
【０１２７】
本実施の形態を示す図５のように、例えば、ｔａ５の時間でＶｍとＶｒが等しくなったと判定されたならば、ｔｂ５ではＡＭＰ１からの制御出力は前回の制御電圧を保持するといった状態になる。
【０１２８】
本実施の形態によれば、実施の形態１の効果と、実施の形態４の効果との両方の効果が得られる。
【０１２９】
また、構成の変更についても実施の形態１や４と同様に可能である。
【０１３０】
（実施の形態７）
図８は本発明のアクティブマトリックス型ディスプレイの実施の形態７に含まれる回路構成を示す構成図である。
【０１３１】
本実施の形態の実施の形態６との違いは、ＯＬＥＤを電源電位側に配置したことである。動作概念は実施の形態６と同じなので、本実施の形態の構成のみを説明する。
【０１３２】
画素回路１の構成は、第１のｐ型薄膜トランジスタＴ１のソースにＯＬＥＤのカソードが接続されており、ソースフォロアを構成している。また、Ｔ１のゲートにはコンデンサＣの一端と第１のｎ型薄膜トランジスタＴ４のドレインが接続されており、Ｔ１のドレインには第２のｎ型薄膜トランジスタＴ２のドレインとゲート及び第３のｎ型薄膜トランジスタＴ３のゲートが接続されている。ＯＬＥＤのアノードとコンデンサの他端は電源電位Ｖｄｄに接続されている。Ｔ２，Ｔ３のソースはＧＮＤに接続されている。Ｔ３のドレインは第４のｎ型薄膜トランジスタＴ５のソースが接続されている。Ｔ４のソースとＴ５のドレインは短絡しており、画素回路１から出力される信号線は１本であり、この信号線名をＶｃとする。なお、Ｔ４，Ｔ５は電気的に導通状態或いは非導通状態になるスイッチ動作をするものである。Ｔ５のゲートには画素領域外部に設置された走査側駆動回路（図中に記載していない）から出力される制御信号ＳｃａｎＡが入力されており、Ｔ４のゲートには前記走査側駆動回路から出力される制御信号ＳｃａｎＢが入力されている。
【０１３３】
以上までの構成は、実施の形態５と同じである。本実施の形態は、この構造に、さらに、第５のｎ型薄膜トランジスタＴ６のドレインをＯＬＥＤのカソード端に接続し、Ｔ６のソースをＴ１のゲートに接続している。Ｔ６のゲートには前記走査側駆動回路から出力されている制御信号ＳｃａｎＣが入力されている。Ｔ６はスイッチとして動作する。なお、本実施の形態が示す構造において、Ｔ２とＴ３は、カレントミラー構造に成っていると言ってもよい。
【０１３４】
画素領域外部に設置されたデータ側駆動回路２について説明する。
【０１３５】
画素回路１と接続されている信号線Ｖｃは、第１のｎＭＯＳトランジスタＭ１のソースと、第２のｎＭＯＳトランジスタＭ２のドレインと、第３のｎＭＯＳトランジスタＭ３のドレインに接続されている。Ｍ１のゲートには制御信号Ｓ１が、Ｍ２のゲートには制御信号Ｓ２が、Ｍ３のゲートには制御信号Ｓ３が入力されている。Ｍ１のドレインは抵抗Ｒ２とサンプルホールド回路４に接続され、Ｒ２の他端は電源電位Ｖｄｄに接続されている。サンプルホールド回路４には制御信号ＳＨが入力されている。サンプルホールド回路４の出力は電圧比較回路ＡＭＰ１の負入力端子に接続されている。ＡＭＰ１の出力はＭ２のソースに接続されている。また、輝度情報を持つ基準電流Ｉｒは抵抗Ｒ１とＡＭＰ１の正入力端子に接続され、抵抗Ｒ１の他端は電源電位Ｖｄｄに接続されている。なお、ＡＭＰ１はＭＯＳトランジスタで構成され、出力端はチャージポンプ構成になっていることが望ましい。Ｍ３のソースには基準電圧源Ｖｓが接続されている。この基準電圧源Ｖｓは電源電位Ｖｄｄを基準に作られており、電圧ＶｓはＯＬＥＤの発光しきい値電圧以下の固定電圧にするか、或いは、輝度情報に応じて、その駆動電流に対応する平均的なＯＬＥＤの動作電圧Ｖｏｎに等しい電圧を与えることが望ましい。
【０１３６】
サンプルホールド回路４は、例えば、図６に示す構造を用いて構わない。
【０１３７】
本実施の形態によれば、実施の形態３の効果と、実施の形態５の効果との両方の効果が得られる。
【０１３８】
また、構成の変更についても実施の形態３や５と同様に可能である。
【０１３９】
【発明の効果】
以上説明した様に本発明によれば、各画素回路に設置された駆動電流源を構成するトランジスタのしきい値電圧のばらつきに影響されず安定且つ正確に電流発光素子に供給できる。
【０１４０】
また、駆動電流源の制御電圧を制御する期間から、設定された制御電圧に基づいて一定の電流を発光素子に流し続ける期間に移る段階において、駆動電流源の入出力端子間電圧を変化させないようにできるため、駆動電流源として絶縁ゲート型電界効果トランジスタを用いた場合に課題となっていたアーリー効果による影響から完全に開放され、さらには、輝度によって、或いは、経時劣化によってＯＬＥＤのアノード・カソード電圧が大きく変化して、駆動電流を発生するトランジスタのソース・ドレイン電圧が十分に確保できず、動作領域が３極管領域になったとしても、安定かつ高精度に駆動電流を発光素子に供給できる為、高精細な画像表示が可能である。
【図面の簡単な説明】
【図１】本発明のアクティブマトリックス型ディスプレイの一実施形態に含まれる回路構成を示す構成図である。
【図２】本発明のアクティブマトリックス型ディスプレイの一実施形態に含まれる回路構成を示す構成図である。
【図３】本発明のアクティブマトリックス型ディスプレイの一実施形態に含まれる回路構成を示す構成図である。
【図４】本発明のアクティブマトリックス型ディスプレイの一実施形態に含まれる回路構成を示す構成図である。
【図５】本発明のアクティブマトリックス型ディスプレイの一実施形態の動作を説明する為のタイミングチャートである。
【図６】本発明のアクティブマトリックス型ディスプレイの一実施形態で用いるサンプルホールド回路である。
【図７】本発明のアクティブマトリックス型ディスプレイの一実施形態に含まれる回路構成を示す構成図である。
【図８】本発明のアクティブマトリックス型ディスプレイの一実施形態に含まれる回路構成を示す構成図である。
【図９】本発明のアクティブマトリックス型ディスプレイの一実施形態の動作を説明する為のタイミングチャートである。
【図１０】本発明のアクティブマトリックス型ディスプレイの一実施形態を示す構成図である。
【図１１】本発明のアクティブマトリックス型ディスプレイの一実施の形態の動作を説明する為のタイミングチャートである。
【図１２】ＯＬＥＤモデルの放電特性を調べるシミュレーション用回路図である。
【図１３】作成したＯＬＥＤモデルの電圧電流特性である。
【図１４】ＯＬＥＤの放電特性シミュレーション結果である。
【図１５】従来例１のアクティブマトリックス型ディスプレイに含まれる回路構成を示す構成図である。
【図１６】従来例２のアクティブマトリックス型ディスプレイに含まれる回路構成を示す構成図である。
【図１７】従来例３のアクティブマトリックス型ディスプレイに含まれる回路構成を示す構成図である。
【符号の説明】
ＯＬＥＤ 発光素子
ＴＦＴ１〜ＴＦＴ４、Ｔ１〜Ｔ６ 薄膜トランジスタ
Ｍ１〜Ｍ３ ＭＯＳトランジスタ
Ｃ コンデンサ
Ｒ，Ｒ１，Ｒ２ 抵抗
Ｉｒ 基準電流源
Ｖｓ 基準電圧源
ＡＭＰ１ 電圧比較回路
１ 画素回路
２ データ側駆動回路
３ 走査側駆動回路
４ サンプルホールド回路
５ 信号供給回路
Claims (12)
- 発光素子を少なくとも含む画素回路を備えた画素をマトリックス状に複数配置し、前記画素回路の制御を行うための走査側駆動回路とデータ側駆動回路とを少なくとも有するアクティブマトリックス型ディスプレイであって、
前記画素回路は、前記発光素子と、第１の電圧制御電流源と、第１のスイッチ回路と、駆動電流電圧変換素子と、第２の電圧制御電流源と、第２のスイッチ回路と、第３のスイッチ回路と、を少なくとも含み、
前記走査側駆動回路は、少なくとも、前記第１のスイッチ回路と前記第２のスイッチ回路と前記第３のスイッチ回路とに接続され、前記第１のスイッチ回路、前記第２のスイッチ回路及び前記第３のスイッチ回路の夫々を導通状態或いは非導通状態に制御する機能を有し、
前記データ側駆動回路は、制御回路と、基準電圧源と、選択スイッチ回路と、を少なくとも含み、
（１−ａ）前記画素回路において、
（１）前記発光素子は、該発光素子に流れる駆動電流に応じて輝度が変化する電流制御型の発光素子であり、
（２）前記第１の電圧制御電流源は、制御電圧により制御される能動素子と該制御電圧を記憶できる記憶回路とを少なくとも含み、前記制御電圧に基づいて前記駆動電流を発生させる機能を有し、前記能動素子の前記制御電圧を入力するための制御端子は前記第１のスイッチ回路を介して前記データ側駆動回路に接続され、
（３）前記駆動電流電圧変換素子は、前記駆動電流が流れる電流経路に対して直列に接続され、前記駆動電流を電圧に変換する機能を有し、
（４）前記第２の電圧制御電流源は、前記駆動電流電圧変換素子の出力電圧に基づいて前記駆動電流に相関するモニタ電流を発生させる機能を有し、該モニタ電流を出力する出力端子は前記第２のスイッチ回路を介して前記データ側駆動回路に接続され、
（５）前記第３のスイッチ回路は、前記データ側駆動回路内に設けられた基準電圧源と前記発光素子との間に接続され、
（１−ｂ）前記データ側駆動回路において、
（１）前記制御回路は、前記モニタ電流に基づいて前記発光素子に流す駆動電流が所望の輝度を得る為に必要な電流値となるように前記第１の電圧制御電流源を制御する機能を有し、
（２）前記基準電圧源は、前記発光素子の端子間電圧を所定の電圧値にするためのリセット電位を出力する機能を有し、
（３）前記選択スイッチ回路は、前記制御回路と前記基準電圧源とのうちのどちらの出力を前記画素回路へ出力するかを選択する機能を有し、
前記第１のスイッチ回路及び前記第２のスイッチ回路が共に導通状態にあり且つ前記第３のスイッチ回路が非導通状態にあり前記選択スイッチ回路により前記制御回路の出力が選択されているときに、前記モニタ電流に基づいて前記制御回路により前記第１の電圧制御電流源を制御する機能と、
前記制御期間の直前の、少なくとも前記第３のスイッチ回路が導通状態にあり前記選択スイッチ回路により前記基準電圧源の出力が選択されているときに、前記発光素子の端子間電圧を所定の電圧値に制御する機能とを有することを特徴とするアクティブマトリックス型ディスプレイ。 - 前記第１の電圧制御電流源において、前記能動素子は絶縁ゲート型電界効果トランジスタであり、該能動素子の制御端子は絶縁ゲート型電界効果トランジスタのゲート端子であって、前記記憶回路はコンデンサからなり、
前記絶縁ゲート型電界効果トランジスタの第１端子は前記発光素子の第１端子及び前記第３のスイッチ回路に接続され、前記発光素子の第２端子は全画素共通電位に接続され、前記絶縁ゲート型電界効果トランジスタの第２端子は前記駆動電流電圧変換素子に接続され、前記絶縁ゲート型電界効果トランジスタのゲート端子は前記コンデンサの第１端子及び前記第１のスイッチ回路に接続され、前記コンデンサの第２端子は全画素共通電位に接続されていることを特徴とする請求項１に記載のアクティブマトリックス型ディスプレイ。 - 前記絶縁ゲート型電界効果トランジスタの第１端子に接続された前記第３のスイッチ回路の他方の端子が、前記絶縁ゲート型電界効果トランジスタのゲート端子に接続されていることを特徴とする請求項２に記載のアクティブマトリックス型ディスプレイ。
- 発光素子を少なくとも含む画素回路を備えた画素をマトリックス状に複数配置し、前記画素回路の制御を行うための走査側駆動回路とデータ側駆動回路とを少なくとも有するアクティブマトリックス型ディスプレイであって、
前記画素回路は、前記発光素子と、第１の電圧制御電流源と、第１のスイッチ回路と、駆動電流電圧変換素子と、第２の電圧制御電流源と、第２のスイッチ回路と、を少なくとも含み、
前記走査側駆動回路は、少なくとも、前記第１のスイッチ回路と前記第２のスイッチ回路とに接続され、前記第１のスイッチ回路及び前記第２のスイッチ回路を導通状態或いは非導通状態に制御する機能を有し、
前記データ側駆動回路は、サンプルホールド回路を備えた制御回路と、入出力切り替えスイッチと、を少なくとも含み、
（２−ａ）前記画素回路において、
（１）前記発光素子は、該発光素子に流れる駆動電流に応じて輝度が変化する電流制御型の発光素子であり、
（２）前記第１の電圧制御電流源は、制御電圧により制御される能動素子と該制御電圧を記憶できる記憶回路とを少なくとも含み、前記制御電圧に基づいて前記駆動電流を発生させる機能を有し、前記能動素子の前記制御電圧を入力するための制御端子は前記第１のスイッチ回路を介して前記データ側駆動回路に接続され、
（３）前記駆動電流電圧変換素子は、前記駆動電流が流れる電流経路に対して直列に接続され、前記駆動電流を電圧に変換する機能を有し、
（４）前記第２の電圧制御電流源は、前記駆動電流電圧変換素子の出力電圧に基づいて前記駆動電流に相関するモニタ電流を発生させる機能を有し、該モニタ電流を出力する出力端子は前記第２のスイッチ回路を介して前記データ側駆動回路に接続され、
（５）前記第１のスイッチ回路及び前記第２のスイッチ回路の前記データ側駆動回路に接続される側の端子は短絡され、
（２−ｂ）前記データ側駆動回路において、
（１）前記サンプルホールド回路を備えた制御回路は、前記モニタ電流に相関のある信号をサンプリング、ホールドし、該ホールドされた信号をもとに前記発光素子に流す駆動電流が所望の輝度を得る為に必要な電流値となるように前記第１の電圧制御電流源を制御する機能を有し、
（２）前記入出力切り替えスイッチは、前記制御回路と前記画素回路との間に接続され、前記第１のスイッチ回路及び前記第２のスイッチ回路と同期動作して、前記画素回路からモニタ電流を入力する入力状態と前記画素回路へ制御電圧を出力する出力状態とに切り替える機能を有し、
前記第１のスイッチ回路が非導通状態にあり且つ前記第２のスイッチ回路が導通状態にあるときに前記入出力切り替えスイッチを入力状態とし、前記モニタ電流を入力して該モニタ電流に相関のある信号を前記サンプルホールド回路でサンプリングし、
前記第１のスイッチ回路が導通状態にあり且つ前記第２のスイッチ回路が非導通状態にあるときに前記入出力切り替えスイッチを出力状態とし、前記サンプルホールド回路をホールド状態として該サンプルホールド回路でホールドされている信号に基づいて前記第１の電圧制御電流源を制御する機能を有することを特徴とするアクティブマトリックス型ディスプレイ。 - 前記サンプルホールド回路におけるサンプリングと、該サンプルホールド回路にホールドされた信号に基づいた前記第１の電圧制御電流源の制御とを、時分割制御で交互に行うことを特徴とする請求項４に記載のアクティブマトリックス型ディスプレイ。
- 前記第１の電圧制御電流源において、前記能動素子は絶縁ゲート型電界効果トランジスタであり、該能動素子の制御端子は絶縁ゲート型電界効果トランジスタのゲート端子であって、前記記憶回路はコンデンサからなり、前記絶縁ゲート型電界効果トランジスタの第１端子は前記発光素子の第１端子に接続され、前記発光素子の第２端子は全画素共通電位に接続され、前記絶縁ゲート型電界効果トランジスタの第２端子は前記駆動電流電圧変換素子に接続され、前記絶縁ゲート型電界効果トランジスタのゲート端子は前記コンデンサの第１端子及び前記第１のスイッチ回路と接続され、前記コンデンサの第２端子は全画素共通電位に接続されていることを特徴とする請求項４又は５に記載のアクティブマトリックス型ディスプレイ。
- 発光素子を少なくとも含む画素回路を備えた画素をマトリックス状に複数配置し、前記画素回路の制御を行うための走査側駆動回路とデータ側駆動回路とを少なくとも有するアクティブマトリックス型ディスプレイであって、
前記画素回路は、前記発光素子と、第１の電圧制御電流源と、第１のスイッチ回路と、駆動電流電圧変換素子と、第２の電圧制御電流源と、第２のスイッチ回路と、第３のスイッチ回路と、を少なくとも含み、
前記走査側駆動回路は、少なくとも、前記第１のスイッチ回路、前記第２のスイッチ回路及び前記第３のスイッチ回路とに接続され、前記第１のスイッチ回路、前記第２のスイッチ回路及び前記第３のスイッチ回路の夫々を導通状態或いは非導通状態に制御する機能を有し、
前記データ側駆動回路は、サンプルホールド回路を備えた制御回路と、基準電圧源と、選択スイッチ回路と、入出力切り替えスイッチと、を少なくとも含み、（３−ａ）前記画素回路において、
（１）前記発光素子は、該発光素子に流れる駆動電流に応じて輝度が変化する電流制御型の発光素子であり、
（２）前記第１の電圧制御電流源は、制御電圧により制御される能動素子と該制御電圧を記憶できる記憶回路とを少なくとも含み、前記制御電圧に基づいて前記駆動電流を発生させる機能を有し、前記能動素子の前記制御電圧を入力するための制御端子は前記第１のスイッチ回路を介して前記データ側駆動回路に接続され、
（３）前記駆動電流電圧変換素子は、前記駆動電流が流れる電流経路に対して直列に接続され、前記駆動電流を電圧に変換する機能を有し、
（４）前記第２の電圧制御電流源は、前記駆動電流電圧変換素子の出力電圧に基づいて前記駆動電流に相関するモニタ電流を発生させる機能を有し、該モニタ電流を出力する出力端子は前記第２のスイッチ回路を介して前記データ側駆動回路に接続され、
（５）前記第３のスイッチ回路は、前記データ側駆動回路内に設けられた基準電圧源と前記発光素子との間に接続され、
（６）前記第１のスイッチ回路及び前記第２のスイッチ回路の前記データ側駆動回路に接続される側の端子は短絡され、
（３−ｂ）前記データ側駆動回路において、
（１）前記サンプルホールド回路を備えた制御回路は、前記モニタ電流に相関のある信号をサンプリング、ホールドし、該ホールドされた信号をもとに前記発光素子に流す駆動電流が所望の輝度を得る為に必要な電流値となるように前記第１の電圧制御電流源を制御する機能を有し、
（２）前記基準電圧源は、前記発光素子の端子間電圧を所定の電圧値にするためのリセット電位を与える機能を有し、
（３）前記選択スイッチ回路は、前記制御回路と前記基準電圧源とのうちのどちらの出力を前記画素回路に出力するかを選択する機能を有し、
（４）前記入出力切り替えスイッチは、前記制御回路と前記画素回路との間に接続され、前記第１のスイッチ回路、前記第２のスイッチ回路及び前記第３のスイッチ回路と同期動作して、前記画素回路から前記モニタ電流を入力する入力状態と前記画素回路へ制御電圧又はリセット電位を出力する出力状態とに切り替える機能を有し、
前記第２のスイッチ回路が非導通状態にあり且つ前記第３のスイッチ回路が導通状態にあるときに前記選択スイッチ回路により前記基準電圧源の出力を選択して、前記リセット電位を前記画素回路に出力して前記発光素子の端子間電圧を所定の電圧値に制御し、
前記第２のスイッチ回路が導通状態にあり且つ前記第１のスイッチ回路及び前記第３のスイッチ回路が共に非導通状態にあるときに前記入出力切り替えスイッチを入力状態として、前記モニタ電流を入力して該モニタ電流に相関のある信号を前記サンプルホールド回路でサンプリングし、
前記第１のスイッチ回路が導通状態にあり且つ前記第２のスイッチ回路及び前記第３のスイッチ回路が共に非導通状態にあるときに前記入出力切り替えスイッチは出力状態とし前記選択スイッチ回路により前記制御回路の出力を選択して、前記サンプルホールド回路をホールド状態として該サンプルホールド回路でホールドされている信号に基づいて前記第１の電圧制御電流源を制御する機能を有することを特徴とするアクティブマトリックス型ディスプレイ。 - 前記サンプルホールド回路におけるサンプリングと、該サンプルホールド回路にホールドされた信号に基づいた前記第１の電圧制御電流源の制御とを、時分割制御で交互に行うことを特徴とする請求項７に記載のアクティブマトリックス型ディスプレイ。
- 前記第１の電圧制御電流源において、前記能動素子は絶縁ゲート型電界効果トランジスタであり、該能動素子の制御端子は絶縁ゲート型電界効果トランジスタのゲート端子であって、前記記憶回路はコンデンサからなり、前記絶縁ゲート型電界効果トランジスタの第１端子は前記発光素子の第１端子及び前記第３のスイッチ回路に接続され、前記発光素子の第２端子は全画素共通電位に接続され、前記絶縁ゲート型電界効果トランジスタの第２端子は前記駆動電流電圧変換素子に接続され、前記絶縁ゲート型電界効果トランジスタのゲート端子は前記コンデンサの第１端子及び前記第１のスイッチ回路に接続され、前記コンデンサの第２端子は全画素共通電位に接続されていることを特徴とする請求項７又は８に記載のアクティブマトリックス型ディスプレイ。
- 前記絶縁ゲート型電界効果トランジスタの第１端子に接続された前記第３のスイッチ回路の他方の端子が、前記絶縁ゲート型電界効果トランジスタのゲート端子に接続されていることを特徴とする請求項９に記載のアクティブマトリックス型ディスプレイ。
- 前記駆動電流電圧変換素子と前記第２の電圧制御電流源とは、絶縁ゲート型電界効果トランジスタで構成されたカレントミラー構造であることを特徴とする請求項１から１０のうちのいずれか一項に記載のアクティブマトリックス型ディスプレイ。
- 請求項１から１１のうちのいずれか一項に記載のアクティブマトリックス型ディスプレイにおいて、絶縁ゲート型電界効果トランジスタは同一基板上に形成された薄膜トランジスタであることを特徴とするアクティブマトリックス型ディスプレイ。
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| US8659511B2 (en) | 2005-08-10 | 2014-02-25 | Samsung Display Co., Ltd. | Data driver, organic light emitting display device using the same, and method of driving the organic light emitting display device |
| KR100773088B1 (ko) * | 2005-10-05 | 2007-11-02 | 한국과학기술원 | 전류 귀환을 이용한 ａｍｏｌｅｄ 구동회로 |
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