WO2013069560A1 - 表示装置およびその駆動方法 - Google Patents

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WO2013069560A1
WO2013069560A1 PCT/JP2012/078438 JP2012078438W WO2013069560A1 WO 2013069560 A1 WO2013069560 A1 WO 2013069560A1 JP 2012078438 W JP2012078438 W JP 2012078438W WO 2013069560 A1 WO2013069560 A1 WO 2013069560A1
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transistor
potential
control
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PCT/JP2012/078438
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将紀 小原
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シャープ株式会社
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    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen

Definitions

  • the present invention relates to a display device, and more particularly to a display device including an electro-optical element driven by a current such as an organic EL display and a driving method thereof.
  • An organic EL (Electro Luminescence) display is known as a thin, high image quality, low power consumption display device.
  • a plurality of pixel circuits including an organic EL element which is a self-luminous display element driven by current, a driving transistor, and the like are arranged in a matrix.
  • Non-Patent Document 1 discloses the pixel circuit shown in FIG. 15 (hereinafter referred to as “first conventional pixel circuit”).
  • the first conventional pixel circuit includes P-channel transistors MP1 and MP2 and an organic EL element OLED.
  • the transistor MP1 When the potential of the select line becomes low level, the transistor MP1 is turned on, and the potential of the data line is written to the gate terminal of the transistor MP2. That is, the potential of the gate control node Vg, which is a connection point between the drain terminal of the transistor MP1 and the gate terminal of the transistor MP2, changes according to the potential of the data line.
  • the current flowing through the organic EL element OLED connected to the drain terminal of the transistor MP2 is controlled by the potential of the gate control node Vg. In this way, the light emission state of the organic EL element OLED is controlled.
  • Patent Document 1 discloses a pixel circuit (hereinafter referred to as “second conventional pixel circuit”) that compensates for variations in threshold voltage, as shown in FIG.
  • the second conventional pixel circuit includes P-channel transistors T31 to T36, a capacitor C31, and an organic EL element EL31.
  • the transistor T31 corresponds to a driving transistor.
  • the potential of the gate control node Vg which is a connection point between the gate terminal of the transistor T31 and other elements (transistors T33 and T34, capacitor C31) is initialized.
  • the transistors T34, T35, and T36 Is turned off, and the transistors T32 and T33 are turned on.
  • the transistor T31 driving transistor
  • the potential of the gate control node Vg becomes VDATAm ⁇ Vth.
  • Vth is a threshold voltage of the transistor T31.
  • the transistors T32, T33, and T34 are turned off.
  • the transistors T35 and T36 are turned on. Then, a current corresponding to the potential of the gate control node Vg given to the gate terminal of the transistor T31 is supplied to the organic EL element EL31 through the transistor T31, so that a light emitting operation is performed.
  • the current flowing through the organic EL element EL31 is determined by the voltage between the source and gate of the transistor T31 and the threshold voltage Vth of the transistor T31.
  • the voltage between the source and gate of the transistor T31 is determined by the potential (VDATAm ⁇ Vth) of the gate control node Vg and the power supply potential VDD during the data program operation.
  • the threshold voltage Vth of the transistor T31 is canceled out, and as a result, variations in the threshold voltage Vth are compensated.
  • the field through voltage ⁇ Vf is at the end of the scan line selection period. It is generally known to occur. Also, since the scan line has signal propagation delay characteristics due to its wiring resistance and wiring capacitance, it scans on the input end side (side to which the driver is connected) and output end side (opposite side of the input end side) It is generally known that signal waveforms are different. Specifically, the waveform of the scan signal on the output end side is duller than the waveform of the scan signal on the input end side.
  • the potential change of the scan line at the end of the scan line selection period differs between the input end side and the output end side.
  • the magnitude of the field through voltage ⁇ Vf differs between the input end side and the output end side of the scan line, so that the potential of the gate control node Vg becomes nonuniform in each pixel circuit. Therefore, the current supplied from the driving transistor to the organic EL element in each pixel circuit becomes non-uniform, resulting in luminance unevenness. Since the field-through voltage ⁇ Vf and the signal propagation delay characteristic are commonly generated in various organic EL displays or the like, such luminance unevenness is caused only in the pixel circuits according to Non-Patent Document 1 and Patent Documents 1 and 2. It can also occur in various other pixel circuits.
  • an object of the present invention is to provide a display device and a driving method thereof in which luminance unevenness due to waveform dullness is eliminated.
  • a first aspect of the present invention is an active matrix display device,
  • a display unit including a plurality of pixel circuits arranged in a row direction and a column direction; A plurality of video signal lines provided corresponding to the columns of the plurality of pixel circuits; A plurality of first control signal lines and a plurality of second control signal lines provided corresponding to the rows of the plurality of pixel circuits; A first power supply line and a second power supply line for supplying a power supply potential in common to the plurality of pixel circuits;
  • a video signal line driving circuit for driving the video signal line;
  • a first control signal line driving circuit which is disposed on one end side of the display unit and selectively drives the first control signal line;
  • a second control signal line drive circuit that is disposed on the one end side of the display unit and selectively drives the second control signal line;
  • the pixel circuit includes: An electro-optic element provided between the first power line and the second power line; A driving transistor that is provided in series with the electro-optical element between the first power
  • the second control signal line drive circuit includes the compensation transistor at or after the end of a period in which the first control signal line drive circuit supplies the first control signal line with a potential for turning on the control transistor.
  • the second control signal line is supplied with a potential for shutting off the signal.
  • the control transistor includes a first control transistor and a second control transistor,
  • the first control transistor and the compensation transistor are provided in parallel with each other between the control terminal of the driving transistor and a first conduction terminal of the driving transistor,
  • the second control transistor is provided between the video signal line and a second conduction terminal of the driving transistor.
  • the first control signal line immediately before the first control signal line corresponding to the pixel circuit is connected to the control terminal, the initialization signal line for supplying an initialization potential, and the driving transistor. It further includes an initialization transistor provided between the control terminal and the control terminal.
  • the pixel circuit includes: A predetermined control signal line is connected to a control terminal, and a power supply transistor provided between the first power supply line and the second conduction terminal of the driving transistor; A light emission control transistor provided between the first conduction terminal of the driving transistor and the electro-optic element, wherein the predetermined control signal line is connected to a control terminal; The predetermined control signal line is supplied with a potential for making each of the power supply transistor and the light emission control transistor conductive during a period in which the electro-optic element should emit light.
  • a plurality of third control signal lines connected in common to the pixel circuits arranged in the same row;
  • a third control signal line driving circuit for selectively driving the third control signal line;
  • the predetermined control signal line is the third control signal line.
  • a sixth aspect of the present invention is the fourth aspect of the present invention.
  • the predetermined signal line is the second control signal line.
  • the pixel circuit further includes a second capacitor provided between the first control signal line and a control terminal of the driving transistor.
  • control transistor and the compensation transistor are provided in parallel with each other between the video signal line and the control terminal of the driving transistor.
  • a display unit including a plurality of pixel circuits arranged in a row direction and a column direction, a plurality of video signal lines provided corresponding to a column of the plurality of pixel circuits, A plurality of first control signal lines and a plurality of second control signal lines provided corresponding to the rows of the plurality of pixel circuits; a first power supply line for supplying a power supply potential to the plurality of pixel circuits; A driving method for an active matrix display device comprising two power supply lines and a video signal line driving circuit for driving the video signal lines, A drive step of selectively driving each of the first control signal line and the second control signal line from one end side of the display unit;
  • the pixel circuit includes: An electro-optic element provided between the first power line and the second power line; A driving transistor that is provided in series with the electro-optical element between the first power line and the second power line, and controls a current flowing through the electro-optical element; A control transistor for controlling the potential of
  • the pixel circuit is provided with a control transistor and a compensation transistor having different conductivity types. Further, at or after the end of the period in which the control transistor is turned on for the first and second control signal lines, the potential of the second control signal line changes to a potential for turning off the compensation transistor. Since the potential is applied to the first and second control signal lines from the same side, the waveform dullness in the first and second control signal lines with respect to one end side of the display section becomes substantially equal to each other. For this reason, at the end of the period in which the control transistor is in the conductive state, it is caused by the potential variation caused by the potential change of the first control signal line and the potential change of the second control signal line generated at the control terminal of the drive transistor.
  • the sum of the potential variation is made uniform from one end of the display portion to the other end.
  • non-uniformity of the field through voltage depending on the position of the pixel circuit with respect to one end side of the display unit is suppressed.
  • nonuniformity of the driving current supplied from the driving transistor to the electro-optic element is suppressed, so that the luminance unevenness can be eliminated.
  • current can be supplied to the control terminal of the driving transistor not only by the control transistor but also by the compensation transistor.
  • the period for supplying current to the control terminal of the driving transistor can be made shorter than in the prior art.
  • the control transistor and the compensation transistor can be relatively small.
  • the driving transistor is diode-connected when the first control transistor and the compensation transistor are in a conductive state, it is possible to compensate for variations in threshold voltage of the driving transistor. it can. For this reason, variation in driving current supplied from the driving transistor to the electro-optical element is suppressed, so that luminance unevenness can be further eliminated.
  • the potential of the control terminal of the driving transistor can be initialized using the initialization transistor.
  • the issuance period of the electro-optic element can be controlled using the power supply transistor and the light emission control transistor.
  • the same effect as in the fourth aspect of the present invention can be obtained while reducing the frame area as compared with the fifth aspect of the present invention.
  • the potential of the control terminal of the driving transistor can be sufficiently held using the second capacitor.
  • the same effect as in the first aspect of the present invention can be obtained.
  • FIG. 1 is a block diagram illustrating an overall configuration of a display device according to a first embodiment of the present invention.
  • FIG. 3 is a circuit diagram illustrating a configuration of a pixel circuit in the first embodiment. 3 is a timing chart illustrating a driving method of the pixel circuit in the first embodiment. It is a figure which shows typically the scan signal and scan inversion signal in the said 1st Embodiment.
  • (A) is a diagram showing a scan signal on the input end side of the scan line Gi.
  • (B) is a diagram showing a scan signal on the output end side of the scan line Gi.
  • (C) is a diagram showing a scan inversion signal on the input end side of the scan inversion line GIi.
  • FIG. 3 is a circuit diagram in which parasitic capacitance is added to the pixel circuit shown in FIG. 2. It is a schematic diagram for demonstrating the layout area of TFT.
  • A is a schematic diagram showing a TFT in a conventional display device.
  • B is a schematic diagram showing a TFT realized in the same size as the conventional display device in the first embodiment.
  • C is a schematic diagram showing a TFT realized in a size smaller than the conventional display device in the first embodiment. It is a block diagram which shows the whole structure of the display apparatus which concerns on the 2nd Embodiment of this invention.
  • FIG. 10 is a timing chart showing a driving method of the pixel circuit in the second embodiment.
  • FIG. 9 is a circuit diagram in which parasitic capacitance is added to the pixel circuit shown in FIG. 8. It is a block diagram which shows the whole structure of the display apparatus which concerns on the 3rd Embodiment of this invention. It is a circuit diagram which shows the structure of the pixel circuit in the said 3rd Embodiment. 10 is a timing chart showing a driving method of the pixel circuit in the third embodiment.
  • FIG. 13 is a circuit diagram in which parasitic capacitance is added to the pixel circuit shown in FIG. 12. It is a circuit diagram which shows the structure of a 1st conventional pixel circuit. It is a circuit diagram which shows the structure of the 2nd conventional pixel circuit.
  • FIG. 1 is a block diagram showing the overall configuration of a display device according to the first embodiment of the present invention.
  • the display device according to this embodiment is an organic EL display including a display unit 1, a display control circuit 2, a source driver 3, a scan driver 4, a scan inversion driver 5, and an emission driver 6.
  • the display unit 1 includes (m ⁇ n) pixel circuits 10.
  • m and n are integers of 2 or more, i is an integer of 1 to n, and j is an integer of 1 to m.
  • a video signal line drive circuit is realized by the source driver 3
  • a first control signal line drive circuit is realized by the scan driver 4
  • a second control signal line drive circuit is realized by the scan inversion driver 5, and emission is performed.
  • a third control signal line driving circuit is realized by the driver 6.
  • the scan driver 4, the scan inversion driver 5, and the emission driver 6 are integrally formed with the display unit 1, for example, but the present invention is not limited to this.
  • the display unit 1 is provided with n scan lines Gi parallel to each other and m source lines Sj parallel to each other orthogonal to the scan lines Gi.
  • the (m ⁇ n) pixel circuits 10 are arranged in the row direction and the column direction. More specifically, (m ⁇ n) pixel circuits 10 are arranged in a matrix corresponding to the intersections of the scan lines Gi and the source lines Sj.
  • n scan inversion lines GIi and n emission lines Ei are provided in parallel with the n scan lines Gi.
  • a video signal line is realized by the source line Sj
  • a first control signal line is realized by the scan line Gi
  • a second control signal line is realized by the scan inversion line GIi
  • a third control is made by the emission line Ei.
  • a signal line is realized.
  • the m source lines Sj are connected to the source driver 3.
  • the n scan lines Gi are connected to the scan driver 4.
  • the n scan inversion lines GIi are connected to the scan inversion driver 5.
  • the n emission lines Ei are connected to the emission driver 6.
  • the display device is provided with a power line (not shown) common to the pixel circuits 10.
  • a power supply line (hereinafter referred to as “high level power supply line” for supplying a high level potential ELVDD for driving an organic EL element to be described later) and the organic EL element.
  • a power supply line for supplying a low level potential ELVSS (hereinafter referred to as “low level power supply line”, which is represented by the same symbol ELVSS as the low level potential).
  • an initialization line (indicated by the same symbol Vini as the initialization potential) for supplying an initialization potential Vini for an initialization operation described later is provided.
  • the first power supply line is realized by the high level power supply line ELVDD
  • the second power supply line is realized by the low level power supply line ELVSS
  • the initialization signal line is realized by the initialization line Vini.
  • the display control circuit 2 outputs various control signals to the source driver 3, the scan driver 4, the scan inversion driver 5, and the emission driver 6. More specifically, the display control circuit 2 outputs the start pulse SP, the clock CLK, the display data DA, and the latch pulse LP to the source driver 3, outputs the start pulse YI1 and the clock YCK1 to the scan driver 4, and performs scan inversion.
  • a start pulse YI2 and a clock YCK2 are output to the driver 5, and a start pulse YI3 and a clock YCK3 are output to the emission driver 6.
  • the clocks YCK1 to YCK3 are typically the same clock.
  • the start pulses Y1 and Y2 are typically those in which the potentials are inverted.
  • the source driver 3 drives the source lines S1 to Sm. More specifically, the source driver 3 includes an m-bit shift register (not shown), a sampling circuit, a latch circuit, m D / A converters, and the like.
  • the shift register has m bistable circuits connected in cascade with each other, transfers the start pulse SP supplied to the first stage in synchronization with the clock CLK, and outputs a sampling pulse from each stage.
  • display data DA is supplied to the sampling circuit.
  • the sampling circuit stores the display data DA according to the sampling pulse.
  • the display control circuit 2 outputs a latch pulse LP to the latch circuit.
  • the latch circuit When receiving the latch pulse LP, the latch circuit holds the display data DA stored in the sampling circuit.
  • the D / A converter is provided corresponding to the source line Sj, converts the display data DA held in the latch circuit into an analog voltage, and supplies the obtained analog voltage to the source line Sj.
  • the scan driver 4 drives the scan lines G1 to Gn. More specifically, the scan driver 4 includes a shift register and a buffer (not shown). The shift register sequentially transfers the start pulse YI1 in synchronization with the clock YCK1. A scan signal that is an output from each stage of the shift register is supplied to a corresponding scan line Gi via a buffer. The m pixel circuits 10 connected to the scan line Gi are collectively selected by an active (low level in this embodiment) scan signal.
  • the side (one end side of the display unit 1) on which the scan driver 4 is disposed with respect to the display unit 1 is referred to as “input end side of the scan line Gi”, and the opposite side is referred to as “scan line.
  • the output end side of Gi Further, the input end side of the scan line Gi and the output end side of the scan line Gi may be referred to as “the input end side of the scan inversion line GIi” and “the output end side of the scan inversion line GIi”, respectively.
  • the scan inversion driver 5 drives the scan inversion lines GI1 to GIn.
  • the configuration and operation of the scan inversion driver 5 are basically the same as those of the scan driver 4. However, each scan inversion signal output from the scan inversion driver 5 is obtained by inverting the potential of each scan signal. As shown in FIG. 1, the scan inversion driver 5 is provided on the input end side of the scan line Gi.
  • the scan inversion driver 5 and the scan driver 4 may be realized as one drive circuit.
  • the emission driver 6 drives the emission lines E1 to En. More specifically, the emission driver 6 includes a shift register and a buffer (not shown). The shift register sequentially transfers the start pulse YI3 in synchronization with the clock YCK3. An emission signal which is an output from each stage of the shift register is supplied to a corresponding emission line Ei via a buffer. As shown in FIG. 1, the emission driver 6 is provided on the output end side of the scan line Gi. However, the present embodiment is not limited to this, and is provided on the input end side of the scan line Gi. May be. When the emission driver 6 is provided on the input end side of the scan line Gi, any two or all of the emission driver 6, the scan driver 4, and the scan inversion driver 5 are realized as one drive circuit. Also good.
  • FIG. 2 is a circuit diagram showing a configuration of the pixel circuit 10 in the present embodiment.
  • the pixel circuit 10 includes TFTs 11 to 17, capacitors 21 and 22, and an organic EL element 23.
  • the TFTs 11 to 16 are P-channel type, and the TFT 17 is N-channel type.
  • the TFT 11 functions as an initialization transistor.
  • the TFT 12 functions as a first control transistor.
  • the TFT 13 functions as a second control transistor.
  • the TFT 14 functions as a driving transistor.
  • the TFT 15 functions as a power supply transistor.
  • the TFT 16 functions as a light emission control transistor.
  • the TFT 17 functions as a compensation transistor.
  • the capacitor 21 functions as a first capacitor.
  • the capacitor 22 functions as a second capacitor.
  • the organic EL element 23 functions as an electro-optical element.
  • the control terminal corresponds to the gate terminal.
  • the pixel circuit 10 includes a scan line Gi (referred to as a “current scan line” for convenience in the description of the pixel circuit 10 in the present embodiment), a scan line Gi ⁇ immediately before the scan line Gi. 1 (referred to as “pre-scan line” for convenience in the description of the pixel circuit 10), connected to the scan inversion line GIi, the emission line Ei, the source line Sj, the high level power line ELVDD, the low level power line ELVSS, and the Vini line.
  • a scan line Gi referred to as a “current scan line” for convenience in the description of the pixel circuit 10 in the present embodiment
  • a scan line Gi ⁇ immediately before the scan line Gi. 1 referred to as “pre-scan line” for convenience in the description of the pixel circuit 10
  • one conduction terminal of the TFT 11, a gate terminal of the TFT 14, one conduction terminal of the TFT 12, one conduction terminal of the TFT 17, one end of the capacitor 21, and a capacitor A connection point with one end of 22 corresponds to the above-described “gate control node Vg”.
  • the potential of the gate control node Vg may also be represented by the symbol Vg.
  • a connection point between one conduction terminal of the TFT 13, one conduction terminal of the TFT 15, and a source terminal as the second conduction terminal of the TFT 14 is referred to as a “data / power supply node” for the sake of convenience, and is denoted by reference numeral Va.
  • the potential Va of the data / power supply node Va may also be represented by the symbol Va.
  • the TFT 11 has a gate terminal connected to the previous scan line Gi-1, and is provided between the initialization line Vini and the gate control node Vg.
  • the TFT 12 has its gate terminal connected to the current scan line Gi, and is provided between the drain terminal as the first conduction terminal of the TFT 14 and the gate control node Vg.
  • the TFT 13 has a gate terminal connected to the current scan line Gi, and is provided between the source line Si and the data / power supply node Va.
  • the gate control node Vg is connected to the gate terminal
  • the data / power supply node Va is connected to the source terminal
  • the anode of the organic EL element 23 is connected to the drain terminal via the TFT 16.
  • the TFT 15 has an emission line Ei connected to its gate terminal, and is provided between the high-level power supply line ELVDD and the data / power supply node Va.
  • the TFT 16 has an emission line Ei connected to its gate terminal, and is provided between the drain terminal of the TFT 14 and the anode of the organic EL element 23.
  • the TFT 17 has a scan inversion line GIi connected to the gate terminal thereof, and is provided in parallel with the TFT 12 between the drain terminal of the TFT 14 and the gate control node Vg.
  • the capacitor 21 is provided between the high level power supply line ELVDD and the gate control node Vg.
  • the capacitor 22 is provided between the current scan line Gi and the gate control node Vg.
  • the high level power line ELVDD is connected to the anode via the TFT 15, TFT 14, and TFT 16, and the low level power line ELVSS is connected to the cathode.
  • FIG. 3 is a timing chart showing a driving method of the pixel circuit 10 in the present embodiment.
  • the period from the time when the potential of an arbitrary scan line changes from the high level to the low level to the time when the potential of the scan line immediately after the scan line changes from the high level to the low level is one horizontal scan. It is called a period.
  • the potential of the scan line is sequentially changed to a low level every horizontal scanning period, and the potential of the scan inversion line is sequentially changed to a high level every horizontal scanning period.
  • the potential of the emission line sequentially changes to a high level every horizontal scanning period, and the period in which the emission line is at a high level lasts longer than one horizontal scanning period (two horizontal scanning periods in this embodiment).
  • the period of high level between consecutive emission lines overlaps by one horizontal scanning period (for example, times t1 to t3 in FIG. 3).
  • the potential of the previous scan line Gi-1 and the current scan line Gi is at a high level
  • the potential of the scan inversion line GIi is at a low level
  • the potential of the emission line Ei is at a low level
  • gate control The potential of the node Vg is a potential corresponding to the light emission state in the previous frame.
  • the TFTs 11 to 13 and 17 are turned off, the TFT 14 is turned on according to the potential of the gate control node Vg, and the TFTs 15 and 16 are turned on. Since the TFT 16 is in the on state, the organic EL element 23 is in a light emitting state according to the drive current supplied via the TFT 14.
  • the potential of the previous scan line Gi-1 changes to low level, and the potential of the emission line Ei changes to high level.
  • the TFT 11 changes to an on state, and the TFTs 15 and 16 change to an off state.
  • the organic EL element 23 enters a non-light emitting state, and the potential of the gate control node Vg is initialized to the initialization potential Vini.
  • the initialization potential Vini is, for example, a potential that can sufficiently maintain the TFT 14 in the on state.
  • time t2 the potential of the previous scan line Gi-1 changes to a high level, so that the TFT 11 changes to an off state.
  • the potential of the gate control node Vg is held by the capacitors 21 and 22. Note that time t2 and later-described time t3 may be set at the same timing.
  • Vg Vdata-Vth (1)
  • Vth is a threshold voltage of the TFT 14.
  • Times t3 to t4 are threshold compensation periods for compensating for variations in threshold voltage Vth.
  • the following equation (5) is derived from the equations (3) and (4).
  • I ⁇ / 2 / (ELVDD-Vdata- ⁇ Vf) 2 (5)
  • the term of the threshold voltage Vth disappears. For this reason, in the pixel circuit 10 in the present embodiment, variations in the threshold voltage Vth are compensated.
  • the drive current I is determined by the high level power supply potential ELVDD, the potential Vdata of the source line Sj, and the field through voltage ⁇ Vf.
  • FIG. 4 is a diagram schematically showing a scan signal and a scan inversion signal in the present embodiment. More specifically, FIG. 4A is a diagram showing a scan signal on the input end side of the scan line Gi, and FIG. 4B is a diagram showing a scan signal on the output end side of the scan line Gi. 4C is a diagram showing a scan inversion signal on the input end side of the scan inversion line GIi, and FIG. 4D is a diagram showing a scan inversion signal on the output end side of the scan inversion line GIi. . 4A to 4D, Vsh indicates the high level of each signal, and Vsl indicates the low level of each signal. In FIG. 4A to 4D, Vsh indicates the high level of each signal, and Vsl indicates the low level of each signal. In FIG. 4A to 4D, Vsh indicates the high level of each signal, and Vsl indicates the low level of each signal. In FIG. 4A to 4D, Vsh indicates the high level of each signal, and V
  • Vsla indicates the low level of the scan signal when the waveform is dull.
  • a thick broken line in FIG. 4B shows a scan signal on the input end side of the scan line Gi shown in FIG. 4A for comparison.
  • Vsha indicates the high level of the scan signal when the waveform is dull.
  • a thick broken line in FIG. 4D shows a scan inversion signal on the input end side of the scan inversion line GLi shown in FIG. 4C for comparison.
  • Each of the scan line Gi and the scan inversion line GIi has a signal propagation delay characteristic due to its wiring resistance and wiring capacitance. For this reason, the waveform of the scan signal (see FIG. 4A) that is a rectangular wave on the input end side of the scan line Gi becomes dull as it goes to the output end side (see FIG. 4B). For this reason, for example, when the selection period of each scan line Gi is relatively short, the low level of the scan signal on the output end side becomes Vsla higher than the low level Vsl of the scan signal on the input end side. That is, the amplitude of the scan signal on the output end side is smaller than the amplitude of the scan signal on the input end side of the scan line Gi.
  • the potential change of the scan line Gi at the end of the selection period becomes smaller as it is closer to the output end side of the scan line Gi.
  • the scan inversion signal (see FIG. 4C) that is a rectangular wave on the input end side of the scan inversion line GIi becomes dull as it goes toward the output end side (see FIG. 4D). ). Since the length of the selection period of each scan inversion line GIi is the same as the length of the selection period of each scan line Gi, the high level of the scan inversion signal on the output end side is the high level of the scan inversion signal on the input end side. Vsha is higher than Vsh.
  • the amplitude of the scan inversion signal on the output end side is smaller than the scan inversion signal on the input end side of the scan inversion line GIi. Therefore, the change in potential of the scan inversion line GIi at the end of the selection period becomes smaller as it is closer to the output end side of the scan inversion line GIi.
  • the potential change of both the scan line Gi and the scan inversion line GIi at the end of the selection period increases as it approaches the input end side, and decreases as it approaches the output end side.
  • FIG. 5 is a circuit diagram in which parasitic capacitance is added to the pixel circuit 10 shown in FIG. As shown in FIG. 5, it is assumed that parasitic capacitances C gd11 , C gd12 , C gd13 , C gd14 , C gs14 , C gd15 , and C gs17 are formed in the pixel circuit 10.
  • the capacitance values of the parasitic capacitances C gd11 , C gd12 , C gd13 , C gd14 , C gs14 , C gd15 , C gs17 are also denoted by C gd11 , C gd12 , C gd13 , C gd14 , C gs14 , C gs14 , Sometimes expressed as gd15 or C gs17 .
  • the capacitance values of the capacitors 21 and 22 are respectively expressed as C 21 and C 22 .
  • the parasitic capacitance C gd11 is formed between the previous scan line Gi-1 and the gate control node Vg.
  • the parasitic capacitance C gd12 is formed between the current scan line Gi and the gate control node Vg.
  • the parasitic capacitance C gd13 is formed between the current scan line Gi and the data / power supply node Va.
  • the parasitic capacitance C gd14 is formed between the gate control node Vg and the drain terminal of the TFT 14.
  • the parasitic capacitance C gs14 is formed between the gate control node Vg and the data / power supply node Va.
  • the parasitic capacitance C gd15 is formed between the emission line Ei and the data / power supply node Va.
  • the parasitic capacitance C gs17 is formed between the scan inversion line GIi and the gate control node Vg. In addition to these, parasitic capacitance may be formed, but the description thereof is omitted here.
  • Vgini Vini + (Vsh- Vsl ) ⁇ C gd11 / C tot1 (6)
  • C tot1 is a total capacitance value of the capacitor coupled to the gate control node Vg and the parasitic capacitance, and is given by the following equation (7).
  • C tot1 C 21 + C 22 + C gd11 + C gd12 + C gd14 + C gs14 + C gs17 (7)
  • Vgset Vdata-Vth (8)
  • Vgend Vgset + (Vsh-Vsl) ⁇ (C 22 + C gd12 ) / C tot1- (Vsh- Vsl ) ⁇ C gs17 / C tot1 ...
  • Expression (10) the potential fluctuation of the power supply node Va (represented by ⁇ Va), and the like. However, for the sake of convenience, the description is omitted here.
  • C tot2 in the equation (10) is a total capacitance value of the parasitic capacitance coupled to the data / power supply node Va, and is given by the following equation (11).
  • C tot2 C gd13 + C gs14 + C gd15 (11)
  • (Vsh ⁇ Vsl ) ⁇ (C 22 + C gd12 ) / C tot1 ” is the potential fluctuation due to the potential change of the scan line Gi
  • the potential fluctuation due to the potential change of the scan inversion line GIi is the potential fluctuation due to the potential change of the scan inversion line GIi. Reduced by minutes.
  • Vgend Vgset + (Vsh-Vsla) ⁇ (C 22 + C gd12 ) / C tot1- (Vsha-Vsl) ⁇ C gs17 / C tot1 ... (12) Since Vsh ⁇ Vsla> Vsh ⁇ Vsl and Vsha ⁇ Vsl> Vsh ⁇ Vsl, the closer to the output end side of the scan line Gi, the potential variation caused by the potential change of the scan line Gi and the scan inversion line It can be seen that both potential fluctuations due to GIi potential changes are reduced.
  • the sum of the potential fluctuation due to the potential change of the scan line Gi and the potential fluctuation due to the potential change of the scan inversion line GIi is made uniform from the input end side to the output end side of the scan line Gi.
  • the nonuniformity of the field through voltage ⁇ Vf is suppressed between the input end side and the output end side of the scan line Gi.
  • the pixel circuit 10 includes a TFT 17 (N channel) controlled by a scan inversion line GIi, which has a conductivity type different from that of the TFT 12 in parallel with the TFT 12 (P channel type) controlled by the scan line Gi. Type).
  • the potential of the scan inversion line GIi is obtained by inverting the potential of the scan line Gi.
  • a scan inversion driver 5 is provided on the side where the scan driver 4 is disposed with respect to the display unit 1, and the scan inversion line GIi is driven by the scan inversion driver 5. For this reason, the waveform bluntness of the scan signal and the scan inversion signal at each position with respect to the input end side of the scan line Gi becomes substantially equal.
  • the scan line Gi the sum of the potential fluctuation due to the potential change of the scan line Gi and the potential fluctuation due to the potential change of the scan inversion line GIi generated when the TFT 12 and TFT 17 change to the OFF state is the scan line Gi. It is made uniform from the input end side to the output end side. Thereby, the nonuniformity of the field through voltage ⁇ Vf depending on the position of the pixel circuit with respect to the input end side of the scan line Gi is suppressed. Therefore, the nonuniformity of the drive current I supplied from the TFT 14 to the organic EL element 23 is suppressed, so that the luminance unevenness can be eliminated.
  • the light emission period of the organic EL element 23 is controlled by the TFT 15 and the TFT 16 whose gate terminals are connected to the emission line Ei driven by the emission driver 6. For this reason, the organic EL element 23 is in a non-light emitting state from the start of the initialization operation where the potential of the gate control node Vg changes to the end of the data write operation (time t1 to t4). Thereby, it is possible to prevent the luminance change in the initialization operation and the data writing operation from being visually recognized. Therefore, display quality can be improved.
  • FIG. 6 is a schematic diagram for explaining the layout area of the TFT. More specifically, FIG. 6A is a schematic diagram illustrating a TFT in a conventional display device. FIG. 6B is a schematic diagram showing a TFT realized in the present embodiment with the same size as a conventional display device. FIG.
  • FIG. 6C is a schematic diagram showing a TFT realized in a size smaller than that of a conventional display device in this embodiment.
  • the TFT 12 and the TFT 17 are realized in the same size as the TFT (corresponding to the TFT 12) of the conventional display device shown in FIG. Increase.
  • the channel size of both the TFT 12 and the TFT 17 for example, the channel length L is the same as the conventional one and the channel width W is made smaller than the conventional one
  • the layout area can be reduced.
  • the threshold compensation operation is performed even when the channel sizes of both the TFT 12 and the TFT 17 are reduced. Can be done sufficiently. Such a discussion is also valid in second and third embodiments described later.
  • FIG. 7 is a block diagram showing the overall configuration of a display device (organic EL display) according to the second embodiment of the present invention.
  • the same elements as those of the first embodiment are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the scan inversion driver 5 and the scan inversion line GIi are omitted and the emission driver 6 is connected to the input end of the scan line Gi in the display device according to the first embodiment. It is arranged on the side.
  • a first control signal line drive circuit is realized by the scan driver 4
  • a second control signal line drive circuit is realized by the emission driver 6
  • a first control signal line is realized by the scan line Gi
  • an emission line A second control signal line is realized by Ei.
  • the input end side of the scan line Gi and the output end side of the scan line Gi may be referred to as “the input end side of the emission line Ei” and “the output end side of the emission line Ei”, respectively.
  • FIG. 8 is a circuit diagram showing a configuration of the pixel circuit 10 in the present embodiment. Unlike the first embodiment, in the pixel circuit 10 in this embodiment, the gate terminal of the TFT 17 is connected to the emission line Ei. Other connection relationships are the same as those in the first embodiment.
  • FIG. 9 is a timing chart showing a driving method of the pixel circuit 10 in the present embodiment.
  • the time when the potential of the emission line Ei changes from the high level to the low level is the time when the potential of the scan line Gi changes from the high level to the low level (time t4).
  • time t4 the time point at which the potential of the emission line Ei changes from the high level to the low level
  • Operations other than the time t4 in the present embodiment are basically the same as those in the first embodiment, and will be omitted.
  • the drive current I corresponding to the potential of the gate control node Vg and the high-level power supply potential ELVDD is supplied to the organic EL element 23 via the TFTs 14 and 16, and the drive current
  • the organic EL element 23 emits light according to the amount of I current.
  • the drive current I is given by the above equation (5).
  • the emission signal in the present embodiment is supplied from the emission driver 6 provided on the input end side of the scan line Gi, the waveform blunting similar to the scan inversion signal in the first embodiment occurs. That is, the emission signal on the input end side of the emission line Ei has the same waveform as the scan inversion signal on the input end side of the scan inversion line GLi shown in FIG. 4C (however, the length of the selection period is different). The emission signal on the output end side of the emission line Ei has the same waveform as the scan inversion signal on the output end side of the scan inversion line GLi shown in FIG. 4D (however, the length of the selection period is different).
  • the selection period of the emission line Ei is longer than the selection period of the scan inversion line GIi in the first embodiment, the amplitude of the emission signal also decreases from the input end side to the output end side here (for example, it is assumed that the wiring resistance and wiring capacitance of the emission line Ei are larger than those of the scan inversion line GIi in the first embodiment).
  • FIG. 10 is a circuit diagram in which parasitic capacitance is added to the pixel circuit 10 shown in FIG.
  • the parasitic capacitance of the pixel circuit 10 formed in the present embodiment is the same as that in the first embodiment.
  • the potential of the data / power supply node Va also changes due to the potential change of the emission line Ei. Strictly speaking, the potential Vgend is different from that given by the above formula (14).
  • the description thereof is omitted here.
  • the scan inversion driver 5 is omitted, and the position where the emission driver 6 is provided is changed to the side where the scan driver 4 is disposed with respect to the display unit 1, whereby the first embodiment described above. The same effect can be achieved. Further, since it is not necessary to provide the scan inversion driver 5, the frame area can be reduced.
  • FIG. 11 is a block diagram showing an overall configuration of a display device (organic EL display) according to the third embodiment of the present invention.
  • the same elements as those of the first embodiment are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the display device according to the present embodiment is obtained by omitting the emission driver 6 and the emission line Ei from the display device according to the first embodiment.
  • a first control signal line drive circuit is realized by the scan driver 4
  • a second control signal line drive circuit is realized by the scan inversion driver 5
  • a first control signal line is realized by the scan line Gi
  • the scan A second control signal line is realized by the inversion line GIi.
  • FIG. 12 is a circuit diagram showing a configuration of the pixel circuit 10 in the present embodiment.
  • the pixel circuit 10 in this embodiment includes TFTs 31 to T33, a capacitor 41, and an organic EL element.
  • the TFT 31 is a P-channel type
  • the TFT 32 is an N-channel type.
  • This pixel circuit 10 has a configuration in which a TFT 32 and a capacitor 41 are added to the pixel circuit disclosed in Non-Patent Document 1.
  • the TFT 31 functions as a control transistor.
  • the TFT 32 functions as a compensation transistor.
  • the TFT 33 functions as a driving transistor.
  • the capacitor 41 functions as a first capacitor.
  • the organic EL element 42 functions as an electro-optical element.
  • a connection point between the gate terminal of the TFT 33, one conduction terminal of the TFT 31, one conduction terminal of the TFT 32, and one end of the capacitor 41 corresponds to the above-described “gate control node Vg”.
  • the TFT 31 has a gate terminal connected to the scan line Gi, and is provided between the source line Sj and the gate control node Vg.
  • the TFT 32 has a gate terminal connected to the scan inversion line GIi, and is provided in parallel with the TFT 31 between the source line Sj and the gate control node Vg.
  • the gate control node Vg is connected to the gate terminal, the high-level power supply line ELVDD is connected to the source terminal, and the anode of the organic EL element 23 is connected to the drain terminal.
  • the capacitor 41 is provided between the gate control node Vg and the high level power supply line ELVDD.
  • the cathode of the organic EL element 42 is connected to the low level power supply line ELVSS.
  • FIG. 13 is a timing chart showing a driving method of the pixel circuit 10 in the present embodiment.
  • the potential of the scan line Gi is at a high level
  • the potential of the scan inversion line GIi is at a low level
  • the potential of the gate control node Vg is a potential corresponding to light emission in the previous frame.
  • the TFTs 31 and 32 are turned off, and the TFT 33 is turned on according to the potential of the gate control node Vg.
  • the organic EL element 23 is in a light emitting state according to the drive current I supplied via the TFT 33.
  • the potential of the scan line Gi changes to a low level, and the potential of the scan inversion line GIi changes to a high level. For this reason, the TFTs 31 and 32 are turned on. As a result, the potential Vdata of the source line Sj is supplied to the gate control node Vg via the TFTs 31 and 32.
  • the potential of the gate control node Vg is given by the following equation (13).
  • Vg Vdata (13)
  • the driving current I at this time is given by the following equation (14) from the above equations (3), (4), and (13).
  • the drive current I ⁇ / 2 / (ELVDD-Vdata-Vth- ⁇ Vf) 2 (16)
  • the drive current I is determined by the high-level power supply potential ELVDD, the potential Vdata of the source line Sj, the threshold voltage Vth of the TFT 33, and the field through voltage ⁇ Vf.
  • FIG. 14 is a circuit diagram in which parasitic capacitance is added to the circuit shown in FIG. As shown in FIG. 14, it is assumed that parasitic capacitances C gd31 and C gs32 are formed in the pixel circuit 10.
  • the capacitance values of the parasitic capacitances C gd31 and C gs32 may also be represented by reference symbols C gd31 and C gs32 , respectively. Also, it represents the capacitance of the capacitor 41 at C 41.
  • the parasitic capacitance C gd31 is formed between the scan line Gi and the gate control node Vg.
  • the parasitic capacitance C gs32 is formed between the scan inversion line GIi and the gate control node Vg. In addition to these, parasitic capacitance may be formed, but the description thereof is omitted here.
  • Vgend Vdata + (Vsh- Vsl ) ⁇ C gd31 / C tot3- (Vsh- Vsl ) ⁇ C gs32 / C tot3 (17)
  • C tot3 is the total capacitance value of the capacitor coupled to the gate control node Vg and the parasitic capacitance, and is given by the following equation (18).
  • C tot3 C gd31 + C gs32 + C 41 (18)
  • Vgend expressed by the equation (17) is on the input end side of the scan line Gi
  • Vgend on the output end side is expressed by the following equation (18).
  • Vgend Vdata + (Vsh-Vsla) ⁇ C gd31 / C tot3- (Vsha-Vsl) ⁇ C gs32 / C tot3 (17) Since Vsh ⁇ Vsla> Vsh ⁇ Vsl and Vsha ⁇ Vsl> Vsh ⁇ Vsl, the closer to the output end side of the scan line Gi, the potential variation caused by the potential change of the scan line Gi and the scan inversion line It can be seen that both potential fluctuations due to GIi potential changes are reduced. Therefore, similarly to the first embodiment, the nonuniformity of the field through voltage ⁇ Vf is suppressed between the input end side and the output end side of the scan line Gi.
  • the same effects as those of the first embodiment can be achieved in a display device including a pixel circuit having a simpler configuration than those of the first and second embodiments.
  • the discussion of the channel sizes of the TFTs 12 and 17 in the first embodiment also holds true for the channel sizes of the TFTs 31 and 32 in the present embodiment.
  • the discussion concerned the threshold compensation period in the first embodiment but in this embodiment, the period during which the potential Vdata of the source line Sj is written to the gate control node Vg (time t1 to t2 in FIG. 13). ).
  • the high level and low level of the scan signal and the high level and low level of the scan inversion signal are described as being the same, but the present invention is not limited to this.
  • an organic EL element is exemplified as an electro-optical element.
  • the present invention is not limited to an organic EL element, and the same description is possible as long as the light emitting element controls the light emission amount according to the amount of current. .
  • the above-described embodiments can be variously modified and implemented without departing from the spirit of the present invention.
  • the present invention can be applied to a display device including an electro-optical element driven by a current such as an organic EL display and a driving method thereof.

Landscapes

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Abstract

　波形鈍りに起因する輝度ムラを解消した表示装置を提供する。　画素回路（１０）は、Ｐチャネル型ＴＦＴ（１１～１６）、Ｎチャネル型ＴＦＴ（１７）、コンデンサ（２１，２２）、および有機ＥＬ素子（２３）を含む。ＴＦＴ（１２）を制御する現スキャンライン（Ｇｉ）およびＴＦＴ（１７）を制御するスキャン反転ライン（ＧＩｉ）には、スキャン信号およびスキャン反転信号がそれぞれ供給される。スキャン信号およびスキャン反転信号は、表示部に対して互いに同じ側から供給される。データ書き込み動作終了時に、現スキャンライン（Ｇｉ）の電位がハイレベルに変化し、スキャン反転ライン（ＧＩｉ）の電位がローレベルに変化することにより、ＴＦＴ（１２，１３，１７）がオフ状態に変化する。このとき、ゲート制御ノード（Ｖｇ）に接続された寄生容量の影響により、フィールドスルー電圧（ΔＶｆ）が生じる。

Description

表示装置およびその駆動方法
　本発明は表示装置に関し、より詳しくは、有機ＥＬディスプレイ等の電流で駆動される電気光学素子を備えた表示装置およびその駆動方法に関する。
　薄型、高画質、低消費電力の表示装置として、有機ＥＬ（Electro Luminescence）ディスプレイが知られている。有機ＥＬディスプレイには、電流で駆動される自発光型表示素子である有機ＥＬ素子および駆動用トランジスタ等を含む複数の画素回路がマトリクス状に配置されている。
　有機ＥＬディスプレイの画素回路は、従来から各種知られている。非特許文献１には、図１５に示す画素回路（以下「第１の従来の画素回路」という。）が開示されている。第１の従来の画素回路は、Ｐチャネル型トランジスタＭＰ１，ＭＰ２、および有機ＥＬ素子ＯＬＥＤにより構成されている。セレクトラインの電位がローレベルになると、トランジスタＭＰ１がオン状態になり、データラインの電位がトランジスタＭＰ２のゲート端子に書き込まれる。すなわち、トランジスタＭＰ１のドレイン端子とトランジスタＭＰ２のゲート端子との接続点であるゲート制御ノードＶｇの電位がデータラインの電位に応じて変化する。このゲート制御ノードＶｇの電位によってトランジスタＭＰ２のドレイン端子に接続された有機ＥＬ素子ＯＬＥＤを流れる電流が制御される。このようにして、有機ＥＬ素子ＯＬＥＤの発光状態が制御される。
　ところで、駆動用トランジスタ（上記トランジスタＭＰ１）の閾値電圧のばらつきにより、輝度ムラが生じることが従来から知られている。そこで、例えば特許文献１には、図１６に示す、閾値電圧のばらつきを補償する画素回路（以下「第２の従来の画素回路」という。）が開示されている。第２の従来の画素回路は、Ｐチャネル型トランジスタＴ３１～Ｔ３６、コンデンサＣ３１、および有機ＥＬ素子ＥＬ３１により構成されている。第２の従来の画素回路では、トランジスタＴ３１が駆動用トランジスタに相当する。以前スキャン信号ｓｃａｎ［ｎ－１］がローレベル、現在スキャン信号ｓｃａｎ［ｎ］がハイレベル、現在発行信号ｅｍｉ［ｎ］がハイレベルである初期化動作時には、トランジスタＴ３４がオン状態になり、トランジスタＴ３１～Ｔ３３，Ｔ３５，Ｔ３６がオフ状態になる。このため、トランジスタＴ３１のゲート端子と他の素子（トランジスタＴ３３，Ｔ３４，コンデンサＣ３１）との接続点であるゲート制御ノードＶｇの電位が初期化される。次に、以前スキャン信号ｓｃａｎ［ｎ－１］がハイレベル、現在スキャン信号ｓｃａｎ［ｎ］がローレベル、現在発行信号ｅｍｉ［ｎ］がハイレベルであるデータプログラム動作時には、トランジスタＴ３４，Ｔ３５，Ｔ３６がオフ状態になり、トランジスタＴ３２，Ｔ３３がオン状態になる。このとき、トランジスタＴ３１（駆動用トランジスタ）がダイオード接続になり、ゲート制御ノードＶｇの電位がＶＤＡＴＡｍ－Ｖｔｈになる。ここで、ＶｔｈはトランジスタＴ３１の閾値電圧である。そして、以前スキャン信号ｓｃａｎ［ｎ－１］がハイレベル、現在スキャン信号ｓｃａｎ［ｎ］がハイレベル、現在発行信号ｅｍｉ［ｎ］がローレベルである発光動作時には、トランジスタＴ３２，Ｔ３３，Ｔ３４がオフ状態になり、トランジスタＴ３５，Ｔ３６がオン状態になる。そして、トランジスタＴ３１のゲート端子に与えられるゲート制御ノードＶｇの電位に応じた電流がトランジスタＴ３１を介して有機ＥＬ素子ＥＬ３１に供給されることにより、発光動作が行われる。
　有機ＥＬ素子ＥＬ３１を流れる電流は、トランジスタＴ３１のソース－ゲート間の電圧と、当該トランジスタＴ３１の閾値電圧Ｖｔｈとによって決定される。トランジスタＴ３１のソース－ゲート間の電圧は、データプログラム動作時のゲート制御ノードＶｇの電位（ＶＤＡＴＡｍ－Ｖｔｈ）と電源電位ＶＤＤとによって決定される。ここで、有機ＥＬ素子ＥＬ３１を流れる電流の決定する電圧に着目すると、トランジスタＴ３１の閾値電圧Ｖｔｈが相殺されるので、結果として閾値電圧Ｖｔｈのばらつきが補償される。
　その他、本願発明に関連した画素回路が、特許文献２等に開示されている。
日本の特開２００５－３１６３０号公報 日本の特開２００５－２９２４３６号公報
R.M.A. Dawson et al.,"Design of an Improved Pixel for a Polysilicon Active-Matrix Organic LED Display" Symposium Digest for 1998 Society for Information Display Symposium, p.11-14, 1998
　ところで、上記ゲート制御ノードＶｇとスキャンライン（上記スキャン信号を伝送するための配線をいう。）との間等に形成される寄生容量の影響により、スキャンラインの選択期間終了時にフィールドスルー電圧ΔＶｆが生じることが一般に知られている。また、スキャンラインはその配線抵抗および配線容量により信号伝搬遅延特性を持つので、スキャンラインの入力端側（ドライバが接続されている側）と出力端側（入力端側の逆側）とでスキャン信号の波形が異なることが一般に知られている。具体的には、入力端側のスキャン信号の波形よりも出力端側のスキャン信号の波形が鈍る。このため、スキャンラインの選択期間終了時におけるスキャンラインの電位変化が入力端側と出力端側とで異なることになる。その結果、上記フィールドスルー電圧ΔＶｆの大きさがスキャンラインの入力端側と出力端側とで異なることになるので、各画素回路でゲート制御ノードＶｇの電位が不均一になる。それ故に、各画素回路で駆動用トランジスタから有機ＥＬ素子に供給される電流が不均一になるので、輝度ムラが生じる。上記フィールドスルー電圧ΔＶｆおよび信号伝搬遅延特性は種々の有機ＥＬディスプレイ等に共通に生じるものであるので、このような輝度ムラは、上記非特許文献１および特許文献１，２に係る画素回路のみならず、その他種々の画素回路においても生じ得る。
　そこで、本発明は、波形鈍りに起因する輝度ムラを解消した表示装置およびその駆動方法を提供することを目的とする。
　本発明の第１の局面は、アクティブマトリクス型の表示装置であって、
　行方向および列方向に配置された複数の画素回路を含む表示部と、
　前記複数の画素回路の列に対応して設けられた複数の映像信号線と、
　前記複数の画素回路の行に対応して設けられた複数の第１制御信号線および複数の第２制御信号線と、
　前記複数の画素回路に共通して電源電位を供給する第１電源線および第２電源線と、
　前記映像信号線を駆動する映像信号線駆動回路と、
　前期表示部の一端側に配置され、前記第１制御信号線を選択的に駆動する第１制御信号線駆動回路と、
　前記表示部の前記一端側に配置され、前記第２制御信号線を選択的に駆動する第２制御信号線駆動回路とを備え、
　前記画素回路は、
　　前記第１電源線と前記第２電源線との間に設けられた電気光学素子と、
　　前記第１電源線と前記第２電源線との間に前記電気光学素子と直列に設けられ、前記電気光学素子に流れる電流を制御する駆動用トランジスタと、
　　前記第１制御信号線が制御端子に接続され、前記駆動用トランジスタの制御端子の電位を当該画素回路に対応する映像信号線の電位に応じて制御する制御用トランジスタと、
　　前記第２制御信号線が制御端子に接続され、前記駆動用トランジスタの制御端子の電位を当該画素回路に対応する映像信号線の電位に応じて制御し、前記制御用トランジスタと導電型が異なる補償用トランジスタと、
　　前記第１電源線と前記駆動用トランジスタの制御端子との間に設けられた第１コンデンサとを含み、
　前記第２制御信号線駆動回路は、前記制御用トランジスタを導通状態にする電位を前記第１制御信号線駆動回路が前記第１制御信号線に与える期間の終了時またはその後に、前記補償用トランジスタを遮断状態にする電位を前記第２制御信号線に与えることを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記制御用トランジスタは、第１制御用トランジスタおよび第２制御用トランジスタを含み、
　前記第１制御用トランジスタおよび前記補償用トランジスタは、前記駆動用トランジスタの前記制御端子と当該駆動用トランジスタの第１導通端子との間に互いに並列に設けられ、
　前記第２制御用トランジスタは、前記映像信号線と前記駆動用トランジスタの第２導通端子との間に設けられることを特徴とする。
　本発明の第３の局面は、本発明の第２の局面において、
　前記画素回路は、当該画素回路に対応する第１制御信号線の直前の第１制御信号線が制御端子に接続され、初期化用の電位を供給する初期化信号線と前記駆動用トランジスタの前記制御端子との間に設けられた初期化用トランジスタをさらに含むことを特徴とする。
　本発明の第４の局面は、本発明の第２の局面において、
　前記画素回路は、
　　所定の制御信号線が制御端子に接続され、前記第１電源線と前記駆動用トランジスタの前記第２導通端子との間に設けられた電源供給用トランジスタと、
　　前記所定の制御信号線が制御端子に接続され、前記駆動用トランジスタの前記第１導通端子と前記電気光学素子との間に設けられた発光制御用トランジスタとをさらに含み、
　前記所定の制御信号線には、前記電気光学素子を発光させるべき期間に前記電源供給用トランジスタおよび前記発光制御用トランジスタのそれぞれを導通状態にする電位が与えられることを特徴とする。
　本発明の第５の局面は、本発明の第４の局面において、
　同じ行に配置された画素回路に共通して接続される複数の第３制御信号線と、
　前記第３制御信号線を選択的に駆動する第３制御信号線駆動回路とをさらに備え、
　前記所定の制御信号線は前記第３制御信号線であることを特徴とする。
　本発明の第６の局面は、本発明の第４の局面において、
　前記所定の信号線は前記第２制御信号線であることを特徴とする。
　本発明の第７の局面は、本発明の第２の局面において、
　前記画素回路は、前記第１制御信号線と前記駆動用トランジスタの制御端子との間に設けられた第２コンデンサをさらに含むことを特徴とする。
　本発明の第８の局面は、本発明の第１の局面において、
　前記制御用トランジスタおよび前記補償用トランジスタは、前記映像信号線と前記駆動用トランジスタの前記制御端子との間に互いに並列に設けられていることを特徴とする。
　本発明の第９の局面は、行方向および列方向に配置された複数の画素回路を含む表示部と、前記複数の画素回路の列に対応して設けられた複数の映像信号線と、前記複数の画素回路の行に対応して設けられた複数の第１制御信号線および複数の第２制御信号線と、前記複数の画素回路に共通して電源電位を供給する第１電源線および第２電源線と、前記映像信号線を駆動する映像信号線駆動回路とを備えるアクティブマトリクス型の表示装置の駆動方法であって、
　前記表示部の一端側から、前記第１制御信号線および前記第２制御信号線のそれぞれを選択的に駆動する駆動ステップを備え、
　前記画素回路は、
　　記第１電源線と前記第２電源線との間に設けられた電気光学素子と、
　　前記第１電源線と前記第２電源線との間に前記電気光学素子と直列に設けられ、前記電気光学素子に流れる電流を制御する駆動用トランジスタと、
　　前記第１制御信号線が制御端子に接続され、前記駆動用トランジスタの制御端子の電位を当該画素回路に対応する映像信号線の電位に応じて制御する制御用トランジスタと、
　　前記第２制御信号線が制御端子に接続され、前記駆動用トランジスタの制御端子の電位を当該画素回路に対応する映像信号線の電位に応じて制御し、前記制御用トランジスタと導電型が異なる補償用トランジスタと、
　　前記第１電源線と前記駆動用トランジスタの制御端子との間に設けられた第１コンデンサとを含み、
　前記駆動ステップでは、前記制御用トランジスタを導通状態にする電位が前記第１制御信号線に与えられる期間の終了時またはその後に、前記補償用トランジスタを遮断状態にする電位が前記第２制御信号線に与えられることを特徴とする。
　本発明の第１の局面または第９の局面によれば、画素回路に互いに導電型が異なる制御用トランジスタおよび補償用トランジスタが設けられる。また、第１および第２制御信号線には制御用トランジスタを導通状態にする期間の終了時またはその後に、第２制御信号線の電位が補償用トランジスタを遮断状態にする電位に変化する。第１および第２制御信号線には互いに同じ側から電位が与えられるので、表示部の一端側を基準とした第１および第２制御信号線における波形鈍りが互いに略等しくなる。このため、制御用トランジスタが導通状態になる期間の終了時に駆動用トランジスタの制御端子に生じる、第１制御信号線の電位変化に起因する電位変動分と第２制御信号線の電位変化に起因する電位変動分との和が、表示部の一端から他端にかけて均一化される。これにより、表示部の一端側を基準とした画素回路の位置に依存する、フィールドスルー電圧の不均一性が抑制される。したがって、駆動用トランジスタが電気光学素子に供給する駆動電流の不均一性が抑制されるので、輝度ムラを解消することができる。また、本実施形態によれば、制御用トランジスタのみならず補償用トランジスタによっても、駆動用トランジスタの制御端子に向けて電流を供給することができる。これにより、駆動用トランジスタの制御端子に電流を供給するための期間を従来よりも短くできる。または、駆動用トランジスタの制御端子に電流を供給するための期間の長さを従来と同様とする場合には、制御用トランジスタおよび補償用トランジスタを相対的に小さくすることができる。
　本発明の第２の局面によれば、第１制御用トランジスタおよび補償用トランジスタが導通状態であるときに駆動用トランジスタがダイオード接続になるので、駆動用トランジスタの閾値電圧のばらつきを補償することができる。このため、駆動用トランジスタが電気光学素子に供給する駆動電流のばらつきが抑制されるので、輝度ムラをさらに解消することができる。
　本発明の第３の局面によれば、初期化用トランジスタを用いて、駆動用トランジスタの制御端子の電位を初期化することができる。
　本発明の第４の局面によれば、電源供給用トランジスタおよび発光制御用トランジスタを用いて、電気光学素子の発行期間を制御することができる。
　本発明の第５の局面によれば、複数の第３制御信号線および第３制御信号線駆動回路を用いた構成において、本発明の第４の局面と同様の効果が得られる。
　本発明の第６の局面によれば、本発明の第５の局面よりも額縁面積を縮小しつつ、本発明の第４の局面と同様の効果が得られる。
　本発明の第７の局面によれば、第２コンデンサを用いて、駆動用トランジスタの制御端子の電位を十分に保持することができる。
　本発明の第８の局面によれば、簡易な構成の画素回路を備える表示装置において、本発明の第１の局面と同様の効果が得られる。
本発明の第１の実施形態に係る表示装置の全体構成を示すブロック図である。 上記第１の実施形態における画素回路の構成を示す回路図である。 上記第１の実施形態における画素回路の駆動方法を示すタイミングチャートである。 上記第１の実施形態におけるスキャン信号およびスキャン反転信号を模式的に示す図である。（Ａ）は、スキャンラインＧｉの入力端側のスキャン信号を示す図である。（Ｂ）は、スキャンラインＧｉの出力端側のスキャン信号を示す図である。（Ｃ）は、スキャン反転ラインＧＩｉの入力端側のスキャン反転信号を示す図である。（Ｄ）は、スキャン反転ラインＧＩｉの出力端側のスキャン反転信号を示す図である。 図２に示す画素回路に寄生容量を加えた回路図である。 ＴＦＴのレイアウト面積を説明するための模式図である。（Ａ）は、従来の表示装置におけるＴＦＴを示す模式図である。（Ｂ）は、上記第１の実施形態において、従来の表示装置と同様のサイズで実現したＴＦＴを示す模式図である。（Ｃ）は、上記第１の実施形態において、従来の表示装置よりも小さいサイズで実現したＴＦＴを示す模式図である。 本発明の第２の実施形態に係る表示装置の全体構成を示すブロック図である。 上記第２の実施形態における画素回路の構成を示す回路図である。 上記第２の実施形態における画素回路の駆動方法を示すタイミングチャートである。 図８に示す画素回路に寄生容量を加えた回路図である。 本発明の第３の実施形態に係る表示装置の全体構成を示すブロック図である。 上記第３の実施形態における画素回路の構成を示す回路図である。 上記第３の実施形態における画素回路の駆動方法を示すタイミングチャートである 図１２に示す画素回路に寄生容量を加えた回路図である。 第１の従来の画素回路の構成を示す回路図である。 第２の従来の画素回路の構成を示す回路図である。
　以下、添付図面を参照しながら、本発明の第１～第３の実施形態について説明する。
　＜１．第１の実施形態＞
　＜１．１　全体構成＞
　図１は、本発明の第１の実施形態に係る表示装置の全体構成を示すブロック図である。本実施形態に係る表示装置は、図１に示すように、表示部１、表示制御回路２、ソースドライバ３、スキャンドライバ４、スキャン反転ドライバ５、およびエミッションドライバ６を備えた有機ＥＬディスプレイである。表示部１には、（ｍ×ｎ）個の画素回路１０が含まれている。以下では、ｍおよびｎは２以上の整数、ｉは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数であるとする。本実施形態では、ソースドライバ３により映像信号線駆動回路が実現され、スキャンドライバ４により第１制御信号線駆動回路が実現され、スキャン反転ドライバ５により第２制御信号線駆動回路が実現され、エミッションドライバ６により第３制御信号線駆動回路が実現されている。スキャンドライバ４と、スキャン反転ドライバ５と、エミッションドライバ６とは、例えば表示部１と一体的に形成されているが、本発明はこれに限定されるものではない。
　表示部１には、互いに平行なｎ本のスキャンラインＧｉおよびこれに直交する互いに平行なｍ本のソースラインＳｊが設けられている。（ｍ×ｎ）個の画素回路１０は、行方向および列方向に並べて配置されている。より詳細には、（ｍ×ｎ）個の画素回路１０は、スキャンラインＧｉとソースラインＳｊとの交差点に対応してマトリクス状に配置されている。また、ｎ本のスキャンラインＧｉと平行に、ｎ本のスキャン反転ラインＧＩｉおよびｎ本のエミッションラインＥｉが設けられている。本実施形態では、ソースラインＳｊにより映像信号線が実現され、スキャンラインＧｉにより第１制御信号線が実現され、スキャン反転ラインＧＩｉにより第２制御信号線が実現され、エミッションラインＥｉにより第３制御信号線が実現されている。ｍ本のソースラインＳｊはソースドライバ３に接続されている。ｎ本のスキャンラインＧｉはスキャンドライバ４に接続されている。ｎ本のスキャン反転ラインＧＩｉはスキャン反転ドライバ５に接続されている。ｎ本のエミッションラインＥｉはエミッションドライバ６に接続されている。なお、表示装置には、各画素回路１０に共通の図示しない電源ライン設けられている。より詳細には、後述の有機ＥＬ素子を駆動するためのハイレベル電位ＥＬＶＤＤを供給する電源ライン（以下「ハイレベル電源ライン」といい、ハイレベル電位と同じく符号ＥＬＶＤＤで表す。）および有機ＥＬ素子を駆動するためのローレベル電位ＥＬＶＳＳを供給する電源ライン（以下「ローレベル電源ライン」といい、ローレベル電位と同じく符号ＥＬＶＳＳで表す。）が設けられている。さらに、後述の初期化動作のための初期化電位Ｖｉｎｉを供給する初期化ライン（初期化電位と同じく符号Ｖｉｎｉで表す。）が設けられている。これらの電位は、図示しない電源回路から供給される。本実施形態では、ハイレベル電源ラインＥＬＶＤＤにより第１電源線が実現され、ローレベル電源ラインＥＬＶＳＳにより第２電源線が実現され、初期化ラインＶｉｎｉにより初期化信号線が実現されている。
　表示制御回路２は、ソースドライバ３、スキャンドライバ４、スキャン反転ドライバ５、およびエミッションドライバ６に各種制御信号を出力する。より詳細には、表示制御回路２は、ソースドライバ３にスタートパルスＳＰ、クロックＣＬＫ、表示データＤＡ、およびラッチパルスＬＰを出力し、スキャンドライバ４にスタートパルスＹＩ１およびクロックＹＣＫ１を出力し、スキャン反転ドライバ５にスタートパルスＹＩ２およびクロックＹＣＫ２を出力し、エミッションドライバ６にスタートパルスＹＩ３およびクロックＹＣＫ３を出力する。なお、クロックＹＣＫ１～ＹＣＫ３は典型的には同じクロックである。また、スタートパルスＹ１およびＹ２は典型的には互いに電位が反転したものである。
　ソースドライバ３は、ソースラインＳ１～Ｓｍを駆動する。より詳細には、ソースドライバ３は、図示しないｍビットのシフトレジスタ、サンプリング回路、ラッチ回路、およびｍ個のＤ／Ａコンバータ等を含んでいる。シフトレジスタは、互いに縦続接続されたｍ個の双安定回路を有し、初段に供給されたスタートパルスＳＰをクロックＣＬＫに同期して転送し、各段からサンプリングパルスを出力する。サンプリングパルスの出力タイミングに合わせて、サンプリング回路には表示データＤＡが供給される。サンプリング回路は、サンプリングパルスに従って表示データＤＡを記憶する。サンプリング回路に１行分の表示データＤＡが記憶されると、表示制御回路２はラッチ回路に対してラッチパルスＬＰを出力する。ラッチ回路は、ラッチパルスＬＰを受け取ると、サンプリング回路に記憶された表示データＤＡを保持する。Ｄ／Ａコンバータは、ソースラインＳｊに対応して設けられており、ラッチ回路に保持された表示データＤＡをアナログ電圧に変換し、得られたアナログ電圧をソースラインＳｊに供給する。
　スキャンドライバ４は、スキャンラインＧ１～Ｇｎを駆動する。より詳細には、スキャンドライバ４は、図示しないシフトレジスタおよびバッファ等を含んでいる。シフトレジスタは、クロックＹＣＫ１に同期してスタートパルスＹＩ１を順次転送する。シフトレジスタの各段からの出力であるスキャン信号は、バッファを経由して対応するスキャンラインＧｉに供給される。アクティブな（本実施形態ではローレベルの）スキャン信号により、スキャンラインＧｉに接続されたｍ個の画素回路１０が一括して選択される。以下では、表示部１に対してスキャンドライバ４が配置されている側（表示部１の一端側）のことを「スキャンラインＧｉの入力端側」といい、その反対側のことを「スキャンラインＧｉの出力端側」という。また、スキャンラインＧｉの入力端側およびスキャンラインＧｉの出力端側のことをそれぞれ「スキャン反転ラインＧＩｉの入力端側」および「スキャン反転ラインＧＩｉの出力端側」ということがある。
　スキャン反転ドライバ５は、スキャン反転ラインＧＩ１～ＧＩｎを駆動する。スキャン反転ドライバ５の構成および動作はスキャンドライバ４と基本的に同様である。ただし、スキャン反転ドライバ５から出力される各スキャン反転信号は、各スキャン信号の電位を反転させたものである。図１に示すように、スキャン反転ドライバ５は、スキャンラインＧｉの入力端側に設けられている。なお、スキャン反転ドライバ５およびスキャンドライバ４は１つの駆動回路として実現されていても良い。
　エミッションドライバ６は、エミッションラインＥ１～Ｅｎを駆動する。より詳細には、エミッションドライバ６は、図示しないシフトレジスタおよびバッファ等を含んでいる。シフトレジスタは、クロックＹＣＫ３に同期してスタートパルスＹＩ３を順次転送する。シフトレジスタの各段からの出力であるエミッション信号は、バッファを経由して対応するエミッションラインＥｉに供給される。図１に示すように、エミッションドライバ６は、スキャンラインＧｉの出力端側に設けられているが、本実施形態はこれに限定されるものではなく、スキャンラインＧｉの入力端側に設けられていても良い。エミッションドライバ６がスキャンラインＧｉの入力端側に設けられている場合、エミッションドライバ６と、スキャンドライバ４と、スキャン反転ドライバ５とのいずれか２つまたは全部が１つの駆動回路として実現されていても良い。
　＜１．２　画素回路の構成＞
　図２は、本実施形態における画素回路１０の構成を示す回路図である。図２に示すように、画素回路１０は、ＴＦＴ１１～１７、コンデンサ２１，２２、および有機ＥＬ素子２３を含んでいる。ＴＦＴ１１～１６はＰチャネル型であり、ＴＦＴ１７はＮチャネル型である。本実施形態では、ＴＦＴ１１は初期化用トランジスタとして機能する。ＴＦＴ１２は第１制御用トランジスタとして機能する。ＴＦＴ１３は第２制御用トランジスタとして機能する。ＴＦＴ１４は駆動用トランジスタとして機能する。ＴＦＴ１５は電源供給用トランジスタとして機能する。ＴＦＴ１６は発光制御用トランジスタとして機能する。ＴＦＴ１７は補償用トランジスタとして機能する。コンデンサ２１は第１コンデンサとして機能する。コンデンサ２２は第２コンデンサとして機能する。有機ＥＬ素子２３は電気光学素子として機能する。また、本実施形態および後述の第２，第３の実施形態では、制御端子はゲート端子に対応している。
　図２に示すように、画素回路１０は、スキャンラインＧｉ（本実施形態での画素回路１０に注目した説明において便宜上「現スキャンライン」という。）、当該スキャンラインＧｉの直前のスキャンラインＧｉ－１（画素回路１０に注目した説明において便宜上「前スキャンライン」という。）、スキャン反転ラインＧＩｉ、エミッションラインＥｉ、ソースラインＳｊ、ハイレベル電源ラインＥＬＶＤＤ、ローレベル電源ラインＥＬＶＳＳ、およびＶｉｎｉラインに接続されている。本実施形態および後述の第２の実施形態では、ＴＦＴ１１の一方の導通端子と、ＴＦＴ１４のゲート端子と、ＴＦＴ１２の一方の導通端子と、ＴＦＴ１７の一方の導通端子と、コンデンサ２１の一端と、コンデンサ２２の一端との接続点が、上述の「ゲート制御ノードＶｇ」に相当する。なお、符号Ｖｇにより、ゲート制御ノードＶｇの電位のことをも表すことがある。さらに、ＴＦＴ１３の一方の導通端子とＴＦＴ１５の一方の導通端子とＴＦＴ１４の第２導通端子としてのソース端子との接続点のことを便宜上「データ・電源供給ノード」といい、符号Ｖａで表す。また、符号Ｖａにより、データ・電源供給ノードＶａの電位のことをも表すことがある。
　ＴＦＴ１１は、そのゲート端子に前スキャンラインＧｉ－１が接続され、初期化ラインＶｉｎｉとゲート制御ノードＶｇとの間に設けられている。ＴＦＴ１２は、そのゲート端子に現スキャンラインＧｉが接続され、ＴＦＴ１４の第１導通端子としてのドレイン端子とゲート制御ノードＶｇとの間に設けられている。ＴＦＴ１３は、そのゲート端子に現スキャンラインＧｉが接続され、ソースラインＳｉとデータ・電源供給ノードＶａとの間に設けられている。ＴＦＴ１４については、ゲート制御ノードＶｇがゲート端子に接続され、データ・電源供給ノードＶａがソース端子に接続され、ＴＦＴ１６を介して有機ＥＬ素子２３のアノードがドレイン端子に接続されている。ＴＦＴ１５は、そのゲート端子にエミッションラインＥｉが接続され、ハイレベル電源ラインＥＬＶＤＤとデータ・電源供給ノードＶａとの間に設けられている。ＴＦＴ１６は、そのゲート端子にエミッションラインＥｉが接続され、ＴＦＴ１４のドレイン端子と有機ＥＬ素子２３のアノードとの間に設けられている。ＴＦＴ１７は、そのゲート端子にスキャン反転ラインＧＩｉが接続され、ＴＦＴ１２と並列に、ＴＦＴ１４のドレイン端子とゲート制御ノードＶｇとの間に設けられている。コンデンサ２１は、ハイレベル電源ラインＥＬＶＤＤとゲート制御ノードＶｇとの間に設けられている。コンデンサ２２は、現スキャンラインＧｉとゲート制御ノードＶｇとの間に設けられている。有機ＥＬ素子２３については、ＴＦＴ１５、ＴＦＴ１４、およびＴＦＴ１６を介してハイレベル電源ラインＥＬＶＤＤがアノードに接続され、ローレベル電源ラインＥＬＶＳＳがカソードに接続されている。
　＜１．３　駆動方法＞
　図３は、本実施形態における画素回路１０の駆動方法を示すタイミングチャートである。以下では、任意のスキャンラインの電位がハイレベルからローレベルに変化する時点から、当該スキャンラインの直後のスキャンラインの電位がハイレベルからローレベルに変化する時点までの期間のことを１水平走査期間という。図３に示すように、スキャンラインの電位は１水平走査期間毎に順次にローレベルに変化し、スキャン反転ラインの電位は１水平走査期間毎に順次にハイレベルに変化する。エミッションラインの電位は、１水平走査期間毎に順次にハイレベルに変化すると共に、ハイレベルとなっている期間が１水平走査期間よりも長い期間（本実施形態では２水平走査期間）続く。また、連続するエミッションライン間で、ハイレベルとなっている期間が１水平走査期間重複している（例えば図３中の時刻ｔ１～ｔ３）。
　時刻ｔ１の直前では、前スキャンラインＧｉ－１および現スキャンラインＧｉの電位はハイレベルであり、スキャン反転ラインＧＩｉの電位はローレベルであり、エミッションラインＥｉの電位はローレベルであり、ゲート制御ノードＶｇの電位は前フレームでの発光状態に対応した電位になっている。このとき、ＴＦＴ１１～１３，１７はオフ状態になり、ＴＦＴ１４はゲート制御ノードＶｇの電位に応じてオン状態になり、ＴＦＴ１５，１６はオン状態になっている。有機ＥＬ素子２３は、ＴＦＴ１６がオン状態になっているので、ＴＦＴ１４を介して供給される駆動電流に応じて発光状態になっている。
　時刻ｔ１において、前スキャンラインＧｉ－１の電位はローレベルに変化し、エミッションラインＥｉの電位はハイレベルに変化する。このため、ＴＦＴ１１はオン状態に変化し、ＴＦＴ１５，１６はオフ状態に変化する。これにより、有機ＥＬ素子２３が非発光状態になり、また、ゲート制御ノードＶｇの電位が初期化電位Ｖｉｎｉに初期化される。初期化電位Ｖｉｎｉは、例えばＴＦＴ１４が十分にオン状態を維持できる程度の電位である。
　時刻ｔ２において、前スキャンラインＧｉ－１の電位がハイレベルに変化することにより、ＴＦＴ１１がオフ状態に変化する。ゲート制御ノードＶｇの電位は、コンデンサ２１，２２により保持される。なお、時刻ｔ２と後述の時刻ｔ３とを互いに同じタイミングとしても良い。
　時刻ｔ３において、現スキャンラインＧｉの電位はローレベルに変化し、スキャン反転ラインＧＩｉの電位はハイレベルに変化する。このため、ＴＦＴ１２，１３，１７はオン状態に変化する。これにより、ソースラインＳｊの電位Ｖｄａｔａは、ＴＦＴ１３，１４，１２を介してゲート制御ノードＶｇに供給されると共に、ＴＦＴ１３，１４，１７を介してゲート制御ノードＶｇに供給される。このとき、ＴＦＴ１４がダイオード接続になるので、ゲート制御ノードＶｇの電位は次式（１）で与えられる。
　Vg=Vdata-Vth　…（１）
　ここで、ＶｔｈはＴＦＴ１４の閾値電圧である。
　時刻ｔ４において、現スキャンラインＧｉの電位がハイレベルに変化し、スキャン反転ラインＧＩｉの電位がローレベルに変化することにより、ＴＦＴ１２，１３，１７がオフ状態に変化する。このとき、図３に示すように、ゲート制御ノードＶｇに接続された寄生容量の影響により、ゲート制御ノードＶｇにフィールドスルー電圧ΔＶｆが生じる（本実施形態では正方向）。したがって、ゲート制御ノードＶｇの電位は次式（２）のように変化する。
　Vg=Vdata-Vth+ΔVf　…（２）
　なお、フィールドスルー電圧ΔＶｆについての詳しい説明は後述する。また、図３および後述の各タイミングチャートでは、フィールドスルー電圧ΔＶｆを説明の便宜上ΔＶｆ＞０として図示している。ただし、本実施形態および後述の各実施形態では、寄生容量の容量値等によってはΔＶｆ＝０またはΔＶｆ＜０となる場合もあることに留意されたい。時刻ｔ３～ｔ４は、閾値電圧Ｖｔｈのばらつきを補償するための閾値補償期間である。
　時刻ｔ５において、エミッションラインＥｉの電位はローレベルに変化する。このため、ＴＦＴ１５，１６はオン状態に変化する。これにより、ゲート制御ノードＶｇの電位とハイレベル電源電位ＥＬＶＤＤに応じた駆動電流ＩがＴＦＴ１４，１６を介して有機ＥＬ素子２３に供給され、駆動電流Ｉの電流量に応じて有機ＥＬ素子２３が発光する。この発光は、次フレームの時刻ｔ１まで継続される。駆動電流Ｉは、具体的には次式（３）で与えられる。
　I=(β/2)/(Vgs-Vth)2　…（３）
　ここで、βは定数、ＶｇｓはＴＦＴ１４のソース－ゲート間電圧を示す。
　ＴＦＴ１４のソース－ゲート間電圧Ｖｇｓは、次式（４）で与えられる。
　Vgs=ELVDD-Vg
　　 =ELVDD-Vdata+Vth-ΔVf　…（４）
　式（３）および式（４）から、次式（５）が導かれる。
　I=β/2/(ELVDD-Vdata-ΔVf)2　…（５）
　式（５）では、閾値電圧Ｖｔｈの項がなくなっている。このため、本実施形態における画素回路１０では、閾値電圧Ｖｔｈのばらつきが補償される。このように、駆動電流Ｉは、ハイレベル電源電位ＥＬＶＤＤ、ソースラインＳｊの電位Ｖｄａｔａ、およびフィールドスルー電圧ΔＶｆによって決定される。
　＜１．４　考察＞
　本実施形態では、従来の表示装置において生じていたフィールドスルー電圧ΔＶｆの不均一性が抑制される。ここでは、まず、信号の波形鈍りについて説明した後、フィールドスルー電圧ΔＶｆの不均一性が抑制される理由を説明する。
　＜１．４．１　波形鈍り＞
　図４は、本実施形態におけるスキャン信号およびスキャン反転信号を模式的に示す図である。より詳細には、図４（Ａ）は、スキャンラインＧｉの入力端側のスキャン信号を示す図であり、図４（Ｂ）は、スキャンラインＧｉの出力端側のスキャン信号を示す図であり、図４（Ｃ）は、スキャン反転ラインＧＩｉの入力端側のスキャン反転信号を示す図であり、図４（Ｄ）は、スキャン反転ラインＧＩｉの出力端側のスキャン反転信号を示す図である。図４（Ａ）～図４（Ｄ）において、Ｖｓｈは各信号のハイレベルを示し、Ｖｓｌは各信号のローレベルを示す。図４（Ｂ）において、Ｖｓｌａは波形が鈍ったときのスキャン信号のローレベルを示す。図４（Ｂ）における太い破線は、図４（Ａ）に示すスキャンラインＧｉの入力端側のスキャン信号を比較のために示したものである。図４（Ｄ）において、Ｖｓｈａは波形が鈍ったときのスキャン信号のハイレベルを示す。図４（Ｄ）における太い破線は、図４（Ｃ）に示すスキャン反転ラインＧＬｉの入力端側のスキャン反転信号を比較のために示したものである。
　スキャンラインＧｉおよびスキャン反転ラインＧＩｉのそれぞれは、その配線抵抗および配線容量により信号伝搬遅延特性を持つ。このため、スキャンラインＧｉの入力端側で矩形波になっているスキャン信号（図４（Ａ）を参照）は、その出力端側に向かうにつれて波形が鈍る（図４（Ｂ）を参照）。このため、例えば各スキャンラインＧｉの選択期間が比較的短い場合には、出力端側のスキャン信号のローレベルは、入力端側のスキャン信号のローレベルＶｓｌよりも高いＶｓｌａになる。すなわち、スキャンラインＧｉの入力端側のスキャン信号の振幅よりも出力端側のスキャン信号の振幅が小さくなる。したがって、選択期間終了時のスキャンラインＧｉの電位変化はスキャンラインＧｉの出力端側に近いほど小さくなる。同様に、スキャン反転ラインＧＩｉの入力端側で矩形波になっているスキャン反転信号（図４（Ｃ）を参照）は、その出力端側に向かうにつれて波形が鈍る（図４（Ｄ）を参照）。各スキャン反転ラインＧＩｉの選択期間の長さは、各スキャンラインＧｉの選択期間の長さと同様であるので、出力端側のスキャン反転信号のハイレベルは、入力端側のスキャン反転信号のハイレベルＶｓｈよりも高いＶｓｈａになる。すなわち、スキャン反転ラインＧＩｉの入力端側のスキャン反転信号よりも出力端側のスキャン反転信号の振幅が小さくなる。したがって、選択期間終了時のスキャン反転ラインＧＩｉの電位変化はスキャン反転ラインＧＩｉの出力端側に近いほど小さくなる。ここで、スキャンラインＧｉに着目すると、選択期間終了時のスキャンラインＧｉおよびスキャン反転ラインＧＩｉの双方の電位変化は、その入力端側に近いほど大きくなり、その出力端側に近いほど小さくなる。
　＜１．４．２　フィールドスルー電圧＞
　図５は、図２に示す画素回路１０に寄生容量を加えた回路図である。図５に示すように、画素回路１０において、寄生容量Ｃgd11，Ｃgd12，Ｃgd13，Ｃgd14，Ｃgs14，Ｃgd15，Ｃgs17が形成されているものとする。以下では、寄生容量Ｃgd11，Ｃgd12，Ｃgd13，Ｃgd14，Ｃgs14，Ｃgd15，Ｃgs17の容量値のことをもそれぞれ符号Ｃgd11，Ｃgd12，Ｃgd13，Ｃgd14，Ｃgs14，Ｃgd15，Ｃgs17で表すことがある。また、コンデンサ２１，２２の容量値をそれぞれでＣ21，Ｃ22表す。寄生容量Ｃgd11は、前スキャンラインＧｉ－１とゲート制御ノードＶｇとの間に形成されている。寄生容量Ｃgd12は、現スキャンラインＧｉとゲート制御ノードＶｇとの間に形成されている。寄生容量Ｃgd13は、現スキャンラインＧｉとデータ・電源供給ノードＶａとの間に形成されている。寄生容量Ｃgd14は、ゲート制御ノードＶｇとＴＦＴ１４のドレイン端子との間に形成されている。寄生容量Ｃgs14は、ゲート制御ノードＶｇとデータ・電源供給ノードＶａとの間に形成されている。寄生容量Ｃgd15は、エミッションラインＥｉとデータ・電源供給ノードＶａとの間に形成されている。寄生容量Ｃgs17は、スキャン反転ラインＧＩｉとゲート制御ノードＶｇとの間に形成されている。なお、これら以外にも寄生容量が形成され得るが、ここではその説明を省略する。
　まず、初期化動作終了時（図３における時刻ｔ２）のゲート制御ノードＶｇの電位（符号Ｖｇｉｎｉで表す）は次式（６）で与えられる。
　Vgini=Vini+(Vsh-Vsl)・Cgd11/Ctot1　…（６）
　ここで、Ｃtot1はゲート制御ノードＶｇに結合しているコンデンサおよび寄生容量の合計容量値であり、次式（７）で与えられる。
　Ctot1=C21+C22+Cgd11+Cgd12+Cgd14+Cgs14+Cgs17　…（７）
　次に、データ書き込み終了直前（図３における時刻ｔ４の直前）のゲート制御ノードＶｇの電位（符号Ｖｇｓｅｔで表す）は次式（８）で与えられる。
　Vgset=Vdata-Vth  …（８）
　次に、データ書き込み動作終了直後（図３における時刻ｔ４の直後）のゲート制御ノードＶｇの電位（符号Ｖｇｅｎｄで表す）は次式（９）で与えられる。
　Vgend=Vgset+(Vsh-Vsl)・(C22+Cgd12)/Ctot1-(Vsh-Vsl)・Cgs17/Ctot1　…（９）
　なお、式（９）に示すＶｇｅｎｄは、実際には、次式（１０）で与えられるデータ書き込み動作終了時データ・電源供給ノードＶａの電位変動（符号ΔＶａで表す）等の影響を受けることになるが、ここでは便宜上その影響を省略して説明する。
　ΔVa=(Vsh-Vl)・Cgd13/Ctot2　…（１０）
　式（１０）におけるＣtot2はデータ・電源供給ノードＶａに結合している寄生容量の合計容量値であり、次式（１１）で与えられる。
　Ctot2=Cgd13+Cgs14+Cgd15　…（１１）
　式（９）における「（（Ｖｓｈ－Ｖｓｌ）・（Ｃ22＋Ｃgd12）／Ｃtot1－（Ｖｓｈ－Ｖｓｌ）・Ｃgs17／Ｃtot1」が本実施形態におけるフィールドスルー電圧ΔＶｆである。ここで、「（Ｖｓｈ－Ｖｓｌ）・（Ｃ22＋Ｃgd12）／Ｃtot1」項はスキャンラインＧｉの電位変化に起因する電位変動分であり、「－（Ｖｓｈ－Ｖｓｌ）・Ｃgs17／Ｃtot1」項はスキャン反転ラインＧＩｉの電位変化に起因する電位変動分である。このように、本実施形態では、スキャンラインＧｉの電位変化に起因する電位変動分がスキャン反転ラインＧＩｉの電位変化に起因する電位変動分により低減される。
　次に、式（９）におけるスキャン信号およびスキャン反転信号の波形鈍りの影響について考える。上述のように、スキャンラインＧｉに着目すると、選択期間終了時のスキャンラインＧｉおよびスキャン反転ラインＧＩｉの双方の電位変化は、その入力端側に近いほど大きくなり、その出力端側に近いほど小さくなる。ここで、式（９）で示されるＶｇｅｎｄがスキャンラインＧｉの入力端側におけるものであるとすると、出力端側におけるＶｇｅｎｄは次式（１２）で示される。
　Vgend=Vgset+(Vsh-Vsla)・(C22+Cgd12)/Ctot1-(Vsha-Vsl)・Cgs17/Ctot1　…（１２）
　Ｖｓｈ－Ｖｓｌａ＞Ｖｓｈ－Ｖｓｌであり、かつ、Ｖｓｈａ－Ｖｓｌ＞Ｖｓｈ－Ｖｓｌであるので、スキャンラインＧｉの出力端側に近づくほど、スキャンラインＧｉの電位変化に起因する電位変動分およびスキャン反転ラインＧＩｉの電位変化に起因する電位変動分が共に小さくなることがわかる。すなわち、スキャンラインＧｉの電位変化に起因する電位変動分とスキャン反転ラインＧＩｉの電位変化に起因する電位変動分との和が、スキャンラインＧｉの入力端側から出力端側にかけて均一化される。その結果、スキャンラインＧｉの入力端側と出力端側とでフィールドスルー電圧ΔＶｆの不均一性が抑制される。
　＜１．６　効果＞
　本実施形態によれば、画素回路１０には、スキャンラインＧｉによって制御されるＴＦＴ１２（Ｐチャネル型）と並列に、当該ＴＦＴ１２と導電型が異なる、スキャン反転ラインＧＩｉによって制御されるＴＦＴ１７（Ｎチャネル型）が設けられている。スキャン反転ラインＧＩｉの電位はスキャンラインＧｉの電位を反転させたものである。表示部１に対してスキャンドライバ４が配置されている側にスキャン反転ドライバ５が設けられ、当該スキャン反転ドライバ５によりスキャン反転ラインＧＩｉが駆動される。このため、スキャンラインＧｉの入力端側を基準とした各位置における、スキャン信号およびスキャン反転信号の波形鈍りが略等しくなる。このため、ＴＦＴ１２およびＴＦＴ１７がオフ状態に変化するときに生じるスキャンラインＧｉの電位変化に起因する電位変動分とスキャン反転ラインＧＩｉの電位変化に起因する電位変動分との和が、スキャンラインＧｉの入力端側から出力端側にかけて均一化される。これにより、スキャンラインＧｉの入力端側を基準とした画素回路の位置に依存する、フィールドスルー電圧ΔＶｆの不均一性が抑制される。したがって、ＴＦＴ１４が有機ＥＬ素子２３に供給する駆動電流Ｉの不均一性が抑制されるので、輝度ムラを解消することができる。
　また、本実施形態によれば、エミッションドライバ６により駆動されるエミッションラインＥｉにゲート端子が接続されたＴＦＴ１５およびＴＦＴ１６により有機ＥＬ素子２３の発光期間が制御される。このため、ゲート制御ノードＶｇの電位が変化する初期化動作開始時からデータ書き込み動作終了時までの間（時刻ｔ１～ｔ４）、有機ＥＬ素子２３が非発光状態となる。これにより、初期化動作およびデータ書き込み動作での輝度変化が視認されることを防ぐことができる。したがって、表示品位を高めることができる。
　また、本実施形態では、閾値補償期間（図３の時刻ｔ３～ｔ４）において、ＴＦＴ１２のみならず、ＴＦＴ１７も閾値補償動作に寄与する。すなわち、ＴＦＴ１２およびＴＦＴ１７の双方でゲート制御ノードＶｇに向けて電流を供給できる。このため、閾値補償期間を従来よりも短くできる。ただし、ＴＦＴ１７の追加分のレイアウト面積が増える。図６は、ＴＦＴのレイアウト面積を説明するための模式図である。より詳細には、図６（Ａ）は、従来の表示装置におけるＴＦＴを示す模式図である。図６（Ｂ）は、本実施形態において、従来の表示装置と同様のサイズで実現したＴＦＴを示す模式図である。図６（Ｃ）は、本実施形態において、従来の表示装置よりも小さいサイズで実現したＴＦＴを示す模式図である。図６（Ｂ）に示すようにＴＦＴ１２およびＴＦＴ１７を、図６（Ａ）に示す従来の表示装置のＴＦＴ（ＴＦＴ１２に相当する）と同様のサイズで実現した場合、ＴＦＴ１７の追加分のレイアウト面積が増える。しかし、図６（Ｃ）に示すように、ＴＦＴ１２およびＴＦＴ１７の双方のチャネルサイズを小さくする（例えばチャネル長Ｌは従来どおりとし、チャネル幅Ｗを従来よりも小さくする）ことにより、ＴＦＴ１７の追加分のレイアウト面積を削減できる。なお、本実施形態では上述のように閾値補償期間において、ＴＦＴ１２およびＴＦＴ１７の双方でゲート制御ノードＶｇに向けて電流を供給できるので、ＴＦＴ１２およびＴＦＴ１７の双方のチャネルサイズを小さくした場合でも閾値補償動作を十分に行うことができる。なお、このような議論は後述の第２，第３の実施形態でも成り立つ。
　＜２．第２の実施形態＞
　＜２．１　全体構成＞
　図７は、本発明の第２の実施形態に係る表示装置（有機ＥＬディスプレイ）の全体構成を示すブロック図である。本実施形態の構成要素のうち上記第１の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。図７に示すように、本実施形態に係る表示装置は、上記第１の実施形態に係る表示装置において、スキャン反転ドライバ５およびスキャン反転ラインＧＩｉを省き、エミッションドライバ６をスキャンラインＧｉの入力端側に配置したものである。本実施形態では、スキャンドライバ４により第１制御信号線駆動回路が実現され、エミッションドライバ６により第２制御信号線駆動回路が実現され、スキャンラインＧｉにより第１制御信号線が実現され、エミッションラインＥｉにより第２制御信号線が実現されている。また、本実施形態では、スキャンラインＧｉの入力端側およびスキャンラインＧｉの出力端側のことをそれぞれ「エミッションラインＥｉの入力端側」および「エミッションラインＥｉの出力端側」ということがある。
　＜２．２　画素回路の構成＞
　図８は、本実施形態における画素回路１０の構成を示す回路図である。上記第１の実施形態と異なり、本実施形態における画素回路１０では、ＴＦＴ１７のゲート端子がエミッションラインＥｉに接続されている。その他の接続関係については、上記第１の実施形態と同様である。
　＜２．３　駆動方法＞
　図９は、本実施形態における画素回路１０の駆動方法を示すタイミングチャートである。上記第１の実施形態と異なり、本実施形態では、エミッションラインＥｉの電位がハイレベルからローレベルに変化する時点が、スキャンラインＧｉの電位がハイレベルからローレベルに変化する時点（時刻ｔ４）と同じになっている。ただし、本発明はこれに限定されるものではなく、エミッションラインＥｉの電位がハイレベルからローレベルに変化する時点が上記第１の実施形態と同様に時刻ｔ５であっても良い。本実施形態における時刻ｔ４以外の動作は、上記第１の実施形態と基本的に同様であるので省略する。
　時刻ｔ４において、現スキャンラインＧｉの電位がハイレベルに変化し、エミッションラインＥｉの電位がローレベルに変化することにより、ＴＦＴ１２，１３，１７がオフ状態に変化する。このとき、図９に示すように、ゲート制御ノードＶｇに接続された寄生容量の影響により、フィールドスルー電圧ΔＶｆが生じる。ゲート制御ノードＶｇの電位は上記式（２）で与えられる。またこのとき、ＴＦＴ１５，１６はオン状態に変化するので、ゲート制御ノードＶｇの電位とハイレベル電源電位ＥＬＶＤＤに応じた駆動電流ＩがＴＦＴ１４，１６を介して有機ＥＬ素子２３に供給され、駆動電流Ｉの電流量に応じて有機ＥＬ素子２３が発光する。駆動電流Ｉは上記式（５）で与えられる。
　＜２．４　考察＞
　＜２．４．１　波形鈍り＞
　本実施形態におけるエミッション信号は、スキャンラインＧｉの入力端側に設けられたエミッションドライバ６から供給されるので、上記第１の実施形態におけるスキャン反転信号と同様の波形鈍りが生じる。すなわち、エミッションラインＥｉの入力端側のエミッション信号は、図４（Ｃ）に示すスキャン反転ラインＧＬｉの入力端側のスキャン反転信号と同様の波形となり（ただし、選択期間の長さは異なる。）、エミッションラインＥｉの出力端側のエミッション信号は、図４（Ｄ）に示すスキャン反転ラインＧＬｉの出力端側のスキャン反転信号と同様の波形となり（ただし、選択期間の長さは異なる。）。なお、エミッションラインＥｉの選択期間は上記第１の実施形態におけるスキャン反転ラインＧＩｉの選択期間よりも長いものの、ここではエミッション信号についても入力端側から出力端側にかけて振幅が小さくなることとする（例えばエミッションラインＥｉの配線抵抗および配線容量が、上記第１の実施形態におけるスキャン反転ラインＧＩｉのものよりも大きいとする。）。
　＜２．４．２　フィールドスルー電圧＞
　図１０は、図８に示す画素回路１０に寄生容量を加えた回路図である。本実施形態において形成される画素回路１０に寄生容量は上記第１の実施形態と同様である。本実施形態では、データ書き込み動作終了時（図９における時刻ｔ４）に、エミッションラインＥｉの電位変化によりデータ・電源供給ノードＶａの電位も変化するので、データ書き込み動作終了直後のゲート制御ノードＶｇの電位Ｖｇｅｎｄは厳密には上記式（１４）で与えられるものと異なる。ただし、このデータ・電源供給ノードＶａの電位は本発明の本質に影響を与えるものではないので、ここではその説明を省略する。
　＜２．５　効果＞
　本実施形態によれば、スキャン反転ドライバ５を省くと共に、エミッションドライバ６を設ける位置を、表示部１に対してスキャンドライバ４が配置されている側に変更することにより、上記第１の実施形態と同様の効果を奏することができる。また、スキャン反転ドライバ５を設ける必要がないので、額縁面積を縮小することができる。
　＜３．第３の実施形態＞
　＜３．１　全体構成＞
　図１１は、本発明の第３の実施形態に係る表示装置（有機ＥＬディスプレイ）の全体構成を示すブロック図である。本実施形態の構成要素のうち上記第１の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。図１１に示すように、本実施形態に係る表示装置は、上記第１の実施形態に係る表示装置において、エミッションドライバ６およびエミッションラインＥｉを省いたものである。本実施形態では、スキャンドライバ４により第１制御信号線駆動回路が実現され、スキャン反転ドライバ５により第２制御信号線駆動回路が実現され、スキャンラインＧｉにより第１制御信号線が実現され、スキャン反転ラインＧＩｉにより第２制御信号線が実現されている。
　＜３．２　画素回路の構成＞
　図１２は、本実施形態における画素回路１０の構成を示す回路図である。図１２に示すように、本実施形態における画素回路１０は、ＴＦＴ３１～Ｔ３３、コンデンサ４１、有機ＥＬ素子４２を含んでいる。ＴＦＴ３１はＰチャネル型であり、ＴＦＴ３２はＮチャネル型である。この画素回路１０は、非特許文献１に開示された画素回路にＴＦＴ３２およびコンデンサ４１を加えた構成となっている。本実施形態では、ＴＦＴ３１は制御用トランジスタとして機能する。ＴＦＴ３２は補償用トランジスタとして機能する。ＴＦＴ３３は駆動用トランジスタとして機能する。コンデンサ４１は第１コンデンサとして機能する。有機ＥＬ素子４２は電気光学素子として機能する。
　本実施形態では、ＴＦＴ３３のゲート端子と、ＴＦＴ３１の一方の導通端子と、ＴＦＴ３２の一方の導通端子と、コンデンサ４１の一端との接続点が、上述の「ゲート制御ノードＶｇ」に相当する。ＴＦＴ３１は、そのゲート端子にスキャンラインＧｉが接続され、ソースラインＳｊとゲート制御ノードＶｇと間に設けられている。ＴＦＴ３２は、そのゲート端子にスキャン反転ラインＧＩｉが接続され、ＴＦＴ３１と並列に、ソースラインＳｊとゲート制御ノードＶｇと間に設けられている。ＴＦＴ３３については、ゲート制御ノードＶｇがゲート端子に接続され、ハイレベル電源ラインＥＬＶＤＤがソース端子に接続され、有機ＥＬ素子２３のアノードがドレイン端子に接続されている。コンデンサ４１は、ゲート制御ノードＶｇとハイレベル電源ラインＥＬＶＤＤとの間に設けられている。有機ＥＬ素子４２のカソードはローレベル電源ラインＥＬＶＳＳに接続されている。
　＜３．３　駆動方法＞
　図１３は、本実施形態における画素回路１０の駆動方法を示すタイミングチャートである。時刻ｔ１の直前では、スキャンラインＧｉの電位はハイレベルであり、スキャン反転ラインＧＩｉの電位はローレベルであり、ゲート制御ノードＶｇの電位は前フレームでの発光に対応した電位になっている。このとき、ＴＦＴ３１，３２はオフ状態になり、ＴＦＴ３３はゲート制御ノードＶｇの電位に応じてオン状態になっている。有機ＥＬ素子２３は、ＴＦＴ３３を介して供給される駆動電流Ｉに応じて発光状態になっている。
　時刻ｔ１において、スキャンラインＧｉの電位はローレベルに変化し、スキャン反転ラインＧＩｉの電位はハイレベルに変化する。このため、ＴＦＴ３１，３２はオン状態に変化する。これにより、ソースラインＳｊの電位Ｖｄａｔａは、ＴＦＴ３１，３２を介してゲート制御ノードＶｇに供給される。このとき、上記第１および第２の実施形態と異なり、ゲート制御ノードＶｇの電位は次式（１３）で与えられる。
　Vg=Vdata　…（１３）
　また、このときの駆動電流Ｉは、上記式（３）、式（４）、および式（１３）から、次式（１４）で与えられる。
　I=(β/2)/(ELVDD-Vdata-Vth)2 　…（１４）
　なお、時刻ｔ１ではフィールドスルー電圧ΔＶｆが生じていないので、式（１４）ではΔＶｆの項が含まれていない。また、本実施形態では閾値補償動作が行われないので、上記式（５）と異なり、式（１４）の右辺に閾値電圧Ｖｔｈの項が含まれている。なお、本実施形態における閾値電圧Ｖｔｈは、ＴＦＴ３３の閾値電圧のことをいう。
　時刻ｔ２において、現スキャンラインＧｉの電位がハイレベルに変化し、スキャン反転ラインＧＩｉの電位がローレベルに変化する。このため、ＴＦＴ３１，３２はオフ状態に変化する。このとき、図１３に示すように、ゲート制御ノードＶｇに接続された寄生容量の影響により、フィールドスルー電圧ΔＶｆが生じる。したがって、ゲート制御ノードＶｇの電位は次式（１５）のように変化する。
　Vg=Vdata+ΔVf　…（１５）
　このゲート制御ノードＶｇの電位は、次フレームの時刻ｔ１まで維持される。また、このとき、駆動電流Ｉは次式（１６）のように変化する。
　I=β/2/(ELVDD-Vdata-Vth-ΔVf)2 　…（１６）
　このように、本実施形態では、駆動電流Ｉは、ハイレベル電源電位ＥＬＶＤＤ、ソースラインＳｊの電位Ｖｄａｔａ、ＴＦＴ３３の閾値電圧Ｖｔｈ、およびフィールドスルー電圧ΔＶｆによって決定される。
　＜３．４　考察＞
　スキャン信号およびスキャン反転信号の波形鈍りは上記第１の実施形態と同様であるので、ここではフィールドスルー電圧ΔＶｆのばらつきが低減される理由についてのみ説明する。図１４は、図１０に示す回路に寄生容量を加えた回路図である。図１４に示すように、画素回路１０において、寄生容量Ｃgd31，Ｃgs32が形成されているものとする。以下では、寄生容量Ｃgd31，Ｃgs32の容量値のことをもそれぞれ符号Ｃgd31，Ｃgs32で表すことがある。また、コンデンサ４１の容量値をＣ41で表す。寄生容量Ｃgd31は、スキャンラインＧｉとゲート制御ノードＶｇとの間に形成されている。寄生容量Ｃgs32は、スキャン反転ラインＧＩｉとゲート制御ノードＶｇとの間に形成されている。なお、これら以外にも寄生容量が形成され得るが、ここではその説明を省略する。
　データ書き込み動作開始時（図１３における時刻ｔ１）のゲート制御ノードＶｇの電位は上記式（１５）で与えられるので、データ書き込み動作終了直後（図１３における時刻ｔ２の直後）のゲート制御ノードＶｇの電位（符号Ｖｇｅｎｄで表す）は次式（１７）で与えられる。ただし、式（１７）では、上述のスキャン信号およびスキャン反転信号の波形鈍りの影響は考慮していない。
　Vgend=Vdata+(Vsh-Vsl)・Cgd31/Ctot3-(Vsh-Vsl)・Cgs32/Ctot3　…（１７）
　ここで、Ｃtot3はゲート制御ノードＶｇに結合しているコンデンサおよび寄生容量の合計容量値であり、次式（１８）で与えられる。
　Ctot3=Cgd31+Cgs32+C41　…（１８）
　式（１７）における「（Ｖｓｈ－Ｖｓｌ）・Ｃgd31／Ｃtot3－（Ｖｓｈ－Ｖｓｌ）・Ｃgs32／Ｃtot3　」が本実施形態におけるフィールドスルー電圧ΔＶｆである。ここで、「（Ｖｓｈ－Ｖｓｌ）・Ｃgd31／Ｃtot3」項はスキャンラインＧｉの電位変化に起因する電位変動分であり、「－（Ｖｓｈ－Ｖｓｌ）・Ｃgs32／Ｃtot3」項はスキャン反転ラインＧＩｉの電位変化に起因する電位変動分である。このように、本実施形態では、上記第１の実施形態と同様に、スキャンラインＧｉの電位変化に起因する電位変動分がスキャン反転ラインＧＩｉの電位変化に起因する電位変動分により低減される。
　次に、スキャン信号の波形鈍りおよびスキャン反転信号の波形鈍りの影響について考える。ここで、式（１７）で示されるＶｇｅｎｄがスキャンラインＧｉの入力端側におけるものであるとすると、出力端側におけるＶｇｅｎｄは次式（１８）で示される。
　Vgend=Vdata+(Vsh-Vsla)・Cgd31/Ctot3-(Vsha-Vsl)・Cgs32/Ctot3　…（１７）
　Ｖｓｈ－Ｖｓｌａ＞Ｖｓｈ－Ｖｓｌであり、かつ、Ｖｓｈａ－Ｖｓｌ＞Ｖｓｈ－Ｖｓｌであるので、スキャンラインＧｉの出力端側に近づくほど、スキャンラインＧｉの電位変化に起因する電位変動分およびスキャン反転ラインＧＩｉの電位変化に起因する電位変動分が共に小さくなることがわかる。したがって、上記第１の実施形態と同様にスキャンラインＧｉの入力端側と出力端側とでフィールドスルー電圧ΔＶｆの不均一性が抑制される。
　＜３．５　効果＞
　本実施形態によれば、上記第１および第２の実施形態よりも簡易な構成の画素回路を備える表示装置において、上記第１の実施形態と同様の効果を奏することができる。なお、上述のように、上記第１の実施形態におけるＴＦＴ１２，１７のチャネルサイズの議論は、本実施形態におけるＴＦＴ３１，３２のチャネルサイズについても成り立つ。ただし、当該議論は、上記第１の実施形態では閾値補償期間に関するものであったが、本実施形態ではソースラインＳｊの電位Ｖｄａｔａがゲート制御ノードＶｇに書き込まれる期間（図１３における時刻ｔ１～ｔ２）に関するものである。
　＜４．その他＞
　上記各実施形態では、スキャン信号のハイレベルおよびローレベルとスキャン反転信号のハイレベルとローレベルがそれぞれ同一であるとして説明したが、本発明はこれに限定されるものではない。また、上記各実施形態では、電気光学素子として有機ＥＬ素子を例示したが、有機ＥＬ素子に限らず、電流量に応じて発光量が制御される発光素子であれば同様の説明が可能である。その他、本発明の趣旨を逸脱しない範囲で上記各実施形態を種々変形して実施することができる。
　以上により、本発明によれば、波形鈍りに起因する輝度ムラを解消した表示装置およびその駆動方法を提供することができる。
　本発明は、有機ＥＬディスプレイ等の電流で駆動される電気光学素子を備えた表示装置およびその駆動方法に適用することができる。
１…表示部
２…表示制御回路
３…ソースドライバ（映像信号線駆動回路）
４…スキャンドライバ（第１制御信号線駆動回路）
５…スキャン反転ドライバ（第２制御信号線駆動回路）
６…エミッションドライバ（第２，第３制御信号線駆動回路）
１０…画素回路
１１～１７，３１～３３…ＴＦＴ（トランジスタ）
２１，２２，４１…コンデンサ
２３，４２…有機ＥＬ素子（電気光学素子）
Ｓｊ…ソースライン（映像信号線）
Ｇｉ…スキャンライン（第１制御信号線）
Ｇｌｉ…スキャン反転ライン（第２制御信号線）
Ｅｉ…エミッションライン（第２，第３制御信号線）
ＥＬＶＤＤ…ハイレベル電源ライン（第１電源線）
ＥＬＶＳＳ…ローレベル電源ライン（第２電源線）
Ｖｉｎｉ…初期化ライン（初期化信号線）
Ｖｇ…ゲート制御ノード
Ｖａ…データ・電源供給ノード

Claims (9)

  1. 　アクティブマトリクス型の表示装置であって、
    　行方向および列方向に配置された複数の画素回路を含む表示部と、
    　前記複数の画素回路の列に対応して設けられた複数の映像信号線と、
    　前記複数の画素回路の行に対応して設けられた複数の第１制御信号線および複数の第２制御信号線と、
    　前記複数の画素回路に共通して電源電位を供給する第１電源線および第２電源線と、
    　前記映像信号線を駆動する映像信号線駆動回路と、
    　前期表示部の一端側に配置され、前記第１制御信号線を選択的に駆動する第１制御信号線駆動回路と、
    　前記表示部の前記一端側に配置され、前記第２制御信号線を選択的に駆動する第２制御信号線駆動回路とを備え、
    　前記画素回路は、
    　　前記第１電源線と前記第２電源線との間に設けられた電気光学素子と、
    　　前記第１電源線と前記第２電源線との間に前記電気光学素子と直列に設けられ、前記電気光学素子に流れる電流を制御する駆動用トランジスタと、
    　　前記第１制御信号線が制御端子に接続され、前記駆動用トランジスタの制御端子の電位を当該画素回路に対応する映像信号線の電位に応じて制御する制御用トランジスタと、
    　　前記第２制御信号線が制御端子に接続され、前記駆動用トランジスタの制御端子の電位を当該画素回路に対応する映像信号線の電位に応じて制御し、前記制御用トランジスタと導電型が異なる補償用トランジスタと、
    　　前記第１電源線と前記駆動用トランジスタの制御端子との間に設けられた第１コンデンサとを含み、
    　前記第２制御信号線駆動回路は、前記制御用トランジスタを導通状態にする電位を前記第１制御信号線駆動回路が前記第１制御信号線に与える期間の終了時またはその後に、前記補償用トランジスタを遮断状態にする電位を前記第２制御信号線に与えることを特徴とする、表示装置。
  2. 　前記制御用トランジスタは、第１制御用トランジスタおよび第２制御用トランジスタを含み、
    　前記第１制御用トランジスタおよび前記補償用トランジスタは、前記駆動用トランジスタの前記制御端子と当該駆動用トランジスタの第１導通端子との間に互いに並列に設けられ、
    　前記第２制御用トランジスタは、前記映像信号線と前記駆動用トランジスタの第２導通端子との間に設けられることを特徴とする、請求項１に記載の表示装置。
  3. 　前記画素回路は、当該画素回路に対応する第１制御信号線の直前の第１制御信号線が制御端子に接続され、初期化用の電位を供給する初期化信号線と前記駆動用トランジスタの前記制御端子との間に設けられた初期化用トランジスタをさらに含むことを特徴とする、請求項２に記載の表示装置。
  4. 　前記画素回路は、
    　　所定の制御信号線が制御端子に接続され、前記第１電源線と前記駆動用トランジスタの前記第２導通端子との間に設けられた電源供給用トランジスタと、
    　　前記所定の制御信号線が制御端子に接続され、前記駆動用トランジスタの前記第１導通端子と前記電気光学素子との間に設けられた発光制御用トランジスタとをさらに含み、
    　前記所定の制御信号線には、前記電気光学素子を発光させるべき期間に前記電源供給用トランジスタおよび前記発光制御用トランジスタのそれぞれを導通状態にする電位が与えられることを特徴とする、請求項２に記載の表示装置。
  5. 　同じ行に配置された画素回路に共通して接続される複数の第３制御信号線と、
    　前記第３制御信号線を選択的に駆動する第３制御信号線駆動回路とをさらに備え、
    　前記所定の制御信号線は前記第３制御信号線であることを特徴とする、請求項４に記載の表示装置。
  6. 　前記所定の信号線は前記第２制御信号線であることを特徴とする、請求項４に記載の表示装置。
  7. 　前記画素回路は、前記第１制御信号線と前記駆動用トランジスタの制御端子との間に設けられた第２コンデンサをさらに含むことを特徴とする、請求項２に記載の表示装置。
  8. 　前記制御用トランジスタおよび前記補償用トランジスタは、前記映像信号線と前記駆動用トランジスタの前記制御端子との間に互いに並列に設けられていることを特徴とする、請求項１に記載の表示装置。
  9. 　行方向および列方向に配置された複数の画素回路を含む表示部と、前記複数の画素回路の列に対応して設けられた複数の映像信号線と、前記複数の画素回路の行に対応して設けられた複数の第１制御信号線および複数の第２制御信号線と、前記複数の画素回路に共通して電源電位を供給する第１電源線および第２電源線と、前記映像信号線を駆動する映像信号線駆動回路とを備えるアクティブマトリクス型の表示装置の駆動方法であって、
    　前記表示部の一端側から、前記第１制御信号線および前記第２制御信号線のそれぞれを選択的に駆動する駆動ステップを備え、
    　前記画素回路は、
    　　記第１電源線と前記第２電源線との間に設けられた電気光学素子と、
    　　前記第１電源線と前記第２電源線との間に前記電気光学素子と直列に設けられ、前記電気光学素子に流れる電流を制御する駆動用トランジスタと、
    　　前記第１制御信号線が制御端子に接続され、前記駆動用トランジスタの制御端子の電位を当該画素回路に対応する映像信号線の電位に応じて制御する制御用トランジスタと、
    　　前記第２制御信号線が制御端子に接続され、前記駆動用トランジスタの制御端子の電位を当該画素回路に対応する映像信号線の電位に応じて制御し、前記制御用トランジスタと導電型が異なる補償用トランジスタと、
    　　前記第１電源線と前記駆動用トランジスタの制御端子との間に設けられた第１コンデンサとを含み、
    　前記駆動ステップでは、前記制御用トランジスタを導通状態にする電位が前記第１制御信号線に与えられる期間の終了時またはその後に、前記補償用トランジスタを遮断状態にする電位が前記第２制御信号線に与えられることを特徴とする、駆動方法。
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