JP2006184866A - 画素，および画素を用いた発光表示装置 - Google Patents

画素，および画素を用いた発光表示装置 Download PDF

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Abstract

【課題】所望の輝度の映像を表示するようにした画素，および画素を利用した発光表示装置を提供する。
【解決手段】発光素子と，データ線から供給されるデータ信号に対応するピクセル電流を発光素子に供給するための駆動部１４３と，駆動部１４３とデータ線の間に設置される第１スイッチングブロック１４１と，駆動部１４３および発光素子の共通端子とデータ線の間に設置される第２スイッチングブロック１４２とを具備し，駆動部１４３は，データ信号に対応して発光素子にピクセル電流を供給するための第５トランジスタＭ１５と，第５トランジスタＭ１５と第１スイッチングブロック１４１の間に接続され，第５トランジスタＭ１５の閾値電圧に対応する電圧を充電する第１キャパシタＣ１と，データ信号に対応する電圧を充電するための第２キャパシタＣ２を具備する。
【選択図】図１０

Description

本発明は，画素，および画素を用いた発光表示装置に関し，特に所望の輝度の映像が表示できるようにした画素，および画素を用いた発光表示装置に関する。
近年，陰極線管（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ）の短所である重さと体積を減らすことができる各種平板表示装置などが開発されている。平板表示装置としては，液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ），電界放出表示装置（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ），プラズマディスプレイパネル（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）および発光表示装置（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ）などがある。
平板表示装置のうち，発光表示装置は，電子と正孔の再結合によって光を発生する自発光素子である。このような発光表示装置は，速い応答速度を有すると同時に，低い消費電力で駆動できるような長所がある。一般的な発光表示装置は，画素ごとに形成されるトランジスタを用いて，データ信号に対応する電流を発光素子に供給することによって発光されるようにする。
図１は，従来の発光表示装置を示す図である。図１を参照すれば，従来の発光表示装置は，走査線Ｓ１〜Ｓｎおよびデータ線Ｄ１〜Ｄｍによって定められた領域に形成される画素４０を含む画像表示部３０と，走査線Ｓ１〜Ｓｎを駆動するための走査駆動部１０と，データ線Ｄ１〜Ｄｍを駆動するためのデータ駆動部２０と，走査駆動部１０およびデータ駆動部２０を制御するためのタイミング制御部５０を具備する。
タイミング制御部５０は，外部から供給される同期信号に対応して，データ駆動制御信号ＤＣＳおよび走査駆動制御信号ＳＣＳを生成する。タイミング制御部５０から生成されたデータ駆動制御信号ＤＣＳは，データ駆動部２０に供給され，走査駆動制御信号ＳＣＳは，走査駆動部１０に供給される。そして，タイミング制御部５０は，外部から供給されるデータ（Ｄａｔａ）をデータ駆動部２０に供給する。
走査駆動部１０は，タイミング制御部５０から走査駆動制御信号ＳＣＳの供給を受ける。走査駆動制御信号ＳＣＳの供給を受けた走査駆動部１０は，走査信号を生成し，生成された走査信号を走査線Ｓ１〜Ｓｎに順次供給する。
データ駆動部２０は，タイミング制御部５０からデータ駆動制御信号ＤＣＳの供給を受ける。データ駆動制御信号ＤＣＳの供給を受けたデータ駆動部２０は，データ信号を生成し，生成されたデータ信号を走査信号と同期されるようにデータ線Ｄ１〜Ｄｍに供給する。
画像表示部３０は，外部から第１電源ＥＬＶＤＤおよび第２電源ＥＬＶＳＳを画素４０の各々に供給する。第１電源ＥＬＶＤＤおよび第２電源ＥＬＶＳＳの供給を受けた画素４０の各々は，データ信号に対応して，第１電源ＥＬＶＤＤから発光素子を経由して第２電源ＥＬＶＳＳへ流れる電流を制御することによってデータ信号に対応した光を生成する。
すなわち，従来の発光表示装置において，画素４０の各々は，データ信号に対応する所定の輝度の光を生成する。
一方，上述した従来の発光表示装置を記載した文献としては，発光表示装置およびその駆動方法並びに画素回路を開示した特許文献１があり，また，画像表示パネル，画像表示装置およびその駆動方法および画素回路を開示した特許文献２等がある。
大韓民国特許出願公開第２００４−２２６９６０号明細書 大韓民国特許出願公開第２００４−３３４１６３号明細書
しかしながら，従来の発光表示装置は，画素４０の各々に含まれるトランジスタの閾値電圧のばらつき等により所望の輝度の光を生成することができなく，データ信号に対応して画素４０の各々に実際に流れる電流の値を測定および制御する方法がないという問題があった。
そこで，本発明は，このような問題に鑑みてなされたもので，その目的とするところは，所望の輝度の映像を表示することができるようにした画素，および画素を用いた発光表示装置を提供することである。
上記課題を解決するために，本発明の第１の観点によれば，発光素子と，データ線から供給されるデータ信号に対応するピクセル電流を上記発光素子に供給するための駆動部と，上記駆動部と上記データ線との間に設置されて特定水平期間の第１期間の間，ターンオンされ，上記特定水平期間の上記第１期間を除いた第２期間の間，少なくとも一度以上ターンオンおよびターンオフされる第１スイッチングブロックと，上記駆動部および上記発光素子の共通端子と上記データ線との間に設置されて上記第１期間の間，ターンオフされ，上記第２期間の間，上記第１スイッチングブロックと交互にターンオンおよびターンオフされる第２スイッチングブロックとを具備し，上記駆動部は，上記データ信号に対応して第１電源から上記発光素子に流れる上記ピクセル電流を供給するための第５トランジスタと，上記第５トランジスタと上記第１スイッチングブロックとの間に接続され，上記第５トランジスタの閾値電圧に対応する電圧を充電する第１キャパシタと，上記データ信号に対応する電圧を充電するための第２キャパシタとを具備する画素が提供される。
本発明によれば，上記第１キャパシタにおいて，トランジスタの閾値電圧を充電できるので，駆動部において，データ信号に対応する電圧にトランジスタの閾値電圧を補填した電圧に相当するピクセル電流を流すことができる。よって，本発明の画素において，所望の電流値を有するピクセル電流が流れるので，所望の輝度を有する画像を表示することができる。
上記第１スイッチングブロックがターンオンされる時，上記データ線から上記データ信号が上記駆動部に供給されてよいし，上記第２スイッチングブロックがターンオンされる時，上記駆動部から上記ピクセル電流が上記データ線に供給されてよい。
上記第１スイッチングブロックと接続され，上記第１期間中，上記第１スイッチングブロックがターンオンされ，上記第２期間中，少なくとも一度以上ターンオンおよびターンオフされるように第１走査信号を上記第１スイッチングブロックに供給するための第１走査線と，上記第２スイッチングブロックと接続され，上記第１期間中，上記第２スイッチングブロックがターンオフされ，上記第２期間中，上記第１スイッチングブロックと交互にターンオンおよびターンオフされるように第２走査信号を上記第２スイッチングブロックに供給するための第２走査線とを具備することができる。
上記第１スイッチングブロックは，上記第１走査線によって制御され，上記データ線と上記駆動部との間に接続される第１トランジスタと，上記第２走査線によって制御され，上記第１トランジスタと上記駆動部との間に接続される第２トランジスタとを具備し，上記第２トランジスタのドレイン電極およびソース電極は，電気的に接続されてよい。
上記第１スイッチングブロックは，上記第１走査線によって制御される少なくとも一つのＰＭＯＳ導電型の第１トランジスタと，上記第１トランジスタとトランスミッションゲート形態に接続され，上記第２走査線によって制御される少なくとも一つのＮＭＯＳ導電型の第２トランジスタとを具備することができる。
上記第２キャパシタは，上記第１キャパシタおよび上記第１スイッチングブロックの共通端子である第２ノードと上記第１電源との間に接続されてよい。
上記駆動部は，上記第２ノードと上記第１電源との間に接続され，上記第１走査信号および上記第２走査信号が供給される前にターンオンされる第６トランジスタと，上記第５トランジスタのゲート電極と第２電源との間に接続され，上記第６トランジスタとともに，ターンオンされる第７トランジスタとをさらに具備することができる。
上記駆動部と上記発光素子との間に接続され，特定水平期間の上記第１走査信号が供給される前の期間および上記特定水平期間の上記第１走査信号が供給される期間中，ターンオフされ，上記特定水平期間以後の上記第１走査信号が供給されない期間中，ターンオンされる第４トランジスタをさらに具備することができる。
上記課題を解決するために，本発明の第２の観点によれば，上記記載の画素を有する発光表示装置が提供される。
以上説明したように本発明によれば，データに対応する階調電流の値と画素に流れるピクセル電流の値を比べて，比較した結果に対応して，ピクセル電流の値が階調電流の値と類似の電流値となるように階調電圧を変更することにより，画素から所望の輝度の映像を表示することができる画素，および画素を用いた発光表示装置を提供することができる。また，本発明の画素の各々は，トランジスタの閾値電圧を補償することができる構造を有するので，速い時間以内に所望のピクセル電流を生成することができる。
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
図２は，本発明の実施形態に係る発光表示装置を示す図である。図２を参照すれば，本発明の実施形態に係る発光表示装置は，第１走査線Ｓ１１〜Ｓ１ｎ，第２走査線Ｓ２１〜Ｓ２ｎ，発光制御線Ｅ１〜Ｅｎおよびデータ線Ｄ１〜Ｄｍによって定められた領域に形成される画素１４０を含む画像表示部１３０と，第１走査線Ｓ１１〜Ｓ１ｎ，第２走査線Ｓ２１〜Ｓ２ｎおよび発光制御線Ｅ１〜Ｅｎを駆動するための走査駆動部１１０と，データ線Ｄ１〜Ｄｍを駆動するためのデータ駆動部１２０と，走査駆動部１１０およびデータ駆動部１２０を制御するためのタイミング制御部１５０を具備する。
画像表示部１３０は，第１走査線Ｓ１１〜Ｓ１ｎ，第２走査線Ｓ２１〜Ｓ２ｎ，発光制御線Ｅ１〜Ｅｎおよびデータ線Ｄ１〜Ｄｍによって定められた領域に形成される画素１４０を具備する。
画素１４０は，外部から第１電源ＥＬＶＤＤおよび第２電源ＥＬＶＳＳの供給を受ける。第１電源ＥＬＶＤＤおよび第２電源ＥＬＶＳＳに対応する電圧の供給を受けた画素１４０の各々は，データ線Ｄ１〜Ｄｍから供給されるデータ信号に対応して，第１電源ＥＬＶＤＤから発光素子を経由して第２電源ＥＬＶＳＳに流れるピクセル電流を制御する。そして，画素１４０は，１水平期間の一部期間の間，ピクセル電流をデータ線Ｄ１〜Ｄｍを経由してデータ駆動部１２０に供給する。このために，画素１４０の各々は，図３と同様に構成することができる。図３に示した画素１４０の詳細な構造は，後述する。
タイミング制御部１５０は，外部から供給される同期信号に対応して，データ駆動制御信号ＤＣＳおよび走査駆動制御信号ＳＣＳを生成する。タイミング制御部１５０から生成されたデータ駆動制御信号ＤＣＳは，データ駆動部１２０に供給され，走査駆動制御信号ＳＣＳは，走査駆動部１１０に供給される。そして，タイミング制御部１５０は，外部から供給されるデータ（Ｄａｔａ）をデータ駆動部１２０に供給する。
走査駆動部１１０は，タイミング制御部１５０から走査駆動制御信号ＳＣＳの供給を受ける。走査駆動制御信号ＳＣＳの供給を受けた走査駆動部１１０は，第１走査線Ｓ１１〜Ｓ１ｎに第１走査信号を順次供給するとともに，第２走査線Ｓ２１〜Ｓ２ｎに第２走査信号を順次供給する。
ここで，走査駆動部１１０は，図４に示されたように，１水平期間中の第１期間の間，画素１４０の第１トランジスタＭ１がターンオンされ，第２期間の間，第１トランジスタＭ１がターンオンおよびターンオフを繰り返すように第１走査信号を供給する。そして，走査駆動部１１０は，１水平期間中の第１期間の間，画素１４０の第２トランジスタＭ２がターンオフされ，第２期間の間，第１トランジスタＭ１と交互にターンオンおよびターンオフを繰り返すように第２走査信号を供給する。
また，走査駆動部１１０は，第１走査信号および第２走査信号が供給される期間中，第３トランジスタＭ３がターンオフされ，それ以外の期間の間，第１走査信号および第２走査信号が供給されない期間の間，ターンオンされるように発光制御信号を供給する。すなわち，発光制御信号は，第１走査信号および第２走査信号と重畳されるように供給され，発光制御信号の幅は，第１走査信号の幅と同一または広く設定される。つまり，特定水平期間の第１走査信号が供給される期間，第３トランジスタＭ３がターンオフされ，特定水平期間以後の第１走査信号が供給されない期間，ターンオンされるように発光制御信号が供給される。
データ駆動部１２０は，タイミング制御部１５０からデータ駆動制御信号ＤＣＳの供給を受ける。データ駆動制御信号ＤＣＳの供給を受けたデータ駆動部１２０は，タイミング制御部１５０より供給されるデータ（Ｄａｔａ）に対応してデータ信号を生成し，生成されたデータ信号をデータ線Ｄ１〜Ｄｍに供給する。ここで，データ駆動部１２０は，データ信号として所定の階調電圧をデータ線Ｄ１〜Ｄｍに供給する。
そして，データ駆動部１２０は，第２期間の一部期間の間，画素１４０からピクセル電流の供給を受け，供給を受けたピクセル電流がデータに対応する電流値を有するか否かをチェックする。ここで，データとは，タイミング制御部１５０が外部から供給されるものであり，タイミング制御部１５０は，このデータ（Ｄａｔａ）をデータ駆動部１２０へ供給する。例えば，データのビット値（または，階調値)に対応して，画素１４０に流れるべきピクセル電流の値が１０ｕＡの場合，データ駆動部１２０は，データ駆動部１２０に供給されるピクセル電流の値が１０ｕＡであるか否かをチェックする。
ここで，画素１４０の各々に所望の値を有する電流が供給されない場合，データ駆動部１２０は，画素１４０の各々に所望の値を有する電流が流れるように階調電圧を変更する。このために，データ駆動部１２０は，ｊ(ｊは自然数)個のチャンネルで構成される少なくとも一つ以上のデータ集積回路１２９を具備する。データ集積回路１２９の詳細な構成は，後述する。
図３は，図２に示された画素１４０の第１実施形態を詳しく示す図である。図３では，説明の便宜性のためにｍ番目のデータ線Ｄｍ，ｎ番目の第１走査線Ｓ１ｎ，ｎ番目の第２走査線Ｓ２ｎ，およびｎ番目の発光制御線Ｅｎに接続された画素１４０を示す。そして，図３において，第１トランジスタＭ１〜第４トランジスタＭ４がＰＭＯＳ導電型に示されたが，本発明の実施形態は，これに限定されるものではない。
図３を参照すれば，本発明の第１実施形態に係る画素１４０は，発光素子ＯＬＥＤ，第１スイッチングブロック１４１，第２スイッチングブロック１４２，駆動部１４３および第３トランジスタＭ３を具備する。
第１スイッチングブロック１４１は，データ線Ｄｍと駆動部１４３の間に接続されて，データ線Ｄｍから供給されるデータ信号に対応する階調電圧を駆動部１４３に供給する。このために，第１スイッチングブロック１４１は，少なくとも一つ以上のトランジスタを具備する。例えば，第１スイッチングブロック１４１は，一つの第１トランジスタＭ１を具備することができる。第１トランジスタＭ１は，ｎ番目の第１走査線Ｓ１ｎから供給される第１走査信号によって制御される。
第２スイッチングブロック１４２は，駆動部１４３および発光素子ＯＬＥＤの共通端子とデータ線Ｄｍの間に接続され，駆動部１４３から供給されるピクセル電流をデータ線Ｄｍに供給する。このために，第２スイッチングブロック１４２は，少なくとも一つ以上のトランジスタを具備する。例えば，第２スイッチングブロック１４２は，一つの第２トランジスタＭ２を具備することができる。第２トランジスタＭ２は，ｎ番目の第２走査線Ｓ２ｎから供給される第２走査信号によって制御される。
第３トランジスタＭ３は，駆動部１４３と発光素子ＯＬＥＤとの間に接続される。このような第３トランジスタＭ３は，ｎ番目の発光制御線Ｅｎから供給される発光制御信号によって制御される。実際に，第３トランジスタＭ３は，発光制御信号が供給される時，ターンオフされ，その他の期間の間，発光制御信号が供給されない時，ターンオンされる。例えば，第３トランジスタは，特定水平期間の第１トランジスタに第１走査信号が供給される期間において，ｎ番目の発光制御線Ｅｎから発光制御信号が供給されるのでターンオフされ，特定水平期間以後の第１トランジスタに第１走査信号が供給されない期間において，発光制御信号が供給されないのでターンオンされる。
駆動部１４３は，第１トランジスタＭ１から供給される階調電圧に対応するピクセル電流を第２トランジスタＭ２および第３トランジスタＭ３に供給する。このために，駆動部１４３は，第１電源ＥＬＶＤＤと第３トランジスタＭ３との間に接続される第４トランジスタＭ４と，第４トランジスタＭ４のゲート電極と第１電源ＥＬＶＤＤとの間に接続される第１キャパシタＣ１を具備する。第１キャパシタＣ１は，階調電圧に対応する所定の電圧を充電する。第４トランジスタＭ４は，第1キャパシタＣ１に充電された電圧に対応してピクセル電流を供給する。
図４は，図３に示された画素１４０の駆動方法を示す波形図である。図３および図４を参照して，画素１４０の動作過程を詳しく説明すれば，まず，１フレームの特定水平期間中において，ｎ番目の第１走査線Ｓ１ｎに第１走査信号が供給されるとともに，ｎ番目の第２走査線Ｓ２ｎに第２走査信号が供給される。
第１走査信号の供給を受けた第１トランジスタＭ１は，１水平期間中の第１期間の間，ターンオンされる。第１トランジスタＭ１がターンオンされると，第１期中にデータ線Ｄｍに供給されるデータ信号(階調電圧)が第１キャパシタＣ１に供給される。この時，第１キャパシタＣ１には，データ信号に対応する所定の電圧が充電される。一方，第２走査信号の供給を受けた第２トランジスタＭ２は，第１期間の間，ターンオフ状態を維持する。
以後，第２期間の一部期間の間，第１トランジスタＭ１がターンオフされ，第２トランジスタＭ２がターンオンされる。第２トランジスタＭ２がターンオンされると，第１キャパシタＣ１に充電された所定の電圧に対応して，第４トランジスタＭ４から供給されるピクセル電流がデータ線Ｄｍに供給される。データ線Ｄｍへ供給されたピクセル電流は，データ駆動部１２０に供給され，ピクセル電流の供給を受けたデータ駆動部１２０は，画素１４０に所望の電流値を有するピクセル電流が流れるように階調電圧の電圧値を増減させる。
以後，第２トランジスタＭ２がターンオフされ，第１トランジスタＭ１がターンオンされる。第１トランジスタＭ１がターンオンされると，データ駆動部１２０から増減された階調電圧が第１キャパシタＣ１に供給され，第１キャパシタＣ１の充電電圧値が変化する。実際に，第２期間の間に，第１トランジスタＭ１は，少なくとも一度以上ターンオンおよびターンオフされ，第１トランジスタと交互に第２トランジスタＭ２は，ターンオンおよびターンオフされて，所望の値を有するピクセル電流が画素１４０に流れるように第１キャパシタＣ１の充電電圧値を変化させる。
図５は，図２に示されたデータ集積回路を詳しく示す図である。図５では，説明の便宜性のために，データ集積回路１２９がｊ個のチャンネルを有すると仮定する。
図５を参照すれば，データ集積回路１２９は，サンプリング信号を順次生成するためのシフトレジスタ部２００と，サンプリング信号に応答してデータを順次保存するためのサンプリングラッチ部２１０と，サンプリングラッチ部２１０のデータを一時保存するとともに，保存されたデータを電圧デジタルーアナログ変換部(以下，“ＶＤＡＣ部”という。)２３０および電流デジタルーアナログ変換部(以下，“ＩＤＡＣ部”という。)２４０に供給するためのホルディングラッチ部２２０と，データの階調値（または，ビット値）に対応して階調電圧を生成するＶＤＡＣ部２３０と，データの階調値に対応して階調電流を生成するＩＤＡＣ部２４０と，データ線Ｄ１〜Ｄｊから供給されるピクセル電流に対応して階調電圧を変更させるための電圧調整ブロック２５０と，電圧調整ブロック２５０から供給される階調電圧をデータ信号としてデータ線Ｄ１〜Ｄｊに供給するためのバッファ部２６０と，データ線Ｄ１〜Ｄｊをバッファ部２６０または電圧調整ブロック２５０のうちのいずれか一つと選択的に接続させるための選択ブロック２８０を具備する。ここで，データは，タイミング制御部１５０が外部から供給されるものであり，タイミング制御部１５０は，このデータ（Ｄａｔａ）をデータ駆動部１２０のデータ集積回路１２９へ供給する。
シフトレジスタ部２００は，タイミング制御部１５０からソースシフトクロックＳＳＣおよびソーススタートパルスＳＳＰの供給を受ける。ソースシフトクロックＳＳＣおよびソーススタートパルスＳＳＰの供給を受けたシフトレジスタ部２００は，ソースシフトクロックＳＳＣの１周期ごとにソーススタートパルスＳＳＰをシフトさせながら順次ｊ個のサンプリング信号を生成する。このために，シフトレジスタ部２００は，ｊ個のシフトレジスタ２００１〜２００ｊを具備する。ここで，ソースシフトクロックＳＳＣおよびソーススタートパルスＳＳＰは，タイミング制御部１５０より供給されるデータ駆動制御信号ＤＣＳである。
サンプリングラッチ部２１０は，シフトレジスタ部２００から順次供給されるサンプリング信号に応答してタイミング制御部１５０より供給されるデータを順次保存する。ここで，サンプリングラッチ部２１０は，ｊ個のデータを保存するためにｊ個のサンプリングラッチ２１０１〜２１０ｊを具備する。そして，各々のサンプリングラッチ２１０１〜２１０ｊは，データのビット値に対応する容量を有する。例えば，データがｋビットで構成される場合，サンプリングラッチ２１０１〜２１０ｊ各々は，ｋビットの容量に設定される。
ホルディングラッチ部２２０は，ソース出力イネーブルＳＯＥ信号が入力される時，サンプリングラッチ部２１０からデータの入力を受けて保存する。そして，ホルディングラッチ部２２０は，ソース出力イネーブルＳＯＥ信号が入力される時，ホルディングラッチ部２２０に保存されたデータをＶＤＡＣ部２３０およびＩＤＡＣ２４０部に供給する。このために，ホルディングラッチ部２２０は，ｋビットに設定されたｊ個のホルディングラッチ２２０１〜２２０ｊを具備する。
ＶＤＡＣ部２３０は，ホルディングラッチ部２２０から供給されるデータのビット値(すなわち，階調値)に対応して階調電圧を生成し，生成された階調電圧を電圧調整ブロック２５０に供給する。ここで，ＶＤＡＣ部２３０は，ホルディングラッチ部２２０から供給されるｊ個のデータに対応してｊ個の階調電圧を生成する。このために，ＶＤＡＣ部２３０は，ｊ個の電圧生成部２３０１〜２３０ｊを具備する。以後，説明の便宜性のために，ＶＤＡＣ部２３０に生成された階調電圧を第１階調電圧と呼ぶこともある。
ＩＤＡＣ部２４０は，ホルディングラッチ部２２０から供給されるデータのビット値に対応して階調電流を生成し，生成された階調電流を電圧調整ブロック２５０に供給する。ここで，ＩＤＡＣ部２４０は，ホルディングラッチ部２２０から供給されるｊ個のデータに対応してｊ個の階調電流を生成する。このために，ＩＤＡＣ部２４０はｊ個の電流生成部２４０１〜２４０ｊを具備する。
電圧調整ブロック２５０は，ＶＤＡＣ部２３０より第１階調電圧，ＩＤＡＣ部２４０より階調電流およびデータ線Ｄ１〜Ｄｊから選択ブロック２８０を通じてピクセル電流の供給を受ける。第１階調電圧，階調電流およびピクセル電流の供給を受けた電圧調整ブロック２５０は，階調電流とピクセル電流の電流値の差を比較し，比較した電流値の差に対応して第１階調電圧の電圧値を再調整する。以後，説明の便宜性のために，電圧調整ブロック２５０で再調整された第１階調電圧を第２階調電圧と呼ぶこともある。
理想的に，電圧調整ブロック２５０は，階調電流とピクセル電流の値が等しい値に設定されるように第２階調電圧の電圧値を制御する。このために，電圧調整ブロック２５０は，ｊ個の電圧調整部２５０１〜２５０ｊを具備する。
バッファ部２６０は，電圧調整ブロック２５０から供給される第１階調電圧または第２階調電圧をｊ本のデータ線Ｄ１〜Ｄｊに供給する。このために，バッファ部２６０は，ｊ個のバッファ２６０１〜２６０ｊを具備する。ここで，バッファ部２６０は，階調電圧をデータ信号として選択ブロック２８０に供給する。よって，階調電圧に対応するデータ信号が選択ブロック２８０を通じて，データ線Ｄ１〜Ｄｊに供給される。
選択ブロック２８０は，データ線Ｄ１〜Ｄｊをバッファ部２６０または電圧調整ブロック２５０と選択的に接続させる。このために，選択ブロック２８０は，ｊ個の選択部２８０１〜２８０ｊを具備する。
図６は，図２に示されたデータ集積回路の他の実施形態を示すブロック図である。一方，本発明の実施形態に係るデータ集積回路は，図６のようにホルディングラッチ部２２０とＶＤＡＣ部２３０およびＩＤＡＣ部２４０との間にレベルシフタ部２７０をさらに含むことができる。
レベルシフタ部２７０は，ホルディングラッチ部２２０から供給されるデータの電圧レベルを上昇させてＶＤＡＣ部２３０およびＩＤＡＣ部２４０に供給する。
外部システムからデータ集積回路１２９に高い電圧レベルを有するデータが供給されると，電圧レベルに対応した回路部品が設置されなければならないから製造コストが増加する。したがって，本発明の実施形態によれば，データ集積回路１２９の外部には，低い電圧レベルを有するデータを供給し，この低い電圧レベルを有するデータをレベルシフタ部２７０で高い電圧レベルに昇圧させることができる。
図７は，図５に示された電圧調整部および選択部を詳しく示す図である。図７には，説明の便宜性のためにｊ番目の電圧調整部２５０ｊおよびｊ番目の選択部２８０ｊを示す。
図７を参照すれば，本発明の実施形態に係る選択部２８０ｊは，バッファ２６０ｊとデータ線Ｄｊとの間に接続される第５トランジスタＭ５と，電圧調整部２５０ｊとデータ線Ｄｊとの間に接続される第６トランジスタＭ６を具備する。第５トランジスタＭ５および第６トランジスタＭ６は，交互にターンオンされ，データ線Ｄｊをバッファ２６０ｊまたは電圧調整部２５０ｊのいずれか一つと接続させる。このために，第５トランジスタＭ５および第６トランジスタＭ６は，互いに異なる導電型に設定される。そして，第５トランジスタＭ５および第６トランジスタＭ６は，制御ラインＣＬから供給される選択信号によって制御される。
図８は，図７に示された選択部２８０ｊに供給される選択信号を示す図である。選択信号は，図８に示されたように１水平期間中に第１期間の間，第５トランジスタＭ５がターンオンされ，第６トランジスタＭ６がターンオフされるように供給される。そして，選択信号は，第２期間の間，第５トランジスタＭ５が少なくとも一度以上ターンオンおよびターンオフされるように供給され，第５トランジスタＭ５と交互に第６トランジスタＭ６がターンオンおよびターンオフされるように供給される。実際に，選択信号は，第２期間の間，第１トランジスタＭ１と同様に第５トランジスタＭ５がターンオンおよびターンオフされ，第２トランジスタＭ２と同様に第６トランジスタＭ６がターンオンおよびターンオフされるように供給される。よって，選択ブロック２８０は，第５トランジスタがターンオンされて，データ線Ｄ１〜Ｄｊとバッファ部２６０を接続する時，ＶＤＡＣ部２３０で生成された階調電圧をバッファ部２６０からデータ線Ｄ１〜Ｄｊを通じて画素１４０へ供給し，第６トランジスタがターンオンされて，データ線Ｄ１〜Ｄｊと電圧調整ブロック２５０を接続する時，データ線Ｄ１〜Ｄｊから電圧調整ブロック２５０へ画素１４０で流れるピクセル電流を供給する。
図７によると，電圧調整部２５０ｊは，比較部２５２，電圧増減部２５４，制御部２５６，キャパシタＣおよびスイッチング素子ＳＷ１を具備する。スイッチング素子ＳＷ１は，ＶＤＡＣ部２３０とバッファ２６０ｊとの間に設置される。このようなスイッチング素子ＳＷ１は，制御部２５６の制御によって第１期間の間，ターンオンされ，第２期間の間，ターンオフされる。
キャパシタＣは，スイッチング素子ＳＷ１とバッファ２６０ｊとの共通端子である第１ノードＮ１と電圧増減部２５４との間に設置される。第１ノードＮ１と電圧増減部２５４との間に設置されたキャパシタＣは，電圧増減部２５４から供給される電圧に対応して第１ノードＮ１の電圧値を増減させる。すなわち，電圧増減部２５４から高い電圧が供給されれば，キャパシタＣによって第１ノードＮ１の電圧値が増加され，電圧増減部２５４から低い電圧が供給されれば，キャパシタＣによって第１ノードＮ１の電圧値が減少される。
比較部２５２は，ＩＤＡＣ部２４０から階調電流の供給を受け，データ線Ｄｊおよび選択部２８０ｊを経由して画素１４０からピクセル電流の供給を受ける。ピクセル電流は，現在第１走査信号および第２走査信号が供給される画素１４０から供給される。ピクセル電流および階調電流の供給を受けた比較部２５２は，階調電流とピクセル電流の値を比較し，比較した結果に対応する第１制御信号または第２制御信号を電圧増減部２５４に供給する。例えば，比較部２５２は，階調電流の値がピクセル電流の値より大きい場合，第１制御信号を生成し，階調電流の値がピクセル電流の値より小さい場合，第２制御信号を生成して電圧増減部２５４に供給する。
電圧増減部２５４は，比較部２５２から供給される第１制御信号または第２制御信号に対応して所定の電圧値をキャパシタＣに供給する。ここで，電圧増減部２５４は，ピクセル電流および階調電流の値が類似または同一になるように所定の電圧をキャパシタＣに供給する。すると，第１ノードＮ１の電圧値，つまり第１期間，スイッチング素子ＳＷ１がターンオンされてＶＤＡＣ部２３０より供給される第１階調電圧は，キャパシタＣに供給された電圧に対応して増加または減少される。ここで，増加または減少された第１ノードＮ１の電圧は，第２階調電圧として利用される。よって，第１期間の間，スイッチング素子ＳＷ１がターンオンされるので，ＶＤＡＣ部２３０より供給される第１階調電圧が第１ノードＮ１に供給され，第２期間の間，スイッチング素子ＳＷ１がターンオフされるので，第１ノードＮ１で第１階調電圧が維持される。維持された第１階調電圧をもとに，電圧増減部２５４によってピクセル電流と階調電流の値が類似もしくは同一になるように電圧の増減を行う。第２期間において，増減された電圧は，その都度，第１ノードＮ１の電圧であるため，再度増減された第１ノードＮ１の電圧は，電圧増減部２５４によってピクセル電流と階調電流の値が類似もしくは同一になるまで増減される。
制御部２５６は，１水平期間１Ｈ中の第１期間の間，スイッチング素子ＳＷ１をターンオンさせ，第２期間の間，スイッチング素子ＳＷ１をターンオフさせる。そして，制御部２５６は，第２期間の間，徐々に増加されるカウンティング信号を電圧増減部２５４に供給する。例えば，制御部２５６は“１”から“Ｌ”(Ｌは自然数)まで増加されるカウンティング信号を電圧増減部２５４に供給する。このために，制御部２５６の内部には，図示されていないカウンタが含まれる。制御部２５６のカウンティング信号は，リセット信号が供給される時，初期化される。ここで，リセット信号は，１水平期間単位に供給される信号に設定される。例えば，リセット信号は，水平同期信号Ｈまたは走査信号などを利用することができる。
動作過程を詳しく説明すれば，まず，１水平期間の第１期間中，スイッチング素子ＳＷ１，第５トランジスタＭ５および第１トランジスタＭ１がターンオンされる。スイッチング素子ＳＷ１がターンオンされると，ＶＤＡＣ部２３０から供給される第１階調電圧がバッファ２６０ｊおよび第５トランジスタＭ５を経由してデータ線Ｄｊに供給される。データ線Ｄｊに供給された第１階調電圧は，走査信号によって選択された画素１４０に供給される。
すなわち，データ線Ｄｊに供給された第１階調電圧は第１走査信号によってターンオンされた第１トランジスタＭ１を経由して駆動部１４３に供給される。すると，駆動部１４３に含まれた第１キャパシタＣ１に第１階調電圧に対応する電圧が充電される。実際に，第１期間は，画素１４０に含まれた第１キャパシタＣ１に第１階調電圧に対応する所定の電圧が充電されるようにその期間が設定される。
画素１４０に含まれた第１キャパシタＣ１に所定の電圧が充電された後で第２期間が始まる時，第６トランジスタＭ６および第２トランジスタＭ２がターンオンされ，スイッチング素子ＳＷ１，第５トランジスタＭ５および第１トランジスタＭ１がターンオフされる。スイッチング素子ＳＷ１がターンオフされると，第１ノードＮ１がフローティングされる。この時，第１ノードＮ１は，図示されていない寄生キャパシタなどによって第１階調電圧の電圧を維持する。第２トランジスタＭ２がターンオンされると，画素１４０の駆動部１４３から生成されたピクセル電流が第２トランジスタＭ２，データ線Ｄｊおよび第６トランジスタＭ６を経由して比較部２５２に供給される。
ピクセル電流の供給を受けた比較部２５２は，ＩＤＡＣ部２４０から供給される階調電流とピクセル電流の値を比較し，比較結果に対応して第１制御信号または第２制御信号を生成して電圧増減部２５４に供給する。ここで，階調電流は，データに対応して画素１４０に実際に流れるべき理想的な電流値を有するものであり，ピクセル電流は画素１４０に実際に流れる電流値を有する。
第２期間の間，制御部２５６は，”１“から”Ｌ“まで増加されるカウンティング信号を電圧増減部２５４に供給する。カウンティング信号の供給を受けた電圧増減部２５４は，比較部２５２から供給される第１制御信号または第２制御信号に対応してキャパシタＣに所定の電圧値を供給する。ここで，電圧増減部２５４は，第１制御信号または第２制御信号に対応して階調電流とピクセル電流の値が同一または類似するようにキャパシタＣに供給される電圧値を制御する。すると，第１ノードＮ１の電圧値がキャパシタＣに供給される電圧値に対応して変化されて第２階調電圧が生成される。
第２階調電圧が生成された後，第６トランジスタＭ６および第２トランジスタＭ２がターンオフされ，第５トランジスタＭ５および第１トランジスタＭ１がターンオンされる。第５トランジスタＭ５および第１トランジスタＭ１がターンオンされると，第１ノードＮ１に印加された第２階調電圧が画素１４０に供給される。すると，画素１４０では第２階調電圧に対応するピクセル電流が生成される。実際に，本発明の実施形態では，第２期間の間，階調電流とピクセル電流の値が類似または同じくなるように第６トランジスタＭ６および第２トランジスタＭ２とが，少なくとも一度以上ターンオンおよびターンオフされ，第６トランジスタＭ６および第２トランジスタＭ６と交互に第５トランジスタＭ５および第１トランジスタＭ１が，ターンオンおよびターンオフされる。
一方，電圧増減部２５４で増減される電圧の範囲は，カウンティング信号によって決まる。例えば，電圧増減部２５４は，一番目のカウンティング信号(例えば，“１”)が供給される時，図９のように，第１電圧Ｖ１の範囲内で電圧を増減する。ここで，図９は，図７に示された電圧増減部２５４に制御される電圧範囲を示す図である。
言い換えれば，一番目のカウンティング信号が供給されれば，Ｖ１×１／２の電圧が電圧増減部２５４よりキャパシタＣに供給され，それにより，第１ノードＮ１の電圧が増加または減少される。そして，電圧増減部２５４は，二番目のカウンティング信号(例えば，“２”)が供給される時，第１電圧Ｖ１より低い第２電圧Ｖ２の範囲内で電圧を増減する。言い換えれば，二番目のカウンティング信号が供給されれば，Ｖ２×１／２の電圧が増加または減少される。
一方，第２電圧Ｖ２は，第１電圧Ｖ１のおよそ１／２に設定される。そして，電圧増減部２５４は，三番目のカウンティング信号(例えば，“３”)が供給される時，第２電圧Ｖ２より低い第３電圧Ｖ３の範囲内で電圧を増減する。すなわち，カウンティング信号が増加されるほど電圧増減部２５４で増減される電圧の範囲は低くなる。ここで，低くなる電圧の範囲は，一つ前の段階での電圧の範囲の１／２に設定される。このような方式で電圧増減部２５４は，階調電流およびピクセル電流の値が同一または類似するようにキャパシタＣに供給される電圧を制御する。つまり，１水平期間の第２期間において，比較部２５２による階調電流とピクセル電流の値の比較により，第１制御信号，第２制御信号が比較部２５２から電圧増減部２５４に供給される。そして，電圧増減部２５４は，制御部２５６より供給されるカウンティング信号に応じた電圧の範囲で，比較部２５２からの第１制御信号，第２制御信号に対応して第１階調電圧の増減を行い，第２階調電圧が生成される。第２階調電圧についても，第１階調電圧の場合と同様の過程が行われ，ピクセル電流と階調電流の値が類似または同一になるまで電圧の増減が行われる。よって，第２期間中，電圧の増減が必要である場合，比較部２５２より第１制御信号，第２制御信号が供給され，制御部２５６よりカウンティング信号が供給される。また，制御部２５６において，例えば，階調電流とピクセル電流の値が一致した時，全てのカウンティング信号が供給されていてもよい。
一方，図３に示された画素１４０の駆動部１４３は，第４トランジスタＭ４の閾値電圧を補償することができない。言い換えれば，所望の電圧値を有するデータ信号(第１階調電圧または第２階調電圧)が供給されても第４トランジスタＭ４の閾値電圧によってデータ信号の電圧値が変化される。したがって，画素１４０の駆動部１４３が図３に示されたように構成されれば，画素１４０から所望の電流値を有するピクセル電流が流れるまで多くの時間が消費される。
言い換えれば，画素１４０の駆動部１４３が図３のように構成されれば，１水平期間中第２期間の間，画素１４０から所望の電流値を有するピクセル電流が流れなくなるおそれがある。このような問題を乗り越えるために本発明の実施形態では，図１０のようにトランジスタの閾値電圧に関係なくピクセル電流を生成することができる画素１４０を提案する。
図１０は，本発明の第２実施形態に係る画素を示す図である。図１０では，説明の便宜性のために，ｍ番目のデータ線Ｄｍ，ｎ番目の第１走査線Ｓ１ｎ，ｎ番目の第２走査線Ｓ２ｎおよびｎ番目の発光制御線Ｅｎに接続された画素を示す。
図１０を参照すれば，本発明の第２実施形態に係る画素１４０は，発光素子ＯＬＥＤ，第１スイッチングブロック１４１，第２スイッチングブロック１４２，駆動部１４３および第４トランジスタＭ１４を具備する。
第１スイッチングブロック１４１は，データ線Ｄｍと駆動部１４３との間に接続されてデータ線Ｄｍから供給されるデータ信号(第１階調電圧または第２階調電圧)を駆動部１４３に供給する。このために，第１スイッチングブロック１４１は，第１トランジスタＭ１１を具備する。第１トランジスタＭ１１は，データ線Ｄｍと駆動部１４３との間に接続される。このような第１トランジスタＭ１１は，ｎ番目の第１走査線Ｓ１ｎに供給される第１走査信号によって制御される。すなわち，第１トランジスタＭ１１は，１水平期間中の第１期間の間，ターンオンされ，第２期間の間，少なくとも一度以上ターンオンおよびターンオフされる。
第２スイッチングブロック１４２は，データ線Ｄｍと駆動部１４３との間に接続されて駆動部１４３から供給されるピクセル電流をデータ線Ｄｍに供給する。このために，第２スイッチングブロック１４２は，第３トランジスタＭ１３を具備する。第３トランジスタＭ１３は，ｎ番目の第２走査線Ｓ２ｎから供給される第２走査信号によって制御される。すなわち，第３トランジスタＭ１３は，１水平期間中の第１期間の間，ターンオフされ，第２期間の間，第１トランジスタＭ１１と交互にターンオンおよびターンオフされる。
第４トランジスタＭ１４は，駆動部１４３と発光素子ＯＬＥＤの間に接続される。このような第４トランジスタＭ１４は，ｎ番目の発光制御線Ｅｎから供給される発光制御信号によって制御される。発光制御信号は，第１走査信号および第２走査信号と重畳されるように供給され，発光制御信号の幅は，第１走査信号と等しいまたは広く設定される。第４トランジスタＭ１４は，発光制御信号が供給される時，ターンオフされ，それ以外の期間の間，つまり，発光制御信号が供給されない時，ターンオンされる。
駆動部１４３は，第１スイッチングブロック１４１から供給されるデータ信号に対応した階調電圧によってピクセル電流を生成し，生成されたピクセル電流を第２スイッチングブロック１４２および第４トランジスタＭ１４に供給する。ここで，駆動部１４３は，第５トランジスタＭ１５の閾値電圧を補償することができるような構造を有する。例えば，駆動部１４３は，現在公知されているトランジスタの閾値電圧を補償することができる多様な回路のうち，いずれか一つを選択することができる。
駆動部１４３は，第１キャパシタＣ１，第２キャパシタＣ２，第５トランジスタＭ１５，第６トランジスタＭ１６および第７トランジスタＭ１７を具備する。第１キャパシタＣ１は，第５トランジスタＭ１５と第１スイッチングブロック１４１との間に接続される。このような第１キャパシタＣ１は，第５トランジスタＭ１５の閾値電圧に対応する電圧を充電することができる。
第２キャパシタＣ２は，第１キャパシタＣ１と第１スイッチングブロック１４１との共通端子である第２ノードＮ２と第１電源ＥＬＶＤＤとの間に接続される。このような第２キャパシタＣ２は，データ信号に対応した電圧を充電する。
第５トランジスタＭ１５は，第１電源ＥＬＶＤＤと第４トランジスタＭ１４との間に接続される。このような第５トランジスタＭ１５は，第１キャパシタＣ１および第２キャパシタＣ２に充電された電圧に対応するピクセル電流を第２スイッチングブロック１４２および第４トランジスタＭ１４に供給する。
第６トランジスタＭ１６は，第２ノードＮ２と第１電源ＥＬＶＤＤとの間に接続される。このような第６トランジスタＭ１６は，ｎ−１番目の発光制御線Ｅｎ−１から供給される発光制御信号によって制御される。ここで，第６トランジスタＭ１６は，発光制御信号が供給される時，ターンオンされ，それ以外の期間，つまり発光制御信号が供給されない時には，ターンオフされる。このために，第６トランジスタＭ１６は，第４トランジスタＭ１４と異なる導電型に形成される。例えば，第４トランジスタＭ１４がＰＭＯＳ導電型に形成されれば，第６トランジスタＭ１６は，ＮＭＯＳ導電型に形成され，第４トランジスタＭ１４がＮＭＯＳ導電型に形成されれば，第６トランジスタＭ１６は，ＰＭＯＳ導電型に形成される。
第７トランジスタＭ１７は，第５トランジスタＭ１５のゲート電極と第２電源ＥＬＶＳＳとの間に接続される。このような第７トランジスタＭ１７は，ｎ−１番目の発光制御線Ｅｎ−１から供給される発光制御信号によって制御される。ここで，第７トランジスタＭ１７は，発光制御信号が供給される時，ターンオンされ，それ以外の期間，つまり，発光制御信号が供給されない時には，ターンオフされる。このために，第７トランジスタＭ１７は，第６トランジスタＭ１６と同じ導電型に形成される。
図１１は，図１０に示された画素に供給される走査信号を示す駆動波形図である。以後，発光制御信号は，おおよそ２水平期間の幅に設定され，ｎ−１番目の発光制御線に供給された発光制御信号とｎ番目の発光制御線に供給された発光制御信号とは，１水平期間ほど重畳されると仮定して説明する。
図１１を参照すれば，まず，ｋ−１(ｋは，自然数)番目の水平期間ｋ−１Ｈの間，ｎ−１番目の発光制御線Ｅｎ−１およびｎ番目の発光制御線Ｅｎに発光制御信号が供給される。
ｎ番目の発光制御線Ｅｎに発光制御信号が供給されれば，第４トランジスタＭ１４がターンオフされる。ｎ−１番目の発光制御線Ｅｎ−１に発光制御信号が供給されれば，第６トランジスタＭ１６および第７トランジスタＭ７がターンオンされる。第６トランジスタＭ１６がターンオンされると，第２ノードＮ２に第１電源ＥＬＶＤＤの電圧が印加される。第７トランジスタＭ１７がターンオンされると第５トランジスタＭ１５がダイオード形態に接続される。すると，第５トランジスタＭ１５のゲート端子に第１電源ＥＬＶＤＤの電圧から第５トランジスタＭ１５の閾値電圧を差し引いた電圧が印加される。この時，第１キャパシタＣ１には，第５トランジスタＭ１５の閾値電圧が充電される。
以後，ｋ番目の水平期間ｋＨ中，ｎ番目の第１走査線Ｓ１ｎに第１走査信号が供給され，ｎ番目の第２走査線Ｓ２ｎに第２走査信号が供給される。そして，ｋ番目の水平期間ｋＨ中，ｎ番目の発光制御線Ｅｎに発光制御信号が供給され，ｎ−１番目の発光制御線Ｅｎ−１に発光制御信号が供給されない。
第１走査信号が供給されれば，第１期間中，第１トランジスタＭ１１がターンオンされる。第１トランジスタＭ１１がターンオンされると，第１期間中においてデータ線Ｄｍに供給されるデータ信号(第１階調電圧)が第２ノードＮ２に供給される。この時，第２キャパシタＣ２には，データ信号に対応する電圧が充電される。一方，第２走査信号の供給を受ける第３トランジスタＭ１３は，第１期間中，ターンオフされる。
以後，第２期間の一部期間の間，第１トランジスタＭ１１がターンオフされ，第３トランジスタＭ１３がターンオンされる。第３トランジスタＭ１３がターンオンされると，第１キャパシタＣ１および第２キャパシタＣ２に充電された電圧に対応して第５トランジスタＭ１５から供給されるピクセル電流が第３トランジスタＭ１３を経由してデータ線Ｄｍに供給される。データ線Ｄｍに供給されたピクセル電流は，データ集積回路１２９に供給され，ピクセル電流の供給を受けたデータ集積回路１２９は，画素１４０に所望の値を有するピクセル電流が流れるようにデータ信号の電圧値を増減させる。そして，データ集積回路１２９は，増減された電圧値を有するデータ信号(第２階調電圧)をデータ線Ｄｍに供給する。
以後，第３トランジスタＭ１３がターンオフされ，第１トランジスタＭ１１がターンオンされる。第１トランジスタＭ１１がターンオンされると，増減された電圧値を有するデータ信号が第１トランジスタＭ１１を経由して第２ノードＮ２に供給される。この時，第２キャパシタＣ２には，データ信号に対応する電圧が充電される。実際に，本発明の実施形態は，第２期間中において，第１トランジスタＭ１１が少なくとも一度以上ターンオンおよびターンオフされ，第１トランジスタＭ１１と交互に第３トランジスタＭ１３がターンオンおよびターンオフされて画素１４０に所望の値を有するピクセル電流が流れるように第２キャパシタＣ２の充電電圧値を変化させる。
階調電流とピクセル電流の値が類似もしくは同一になった以後，ｋ＋１番目の水平期間中，第４トランジスタＭ１４がターンオンされる。第４トランジスタＭ１４がターンオンされると，第５トランジスタＭ１５から供給されるピクセル電流が発光素子ＯＬＥＤに供給される。すると，発光素子ＯＬＥＤは，ピクセル電流に対応する輝度の光を発生する。ここで，ピクセル電流が所望の電流値を有するため，発光素子ＯＬＥＤからは所望の輝度の光が発生される。つまり，本発明の実施形態では，第２キャパシタＣ２に充電された電圧は，第１トランジスタＭ１１より供給されるデータ信号に対応する電圧で，第１キャパシタＣ１に充電された電圧は，第５トランジスタＭ１５の閾値電圧であるため，第５トランジスタＭ１５に供給されるピクセル電流は，データ信号に対応する電圧に第５トランジスタＭ１５の閾値電圧を補填した電圧に対応するものである。よって，ピクセル電流がトランジスタの閾値電圧に影響されないため，速い時間内で所望の値を有する電流を得ることができる。
図１２は，本発明の第３実施形態に係る画素を示す図である。本発明の第３実施形態に係る画素は，第１スイッチングブロック１４１の構造のみが変更され，その他の構成および動作過程は，図１０に示された画素と同様である。したがって，第１スイッチングブロック１４１を除いた構成について詳細な説明は省略する。
図１２を参照すれば，本発明の第３実施形態に係る画素の第１スイッチングブロック１４１は，第１トランジスタＭ１１および第２トランジスタＭ１２を具備する。第１トランジスタＭ１１は，データ線Ｄｍと駆動部１４３との間に接続される。このような第１トランジスタＭ１１は，ｎ番目の第１走査線Ｓ１ｎに供給される走査信号によって制御される。すなわち，第１トランジスタＭ１１は，１水平期間中の第１期間の間，ターンオンされ，第２期間の間，少なくとも一度以上ターンオンおよびターンオフされる。
第２トランジスタＭ１２は，第１トランジスタＭ１１と駆動部１４３との間に接続される。このような第２トランジスタＭ１２は，ｎ番目の第２走査線Ｓ２ｎに供給される第２走査信号によって制御される。ここで，第２トランジスタＭ１２の第１電極(例えば，ソース電極)と第２電極(例えば，ドレイン電極)は，電気的に接続される。したがって，第１トランジスタＭ１１がターンオンされると，第２トランジスタＭ１２のターンオンまたはターンオフされるか否か関係なく，データ信号が駆動部１４３に供給される。このような第２トランジスタＭ１２は，第１トランジスタＭ１１のスイッチングエラーを減らすために使われる。実際に，第１スイッチングブロック１４１に第２トランジスタＭ１２が設置されれば，スイッチングエラーを減らすことができ，これによって駆動の信頼性を向上することができる。
図１３は，本発明の第４実施形態に係る画素を示す図である。本発明の第４実施形態に係る画素は，第１スイッチングブロック１４１の構造のみが変更され，その他の構成および動作過程は，図１０に示された画素と同様である。したがって，第１スイッチングブロック１４１を除いた構成について詳細な説明は省略する。
図１３を参照すれば，本発明の第４実施形態に係る画素の第１スイッチングブロック１４１は，トランスミッションゲート（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｇａｔｅ）形態に接続された第１トランジスタＭ１１および第２トランジスタＭ１２を具備する。ＰＭＯＳ導電型に形成された第１トランジスタＭ１１のゲート電極は，ｎ番目の第１走査線Ｓ１ｎに接続される。そして，ＮＭＯＳ導電型に形成された第２トランジスタＭ１２のゲート電極は，ｎ番目の第２走査線Ｓ２ｎに接続される。ここで，第１走査信号および第２走査信号が互いに反対の極性を持つため，第１トランジスタＭ１１および第２トランジスタＭ１２は，同じ時間(すなわち，第１走査信号および第２走査信号が供給される時)にターンオンされ，データ線Ｄｍと駆動部１４３を電気的に接続させる。
一方，第１トランジスタＭ１１および第２トランジスタＭ１２がトランスミッションゲート形態に接続されれば，電圧-電流特性曲線がおおよそ直線形態に設定されるため，スイッチングエラーを最小化することができる。図１４は，本発明の第４実施形態に係る画素を示す図であり，図１３とは別のトランスミッションゲートの形態を示す。そして，本発明の実施形態において，第１スイッチングブロック１４１は，図１４のように，トランスミッションゲート形態に接続されたトランジスタＭ１１１，Ｍ１１２，Ｍ１２１，Ｍ１２２をさらに具備することができる。実際に，第１スイッチングブロック１４１は，トランスミッションゲート形態に接続された少なくとも一つ以上のＮＭＯＳ型およびＰＭＯＳ型トランジスタを具備する。
また，本発明の実施形態において画素に含まれたトランジスタの導電型は，多様に変更することができる。図１５は，図１０に示されたトランジスタの導電型が変化されて構成される画素を示す回路図である。実際に，図１５に示された画素は，図１０に示された画素において，ＰＭＯＳ型の第１トランジスタＭ１１〜第５トランジスタＭ１５をＮＭＯＳ型トランジスタに変更し，ＮＭＯＳ型の第６トランジスタＭ１６，第７トランジスタＭ１７をＰＭＯＳ型トランジスタに変更して構成される。この場合，当業者に広く知られたように信号(第１走査信号，第２走査信号，発光制御信号など)の極性が反転されるだけであってそれ以外の動作過程は，同様である。
図１６は，図２に示された画素の第５実施形態を示す回路図である。そして，本発明の実施形態において，駆動部１４３に含まれた第２キャパシタＣ２は，図１６に示されたように，第１キャパシタＣ１と第５トランジスタＭ１５との共通端子である第３ノードＮ３と第１電源ＥＬＶＤＤとの間に接続される。第２キャパシタＣ２が第３ノードＮ３と第１電源ＥＬＶＤＤとの間に接続される場合にも駆動方法は，図１０に示された画素と同様である。
図１７は，図２に示された画素の第６実施形態を示す回路図である。また，本発明の実施形態において，第６トランジスタＭ１６および第７トランジスタＭ１７は，図１７のように，追加的に形成されるｎ番目の第３走査線Ｓ３ｎに接続することができる。この場合，第６トランジスタＭ１６および第７トランジスタＭ１７は，第４トランジスタＭ１４と同じ導電型に形成される。ｎ番目の第３走査線Ｓ３ｎに接続された第６トランジスタＭ１６および第７トランジスタＭ１７は，第３走査信号が供給される時，ターンオンされ，それ以外の場合，つまり第３走査信号が供給されない時には，ターンオフされる。
図１８は，図１７に示された画素の駆動方法を示す波形図であり，ここで，第３走査信号は，図１８に示されたように，ｎ番目の第１走査線Ｓ１ｎに第１走査信号が供給される以前に供給される。例えば，第１走査信号がｋ番目の水平期間ｋＨに供給されると，第３走査信号は，ｋ−１番目の水平期間ｋ−１Ｈに供給される。
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明は係る例に限定されないことは言うまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
本発明の画素，および画素を利用した発光表示装置は，所望の輝度の映像を表示するようにできるので，発光表示装置の製造分野で利用可能である。
従来の発光表示装置を示す図である。 本発明の実施形態に係る発光表示装置を示す図面である。 図２に示された画素１４０の第１実施形態を示す回路図である。 図３に示された画素１４０の駆動方法を示す波形図である。 図２に示されたデータ集積回路１２９の実施形態を示すブロック図である。 図２に示されたデータ集積回路１２９の他の実施形態を示すブロック図である。 図５および図６に示された電圧調整部２５０ｊおよび選択部２８０ｊを示すブロック図である。 図７に示された選択部２８０ｊに供給される選択信号を示す図である。 図７に示された電圧増減部２５４に制御される電圧範囲を示す図である。 図２に示された画素１４０の第２実施形態を示す回路図である。 図１０に示された画素１４０の駆動方法を示す波形図である。 図２に示された画素１４０の第３実施形態を示す回路図である。 図２に示された画素１４０の第４実施形態を示す回路図である。 図２に示された画素１４０の第４実施形態の他の形態を示す回路図である。 図１０に示されたトランジスタの導電型が変化されて構成される画素を示す回路図である。 図２に示された画素１４０の第５実施形態を示す回路図である。 図２に示された画素１４０の第６実施形態を示す回路図である。 図１７に示された画素１４０の駆動方法を示す波形図である。
符号の説明
1０，１１０ 走査駆動部
２０，１２０ データ駆動部
３０，１３０ 画像表示部
４０，１４０ 画素
５０，１５０ タイミング制御部
１２９ データ集積回路
１４１，１４２ 第１スイッチングブロック，第２スイッチングブロック
１４３ 駆動部
２００ シフトレジスタ部
２１０ サンプリングラッチ部
２２０ ホルディングラッチ部
２３０ 電圧デジタルーアナログ変換部
２４０ 電流デジタルーアナログ変換部
２５０ 電圧調整ブロック
２５２ 比較部
２５４ 電圧増減部
２５６ 制御部
２６０ バッファ部
２７０ レベルシフト部
２８０ 選択ブロック

Claims (9)

  1. 発光素子と；
    データ線から供給されるデータ信号に対応するピクセル電流を前記発光素子に供給するための駆動部と；
    前記駆動部と前記データ線との間に設置され，特定水平期間中の第１期間の間，ターンオンされ，前記特定水平期間の前記第１期間を除いた第２期間中，少なくとも一度以上ターンオンおよびターンオフされる第１スイッチングブロックと；
    前記駆動部および前記発光素子の共通端子と前記データ線との間に設置され，前記第１期間中，ターンオフされ，前記第２期間中，前記第１スイッチングブロックと交互にターンオンおよびターンオフされる第２スイッチングブロックと；
    を具備し，
    前記駆動部は，前記データ信号に対応して第１電源から前記発光素子に流れる前記ピクセル電流を供給するための第５トランジスタと；
    前記第５トランジスタと前記第１スイッチングブロックとの間に接続され，前記第５トランジスタの閾値電圧に対応する電圧を充電する第１キャパシタと；
    前記データ信号に対応する電圧を充電するための第２キャパシタと；
    を具備することを特徴とする，画素。
  2. 前記第１スイッチングブロックがターンオンされる時，前記データ線から前記データ信号が前記駆動部に供給され，前記第２スイッチングブロックがターンオンされる時，前記駆動部から前記ピクセル電流が前記データ線に供給されることを特徴とする，請求項１に記載の画素。
  3. 前記第１スイッチングブロックと接続され，前記第１期間中，前記第１スイッチングブロックがターンオンされ，前記第２期間中，少なくとも一度以上ターンオンおよびターンオフされるように第１走査信号を前記第１スイッチングブロックに供給するための第１走査線と；
    前記第２スイッチングブロックと接続され，前記第１期間中，前記第２スイッチングブロックがターンオフされ，前記第２期間中，前記第１スイッチングブロックと交互にターンオンおよびターンオフされるように第２走査信号を前記第２スイッチングブロックに供給するための第２走査線と；
    を具備することを特徴とする，請求項１または２に記載の画素。
  4. 前記第１スイッチングブロックは，前記第１走査線によって制御され，前記データ線と前記駆動部との間に接続される第１トランジスタと；
    前記第２走査線によって制御され，前記第１トランジスタと前記駆動部との間に接続される第２トランジスタと；
    を具備し，
    前記第２トランジスタのドレイン電極およびソース電極は，電気的に接続されることを特徴とする，請求項３に記載の画素。
  5. 前記第１スイッチングブロックは，前記第１走査線によって制御される少なくとも一つのＰＭＯＳ導電型の第１トランジスタと；
    前記第１トランジスタとトランスミッションゲート形態に接続され，前記第２走査線によって制御される少なくとも一つのＮＭＯＳ導電型の第２トランジスタと；
    を具備することを特徴とする，請求項３に記載の画素。
  6. 前記第２キャパシタは，前記第１キャパシタおよび前記第１スイッチングブロックの共通端子である第２ノードと前記第１電源との間に接続されることを特徴とする，請求項１〜５のいずれかに記載の画素。
  7. 前記駆動部は，前記第２ノードと前記第１電源との間に接続され，前記第１走査信号および前記第２走査信号が供給される前にターンオンされる第６トランジスタと；
    前記第５トランジスタのゲート電極と第２電源との間に接続され，前記第６トランジスタとともに，ターンオンされる第７トランジスタと；
    をさらに具備することを特徴とする，請求項６に記載の画素。
  8. 前記駆動部と前記発光素子との間に接続され，特定水平期間の前記第１走査信号が供給される前の期間および前記特定水平期間の前記第１走査信号が供給される期間中，ターンオフされ，前記特定水平期間以後の前記第１走査信号が供給されない期間中，ターンオンされる第４トランジスタをさらに具備することを特徴とする，請求項３〜７のいずれかに記載の画素。
  9. 前記第１項〜前記第８項のうちの何れか一項に記載の画素を有することを特徴とする，発光表示装置。

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