JP4666016B2 - 表示装置およびその駆動方法ならびに電子機器 - Google Patents

Description

本発明は、発光素子および画素回路を画素ごとに有する表示部と、画素回路を駆動する駆動部とを備えた表示装置およびその駆動方法に関する。また、本発明は、上記表示装置を備えた電子機器に関する。

近年、画像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ(electro luminescence)素子を用いた表示装置が開発され、商品化が進められている。

有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、光源（バックライト）が必要ないので、光源を必要とする液晶表示装置と比べて画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速い。

有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式は、画素ごとに配した発光素子に流れる電流を、発光素子ごとに設けた駆動回路内に設けた能動素子（一般にはＴＦＴ(Thin Film Transistor;薄膜トランジスタ)）によって制御するものである。

ところで、一般的に、有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性は、時間の経過に従って劣化（経時劣化）する。有機ＥＬ素子を電流駆動する画素回路では、有機ＥＬ素子のＩ−Ｖ特性が経時変化すると、有機ＥＬ素子と、有機ＥＬ素子に直列に接続された駆動トランジスタとの分圧比が変化するので、駆動トランジスタのゲート−ソース間電圧Ｖ_ｇｓも変化する。その結果、駆動トランジスタに流れる電流値が変化するので、有機ＥＬ素子に流れる電流値も変化し、その電流値に応じて発光輝度も変化する。

また、駆動トランジスタの閾値電圧Ｖ_ｔｈや移動度μが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Ｖ_ｔｈや移動度μが画素回路ごとに異なったりする場合がある。駆動トランジスタの閾値電圧Ｖ_ｔｈや移動度μが画素回路ごとに異なる場合には、駆動トランジスタに流れる電流値が画素回路ごとにばらつくので、駆動トランジスタのゲートに同じ電圧を印加しても、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれる。

そこで、有機ＥＬ素子のＩ−Ｖ特性が経時変化したり、駆動トランジスタの閾値電圧Ｖ_ｔｈや移動度μが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子の発光輝度を一定に保つようにするために、有機ＥＬ素子のＩ−Ｖ特性の変動に対する補償機能および駆動トランジスタの閾値電圧Ｖ_ｔｈや移動度μの変動に対する補正機能を組み込んだ表示装置が開発されている（例えば、特許文献１参照）。

図１０は、特許文献１に記載の表示装置の概略構成を表したものである。図１０に記載の表示装置１００は、複数の画素１２０がマトリクス状に配置された表示部１１０と、各画素１２０を駆動する駆動部（水平駆動回路１３０、書き込み走査回路１４０および電源走査回路１５０）とを備えている。

各画素１２０は、赤色用の画素１２０Ｒ、緑色用の画素１２０Ｇおよび青色用の画素１２０Ｂからなる。各画素１２０Ｒ，１２０Ｇ，１２０Ｂは、図１１に示したように、有機ＥＬ素子１２１（有機ＥＬ素子１２１Ｒ，１２１Ｇ，１２１Ｂ）およびそれに接続された画素回路１２２により構成されている。画素回路１２２は、サンプリング用のトランジスタＴ_ＷＳ、保持容量Ｃ_ｓ、駆動用のトランジスタＴ_Ｄｒによって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。書き込み走査回路１４０から引き出されたゲート線ＷＳＬが行方向に延在して形成されており、トランジスタＴ_ＷＳのゲートに接続されている。電源走査回路１５０から引き出されたドレイン線ＤＳＬも行方向に延在して形成されており、トランジスタＴ_Ｄｒのドレインに接続されている。また、水平駆動回路１３０から引き出された信号線ＤＴＬは列方向に延在して形成されており、トランジスタＴ_ＷＳのドレインに接続されている。トランジスタＴ_ＷＳのソースは駆動用のトランジスタＴ_Ｄｒのゲートと、保持容量Ｃ_ｓの一端に接続されており、トランジスタＴ_Ｄｒのソースと保持容量Ｃ_ｓの他端とが有機ＥＬ素子１２１Ｒ，１２１Ｇ，１２１Ｂ（以下、有機ＥＬ素子１２１Ｒ等と略する。）のアノードに接続されている。有機ＥＬ素子１２１Ｒ等のカソードは、グラウンド線ＧＮＤに接続されている。

図１２は、図１０に記載の表示装置１００における各種波形の一例を表したものである。図１２には、ゲート線ＷＳＬに２種類の電圧（Ｖ_ｏｎ、Ｖ_ｏｆｆ（＜Ｖ_ｏｎ））が、ドレイン線ＤＳＬに２種類の電圧（Ｖ_ｃｃ、Ｖ_ｉｎｉ（＜Ｖ_ｃｃ））が、信号線ＤＴＬに２種類の電圧（Ｖ_ｓｉｇ、Ｖ_ｏｆｓ（＜Ｖ_ｓｉｇ））が印加されている様子が示されている。さらに、図１２には、ゲート線ＷＳＬ、ドレイン線ＤＳＬおよび信号線ＤＴＬへの電圧印加に応じて、トランジスタＴ_Ｄｒのゲート電圧Ｖ_ｇおよびソース電圧Ｖ_ｓが時々刻々変化している様子が示されている。

（Ｖｔｈ補正準備期間）
まず、Ｖｔｈ補正の準備を行う。具体的には、電源走査回路１５０がドレイン線ＤＳＬの電圧をＶ_ｃｃからＶ_ｉｎｉに下げる（Ｔ_１）。すると、ソース電圧Ｖ_ｓがＶ_ｉｎｉまで下がり、有機ＥＬ素子１２１等が消光する。このとき、保持容量Ｃ_ｓを介したカップリングによりゲート電圧Ｖ_ｇも下がる。次に、信号線ＤＴＬの電圧がＶ_ｏｆｓとなっている間に、書き込み走査回路１４０がゲート線ＷＳＬの電圧をＶ_ｏｆｆからＶ_ｏｎに上げる（Ｔ_２）。すると、ゲート電圧Ｖ_ｇがＶ_ｏｆｓまで下がる。

（最初のＶｔｈ補正期間）
次に、Ｖ_ｔｈの補正を行う。具体的には、信号線ＤＴＬの電圧がＶ_ｏｆｓとなっている間に、電源走査回路１５０がドレイン線ＤＳＬの電圧をＶ_ｉｎｉからＶ_ｃｃに上げる（Ｔ_３）。すると、トランジスタＴ_Ｄｒのドレイン−ソース間に電流Ｉ_ｄｓが流れ、ソース電圧Ｖ_ｓが上昇する。その後、水平駆動回路１３０が信号線ＤＴＬの電圧をＶ_ｏｆｓからＶ_ｓｉｇに切り替える前に、書き込み走査回路１４０がゲート線ＷＳＬの電圧をＶ_ｏｎからＶ_ｏｆｆに下げる（Ｔ_４）。すると、トランジスタＴ_Ｄｒのゲートがフローティングとなり、Ｖ_ｔｈの補正が一旦停止する。

（最初のＶｔｈ補正休止期間）
Ｖｔｈ補正が休止している期間中は、先のＶｔｈ補正を行った行（画素）とは異なる他の行（画素）において、信号線ＤＴＬの電圧のサンプリングが行われる。なお、Ｖｔｈ補正が不十分である場合、すなわち、トランジスタＴ_Ｄｒのゲート−ソース間の電位差Ｖ_ｇｓがトランジスタＴ_Ｄｒの閾値電圧Ｖ_ｔｈよりも大きい場合には、Ｖｔｈ補正休止期間中にも、先のＶｔｈ補正を行った行（画素）において、トランジスタＴ_Ｄｒのドレイン−ソース間に電流Ｉ_ｄｓが流れ、ソース電圧Ｖ_ｓが上昇し、保持容量Ｃ_ｓを介したカップリングによりゲート電圧Ｖ_ｇも上昇する。

（２回目のＶｔｈ補正期間）
Ｖｔｈ補正休止期間が終了した後、Ｖ_ｔｈの補正を再び行う。具体的には、信号線ＤＴＬの電圧がＶ_ｏｆｓとなっており、Ｖｔｈ補正が可能となっている時に、書き込み走査回路１４０がゲート線ＷＳＬの電圧をＶ_ｏｆｆからＶ_ｏｎに上げ（Ｔ_５）、トランジスタＴ_Ｄｒのゲートを信号線ＤＴＬに接続する。このとき、ソース電圧Ｖ_ｓがＶ_ｏｆｓ−Ｖ_ｔｈよりも低い場合（Ｖｔｈ補正がまだ完了していない場合）には、トランジスタＴ_Ｄｒがカットオフするまで（電位差Ｖ_ｇｓがＶ_ｔｈになるまで）、トランジスタＴ_Ｄｒのドレイン−ソース間に電流Ｉ_ｄｓが流れる。その結果、保持容量Ｃ_ｓがＶ_ｔｈに充電され、電位差Ｖ_ｇｓがＶ_ｔｈとなる。その後、水平駆動回路１３０が信号線ＤＴＬの電圧をＶ_ｏｆｓからＶ_ｓｉｇに切り替える前に、書き込み走査回路１４０がゲート線ＷＳＬの電圧をＶ_ｏｎからＶ_ｏｆｆに下げる（Ｔ_６）。すると、トランジスタＴ_Ｄｒのゲートがフローティングとなるので、電位差Ｖ_ｇｓを信号線ＤＴＬの電圧の大きさに拘わらずＶ_ｔｈのままで維持することができる。このように、電位差Ｖ_ｇｓをＶ_ｔｈに設定することにより、トランジスタＴ_Ｄｒの閾値電圧Ｖ_ｔｈが画素回路１２２ごとにばらついた場合であっても、有機ＥＬ素子１２１等の発光輝度がばらつくのをなくすることができる。

（２回目のＶｔｈ補正休止期間）
その後、Ｖｔｈ補正の休止期間中に、水平駆動回路１３０が信号線ＤＴＬの電圧をＶ_ｏｆｓからＶ_ｓｉｇに切り替える。

（書き込み・μ補正期間）
Ｖｔｈ補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線ＤＴＬの電圧がＶ_ｓｉｇとなっている間に、書き込み走査回路１４０がゲート線ＷＳＬの電圧をＶ_ｏｆｆからＶ_ｏｎに上げ（Ｔ_７）、トランジスタＴ_Ｄｒのゲートを信号線ＤＴＬに接続する。すると、トランジスタＴ_Ｄｒのゲートの電圧がＶ_ｓｉｇとなる。このとき、有機ＥＬ素子１２１Ｒ等のアノードの電圧はこの段階ではまだ有機ＥＬ素子１２１Ｒ等の閾値電圧Ｖ_ｅｌよりも小さく、有機ＥＬ素子１２１Ｒ等はカットオフしている。そのため、電流Ｉ_ｄｓは有機ＥＬ素子１２１Ｒ等の素子容量（図示せず）に流れ、素子容量が充電されるので、ソース電圧Ｖ_ｓがΔＶだけ上昇し、やがて電位差Ｖ_ｇｓがＶ_ｓｉｇ＋Ｖ_ｔｈ−ΔＶとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、トランジスタＴ_Ｄｒの移動度μが大きい程、ΔＶも大きくなるので、電位差Ｖ_ｇｓを発光前にΔＶだけ小さくすることにより、画素ごとの移動度μのばらつきを取り除くことができる。

（発光）
最後に、書き込み走査回路１４０がゲート線ＷＳＬの電圧をＶ_ｏｎからＶ_ｏｆｆに下げる（Ｔ_８）。すると、トランジスタＴ_Ｄｒのゲートがフローティングとなり、トランジスタＴ_Ｄｒのドレイン−ソース間に電流Ｉ_ｄｓが流れ、ソース電圧Ｖ_ｓが上昇する。その結果、有機ＥＬ素子１２１Ｒ等が所望の輝度で発光する。

特開２００８−０８３２７２号公報

ところで、上述したＶｔｈ補正準備期間では、トランジスタＴ_Ｄｒの電位差Ｖ_ｇｓがＶ_ｔｈを超えるようにするために、ソース電圧Ｖ_ｓをマイナスの電位にしている。そのため、有機ＥＬ素子１２１Ｒ等には、この期間の間ずっと逆バイアスがかかり続けている。逆バイアスがかかり続けている期間は、発光期間と消光期間のデューティ比（発光期間／消光期間×１００）によって異なるが、例えば、デューティ比が２５％の場合には、一周期中の７５％もの間、有機ＥＬ素子１２１Ｒ等に逆バイアスがかかり続けていることになる。

一般に、有機ＥＬ素子に逆バイアスをかけたときに絶縁破壊（滅点化）が生じる確率は、逆バイアスの大きさおよび印加時間が大きくなるほど大きくなる。そのため、上記したように、長い時間、有機ＥＬ素子１２１Ｒ等に大きな逆バイアスをかけ続けた場合には、有機ＥＬ素子１２１Ｒ等が滅点化する可能性が高く、歩留りの低下を招きかねないという問題があった。

本発明はかかる問題点に鑑みてなされたもので、その目的は、滅点化の可能性を低減することの可能な表示装置およびその駆動方法ならびに電子機器を提供することにある。

本発明の表示装置は、発光素子および画素回路を画素ごとに有する表示部と、画素回路を駆動する駆動部とを備えたものである。画素回路には、第１トランジスタと、第２トランジスタと、保持容量とが設けられている。駆動部には、第１駆動部と、第２駆動部と、第３駆動部と、制御部と、第１配線と、第２配線と、第３配線と、参照電圧に設定される第４配線とが設けられている。第１トランジスタのゲートが第１配線を介して第１駆動部に接続されている。第１トランジスタのドレインまたはソースが第３配線を介して第３駆動部に接続されている。第１トランジスタのドレインおよびソースのうち第３駆動部に未接続の方が第２トランジスタのゲートおよび保持容量の一端に接続されている。第２トランジスタのドレインまたはソースが第２配線を介して第２駆動部に接続されている。第２トランジスタのドレインおよびソースのうち第２駆動部に未接続の方が保持容量の他端および前記発光素子のアノードに接続されている。発光素子のカソードが第４配線に接続されている。第１駆動部は、第１トランジスタのオン電圧よりも低い第１電圧と、第１トランジスタのオン電圧以上の第２電圧とを第１配線に出力可能となっている。第２駆動部は、発光素子の閾値電圧と参照電圧との和よりも低い第３電圧と、発光素子の閾値電圧と参照電圧との和以上の第４電圧とを第２配線に出力可能となっている。第３駆動部は、第５電圧および第６電圧（第５電圧＞第６電圧）と、映像信号に応じた大きさの第７電圧とを第３配線に出力可能となっている。制御部は、発光素子が発光する前に、第１駆動部、第２駆動部および第３駆動部に対して以下の（Ａ）〜（Ｃ）の各ステップを順次実行することを指示する制御信号を出力するようになっている。

（Ａ）第３配線の電圧が第５電圧となっている時に、第２駆動部が第２配線の電圧を第５電圧から第３電圧に下げる消光ステップ
（Ｂ）第２配線の電圧が第３電圧となっており、かつ第３配線の電圧が第５電圧となっている時に、第１駆動部が第１配線の電圧を第１電圧から第２電圧に上げたのち、第２電圧から第１電圧に下げ、その後、第２配線の電圧が第３電圧となっており、かつ第３配線の電圧が第６電圧となっている時に、第１駆動部が第１配線の電圧を第１電圧から第２電圧に上げるＶｔｈ補正準備ステップ
（Ｃ）第３配線の電圧が第６電圧となっている時に、第２駆動部が第２配線の電圧を第３電圧から第４電圧に上げたのち、第１駆動部が第１配線の電圧を第２電圧から第１電圧に下げるＶｔｈ補正ステップ

本発明の電子機器は、上記表示装置を備えたものである。

本発明の表示装置の駆動方法は、以下の構成を備えた表示装置の第１駆動部、第２駆動部および第３駆動部において上記の（Ａ）〜（Ｃ）の各ステップを順次実行するものである。

上記駆動方法が用いられる表示装置は、発光素子および画素回路を画素ごとに有する表示部と、画素回路を駆動する駆動部とを備えたものである。画素回路には、第１トランジスタと、第２トランジスタと、保持容量とが設けられている。駆動部には、第１駆動部と、第２駆動部と、第３駆動部と、第１配線と、第２配線と、第３配線と、参照電圧に設定される第４配線とが設けられている。第１トランジスタのゲートが第１配線を介して第１駆動部に接続されている。第１トランジスタのドレインまたはソースが第３配線を介して第３駆動部に接続されている。第１トランジスタのドレインおよびソースのうち第３駆動部に未接続の方が第２トランジスタのゲートおよび保持容量の一端に接続されている。第２トランジスタのドレインまたはソースが第２配線を介して第２駆動部に接続されている。第２トランジスタのドレインおよびソースのうち第２駆動部に未接続の方が保持容量の他端および前記発光素子のアノードに接続されている。発光素子のカソードが第４配線に接続されている。第１駆動部は、第１トランジスタのオン電圧よりも低い第１電圧と、第１トランジスタのオン電圧以上の第２電圧とを第１配線に出力可能となっている。第２駆動部は、発光素子の閾値電圧と参照電圧との和よりも低い第３電圧と、発光素子の閾値電圧と参照電圧との和以上の第４電圧とを第２配線に出力可能となっている。第３駆動部は、第５電圧および第６電圧（第５電圧＞第６電圧）と、映像信号に応じた大きさの第７電圧とを第３配線に出力可能となっている。

本発明の表示装置およびその駆動方法ならびに電子機器では、消光ステップにおいて、第３配線の電圧が前記第５電圧となっている時に、第２配線の電圧が第５電圧から第３電圧に下げられる。これにより、ゲート電圧は第６電圧近傍の電圧となり、ソース電圧は第３電圧よりも高い電圧になる。その後、Ｖｔｈ補正準備ステップにおいて、第３配線の電圧が第５電圧となっている時に、第１配線の電圧が第１電圧から第２電圧に上げられたのち、第２電圧から第１電圧に下げられる。これにより、ゲート電圧は第６電圧よりも高い第５電圧まで上昇し、ソース電圧は第３電圧よりも高い電圧を維持する。その後、第３配線の電圧が第６電圧となっている時に、第１配線の電圧が第１電圧から第２電圧に上げられる。これにより、ゲート電圧が第６電圧にまで下がり、それに伴ってソース電圧も第３電圧まで下がる。つまり、ソース電圧は、Ｖｔｈ補正準備期間のうち所定の間（ゲート電圧が第５電圧となっている間）、第３電圧よりも高い電圧となっている。

本発明の表示装置およびその駆動方法ならびに電子機器によれば、Ｖｔｈ補正準備期間のうち所定の間、ソース電圧が第３電圧よりも高い電圧となるようにしたので、Ｖｔｈ補正準備期間において、発光素子に大きな逆バイアスが印加される期間を短くすることができ、Ｖｔｈ補正準備期間のうち所定の間については、発光素子に印加される逆バイアスを小さくすることができる。これにより、滅点化の可能性を低減することができる。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

図１は、本発明の一実施の形態に係る表示装置１の全体構成の一例を表したものである。この表示装置１は、例えば、ガラス，シリコン（Ｓｉ）ウェハあるいは樹脂などよりなる基板（図示せず）上に、表示部１０と、表示部１０の周辺に形成された周辺回路部２０（駆動部）とを備えている。

表示部１０は、複数の画素１１を表示部１０の全面に渡ってマトリクス状に配置したものであり、外部から入力された映像信号２０ａに基づく画像をアクティブマトリクス駆動により表示するものである。各画素１１は、赤色用の画素１１Ｒと、緑色用の画素１１Ｇと、青色用の画素１１Ｂとを含んでいる。

図２は、画素１１Ｒ，１１Ｇ，１１Ｂの内部構成の一例を表したものである。画素１１Ｒ，１１Ｇ，１１Ｂ内には、図２に示したように、有機ＥＬ素子１２Ｒ，１２Ｇ，１２Ｂ（発光素子）と、画素回路１３とが設けられている。

有機ＥＬ素子１２Ｒ，１２Ｇ，１２Ｂ（以下、有機ＥＬ素子１２Ｒ等と称する。）は、例えば、図示しないが、陽極（アノード）、有機層および陰極（カソード）が基板１１側から順に積層された構成を有している。有機層は、例えば、陽極の側から順に、正孔注入効率を高める正孔注入層と、発光層への正孔輸送効率を高める正孔輸送層と、電子と正孔との再結合による発光を生じさせる発光層と、発光層への電子輸送効率を高める電子輸送層とを積層してなる積層構造を有している。

画素回路１３は、サンプリング用のトランジスタＴ_ＷＳ（第１トランジスタ）、保持容量Ｃ_ｓ、駆動用のトランジスタＴ_Ｄｒ（第２トランジスタ）によって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。トランジスタＴ_ＷＳ，Ｔ_Ｄｒは、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。

周辺回路部２０は、タイミング制御回路２１（制御部）と、水平駆動回路２２（第３駆動部）と、書き込み走査回路２３（第１駆動部）と、電源走査回路２４（第２駆動部）とを有している。タイミング制御回路２１は、表示信号生成回路２１Ａと、表示信号保持制御回路２１Ｂとを含んでいる。また、周辺回路部２０には、ゲート線ＷＳＬ（第１配線）と、ドレイン線ＤＳＬ（第２配線）と、信号線ＤＴＬ（第３配線）と、グラウンド線ＧＮＤ（第４配線）とが設けられている。なお、グラウンド線は、グラウンドに接続されており、グラウンド電圧（参照電圧）に設定される。

表示信号生成回路２１Ａは、外部から入力された映像信号２０ａに基づいて、例えば１画面ごと（１フィールドの表示ごと）に表示部１０に表示するための表示信号２１ａを生成するものである。

表示信号保持制御回路２１Ｂは、表示信号生成回路２１Ａから出力された表示信号２１ａを１画面ごと（１フィールドの表示ごと）に、例えばＳＲＡＭ（Static Random Access Memory）などから構成されたフィールドメモリに格納して保持するものである。この表示信号保持制御回路２１Ｂはまた、各画素１１を駆動する水平駆動回路２２、書き込み走査回路２３および電源走査回路２４が連動して動作するように制御する役割も果たしている。具体的には、表示信号保持制御回路２１Ｂは、書き込み走査回路２３に対しては制御信号２１ｂを、電源走査回路２４に対しては制御信号２１ｃを、表示信号駆動回路２１Ｃに対しては制御信号２１ｄをそれぞれ出力するようになっている。

水平駆動回路２２は、表示信号保持制御回路２１Ｂから出力された制御信号２１ｄに応じて、３種類の電圧（Ｖ_ｏｆｓ１（第５電圧）、Ｖ_ｏｆｓ２（第６電圧）、Ｖ_ｓｉｇ（第７電圧））を出力可能となっている。具体的には、水平駆動回路２２は、表示部１０の各画素１１に接続された信号線ＤＴＬを介して、書き込み走査回路２３により選択された画素１１へ３種類の電圧（Ｖ_ｏｆｓ１、Ｖ_ｏｆｓ２、Ｖ_ｓｉｇ）を供給するようになっている。

ここで、Ｖ_ｏｆｓ１は、Ｖ_ｏｆｓ２よりも高い電圧値となっている。また、Ｖ_ｓｉｇは、映像信号２０ａに対応する電圧値となっている。Ｖ_ｓｉｇの最小電圧はＶ_ｏｆｓよりも低い電圧値となっており、Ｖ_ｓｉｇの最大電圧はＶ_ｏｆｓよりも高い電圧値となっている。

書き込み走査回路２３は、表示信号保持制御回路２１Ｂから出力された制御信号２１ｂに応じて、２種類の電圧（Ｖ_ｏｎ（第２電圧）、Ｖ_ｏｆｆ（第１電圧））を出力可能となっている。具体的には、書き込み走査回路２３は、表示部１０の各画素１１に接続されたゲート線ＷＳＬを介して、駆動対象の画素１１へ３種類の電圧（Ｖ_ｏｎ、Ｖ_ｏｆｆ）を供給し、サンプリング用のトランジスタＴ_ＷＳを制御するようになっている。

ここで、Ｖ_ｏｎは、トランジスタＴ_ＷＳのオン電圧以上の値となっている。Ｖ_ｏｎは、後述の「最初のＶｔｈ補正期間」や「書き込み・μ補正期間」などに書き込み走査回路２３から出力される電圧値である。Ｖ_ｏｆｆは、トランジスタＴ_ＷＳのオン電圧よりも低い値となっており、かつ、Ｖ_ｏｎよりも低い値となっている。Ｖ_ｏｆｆは、後述の「Ｖｔｈ補正休止期間」や「発光期間」などに書き込み走査回路２３から出力される電圧値である。

電源走査回路２４は、表示信号保持制御回路２１Ｂから出力された制御信号２１ｃに応じて、２種類の電圧（Ｖ_ｉｎｉ（第３電圧）、Ｖ_ｃｃ（第４電圧））を出力可能となっている。具体的には、電源走査回路２４は、表示部１０の各画素１１に接続されたドレイン線ＤＳＬを介して、駆動対象の画素１１へ２種類の電圧（Ｖ_ｉｎｉ、Ｖ_ｃｃ）を供給し、有機ＥＬ素子１２Ｒ等の発光および消光を制御するようになっている。

ここで、Ｖ_ｉｎｉは、有機ＥＬ素子１２Ｒ等の閾値電圧Ｖ_ｅｌと、有機ＥＬ素子１２Ｒ等のカソードの電圧Ｖ_ｃａとを足し合わせた電圧（Ｖ_ｅｌ＋Ｖ_ｃａ）よりも低い電圧値である。また、Ｖ_ｃｃは、電圧（Ｖ_ｅｌ＋Ｖ_ｃａ）以上の電圧値である。

次に、図２を参照して、各構成要素の接続関係について説明する。書き込み走査回路２３から引き出されたゲート線ＷＳＬは、行方向に延在して形成されており、トランジスタＴ_ＷＳのゲートに接続されている。電源走査回路２４から引き出されたドレイン線ＤＳＬも行方向に延在して形成されており、トランジスタＴ_Ｄｒのドレインに接続されている。また、水平駆動回路２２から引き出された信号線ＤＴＬは列方向に延在して形成されており、トランジスタＴ_ＷＳのドレインに接続されている。トランジスタＴ_ＷＳのソースは駆動用のトランジスタＴ_Ｄｒのゲートと、保持容量Ｃ_ｓの一端に接続されており、トランジスタＴ_Ｄｒのソースと保持容量Ｃ_ｓの他端とが有機ＥＬ素子１２Ｒ等のアノードに接続されている。有機ＥＬ素子１２Ｒ等のカソードは、グラウンド線ＧＮＤに接続されている。

次に、本実施の形態の表示装置１の動作（消光から発光までの動作）について説明する。本実施の形態では、有機ＥＬ素子１２Ｒ等のＩ−Ｖ特性が経時変化したり、トランジスタＴ_Ｄｒの閾値電圧Ｖ_ｔｈや移動度μが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子１２Ｒ等の発光輝度を一定に保つようにするために、有機ＥＬ素子１２Ｒ等のＩ−Ｖ特性の変動に対する補償動作およびトランジスタＴ_Ｄｒの閾値電圧Ｖ_ｔｈや移動度μの変動に対する補正動作を組み込んでいる。

図３は、表示装置１における各種波形の一例を表したものである。図３には、ゲート線ＷＳＬに２種類の電圧（Ｖ_ｏｎ、Ｖ_ｏｆｆ）が、ドレイン線ＤＳＬに２種類の電圧（Ｖ_ｃｃ、Ｖ_ｉｎｉ）が、信号線ＤＴＬに３種類の電圧（Ｖ_ｓｉｇ、Ｖ_ｏｆｓ１、Ｖ_ｏｆｓ２）が印加されている様子が示されている。さらに、図３には、ゲート線ＷＳＬ、ドレイン線ＤＳＬおよび信号線ＤＴＬへの電圧印加に応じて、トランジスタＴ_Ｄｒのゲート電圧Ｖ_ｇおよびソース電圧Ｖ_ｓが時々刻々変化している様子が示されている。

（Ｖｔｈ補正準備期間）
まず、Ｖｔｈ補正の準備を行う。具体的には、ゲート線ＷＳＬの電圧がＶ_ｏｆｆとなっており、信号線ＤＴＬの電圧がＶ_ｏｆｓ１となっており、ドレイン線ＤＳＬの電圧がＶ_ｃｃとなっている時（つまり有機ＥＬ素子１２Ｒ等が発光している時）に、電源走査回路２４が制御信号２１ｃに応じてドレイン線ＤＳＬの電圧をＶ_ｃｃからＶ_ｉｎｉに下げる（Ｔ_１）。すると、ソース電圧Ｖ_ｓがＶ_ｉｎｉよりも高い所定の電圧まで下がり、有機ＥＬ素子１２Ｒ等が消光する。このとき、保持容量Ｃ_ｓを介したカップリングによりゲート電圧Ｖ_ｇも、Ｖ_ｏｆｓ２よりも少し高い電圧まで下がる。次に、ドレイン線ＤＳＬの電圧がＶ_ｉｎｉとなっており、かつ信号線ＤＴＬの電圧がＶ_ｏｆｓ１となっている間に、書き込み走査回路２３が制御信号２１ｂに応じてゲート線ＷＳＬの電圧をＶ_ｏｆｆからＶ_ｏｎに上げる（Ｔ_２）。すると、ゲート電圧Ｖ_ｇがＶ_ｏｆｓ１まで上昇し、ソース電圧Ｖ_ｓはＶ_ｉｎｉよりも高い所定の電圧を維持する。その後、ドレイン線ＤＳＬの電圧がＶ_ｉｎｉとなっており、かつ信号線ＤＴＬの電圧がＶ_ｏｆｓ２となっている時に、書き込み走査回路２３が制御信号２１ｂに応じてゲート線ＷＳＬの電圧をＶ_ｏｆｆからＶ_ｏｎに上げる（Ｔ_３）。すると、ゲート電圧Ｖ_ｇがＶ_ｏｆｓ２まで下がり、それに伴ってソース電圧Ｖ_ｓもＶ_ｉｎｉまで下がる。

ここで、ゲート電圧Ｖ_ｇの変動量ΔＶ１は、おおよそＶ_ｏｆｓ１−Ｖ_ｏｆｓ２である。一方、ソース電圧Ｖ_ｓの変動量ΔＶ２は、以下の式で示したように、保持容量Ｃｓおよび有機ＥＬ素子１２Ｒ等の素子容量の結合容量の大きさと、ゲート電圧Ｖ_ｇの変動量とによって決定される。従って、ΔＶ２の大きさは、結合容量またはゲート電圧Ｖ_ｇの上昇量を変えることにより調整可能である。なお、以下の式において、Ｃ_ｅｌは、有機ＥＬ素子１２Ｒ等の素子容量の結合容量である。
ΔＶ２＝（Ｖ_ｏｆｓ１−Ｖ_ｏｆｓ２）×（１−Ｃ_ｓ／（Ｃ_ｓ＋Ｃ_ｅｌ））

例えば、上記した式の右辺第１項（Ｖ_ｏｆｓ１−Ｖ_ｏｆｓ２）が１０となっており、かつ右辺第２項（１−Ｃ_ｓ／（Ｃ_ｓ＋Ｃ_ｅｌ））が０．２となっている場合には、ΔＶ２＝１０×０．２＝２ボルトとなる。

このように、本実施の形態では、ソース電圧Ｖ_ｓが、Ｖｔｈ補正準備期間のうち所定の間（ゲート電圧Ｖ_ｇがＶ_ｏｆｓ１となっている間）、Ｖ_ｉｎｉよりも高い電圧となっている。これにより、Ｖｔｈ補正準備期間の間ずっとソース電圧Ｖ_ｓがＶ_ｉｎｉとなっている従来の場合（図１３参照）と比べて、ソース電圧Ｖ_ｓがＶ_ｉｎｉとなっている期間が短くなっている。

なお、ゲート電圧Ｖ_ｇとソース電圧Ｖ_ｓとの電位差Ｖ_ｇｓ（＝Ｖ_ｏｆｓ−Ｖ_ｉｎｉ）がトランジスタＴ_Ｄｒの閾値電圧Ｖ_ｔｈよりも大きくなるように、電源走査回路２４および水平駆動回路２２では、ドレイン線ＤＳＬおよび信号線ＤＴＬへの印加電圧（Ｖ_ｉｎｉ、Ｖ_ｏｆｓ）が設定されている。

（最初のＶｔｈ補正期間）
次に、Ｖ_ｔｈの補正を行う。具体的には、信号線ＤＴＬの電圧がＶ_ｏｆｓ２となっている間に、電源走査回路２４が制御信号２１ｃに応じてドレイン線ＤＳＬの電圧をＶ_ｉｎｉからＶ_ｃｃに上げる（Ｔ_４）。すると、トランジスタＴ_Ｄｒのドレイン−ソース間に電流Ｉ_ｄｓが流れ、ソース電圧Ｖ_ｓが上昇する。その後、水平駆動回路２２が制御信号２１ｄに応じて信号線ＤＴＬの電圧をＶ_ｏｆｓ２からＶ_ｓｉｇに切り替える前に、書き込み走査回路２３が制御信号２１ｂに応じてゲート線ＷＳＬの電圧をＶ_ｏｎからＶ_ｏｆｆに下げる（Ｔ_５）。すると、トランジスタＴ_Ｄｒのゲートがフローティングとなり、Ｖ_ｔｈの補正が一旦停止する。

（最初のＶｔｈ補正休止期間）
Ｖｔｈ補正が休止している期間中（すなわち、ゲート線ＷＳＬの電圧がＶ_ｏｆｆとなっており、かつドレイン線ＤＳＬの電圧がＶ_ｃｃとなっている間）は、先のＶｔｈ補正を行った行（画素）とは異なる他の行（画素）において、信号線ＤＴＬの電圧のサンプリングが行われる。具体的には、水平駆動回路２２が、Ｖｔｈ補正が休止している期間中に、信号線ＤＴＬの電圧をＶ_ｏｆｓからＶ_ｓｉｇに切り替えたのち、Ｖ_ｓｉｇからＶ_ｏｆｓ１、Ｖ_ｏｆｓ２に段階的に切り替える動作を行い、書き込み走査回路２３が、信号線ＤＴＬの電圧がＶ_ｓｉｇ、Ｖ_ｏｆｓ１またはＶ_ｏｆｓ２となっている間に、先のＶｔｈ補正を行った行（画素）とは異なる他の行（画素）に接続されたゲート線ＷＳＬの電圧をＶ_ｏｆｆからＶ_ｏｎに上げたのち、Ｖ_ｏｎからＶ_ｏｆｆに切り替える。

なお、Ｖｔｈ補正が不十分である場合、すなわち、トランジスタＴ_Ｄｒのゲート−ソース間の電位差Ｖ_ｇｓがトランジスタＴ_Ｄｒの閾値電圧Ｖ_ｔｈよりも大きい場合には、Ｖｔｈ補正休止期間中にも、先のＶｔｈ補正を行った行（画素）において、トランジスタＴ_Ｄｒのドレイン−ソース間に電流Ｉ_ｄｓが流れ、ソース電圧Ｖ_ｓが上昇し、保持容量Ｃ_ｓを介したカップリングによりゲート電圧Ｖ_ｇも上昇する。

（２回目のＶｔｈ補正期間）
Ｖｔｈ補正休止期間が終了した後、Ｖ_ｔｈの補正を再び行う。具体的には、ドレイン線ＤＳＬの電圧がＶ_ｃｃとなっており、かつ信号線ＤＴＬの電圧がＶ_ｏｆｓ２となっており、Ｖｔｈ補正が可能となっている時に、書き込み走査回路２３が制御信号２１ｂに応じてゲート線ＷＳＬの電圧をＶ_ｏｆｆからＶ_ｏｎに上げ（Ｔ_６）、トランジスタＴ_Ｄｒのゲートを信号線ＤＴＬに接続する。このとき、ソース電圧Ｖ_ｓがＶ_ｏｆｓ−Ｖ_ｔｈよりも低い場合（Ｖｔｈ補正がまだ完了していない場合）には、トランジスタＴ_Ｄｒがカットオフするまで（電位差Ｖ_ｇｓがＶ_ｔｈになるまで）、トランジスタＴ_Ｄｒのドレイン−ソース間に電流Ｉ_ｄｓが流れる。これにより、ゲート電圧Ｖ_ｇがＶ_ｏｆｓ２となり、ソース電圧Ｖ_ｓが上昇し、その結果、保持容量Ｃ_ｓがＶ_ｔｈに充電され、電位差Ｖ_ｇｓがＶ_ｔｈとなる。その後、水平駆動回路２２が信号線ＤＴＬの電圧をＶ_ｏｆｓ２からＶ_ｓｉｇに切り替える前に、書き込み走査回路２３がゲート線ＷＳＬの電圧をＶ_ｏｎからＶ_ｏｆｆに下げる（Ｔ_７）。すると、トランジスタＴ_Ｄｒのゲートがフローティングとなるので、電位差Ｖ_ｇｓを信号線ＤＴＬの電圧の大きさに拘わらずＶ_ｔｈのままで維持することができる。このように、電位差Ｖ_ｇｓをＶ_ｔｈに設定することにより、トランジスタＴ_Ｄｒの閾値電圧Ｖ_ｔｈが画素回路１３ごとにばらついた場合であっても、有機ＥＬ素子１２Ｒ等の発光輝度がばらつくのをなくすることができる。

（２回目のＶｔｈ補正休止期間）
その後、Ｖｔｈ補正の休止期間中（すなわち、ゲート線ＷＳＬの電圧がＶ_ｏｆｆとなっており、かつドレイン線ＤＳＬの電圧がＶ_ｃｃとなっている間）に、水平駆動回路２２が制御信号２１ｄに応じて信号線ＤＴＬの電圧をＶ_ｏｆｓ２からＶ_ｓｉｇに切り替える。

（書き込み・μ補正期間）
２回目のＶｔｈ補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線ＤＴＬの電圧がＶ_ｓｉｇとなっている間に、書き込み走査回路２３が制御信号２１ｂに応じてゲート線ＷＳＬの電圧をＶ_ｏｆｆからＶ_ｏｎに上げ（Ｔ_８）、トランジスタＴ_Ｄｒのゲートを信号線ＤＴＬに接続する。すると、トランジスタＴ_Ｄｒのゲートの電圧が信号線ＤＴＬの電圧Ｖ_ｓｉｇとなる。このとき、有機ＥＬ素子１２Ｒ等のアノードの電圧はこの段階ではまだ有機ＥＬ素子１２Ｒ等の閾値電圧Ｖ_ｅｌよりも小さく、有機ＥＬ素子１２Ｒ等はカットオフしている。そのため、電流Ｉ_ｄｓは有機ＥＬ素子１２Ｒ等の素子容量（図示せず）に流れ、素子容量が充電されるので、ソース電圧Ｖ_ｓがΔＶ３だけ上昇し、やがて電位差Ｖ_ｇｓがＶ_ｓｉｇ＋Ｖ_ｔｈ−ΔＶ３となる。このようにして、書き込みと同時にμ補正が行われる。ここで、トランジスタＴ_Ｄｒの移動度μが大きい程、ΔＶ３も大きくなるので、電位差Ｖ_ｇｓを発光前にΔＶ３だけ小さくすることにより、画素ごとの移動度μのばらつきを取り除くことができる。

（発光）
最後に、書き込み走査回路２３が制御信号２１ｂに応じてゲート線ＷＳＬの電圧をＶ_ｏｎからＶ_ｏｆｆに下げる（Ｔ_９）。すると、トランジスタＴ_Ｄｒのゲートがフローティングとなり、トランジスタＴ_Ｄｒのドレイン−ソース間に電流Ｉ_ｄｓが流れ、ソース電圧Ｖ_ｓが上昇する。その結果、有機ＥＬ素子１２Ｒ等に閾値電圧Ｖ_ｅｌ以上の電圧が印加され、有機ＥＬ素子１２Ｒ等が所望の輝度で発光する。

本実施の形態の表示装置１では、上記のようにして、各画素１１において画素回路１３がオンオフ制御され、各画素１１の有機ＥＬ素子１２Ｒ等に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こる。この光は、陽極と陰極との間で多重反射し、陰極等を透過して外部に取り出される。その結果、表示部１０において画像が表示される。

ところで、従来の表示装置１００では、図１２に示したように、Ｖｔｈ補正準備期間において、トランジスタＴ_Ｄｒの電位差Ｖ_ｇｓがＶ_ｔｈを超えるようにするために、ソース電圧Ｖ_ｓをマイナスの電位にしている。そのため、有機ＥＬ素子１２１Ｒ等には、この期間の間ずっと逆バイアスがかかり続けている。逆バイアスがかかり続けている期間は、発光期間と消光期間のデューティ比（発光期間／消光期間×１００）によって異なるが、例えば、デューティ比が２５％の場合には、一周期中の７５％もの間、有機ＥＬ素子１２１Ｒ等に逆バイアスがかかり続けていることになる。

一般に、有機ＥＬ素子に逆バイアスをかけたときに絶縁破壊（滅点化）が生じる確率は、逆バイアスの大きさおよび印加時間が大きくなるほど大きくなる。そのため、上記したように、長い時間、有機ＥＬ素子１２１Ｒ等に逆バイアスをかけ続けた場合には、有機ＥＬ素子１２１Ｒ等が滅点化する可能性が高く、歩留りの低下を招きかねない。

一方、本実施の形態では、３種類の電圧（Ｖ_ｏｆｓ１，Ｖ_ｏｆｓ２，Ｖ_ｓｉｇ）が信号線ＤＴＬに順次、周期的に印加されており、Ｖｔｈ補正準備期間において、信号線ＤＴＬの電圧がＶ_ｏｆｓ１となっているときにトランジスタＴ_ＷＳをオン・オフし、ゲート電圧Ｖ_ｇをΔＶ１だけ上昇させると共に、ソース電圧Ｖ_ｓもΔＶ２だけ上昇させる。そして、Ｖｔｈ補正を開始する前に、信号線ＤＴＬの電圧がＶ_ｏｆｓ２となっているときにトランジスタＴ_ＷＳをオンし、ゲート電圧Ｖ_ｇをΔＶ１だけ下げると共に、ソース電圧Ｖ_ｓもΔＶ２だけ下げる。これにより、Ｖｔｈ補正準備期間のうち所定の間（ゲート電圧Ｖ_ｇがＶ_ｏｆｓ１となっている間）、ソース電圧Ｖ_ｓをＶ_ｉｎｉよりも高い電圧にしておくことができるので、Ｖｔｈ補正準備期間の間ずっと、ソース電圧Ｖ_ｓがＶ_ｉｎｉとなっている従来の場合（図１３参照）と比べて、ソース電圧Ｖ_ｓがＶ_ｉｎｉとなっている期間を短くすることができる。また、Ｖｔｈ補正準備期間のうち所定の間（ゲート電圧Ｖ_ｇがＶ_ｏｆｓ１となっている間）については、有機ＥＬ素子１２Ｒ等に印加される逆バイアスをΔＶ２だけ小さくすることができる。その結果、滅点化の可能性を低減することができる。

（モジュールおよび適用例）
以下、上記実施の形態で説明した表示装置１の適用例について説明する。上記実施の形態の表示装置１は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。

（モジュール）
上記実施の形態の表示装置１は、例えば、図４に示したようなモジュールとして、後述する適用例１〜５などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板２の一辺に、表示部１０を封止する部材（図示せず）から露出した領域２１０を設け、この露出した領域２１０に、タイミング制御回路２１、水平駆動回路２２、書き込み走査回路２３および電源走査回路２４の配線を延長して外部接続端子（図示せず）を形成したものである。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。

（適用例１）
図５は、上記実施の形態の表示装置１が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上記実施の形態に係る表示装置１により構成されている。

（適用例２）
図６は、上記実施の形態の表示装置１が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、その表示部４２０は、上記実施の形態に係る表示装置１により構成されている。

（適用例３）
図７は、上記実施の形態の表示装置１が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、その表示部５３０は、上記実施の形態に係る表示装置１により構成されている。

（適用例４）
図８は、上記実施の形態の表示装置１が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有しており、その表示部６４０は、上記実施の形態に係る表示装置１により構成されている。

（適用例５）
図９は、上記実施の形態の表示装置１が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上記実施の形態に係る表示装置１により構成されている。

以上、実施の形態および適用例を挙げて本発明を説明したが、本発明は上記実施の形態等に限定されるものではなく、種々変形が可能である。

例えば、上記実施の形態等では、表示装置１がアクティブマトリクス型である場合について説明したが、アクティブマトリクス駆動のための画素回路１３の構成は上記実施の形態等で説明したものに限られず、必要に応じて容量素子やトランジスタを画素回路１３に追加してもよい。その場合、画素回路１３の変更に応じて、上述した水平駆動回路２２、書き込み走査回路２３、電源走査回路２４のほかに、必要な駆動回路を追加してもよい。

また、上記実施の形態等では、水平駆動回路２２、書き込み走査回路２３および電源走査回路２４の駆動を信号保持制御回路２１Ｂが制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、水平駆動回路２２、書き込み走査回路２３および電源走査回路２４の制御は、ハードウェア（回路）で行われていてもよいし、ソフトウェア（プログラム）で行われていてもよい。

本発明の一実施の形態に係る表示装置の一例を表す構成図である。 図１の画素の内部構成の一例を表す構成図である。 図１の表示装置の動作の一例について説明するための波形図である。 上記各実施の形態の表示装置を含むモジュールの概略構成を表す平面図である。 上記実施の形態の表示装置の適用例１の外観を表す斜視図である。 （Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。 適用例３の外観を表す斜視図である。 適用例４の外観を表す斜視図である。 （Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。 従来の表示装置の一例を表す構成図である。 図１０の画素の内部構成の一例を表す構成図である。 図１０の表示装置の動作の一例について説明するための波形図である。

符号の説明

１…表示装置、１０…表示部、１１，１１Ｒ，１１Ｇ，１１Ｂ…画素、１２Ｒ，１２Ｇ，１２Ｂ…有機ＥＬ素子、１３…画素回路、２０…周辺回路部、２１…タイミング制御回路、２１Ａ…表示信号生成回路、２１Ｂ…表示信号保持制御回路、２２…水平駆動回路、２３…書き込み走査回路、２４…電源走査回路、Ｃ_ｓ…保持容量、ＤＳＬ…ドレイン線、ＤＴＬ…信号線、Ｉ_ｄｓ…電流、Ｔ_Ｄｒ，Ｔ_ＷＳ…トランジスタ、Ｖ_ｇ…ゲート電圧、Ｖ_ｇｓ…電位差、Ｖ_ｓ…ソース電圧、Ｖ_ｔｈ…閾値電圧、ＷＳＬ…ゲート線。

Claims (4)

1. 発光素子および画素回路を画素ごとに有する表示部と、
   映像信号に基づいて前記画素回路を駆動する駆動部と
   を備え、
   前記画素回路は、第１トランジスタと、第２トランジスタと、保持容量とを有し、
   前記駆動部は、第１駆動部と、第２駆動部と、第３駆動部と、制御部と、第１配線と、第２配線と、第３配線と、参照電圧に設定される第４配線とを有し、
   前記第１トランジスタのゲートが前記第１配線を介して前記第１駆動部に接続され、
   前記第１トランジスタのドレインまたはソースが前記第３配線を介して前記第３駆動部に接続され、
   前記第１トランジスタのドレインおよびソースのうち前記第３駆動部に未接続の方が前記第２トランジスタのゲートおよび前記保持容量の一端に接続され、
   前記第２トランジスタのドレインまたはソースが前記第２配線を介して前記第２駆動部に接続され、
   前記第２トランジスタのドレインおよびソースのうち前記第２駆動部に未接続の方が前記保持容量の他端および前記発光素子のアノードに接続され、
   前記発光素子のカソードが前記第４配線に接続され、
   前記第１駆動部は、前記第１トランジスタのオン電圧よりも低い第１電圧と、前記第１トランジスタのオン電圧以上の第２電圧とを前記第１配線に出力可能であり、
   前記第２駆動部は、前記発光素子の閾値電圧と前記参照電圧との和よりも低い第３電圧と、前記発光素子の閾値電圧と前記参照電圧との和以上の第４電圧とを前記第２配線に出力可能であり、
   前記第３駆動部は、第５電圧および第６電圧（第５電圧＞第６電圧）と、前記映像信号に応じた大きさの第７電圧とを前記第３配線に出力可能であり、
   前記制御部は、前記発光素子が発光する前に、前記第１駆動部、前記第２駆動部および前記第３駆動部に対して以下の（Ａ）〜（Ｃ）の各ステップを順次実行することを指示する制御信号を出力する
   表示装置。
   （Ａ）前記第３配線の電圧が前記第５電圧となっている時に、前記第２駆動部が前記第２配線の電圧を前記第４電圧から前記第３電圧に下げる消光ステップ
   （Ｂ）前記第２配線の電圧が前記第３電圧となっており、かつ前記第３配線の電圧が前記第５電圧となっている時に、前記第１駆動部が前記第１配線の電圧を前記第１電圧から前記第２電圧に上げたのち、前記第２電圧から前記第１電圧に下げ、その後、前記第２配線の電圧が前記第３電圧となっており、かつ前記第３配線の電圧が前記第６電圧となっている時に、前記第１駆動部が前記第１配線の電圧を前記第１電圧から前記第２電圧に上げるＶｔｈ補正準備ステップ
   （Ｃ）前記第３配線の電圧が前記第６電圧となっている時に、前記第２駆動部が前記第２配線の電圧を前記第３電圧から前記第４電圧に上げたのち、前記第１駆動部が前記第１配線の電圧を前記第２電圧から前記第１電圧に下げるＶｔｈ補正ステップ
2. 前記制御部は、前記Ｖｔｈ補正ステップを実行したのち前記発光素子が発光する前に、前記第１駆動部、前記第２駆動部および前記第３駆動部に対して、以下の（Ｄ）〜（Ｇ）の各ステップを順次実行することを指示する制御信号を出力する
   請求項１に記載の表示装置。
   （Ｄ）所定の期間、前記第１駆動部が前記第１配線の電圧を前記第１電圧にし続けると共に、前記第２駆動部が前記第２配線の電圧を前記第４電圧にし続ける最初のＶｔｈ補正休止ステップ
   （Ｅ）前記第２配線の電圧が前記第４電圧となっており、かつ前記第３配線の電圧が前記第６電圧となっている時に、前記第１駆動部が前記第１配線の電圧を前記第１電圧から前記第２電圧に上げたのち、前記第２電圧から前記第１電圧に下げる２回目のＶｔｈ補正ステップ
   （Ｆ）所定の期間、前記第１駆動部が前記第１配線の電圧を前記第１電圧にし続けると共に、前記第２駆動部が前記第２配線の電圧を前記第４電圧にし続ける２回目のＶｔｈ補正休止ステップ
   （Ｇ）前記第２配線の電圧が前記第４電圧となっており、かつ前記第３配線の電圧が前記第７電圧となっている時に、前記第１駆動部が前記第１配線の電圧を前記第１電圧から前記第２電圧に上げたのち、前記第２電圧から前記第１電圧に下げる書き込み・μ補正・発光ステップ
3. 発光素子および画素回路を画素ごとに有する表示部と、
   映像信号に基づいて前記画素回路を駆動する駆動部と
   を備え、
   前記画素回路は、第１トランジスタと、第２トランジスタと、保持容量とを有し、
   前記駆動部は、第１駆動部と、第２駆動部と、第３駆動部と、第１配線と、第２配線と、第３配線と、参照電圧に設定される第４配線とを有し、
   前記第１トランジスタのゲートが前記第１配線を介して前記第１駆動部に接続され、
   前記第１トランジスタのドレインまたはソースが前記第３配線を介して前記第３駆動部に接続され、
   前記第１トランジスタのドレインおよびソースのうち前記第３駆動部に未接続の方が前記第２トランジスタのゲートおよび前記保持容量の一端に接続され、
   前記第２トランジスタのドレインまたはソースが前記第２配線を介して前記第２駆動部に接続され、
   前記第２トランジスタのドレインおよびソースのうち前記第２駆動部に未接続の方が前記保持容量の他端および前記発光素子のアノードに接続され、
   前記発光素子のカソードが前記第４配線に接続され、
   前記第１駆動部は、前記第１トランジスタのオン電圧よりも低い第１電圧と、前記第１トランジスタのオン電圧以上の第２電圧とを前記第１配線に出力可能であり、
   前記第２駆動部は、前記発光素子の閾値電圧と前記参照電圧との和よりも低い第３電圧と、前記発光素子の閾値電圧と前記参照電圧との和以上の第４電圧とを前記第２配線に出力可能であり、
   前記第３駆動部は、第５電圧および第６電圧（第５電圧＞第６電圧）と、前記映像信号に応じた大きさの第７電圧とを前記第３配線に出力可能である表示装置の前記第１駆動部、前記第２駆動部および前記第３駆動部が、前記発光素子が発光する前に、以下の（Ａ）〜（Ｃ）の各ステップを順次実行する
   表示装置の駆動方法。
   （Ａ）前記第３配線の電圧が前記第５電圧となっている時に、前記第２駆動部が前記第２配線の電圧を前記第４電圧から前記第３電圧に下げる消光ステップ
   （Ｂ）前記第２配線の電圧が前記第３電圧となっており、かつ前記第３配線の電圧が前記第５電圧となっている時に、前記第１駆動部が前記第１配線の電圧を前記第１電圧から前記第２電圧に上げたのち、前記第２電圧から前記第１電圧に下げ、その後、前記第２配線の電圧が前記第３電圧となっており、かつ前記第３配線の電圧が前記第６電圧となっている時に、前記第１駆動部が前記第１配線の電圧を前記第１電圧から前記第２電圧に上げるＶｔｈ補正準備ステップ
   （Ｃ）前記第３配線の電圧が前記第６電圧となっている時に、前記第２駆動部が前記第２配線の電圧を前記第３電圧から前記第４電圧に上げたのち、前記第１駆動部が前記第１配線の電圧を前記第２電圧から前記第１電圧に下げるＶｔｈ補正ステップ
4. 表示装置を備え、
   前記表示装置は、
   発光素子および画素回路を画素ごとに有する表示部と、
   前記映像信号に基づいて前記画素回路を駆動する駆動部と
   を有し、
   前記画素回路は、第１トランジスタと、第２トランジスタと、保持容量とを有し、
   前記駆動部は、第１駆動部と、第２駆動部と、第３駆動部と、制御部と、第１配線と、第２配線と、第３配線と、参照電圧に設定される第４配線とを有し、
   前記第１トランジスタのゲートが前記第１配線を介して前記第１駆動部に接続され、
   前記第１トランジスタのドレインまたはソースが前記第３配線を介して前記第３駆動部に接続され、
   前記第１トランジスタのドレインおよびソースのうち前記第３駆動部に未接続の方が前記第２トランジスタのゲートおよび前記保持容量の一端に接続され、
   前記第２トランジスタのドレインまたはソースが前記第２配線を介して前記第２駆動部に接続され、
   前記第２トランジスタのドレインおよびソースのうち前記第２駆動部に未接続の方が前記保持容量の他端および前記発光素子のアノードに接続され、
   前記発光素子のカソードが前記第４配線に接続され、
   前記第１駆動部は、前記第１トランジスタのオン電圧よりも低い第１電圧と、前記第１トランジスタのオン電圧以上の第２電圧とを前記第１配線に出力可能であり、
   前記第２駆動部は、前記発光素子の閾値電圧と前記参照電圧との和よりも低い第３電圧と、前記発光素子の閾値電圧と前記参照電圧との和以上の第４電圧とを前記第２配線に出力可能であり、
   前記第３駆動部は、第５電圧および第６電圧（第５電圧＞第６電圧）と、前記映像信号に応じた大きさの第７電圧とを前記第３配線に出力可能であり、
   前記制御部は、前記発光素子が発光する前に、前記第１駆動部、前記第２駆動部および前記第３駆動部に対して以下の（Ａ）〜（Ｃ）の各ステップを順次実行することを指示する制御信号を出力する
   電子機器。
   （Ａ）前記第３配線の電圧が前記第５電圧となっている時に、前記第２駆動部が前記第２配線の電圧を前記第４電圧から前記第３電圧に下げる消光ステップ
   （Ｂ）前記第２配線の電圧が前記第３電圧となっており、かつ前記第３配線の電圧が前記第５電圧となっている時に、前記第１駆動部が前記第１配線の電圧を前記第１電圧から前記第２電圧に上げたのち、前記第２電圧から前記第１電圧に下げ、その後、前記第２配線の電圧が前記第３電圧となっており、かつ前記第３配線の電圧が前記第６電圧となっている時に、前記第１駆動部が前記第１配線の電圧を前記第１電圧から前記第２電圧に上げるＶｔｈ補正準備ステップ
   （Ｃ）前記第３配線の電圧が前記第６電圧となっている時に、前記第２駆動部が前記第２配線の電圧を前記第３電圧から前記第４電圧に上げたのち、前記第１駆動部が前記第１配線の電圧を前記第２電圧から前記第１電圧に下げるＶｔｈ補正ステップ

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