画像表示装置、例えば液晶ディスプレイなどでは、多数の液晶画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に入射光の透過強度または反射強度を制御する事によって画像を表示する。これは、有機EL素子を画素に用いた有機ELディスプレイなどにおいても同様であるが、液晶画素と異なり有機EL素子は自発光素子である。その為、有機ELディスプレイは液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が高いなどの利点を有する。また、各発光素子の輝度レベル(階調)はそれに流れる電流値によって制御可能であり、いわゆる電流制御型であるという点で液晶ディスプレイなどの電圧制御型とは大きく異なる。
有機ELディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行われている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子(一般には薄膜トランジスタTFT)によって制御するものであり、以下の特許文献に記載がある。
特開2003−255856公報
特開2003−271095公報
特開2004−133240公報
特開2004−029791公報
特開2004−093682公報
図31は、従来のアクティブマトリクス方式の有機ELディスプレイを示す模式的なブロック図である。図示するように、この表示装置は、主要部となる画素アレイ1と周辺の回路部とで構成されている。周辺の回路部は電流ドライバー3、ライトスキャナ4、ドライブスキャナ5、補正用スキャナ7などを含んでいる。画素アレイ1は行状の走査線WSと列状の信号線SLと両者の交差する部分にマトリクス状に配列した画素R,G,Bとで構成されている。カラー表示を可能とする為、RGBの三原色画素を用意しているが、これに代えて白黒表示の単色画素を用いる事もある。各画素R,G,Bはそれぞれ画素回路2で構成されている。信号線SLは電流ドライバー3によって駆動され、信号電流が流れるようになっている。走査線WSはライトスキャナ4によって走査される。なお、走査線WSと平行に別の走査線DSお及びAZも配線されている。走査線DSはドライブスキャナ5によって走査される。ドライブスキャナ5は各画素に含まれる発光素子の発光期間を制御するものである。走査線AZは補正用スキャナ7によって走査される。ライトスキャナ4、ドライブスキャナ5及び補正スキャナ7は全体としてスキャナ部を構成しており、1水平期間毎に画素の行を順次走査する。
図32は、図31に示した画素回路の構成例を示す回路図である。図示するように、画素回路2は4個のトランジスタTr1,Tr4,Tr5,Trdと1個の画素容量Csと1個の発光素子ELとで構成されている。4個のトランジスタはいずれも薄膜トランジスタである。この内、トランジスタTr1,Tr4及びTr5は制御用のスイッチングトランジスタであり、いずれもNチャネル型を用いている。これに対し、トランジスタTrdは発光素子ELを駆動する為の駆動トランジスタであり、Pチャネル型を用いている。また発光素子ELはアノード及びカソードを備えた二端子型の自発光素子であり、例えば有機EL素子を用いる事ができる。
駆動トランジスタTrdのソースSは電源Vccに接続している。ドレインDは発光素子ELのアノード側に位置する。発光素子ELのカソード側は接地されている。駆動トランジスタTrdのゲートGは画素容量Csの一端に接続している。画素容量Csの他端は電源Vccに接続している。
スイッチングトランジスタTr1のソース/ドレインは信号線SLと駆動トランジスタTrdのゲートGとの間に接続されている。スイッチングトランジスタTr1のゲートは走査線WSに接続している。スイッチングトランジスタTr4のソース/ドレインは駆動トランジスタTrdのゲートGとドレインDとの間に接続されている。このトランジスタTr4のゲートは走査線AZに接続している。スイッチングトランジスタTr5のソース/ドレインは駆動トランジスタTrdのドレインDと発光素子ELのアノードとの間に接続されている。このトランジスタTr5のゲートは走査線DSに接続されている。
駆動トランジスタTrdは飽和領域で動作し、その特性は以下の数式1で表される。
数式1において、Vgsはゲート電圧であり、駆動トランジスタTrdのソースSとゲートGとの間の電圧を表している。Idsはドレイン電流であり、駆動トランジスタTrdのソースSとドレインDとの間を流れて発光素子ELに供給される。Vthは駆動トランジスタTrdの閾電圧を表している。μは同じく駆動トランジスタTrdのキャリア移動度を表している。またkは定数であり、Cox・W/Lで与えられる。ここでCoxは駆動トランジスタTrdのゲート容量、Wはチャネル幅、Lはチャネル長である。定数kはサイズファクタと呼ばれる場合がある。駆動トランジスタTrdは飽和領域で動作する時、上記数式1から明らかなように、ゲート電圧Vgsが閾電圧Vthを越えた時点からドレイン電流Idsが流れ始める。ドレイン電流Idsの大きさはゲート電圧Vgsの2乗に比例して増大する。なお、本明細書では、駆動トランジスタの閾電圧Vthは、駆動トランジスタの閾値電圧の絶対値をとったものとする。ちなみに、Pチャネル型のトランジスタではしきい値電圧は負の値を持つので、その値をそのまま上記数式1に入れてしまうと正しくないことになる。その為、本明細書では絶対値をとり、Vthは正の値にて取り扱うことにする。
駆動トランジスタTrdは例えば多結晶シリコン薄膜を活性層とするTFTである。多結晶シリコン薄膜としては、レーザーアニールで結晶化された低温ポリシリコンが多用されている。一般に、低温ポリシリコンTFTはデバイス毎に閾電圧Vthやキャリア移動度μがばらつく傾向にある。換言すると、個々の画素回路2毎に駆動トランジスタTrdのVthやμが異なっている。
画素回路2は大別してサンプリング動作と発光動作を行う。始めのサンプリング動作ではトランジスタTr5をオフする一方トランジスタTr1及びTr4をオンする。この状態で信号線SLを電流ドライバー3で駆動すると、信号電流Isigが電源Vccから駆動トランジスタTrd及びスイッチングトランジスタTr4,Tr1を通って信号線SLに流れる。この時の駆動トランジスタTrdの動作特性は以下の数式2で表される。
上記数式2は数式1のドレイン電流Idsを信号電流Isigで置き換えたものとなっている。
信号電流Isigが流れたとき駆動トランジスタTrdのゲートGとソースSとの間に現れるゲート電圧Vgsは、数式2をVgsで解くことによって、以下の数式3の様に表される。
数式3で表されるゲート電圧Vgsは画素容量Csに保持される。この様にして、サンプリング動作では電流ドライバー3によって供給される信号電流Isigのレベルに応じたゲート電圧Vgsが画素容量Csに書き込まれる。簡略的に言うと、信号電流Isigが駆動トランジスタTrdのゲートに書き込まれた事になる。
続いて発光動作では、トランジスタTr1及びTr4がオフする一方、Tr5がオンになる。これにより、駆動トランジスタTrdから駆動電流Idsが発光素子ELに流れ、所定の輝度で発光する事になる。このとき駆動トランジスタTrdに流れる駆動電流Idsは以下の数式4で表される。
数式3で求めたVgsを数式4のVgsに代入して整理すると、結局移動度μ及び閾電圧Vthの項がキャンセルされ、Ids=Isigとなる。したがって駆動トランジスタTrdの移動度μや閾電圧Vthが画素毎にばらついていても、上述の信号電流書き込み動作を行うことで全てキャンセルされ、画面のユニフォーミティを維持する事ができる。
以下図面を参照して本発明の実施の形態を詳細に説明する。図1は本発明の元になった先行開発にかかる表示装置の全体的な構成を示すブロック図である。この先行開発にかかる表示装置は、本発明の元になるものであり、ここに本発明の一部として詳細に説明する。なおこの先行開発にかかる表示装置は、本願と出願人を同じくする特願2004−347283に詳細に記載されている。図示するように、本表示装置はアクティブマトリクス型であり、主要部となる画素アレイ1と周辺の回路部とで構成されている。周辺の回路部は電流ドライバー3、第一ライトスキャナ41、第二ライトスキャナ42、第三ライトスキャナ43、ドライブスキャナ5及び補正用スキャナ7などを含んでいる。画素アレイ1は行状の走査線WSと列状の信号線SLと両者の交差する部分にマトリクス状に配列した画素R,G,Bとで構成されている。各画素R,G,Bはそれぞれ画素回路2で構成されている。信号線SLは電流ドライバー3によって駆動される。換言すると、電流ドライバー3は信号線SLに信号電流及び基準電流を流す。走査線WSは実際には3本の走査線WS1,WS2,WS3に分かれている。最初の走査線WS1は第一ライトスキャナ41によって走査される。次の走査線WS2は第二ライトスキャナ42によって走査される。残る走査線WS3は第三ライトスキャナ43によって走査される。これらの走査線WS1ないしWS3に供給される制御信号はそれぞれタイミングが異なっている。また、走査線WS1,WS2,WS3と平行に別の走査線DS及びAZも配線されている。走査線DSはドライブスキャナ5によって走査される。ドライブスキャナ5は各画素に含まれる発光素子の発光期間を制御するものである。走査線AZは補正用スキャナ7によって走査される。ライトスキャナ41,42,43、ドライブスキャナ5及び補正用スキャナ7は全体としてスキャナ部を構成しており、1水平期間ごと画素の行を順次走査する。
図2は、図1に示した画素回路2の構成を示す回路図である。本画素回路2は、6個の薄膜トランジスタTr1,Tr2,Tr3,Tr4,Tr5及びTrdと、2個の画素容量Cs1,Cs2と1個の発光素子ELとで構成されている。6個の薄膜トランジスタの内、スイッチング制御用のトランジスタTr1ないしTr5はNチャネル型である。残るトランジスタTrdは、発光素子ELを駆動する為の駆動トランジスタである。駆動トランジスタTrdはPチャネル型となっている。本先行開発例では、これら6個の薄膜トランジスタは低温ポリシリコン薄膜をチャネル領域としている。発光素子ELはアノード及びカソードを備えた二端子型デバイスであり、例えば有機EL発光素子を用いる事ができる。なお、上記実施例ではトランジスタTr1〜Tr5は全てNチャネル型としているが、これらは全てPチャネル型もしくはNチャネル型とPチャネル型が混在していても構わない。
駆動トランジスタTrdのソースSは電源Vccに接続している。駆動トランジスタTrdのドレインDは発光素子ELのアノード側に接続している。発光素子ELのカソードは接地されている。なお、発光素子ELのカソード接地電位は、Vcathodeで表される場合がある。駆動トランジスタTrdのゲートGは画素容量Cs2の一端に接続している。この画素容量Cs2の他端はもう1つの画素容量Cs1の一端に接続している。この画素容量Cs1の他端は電源Vccに接続している。
スイッチングトランジスタTr1のソース/ドレインは信号線SLと駆動トランジスタTrdのゲートGに接続しており、そのゲートは走査線WS1を介して第一ライトスキャナ41に接続されている。スイッチングトランジスタTr2はそのソース/ドレインが駆動トランジスタTrdのゲートGと画素容量Cs1の一端との間に接続され、ゲートが走査線WS2を介して第二ライトスキャナ42に接続している。スイッチングトランジスタTr3はソース/ドレインが一対の画素容量Cs1,Cs2の間に接続され、このゲートが走査線WS3を介して第三ライトスキャナ43に接続している。スイッチングトランジスタTr4は、そのソース/ドレインが駆動トランジスタTrdのゲートGとドレインDとの間に接続されており、そのゲートが走査線AZを介して補正用スキャナ7に接続している。スイッチングトランジスタTr5は、そのソース/ドレインが駆動トランジスタTrdのドレインDと発光素子ELのアノードとの間に接続され、そのゲートが走査線DSを介してドライブスキャナ5に接続されている。
図3は、図2に示した画素回路の動作説明に供する模式図である。図示するように、信号線には、電流ドライバーから信号電流Isig及び基準電流Irefが交互に流れる。また、各スイッチングトランジスタTrのゲートには対応する走査線を介して各スキャナから制御信号が供給される。図では理解を容易にする為、走査線と同じ符号を用いて制御信号を表している。例えばスイッチングトランジスタTr1のゲートに印加される制御信号はWS1で表してある。同様にトランジスタTr2のゲートに印加される制御信号はWS2で表され、トランジスタTr3の制御信号はWS3で表され、トランジスタTr4の制御信号はAZで表され、トランジスタTr5の制御信号はDSで表されている。また、一対の画素容量Cs1,Cs2はその容量値C1,C2を図示してある。本先行開発例では、一対の画素容量Cs1,Cs2の容量値C1とC2は等しくなるように設定されている。
図4は、図3に示した画素回路の動作説明に供するタイミングチャートである。時間軸Tに沿って、信号電流及び各制御信号WS1,WS2,WS3,AZ,DSの波形を表してある。信号電流Isigは1水平期間(1H)毎に変化しており、それぞれ対応する行の画素に割り当てられる。1H内で電流レベルは、IsigとIrefの間を切り替わる。基準電流Irefは予め所定のレベルに設定されている。信号電流Isigはこの基準電流Irefを基準として1H毎に変化している。信号電流Isigのレベルが高くなる程、発光輝度は大きくなる。
タイミングT0で制御信号WS1,WS2及びAZはローレベルにある一方、制御信号WS3及びDSはハイレベルにある。各スイッチングトランジスタはNチャネル型であるので、対応する制御信号がハイレベルにある時オン状態となり、ローレベルにある時オフ状態となる。タイミングT0では制御信号DSがハイレベルである為スイッチングトランジスタTr5はオンとなっており、駆動トランジスタTr5から発光素子ELに駆動電流が流れるので、画素回路は発光状態である。
ここからタイミングT1になると、制御信号DSがローレベルになり、発光素子ELは非発光状態に切り替わる。タイミングT2で制御信号AZがハイレベルになる。さらにタイミングT3で制御信号WS1及びWS2もハイレベルとなる。このとき信号線には基準電流Irefが流れている。タイミングT4に進むと制御信号WS2がローレベルに戻る。このタイミングT3〜T4までの期間で基準電流Irefを画素容量C1に書き込む。
続いてタイミングT5になると信号線側が基準電流Irefから信号電流Isigに切り替わる。さらにタイミングT6で制御信号WS3がローレベルになる。このタイミングT5〜T6の間で、信号電流Isigの書き込み及びIrefとIsigの差分保持動作が行われる。
この後タイミングT7で制御信号WS1が立ち下がる。さらにタイミングT8で制御信号WS2が再びハイレベルになる。続いてタイミングT9で制御信号AZがローレベルに戻る。このタイミングT8〜T9の間で駆動トランジスタの閾電圧Vthの補正動作が行われる。
さらにタイミングT10に進むと制御信号WS2がローレベルに戻る。タイミングT11になると制御信号WS3がハイレベルになると共に制御信号DSがハイレベルになる。これにより発光動作が行われる。
図5は、図4のタイミングチャートに示した期間T3−T4で行われるIref書き込み動作を示す模式図である。この期間T3−T4では、信号線に基準電流Irefが流れている。スイッチングトランジスタはTr1ないしTr4がオンで、Tr5がオフとなっている。したがって基準電流Irefが、電源Vccから駆動トランジスタTrd、スイッチングトランジスタTr4及びTr1を通って信号線側に流れる。この結果基準電流Irefに応じた電位Vrefが駆動トランジスタTrdのゲートに現れる。この時、駆動トランジスタTrdのゲート電圧Vgsは以下の数式5によって表される。
したがって、基準電流Irefが駆動トランジスタTrdを流れた時の特性式は以下の数式6で表される。
数式6ではVgsに数式5のVcc−Vrefを代入する事で、IrefとVrefの関係が求められている。
ここで数式6をVrefについて整理すると、以下の数式7の様になる。
この様にして得られた基準電位Vrefはオン状態にあるトランジスタTr2を介して容量C1に書き込まれる。
図6は、図4に示したタイミングチャートの期間T5−T6で行われるIsig書き込み及び電流差分保持動作を示す模式図である。期間T5−T6では、信号線に信号電流Isigが流れる。スイッチングトランジスタはTr1、Tr3及びTr4がオンにある一方、Tr2及びTr5がオフになっている。この状態で、信号電流Isigが電源Vccから駆動トランジスタTrd、スイッチングトランジスタTr4及びTr1を通って信号線に流れる。この結果、駆動トランジスタTrdのゲート電位はVrefからVsigに変化する。このVsigは、数式7でVrefを求めた時と同様にして、以下の数式8によって求められる。
駆動トランジスタTrdのゲートに現れた電位変化Vsig−Vrefは、容量C2を介してノードAにカップリングされる。ノードAは一対の容量C1,C2の接続点であり、その電位をVaで表してある。ゲート電位の変化の容量カップリング分は(Vsig−Vref)C2/(C1+C2)で表される。元々電位VrefにあったA点にこの容量カップリング分が加わる為、ノードAの電位Vaは以下の数式9で表される事になる。
なお上記数式9ではC1=C2を仮定しているので、Va=(Vsig+Vref)/2となっている。
ノードAの電位Vaから駆動トランジスタTrdのゲート電位Vsigを引いたものが、容量C2に保持された電位である。数式9の結果から、この容量C2の両端に保持された電圧Va−Vsigは(Vref−Vsig)/2で表される。さらに、このVref及びVsigに、数式7及び8で得られた結果を代入すると、結局以下の数式10が得られる。
上記の数式10から明らかなように、容量C2の両端には、信号電流Isigと基準電流Irefの差分に応じた電圧が保持された事になる。以上の動作により、信号電流Isigの書き込みとIref及びIsigの電流差分が求められ、且つ電流差分に応じた電圧が数式10で表される形によって容量C2に保持される。
図7は、図4に示したタイミングチャートの期間T8−T9で行われるVthキャンセル動作を示す模式図である。この期間T8−T9では、スイッチングトランジスタTr1,Tr3及びTr5がオフにある一方、スイッチングトランジスタTr2及びTr4がオンしている。これにより、電源Vcc、駆動トランジスタTrd、スイッチングトランジスタTr4、スイッチングトランジスタTr2及び容量C1により閉ループが構成される。この閉ループに電源Vccから電流が流れ、容量C1を充電して駆動トランジスタTrdのゲート電位を上昇させる。駆動トランジスタTrdのゲート電圧Vgsが丁度閾電圧Vthに到達した段階で、過渡電流は流れなくなる。この時のゲート電圧Vgsが閾電圧Vthとして容量C1に書き込まれる事になる。この様にして、駆動トランジスタTrdの閾電圧Vthのキャンセルに必要な電位Vthが容量C1に保持される。
図8は、図4のタイミングチャートに示した期間T11以降で行われる発光動作を示す模式図である。図示するように、タイミングT11以降の発光期間では、スイッチングトランジスタTr1,Tr2及びTr4がオフする一方、Tr3及びTr5がオンしている。この結果駆動電流Idsが電源Vccから駆動トランジスタTrd及びスイッチングトランジスタTr5を通って発光素子ELに流れ、所定の輝度で発光が行われる。この発光期間における駆動トランジスタTrdのゲート電圧VgsはスイッチングトランジスタTr3がオンしている為、容量C1に保持された電圧と容量C2に保持された電圧の和となる。トランジスタTr3をオンして容量C1とC2を接続した時、駆動トランジスタTrdのゲート寄生容量に比べて容量C1及びC2の値が大きいのでC1とC2は電荷を保持したまま接続される。よって駆動トランジスタTrdのゲート電圧VgsはC1に保持された電圧VthとC2に保持された電圧(Vref−Vsig)/2の和となり、以下の数式11で表される。
一方、発光期間に流れる駆動電流Idsは以下の数式12によって表される。なお、この数式12はトランジスタの基本特性を示す数式1と同じである。
数式12に含まれるVgsに数式11で求めた結果を代入すると、以下の数式13が得られる。
上記数式13から明らかなように、元々のトランジスタ特性式に含まれていたVthの項は容量C1に保持されたVthの項によってキャンセルされる。これにより、駆動トランジスタTrdの閾電圧Vthのばらつきの影響が除かれる。さらに数式13で残された(Vref−Vsig)/2の項に数式10で求めた結果を代入すると、以下の数式14が得られる。
数式14に含まれている移動度μの項は結局分子と分母でキャンセルするので、最終的な駆動電流Idsの式は以下の数式15のようになる。
上記数式15から明らかなように、駆動電流Idsは信号電流Isigと基準電流Irefの差分に応じて決まり、駆動トランジスタに固有の移動度μや閾電圧Vthは含まれていない。この様にして本画素回路では、IsigとIrefの電流差分値により発光電流が決定され、閾電圧Vthと移動度μのばらつきによらないユニフォーミティの高い画質を得ることができる。さらに、本画素回路で黒表示はIsig=Irefにて表示する。そしてIref及びIsigの値は書き込みに充分な電流値に設定している。このため黒表示の信号電流でも1水平期間内に充分画素容量に書き込む事ができ、黒浮きや縦クロストークなどの発生を抑制できる。
図9は、本画素回路に含まれる駆動トランジスタの動作を模式的に表したグラフである。このグラフは横軸にゲート電圧Vgsを取り、縦軸にドレイン電流Idsを取って、駆動トランジスタの動作特性を模式的に表している。実線は画素Aに含まれる駆動トランジスタの特性であって、移動度μが大きい場合である。点線のカーブは画素Bに含まれる駆動トランジスタの特性であって、移動度μが小さい場合である。移動度μが小さいほど特性カーブは傾斜が緩やかになっており、各画素で特性にばらつきがある。この様な特性のばらつきは低温ポリシリコン薄膜を用いたトランジスタに顕著である。この様に特性のばらつきがある駆動トランジスタであっても、本先行開発例は信号電流Isigと基準電流Irefの差分に応じて発光電流が定まるように駆動トランジスタを制御している。したがって、移動度μがばらついても、常に各画素で電流差分に応じた発光電流制御が行われる為、高ユニフォーミティの画面品質が得られる。
以上説明したように、図2に示した本発明の元になった先行開発例にかかる画素回路は、信号電流Isigが流れる信号線SLと、制御信号を供給する走査線WS1,WS2,WS3,AZ,DSとが交差する部分に配されている。この画素回路2は、発光素子ELと、発光素子ELに駆動電流Idsを供給する駆動トランジスタTrdと、制御信号WS1,WS2,WS3,AZ,DSに応じて動作し信号電流Isigに基づいて駆動トランジスタTrdの駆動電流Idsを制御する制御部とで構成されている。この制御部は、第1サンプリング手段と第2サンプリング手段と差分手段とを含んでいる。第1サンプリング手段は、トランジスタTr1,Tr3,Tr4と画素容量C2とで構成されており、信号線SLに流れる信号電流Isigをサンプリングする。第2サンプリング手段はトランジスタTr1,Tr2,Tr3,Tr4と画素容量C1とで構成され、信号電流Isigに前後して信号線SLに流れる所定の基準電流Irefをサンプリングする。差分手段はトランジスタTr1,Tr3,Tr4と一対の画素容量C1,C2で構成されており、サンプリングされた基準電流Irefに対するサンプリングされた信号電流Isigの差分に応じた制御電圧(Vref−Vsig)/2を生成する。駆動トランジスタTrdは、この制御電圧(Vref−Vsig)/2をゲートGに受けてソースS/ドレインD間に流れる駆動電流Idsを発光素子ELに供給して発光を行わせる。
第1及び第2サンプリング手段が各々サンプリングする信号電流Isig及び基準電流Irefは、両者の相対的な差分が小さいとき発光素子ELの発光量が小さくなり且つ差分が大きいとき発光量が大きくなる一方、相対的な差分が小さいときでも信号電流Isig及び基準電流Irefの絶対的なレベルはサンプリングを可能とするように大きく設定されている。
画素回路2の制御部は、上述した第1及び第2サンプリング手段と差分手段に加え、補正手段を有している。この補正手段はトランジスタTr2,Tr4と画素容量C1とで構成されており、駆動トランジスタTrdの閾電圧Vthを検出してこれを前述した制御電圧(Vref−Vsig)/2に加える事ができる様にしている。これにより、閾電圧Vthの影響を駆動電流Idsからキャンセルする事ができる。
本先行開発例では、第1サンプリング手段は信号電流Isigを駆動トランジスタTrdに流してその時ゲートGに発生する信号電圧Vsigをサンプリングする。同様に第2サンプリング手段は駆動トランジスタTrdに基準電流Irefを流してその時ゲートGに発生する基準電圧Vrefをサンプリングする。このとき差分手段は、容量C2を介して信号電圧Vsigと基準電圧Vrefをカップリングさせ両者の差分を求めて制御電圧(Vref−Vsig)2を生成している。なお、第1サンプリング手段はサンプリングした信号電圧Vsigを保持する容量C2を有し、第2サンプリング手段はサンプリングした基準電圧Vrefを保持し且つ信号電圧Vsigにカップリングする為の容量C1を有する。この場合、第1及び第2の容量C1,C2は同一の容量値を有する。
上述したように、差分型電流駆動方式は、従来の単純な電流書き込み駆動方式と異なり、2種類の電流信号を交互に入力し、その差分値を用いることで駆動トランジスタのVth特性や移動度特性のばらつきを補正し、いわゆる黒浮きや縦クロストークのない高ユニフォーミティの画質を得ている。しかしながら、先行開発にかかる差分型電流駆動回路では、1画素当り5種類の走査線(ゲートライン)を用いている。この様にゲートライン数が多ければ、配線同士のオーバーラップが増加し、歩留りが低下してしまう。また、各ゲートラインを駆動するためにスキャナの個数も多くなる為、パネルの中央にある画素アレイで構成される画面を囲む額縁の部分が大きくなってしまう。そこで本発明は、上述した先行開発にかかる表示装置をさらに改善してゲートライン数の削減を図ることを目的とする。
図10は、本発明にかかる画素回路及びこれを組み込んだ表示装置の第1実施形態を示す全体ブロック図である。理解を容易にするため、図1に示した先行開発にかかる表示装置と対応する部分には対応する参照番号を付してある。異なる点は、図1に示した先行開発例が1画素行当り5本の走査線WS1,WS2,WS3,DS,AZを含んでいるのに対し、本第1実施形態は1画素行当り4本の走査線WS2,WS3,DS,AZで構成されていることである。換言すると本実施形態では走査線WS1が省略されており、これと対応して第一ライトスキャナも省かれている。
図11は、図10に示した第1実施形態に組み込まれる画素回路の具体的な構成例を示す回路図である。理解を容易にするため図2に示した先行開発例と対応する部分には対応する参照番号を付してある。説明の都合上図11の回路図は、n−1行目に属する画素回路2n−1とn行目に属する画素回路2nを2個並べて描いてある。これと対応するように、各走査線にもサフィックスn−1及びnを付けて、行毎に区別している。なおnは正の整数である。nが大きくなる方向に、スキャナ部は行順次で各画素回路を走査していく。
画素回路2nに着目すると、トランジスタTr2は対応する当該行の走査線WS2nに接続し、トランジスタTr3のゲートは同じく対応する走査線WS3nに接続し、トランジスタTr4のゲートは同じく対応する走査線AZnに接続し、トランジスタTr5のゲートも同じく対応する走査線DSnに接続している。しかしながらサンプリングトランジスタTr1のゲートは対応する当該行の走査線(WS1n)がなく、この代わりに前の行の走査線WS2n−1がサンプリングトランジスタTr1のゲートに接続している。この様に本発明では、画素回路2nは、当該行nよりも時間的に先行する前行n−1の画素回路2n−1に供給される複数の制御信号の内の1つである第1制御信号WS2n−1を、当該行nに供給される複数の制御信号のうちの別の第2制御信号(WS1nに相当)として用い、以って行当りの走査線の本数を削減している。図から明らかなように、画素回路2n−1では制御信号WS2n−1がスイッチングトランジスタTr2を制御する第1制御信号として使われているのに対し、当該行の画素回路2nでは同じ制御信号WS2n−1がサンプリングトランジスタTr1を制御する別の制御信号(即ち第2制御信号)として使われている。この様に時間的に前後する画素行の間で走査線を共有することにより、行当りの走査線の本数を削減可能である。
図11に示した実施形態では、当該行nの直前にある行n−1の画素回路2n−1に供給される第1制御信号WS2n−1を、当該行nに供給される第2制御信号(WS1nに相当)に用いている。但し本発明はこれに限られるものではなく、場合によっては直前行ではなくさらに時間的に先行する前の行の制御信号を利用して、後ろの行の画素回路を制御するようにしても良い。
図12は、図11に示した画素回路2nの動作説明に供する模式図である。理解を容易にするため、図3に示した画素回路と対応する部分には対応する参照番号を付してある。図から明らかなように、トランジスタTr1のゲートには、本来の制御信号WS1に代えて前行から供給された制御信号WS2n−1が印加されている。その他の点は、図3に示した先行開発例と同じである。
図13は、図12に示した画素回路の動作説明に供するタイミングチャートである。理解を容易にするため、図4に示した先行開発例にかかるタイミングチャートと同様の表記を採用している。図4のタイミングチャートと比較すれば明らかなように、前行から供給された制御信号WS2n−1が、制御信号WS1nの代わりに使われている。換言すると、本実施形態では制御信号WS1を別途供給する必要がない。ただ制御信号WS2は元々トランジスタTr2のゲートを制御するため二連のパルスからなる。この関係でトランジスタTr1のゲートに印加される制御信号WS2n−1も二連のパルスとなってしまう。制御信号WS2n−1の二連パルスの内、1番目のパルスはサンプリングトランジスタTr1の動作に不要なものであるが、ゲートに印加しても特に動作に問題が生じることはない。なお問題が生じないようにするためには、二連のパルスの時間的間隔は、スキャナ部が行う行順次走査の間隔(即ち一水平走査期間)と等しくすることが好ましい。
引き続き図14ないし図19を参照して、図12に示した画素回路の動作を詳細に説明する。まず図14に示すように、タイミングT1になると制御信号DSnが立ち下がり、トランジスタTr5がオフする。このとき画素容量C1とC2には電荷が保持されており、駆動トランジスタTrdのVgsは一定であり、発光時の電流Idsが流れる。これに従い駆動トランジスタTrdのドレイン電位は上昇して線形領域に入り、最終的にはVccになる。この変化に伴いIdsは減少し最終的には0Aとなって、非発光状態に至る。
続いて図15に示すように、タイミングT1の後タイミングT2に入る前に、制御信号WS2n−1の一番目のパルスがサンプリングトランジスタTr1に印加されるので、Tr1が一時的にオンする。このときトランジスタTr5はオフしてあるので、駆動トランジスタTrdには電流が流れない。オンしたトランジスタTr1を介して駆動トランジスタTrdのゲートに前行の画素と同じ電位が書き込まれる。但し書き込まれた時点で電流は流れておらず非発光状態のままであり、且つ一旦書き込まれたゲート電位も次の本来の書き込み動作によって直ちに打ち消される。従って動作上は何ら問題はない。
この後の動作は先行開発例と同じであり、丁度図16ないし図19が、先行開発例の図5ないし図8にそれぞれ対応している。繰り返しになるが、図16に示すようにTr4をオンした上で、Tr1とTr2もオンして、Irefを書き込む。ここでTr1とTr2は前述したように1行異なる走査線から制御信号パルスを供給している。この動作を行うためには、制御信号に含まれる二連パルスの間隔は1H(水平書き込み期間)に設定する必要があり、且つ互いに共用する走査線は隣接画素間にする必要がある。
続いて図17に示すように、Tr2をオフして信号電流をIsigに変化させる。これにより駆動トランジスタTrdのゲート電圧を変化させ、カップリングを用いてC2に電流差分値に相当する電圧を保持する。
次に図18に示すようにTr1とTr3をオフする一方Tr2をオンして、Vth補正を行い、その電圧をC1に保持する。
最後に図19に示すようにTr2とTr4をオフする一方、Tr3とTr5をオンすることでC1容量とC2容量を連結し、発光させる。この一連の動作により、電流差分に相当する電流が駆動トランジスタTrdを流れ、Vthや移動度特性を補正し、さらに完全に沈んだ黒を実現することが出来る。合わせてゲートラインを共有化することで配線数を削減することが出来、配線オーバーラップを少なくすることでパネル歩留りを向上することが出来る。
図20は、本発明にかかる表示装置の第2実施形態を示す模式的なブロック図である。理解を容易にするため、図10に示した第1実施形態と対応する部分には対応する参照番号を付してある。第1実施形態と同様に本第2実施形態でも、1画素行当りの走査線本数はWS1,WS2,WS3,DSの4本であり、先行開発例に比較して1本少なくなっている。但し第1実施形態は走査線WS1を他の走査線と兼用したのに対し、本実施形態は走査線AZを他の走査線と兼用することで省くようにしている。これに対応して、図20に示した第2実施形態では、走査線AZを線順次走査するための補正用スキャナが不要となっている。
図21は、図20に示した第2実施形態に組み込まれる画素回路の構成を示す回路図である。理解を容易にするため、図11に示した第1実施形態と対応する部分には対応する参照番号を付してある。図21では説明の都合上線順次走査が画素アレイ部1の下から上に向かって行われており、この関係で図21の上側に画素回路2nを表記し、その下に1行前の画素回路2n−1を描いてある。画素回路2nに着目すると、スイッチングトランジスタTr3のゲートには通常通り走査線WS3nが接続しており、対応する第三ライトスキャナ43から対応する制御信号WS3nが印加される。これに対しスイッチングトランジスタTr4のゲートには通常の走査線AZnに代えて直前行の走査線WS3n−1が接続されている。この様に制御線WS3を隣り合う画素行で使い分けることにより、走査線の本数を1本削減できる。ここで画素回路2nに着目すると、前行からの制御信号WS3n−1を第1制御信号としてTr4を制御し、当該行の制御信号WS3nを第2制御信号として用いている。必然的に第1制御信号と第2制御信号は波形自体が同じなので、極性が同一になる。同一の極性の第1制御信号及び第2制御信号で画素回路2nが正常に動作するために、制御対象となるトランジスタTr3及びTr4の導電型を適切に設定する必要がある。本実施形態では、トランジスタTr3をN導電型とする一方トランジスタTr4をP導電型とすることで、動作の適正化を図っている。換言すると本実施形態はトランジスタTr3とTr4を互いに相補型とすることで、第1制御信号と第2制御信号が同一極性となっても問題が生じないようにしている。
図22は、図21に示した画素回路2nの動作説明に供する模式的な回路図である。図示する様に、トランジスタTr1のゲートには通常の制御信号WS1nが印加され、トランジスタTr2のゲートにも通常の制御信号WS2nが印加され、トランジスタTr3のゲートにも同じく通常の制御信号WS3nが印加され、さらにトランジスタTr5のゲートにも通常の制御信号DSnが印加されている。これに対しトランジスタTr4のゲートのみ通常の制御信号AZnに代えて前行から供給された制御信号WS3n−1が印加されている。これと対応してトランジスタTr4の導電型もNチャネル型からPチャネル型に変わっている。
図23は、図22に示した画素回路2nの動作説明に供するタイミングチャートである。図4に示した先行開発例のタイミングチャートと比較すれば明らかな様に、制御信号AZに代えて制御信号WS3n−1が使われている。但し図4と図23を比較すれば明らかなように、図4のAZと図23のWS3n−1は極性が反対になっている。反対極性のWS3n−1で画素回路2nが通常に動作するように、対応するトランジスタTr4の導電型がPチャネル型に設定されている。
図24ないし図27を参照して、図22に示した第2実施形態の画素回路の動作を詳細に説明する。なお基本的には図24ないし図27は、先行開発例の動作説明に供した図5ないし図8と対応している。まず図24に示すように、Tr5をオフして非発光状態にした後、制御信号WS3n−1をローレベルに切換えることで、トランジスタTr4がオンする。前述したようにパルス共有化のためトランジスタTr4はPチャネル型にしている。続いてトランジスタTr1とTr2をオンしてIrefを書き込む。
続いて図25に示すように、トランジスタTr2をオフして信号電流をIsigに変化させる。これにより駆動トランジスタTrdのゲート電圧を変化させ、カップリングを用いてC2に電流差分値に相当する電圧を保持する。
続いて図26に示すように、トランジスタTr1とTr3をオフする一方トランジスタTr2をオンしてVth補正を行う。その結果を示す電圧を容量C1に保持する。
最後に図27に示すように、トランジスタTr2とTr4をオフする一方、トランジスタTr3とTr5をオンすることで、容量C1とC2を連結し発光させる。この一連の動作により、電流差分に相当する電流が駆動トランジスタTrdを流れ、Vthや移動度特性を補正し、さらに完全に沈んだ黒を表現することが出来る。以上により、走査線を供給化することで配線数を削減することが出来、配線オーバーラップを減らすことでパネル歩留りを改善可能である。
図28は、本発明にかかる表示装置の第3実施形態を示す模式的な回路図である。理解を容易にするため、図21の第2実施形態と対応する部分には対応する参照番号を付してある。この第3実施形態は先の第2実施形態と基本的に同じであり、走査線AZを削減する一方走査線WS3を代用している。異なる点は、トランジスタTr3をPチャネル型とし、トランジスタTr4をNチャネル型としていることである。トランジスタTr3とTr4が相補型である点は変わりないが、チャネル型が第2実施形態と入れ替わっている。
図29は、図28に示した第3実施形態に含まれる画素回路2nの模式図である。図示する様に、Pチャネル型のトランジスタTr3のゲートには制御信号WS3nが印加される一方、Nチャネル型のトランジスタTr4のゲートには前行の制御信号WS3n−1が印加されている。
図30は、図29に示した画素回路2nの動作説明に供するタイミングチャートである。理解を容易にするため、図23に示した第2実施形態と同様の表記を採用している。図23と図30を比較すれば明らかなように、制御信号WS3nの極性が反対になっている。同様に制御信号WS3n−1の極性も反対になっている。これは、第2実施形態と第3実施形態で、トランジスタTr3及びTr4の導電型を逆にした点に対応している。
1・・・画素アレイ、2・・・画素回路、3・・・電流ドライバー、4・・・ライトスキャナ、5・・・ドライブスキャナ、7・・・補正用スキャナ、41・・・第一ライトスキャナ、42・・・第二ライトスキャナ、43・・・第三ライトスキャナ、Trd・・・駆動トランジスタ、Tr1・・・スイッチングトランジスタ、Tr2・・・スイッチングトランジスタ、Tr3・・・スイッチングトランジスタ、Tr4・・・スイッチングトランジスタ、Tr5・・・スイッチングトランジスタ、Tr6・・・スイッチングトランジスタ、Tr7・・・スイッチングトランジスタ、Tr8・・・スイッチングトランジスタ、EL・・・発光素子、Cs1・・・画素容量、Cs2・・・画素容量、Cs3・・・画素容量