JP2009276796A - 画素回路と表示装置及びこれらの駆動方法 - Google Patents

Abstract

【課題】黒レベルの微弱な信号電流も充分書き込み可能な画素回路を提供する。
【解決手段】画素回路２の第１サンプリング手段は、トランジスタＴｒ１，Ｔｒ３，Ｔｒ４と画素容量Ｃｓ２とで構成されており、信号線ＳＬに流れる信号電流Ｉｓｉｇをサンプリングする。第２サンプリング手段はトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４と画素容量Ｃｓ１とで構成され、信号電流Ｉｓｉｇに前後して信号線ＳＬに流れる所定の基準電流Ｉｒｅｆをサンプリングする。差分手段はトランジスタＴｒ１，Ｔｒ３，Ｔｒ４と一対の画素容量Ｃｓ１，Ｃｓ２で構成されており、サンプリングされた信号電流Ｉｓｉｇと基準電流Ｉｒｅｆの差分に応じた制御電圧を生成する。駆動トランジスタＴｒｄは、この制御電圧をゲートＧに受けてソースＳ／ドレインＤ間に流れる駆動電流Ｉｄｓを発光素子ＥＬに供給する。
【選択図】図２

Description

本発明は、画素毎に配した発光素子を電流駆動する画素回路及びその駆動方法に関する。またこの画素回路をマトリクス状（行列状）に配列した表示装置であって、特に各画素回路内に設けた絶縁ゲート型電界効果トランジスタによって、有機ＥＬなどの発光素子に通電する電流量を制御する、いわゆるアクティブマトリクス型の表示装置及びその駆動方法に関する。

画像表示装置、例えば液晶ディスプレイなどでは、多数の液晶画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に入射光の透過強度または反射強度を制御する事によって画像を表示する。これは、有機ＥＬ素子を画素に用いた有機ＥＬディスプレイなどにおいても同様であるが、液晶画素と異なり有機ＥＬ素子は自発光素子である。その為、有機ＥＬディスプレイは液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が高いなどの利点を有する。また、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能であり、いわゆる電流制御型であるという点で液晶ディスプレイなどの電圧制御型とは大きく異なる。

有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行われている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタＴＦＴ）によって制御するものであり、以下の特許文献に記載がある。

図２２は、従来のアクティブマトリクス方式の有機ＥＬディスプレイを示す模式的なブロック図である。図示するように、この表示装置は、主要部となる画素アレイ１と周辺の回路部とで構成されている。周辺の回路部は電流ドライバー３、ライトスキャナ４、ドライブスキャナ５、補正用スキャナ７などを含んでいる。画素アレイ１は行状の走査線ＷＳと列状の信号線ＳＬと両者の交差する部分にマトリクス状に配列した画素Ｒ，Ｇ，Ｂとで構成されている。カラー表示を可能とする為、ＲＧＢの三原色画素を用意しているが、これに代えて白黒表示の単色画素を用いる事もある。各画素Ｒ，Ｇ，Ｂはそれぞれ画素回路２で構成されている。信号線ＳＬは電流ドライバー３によって駆動され、信号電流が流れるようになっている。走査線ＷＳはライトスキャナ４によって走査される。なお、走査線ＷＳと平行に別の走査線ＤＳお及びＡＺも配線されている。走査線ＤＳはドライブスキャナ５によって走査される。ドライブスキャナ５は各画素に含まれる発光素子の発光期間を制御するものである。走査線ＡＺは補正用スキャナ７によって走査される。ライトスキャナ４、ドライブスキャナ５及び補正スキャナ７は全体としてスキャナ部を構成しており、１水平期間毎に画素の行を順次走査する。

図２３は、図２２に示した画素回路の構成例を示す回路図である。図示するように、画素回路２は４個のトランジスタＴｒ１，Ｔｒ４，Ｔｒ５，Ｔｒｄと１個の画素容量Ｃｓと１個の発光素子ＥＬとで構成されている。４個のトランジスタはいずれも薄膜トランジスタである。この内、トランジスタＴｒ１，Ｔｒ４及びＴｒ５は制御用のスイッチングトランジスタであり、いずれもＮチャネル型を用いている。これに対し、トランジスタＴｒｄは発光素子ＥＬを駆動する為の駆動トランジスタであり、Ｐチャネル型を用いている。また発光素子ＥＬはアノード及びカソードを備えた二端子型の自発光素子であり、例えば有機ＥＬ素子を用いる事ができる。

駆動トランジスタＴｒｄのソースＳは電源Ｖｃｃに接続している。ドレインＤは発光素子ＥＬのアノード側に位置する。発光素子ＥＬのカソード側は接地されている。駆動トランジスタＴｒｄのゲートＧは画素容量Ｃｓの一端に接続している。画素容量Ｃｓの他端は電源Ｖｃｃに接続している。

スイッチングトランジスタＴｒ１のソース／ドレインは信号線ＳＬと駆動トランジスタＴｒｄのゲートＧとの間に接続されている。スイッチングトランジスタＴｒ１のゲートは走査線ＷＳに接続している。スイッチングトランジスタＴｒ４のソース／ドレインは駆動トランジスタＴｒｄのゲートＧとドレインＤとの間に接続されている。このトランジスタＴｒ４のゲートは走査線ＡＺに接続している。スイッチングトランジスタＴｒ５のソース／ドレインは駆動トランジスタＴｒｄのドレインＤと発光素子ＥＬのアノードとの間に接続されている。このトランジスタＴｒ５のゲートは走査線ＤＳに接続されている。

駆動トランジスタＴｒｄは飽和領域で動作し、その特性は以下の数式１で表される。

［数式１］

数式１において、Ｖｇｓはゲート電圧であり、駆動トランジスタＴｒｄのソースＳとゲートＧとの間の電圧を表している。Ｉｄｓはドレイン電流であり、駆動トランジスタＴｒｄのソースＳとドレインＤとの間を流れて発光素子ＥＬに供給される。Ｖｔｈは駆動トランジスタＴｒｄの閾電圧を表している。μは同じく駆動トランジスタＴｒｄのキャリア移動度を表している。またｋは定数であり、Ｃｏｘ・Ｗ／Ｌで与えられる。ここでＣｏｘは駆動トランジスタＴｒｄのゲート容量、Ｗはチャネル幅、Ｌはチャネル長である。定数ｋはサイズファクタと呼ばれる場合がある。駆動トランジスタＴｒｄは飽和領域で動作する時、上記数式１から明らかなように、ゲート電圧Ｖｇｓが閾電圧Ｖｔｈを越えた時点からドレイン電流Ｉｄｓが流れ始める。ドレイン電流Ｉｄｓの大きさはゲート電圧Ｖｇｓの２乗に比例して増大する。なお、本明細書では、駆動トランジスタの閾電圧Ｖｔｈは、駆動トランジスタの閾値電圧の絶対値をとったものとする。ちなみに、Ｐチャネル型のトランジスタではしきい値電圧は負の値を持つので、その値をそのまま上記数式１に入れてしまうと正しくないことになる。その為、本明細書では絶対値をとり、Ｖｔｈは正の値にて取り扱うことにする。

駆動トランジスタＴｒｄは例えば多結晶シリコン薄膜を活性層とするＴＦＴである。多結晶シリコン薄膜としては、レーザーアニールで結晶化された低温ポリシリコンが多用されている。一般に、低温ポリシリコンＴＦＴはデバイス毎に閾電圧Ｖｔｈやキャリア移動度μがばらつく傾向にある。換言すると、個々の画素回路２毎に駆動トランジスタＴｒｄのＶｔｈやμが異なっている。

画素回路２は大別してサンプリング動作と発光動作を行う。始めのサンプリング動作ではトランジスタＴｒ５をオフする一方トランジスタＴｒ１及びＴｒ４をオンする。この状態で信号線ＳＬを電流ドライバー３で駆動すると、信号電流Ｉｓｉｇが電源Ｖｃｃから駆動トランジスタＴｒｄ及びスイッチングトランジスタＴｒ４，Ｔｒ１を通って信号線ＳＬに流れる。この時の駆動トランジスタＴｒｄの動作特性は以下の数式２で表される。

［数式２］

上記数式２は数式１のドレイン電流Ｉｄｓを信号電流Ｉｓｉｇで置き換えたものとなっている。

信号電流Ｉｓｉｇが流れたとき駆動トランジスタＴｒｄのゲートＧとソースＳとの間に現れるゲート電圧Ｖｇｓは、数式２をＶｇｓで解くことによって、以下の数式３の様に表される。

［数式３］

数式３で表されるゲート電圧Ｖｇｓは画素容量Ｃｓに保持される。この様にして、サンプリング動作では電流ドライバー３によって供給される信号電流Ｉｓｉｇのレベルに応じたゲート電圧Ｖｇｓが画素容量Ｃｓに書き込まれる。簡略的に言うと、信号電流Ｉｓｉｇが駆動トランジスタＴｒｄのゲートに書き込まれた事になる。

続いて発光動作では、トランジスタＴｒ１及びＴｒ４がオフする一方、Ｔｒ５がオンになる。これにより、駆動トランジスタＴｒｄから駆動電流Ｉｄｓが発光素子ＥＬに流れ、所定の輝度で発光する事になる。このとき駆動トランジスタＴｒｄに流れる駆動電流Ｉｄｓは以下の数式４で表される。

［数式４］

数式３で求めたＶｇｓを数式４のＶｇｓに代入して整理すると、結局移動度μ及び閾電圧Ｖｔｈの項がキャンセルされ、Ｉｄｓ＝Ｉｓｉｇとなる。したがって駆動トランジスタＴｒｄの移動度μや閾電圧Ｖｔｈが画素毎にばらついていても、上述の信号電流書き込み動作を行うことで全てキャンセルされ、画面のユニフォーミティを維持する事ができる。

特開２００３−２５５８５６公報 特開２００３−２７１０９５公報 特開２００４−１３３２４０公報 特開２００４−０２９７９１公報 特開２００４−０９３６８２公報

図２３に示した従来の画素回路は駆動トランジスタの移動度μや閾電圧Ｖｔｈのばらつきに関わらず、信号電流Ｉｓｉｇと同じ駆動電流Ｉｄｓを発光素子ＥＬに供給する事ができるという利点がある。電流ドライバー３は信号電流Ｉｓｉｇのレベルを階調制御する事で、発光素子ＥＬの輝度を黒レベルから中間のグレーレベルを通って白レベルまで変化させる事ができる。黒レベルのとき信号電流Ｉｓｉｇは微弱となって０に近づく一方、白レベルでは大きな電流値となる。しかしながら、信号線ＳＬの寄生容量は数十ｐＦと比較的大きく、図２３に示した従来の構成では、電流値の微弱な黒レベルの信号電流Ｉｓｉｇはサンプリング動作に割り当てられた１水平映像期間（１Ｈ）内で充分に書き込む事ができないという課題があった。

図２４は、この問題を模式的に表したものである。画素アレイ１は画面を構成しており、黒の背景に白のウインドウを表示させた場合である。白いウインドウの下方にグレーの部分が現れている。本来、このグレーの部分は背景に属し、黒色でなければならない。しかしながら、図２３に示した従来の画素回路構成では、白いウインドウの下方に位置する画素に黒レベルの信号電流を書き込むことができず、図示のような黒浮きや縦クロストークなどが発生する為、解決すべき課題となっている。

上述した従来の技術の課題に鑑み、本発明は黒レベルの信号電流も充分書き込み可能な画素回路及び表示装置とこれらの駆動方法を提供することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明は、信号電流が流れる信号線と制御信号を供給する走査線とが交差する部分に配され、発光素子と、該発光素子に駆動電流を供給する駆動トランジスタと、該制御信号に応じて動作し該信号電流に基づいて該駆動トランジスタの駆動電流を制御する制御部とからなる画素回路であって、前記制御部は該信号線に流れる信号電流をサンプリングする第１サンプリング手段と、該信号電流に前後して該信号線に流れる所定の基準電流をサンプリングする第２サンプリング手段と、サンプリングされた該信号電流と該基準電流の差分に応じた制御電圧を生成する差分手段とを含み、前記駆動トランジスタは該制御電圧をゲートに受けてソース・ドレイン間に流れる駆動電流を該発光素子に供給して発光を行わせることを特徴とする。

具体的に、前記第１及び第２サンプリング手段が各々サンプリングする信号電流及び基準電流は、両者の相対的な差分が小さい時該発光素子の発光量が少なくなり且つ差分が大きい時発光量が多くなる一方、両者の相対的な差分が小さい時でも該信号電流及び基準電流の絶対的なレベルはサンプリングを可能とする様に大きく設定されている。好ましくは、前記制御部は、該駆動トランジスタの閾電圧を検出してこれを該制御電圧に加える補正手段を有しており、該閾電圧の影響を該駆動電流からキャンセルする。一態様では、前記第１サンプリング手段は該信号電流を該駆動トランジスタに流してその時ゲートに発生する信号電圧をサンプリングし、前記第２サンプリング手段は該駆動トランジスタに該基準電流を流してその時ゲートに発生する基準電圧をサンプリングし、前記差分手段は容量を介して該信号電圧と該基準電圧をカップリングさせ両者の差分を求めて該制御電圧を生成する。この場合、前記第１サンプリング手段はサンプリングした信号電圧を保持する第１の容量を有し、前記第２サンプリング手段はサンプリングした基準電圧を保持し且つ該信号電圧にカップリングする為の第２の容量を有し、前記第１及び第２の容量は同一の容量値を有する。

本発明は又、画素アレイ部とドライバー部とスキャナ部とからなり、前記画素アレイ部は、列状の信号線と、行状の走査線と、両者の交差する部分に配された行列状の画素回路とからなり、前記ドライバー部は、各信号線に信号電流を流し、前記スキャナ部は、各走査線に制御信号を供給し、各画素回路は、発光素子と、該発光素子に駆動電流を供給する駆動トランジスタと、該制御信号に応じて動作し該信号電流に基づいて該駆動トランジスタの駆動電流を制御する画素内制御部とからなる表示装置であって、前記画素内制御部は、該信号線に流れる信号電流をサンプリングする第１サンプリング手段と、該信号電流に前後して該信号線に流れる所定の基準電流をサンプリングする第２サンプリング手段と、サンプリングされた該信号電流と該基準電流の差分に応じた制御電圧を生成する差分手段とを含み、前記駆動トランジスタは該制御電圧をゲートに受けてソース・ドレイン間に流れる駆動電流を該発光素子に供給して発光を行わせることを特徴とする。

具体的に、前記第１及び第２サンプリング手段が各々サンプリングする信号電流及び基準電流は、両者の相対的な差分が小さい時該発光素子の発光量が少なくなり且つ差分が大きい時発光量が多くなる一方、両者の相対的な差分が小さい時でも該信号電流及び基準電流の絶対的なレベルはサンプリングを可能とする様に大きく設定されている。このＭ市区は、好ましくは、前記画素内制御部は、該駆動トランジスタの閾電圧を検出してこれを該制御電圧に加える補正手段を有しており、該閾電圧の影響を該駆動電流からキャンセルする。

本発明は更に、信号電流が流れる信号線と制御信号を供給する走査線とが交差する部分に配され、発光素子と、該発光素子に駆動電流を供給する駆動トランジスタと、該制御信号に応じて動作し該信号電流に基づいて該駆動トランジスタの駆動電流を制御する制御部とからなる画素回路の駆動方法であって、該信号線に流れる信号電流をサンプリングする第１サンプリング手順と、該信号電流に前後して該信号線に流れる所定の基準電流をサンプリングする第２サンプリング手順と、サンプリングされた該信号電流と該基準電流の差分に応じた制御電圧を生成する差分手順と、該制御電圧を前記駆動トランジスタのゲートに印加しソース・ドレイン間に流れる駆動電流を該発光素子に供給する発光手順とを行なうことを特徴とする。

加えて本発明は、画素アレイ部とドライバー部とスキャナ部とからなり、前記画素アレイ部は、列状の信号線と、行状の走査線と、両者の交差する部分に配された行列状の画素回路とからなり、前記ドライバー部は各信号線に信号電流を流し、前記スキャナ部は各走査線に制御信号を供給し、各画素回路は、発光素子と、該発光素子に駆動電流を供給する駆動トランジスタと、該制御信号に応じて動作し該信号電流に基づいて該駆動トランジスタの駆動電流を制御する画素内制御部とからなる表示装置の駆動方法であって、該信号線に流れる信号電流をサンプリングする第１サンプリング手順と、該信号電流に前後して該信号線に流れる所定の基準電流をサンプリングする第２サンプリング手順と、サンプリングされた該信号電流と該基準電流の差分に応じた制御電圧を生成する差分手順と、該制御電圧を前記駆動トランジスタのゲートに印加しソース・ドレイン間に流れる駆動電流を該発光素子に供給する発光手順とを行なうことを特徴とする。

本発明にかかる表示装置は、電流ドライバー側から信号電流ばかりでなく基準電流も供給している。画素回路は前後して信号電流及び基準電流をサンプリングし、さらに両者の差分を求めて駆動トランジスタのゲート制御電圧としている。これにより、駆動トランジスタは基準電流に対する信号電流の差分に応じて発光素子を駆動する事ができる。その際、黒レベルの発光輝度では差分が０に近くなり、信号電流が基準電流と略同じになる。この様な状態でも、信号電流及び基準電流の絶対値は信号線の寄生容量に対して充分高く設定する事ができる。したがって、黒レベルの電流でも各画素に充分高速で書き込むことができ、従来問題となっていた黒浮きや縦クロストークを防ぐ事ができる。表示すべき輝度階調に依存することなく、信号電流及び基準電流のレベルを高く設定できるので、黒表示の電流であっても１水平期間内に充分画素に書き込むことができ、輝度が充分沈んだ黒色を表現でき、高いコントラスト特性を得ることが可能である。また、駆動トランジスタの閾電圧や移動度に依存することなく、信号電流と基準電流の差分を求めて発光素子に対する駆動電流を制御する為、駆動トランジスタの特性ばらつきに影響を受けることなく、高いユニフォーミティの画像を表示する事ができる。特に、移動度や閾電圧が大きくばらつく低温ポリシリコンＴＦＴを用いた画素回路で、本発明の効果が大きい。

本発明にかかる画素回路及び表示装置の実施形態を示す模式的な全体ブロック図である。 図１に示した表示装置に含まれる画素回路の構成を示す回路図である。 図２に示した画素回路の動作説明に供する模式図である。 同じく動作説明に供するタイミングチャートである。 同じく動作説明に供する模式図である。 同じく動作説明に供する模式図である。 同じく動作説明に供する模式図である。 同じく動作説明に供する模式図である。 駆動トランジスタの電流電圧特性を示すグラフである。 本発明にかかる画素回路及び表示装置の他の実施形態を示す回路図である。 図１０に示した画素回路の動作説明に供するタイミングチャートである。 同じく動作説明に供する模式図である。 同じく動作説明に供する模式図である。 同じく動作説明に供する模式図である。 本発明にかかる画素回路の別の実施形態を示す回路図である。 図１５に示した画素回路の動作説明に供するタイミングチャートである。 同じく動作説明に供する模式図である。 同じく動作説明に供する模式図である。 同じく動作説明に供する模式図である。 同じく動作説明に供する模式図である。 同じく動作説明に供する模式図である。 従来の表示装置の一例を示す全体ブロック図である。 図２２に示した従来の表示装置に含まれる画素回路の構成を示す回路図である。 図２２に示した従来の表示装置の画面の一例を示す模式図である。

以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明にかかる表示装置の実施形態の全体的な構成を示すブロック図である。図示するように、本表示装置はアクティブマトリクス型であり、主要部となる画素アレイ１と周辺の回路部とで構成されている。周辺の回路部は電流ドライバー３、第一ライトスキャナ４１、第二ライトスキャナ４２、第三ライトスキャナ４３、ドライブスキャナ５及び補正用スキャナ７などを含んでいる。画素アレイ１は行状の走査線ＷＳと列状の信号線ＳＬと両者の交差する部分にマトリクス状に配列した画素Ｒ，Ｇ，Ｂとで構成されている。各画素Ｒ，Ｇ，Ｂはそれぞれ画素回路２で構成されている。信号線ＳＬは電流ドライバー３によって駆動される。換言すると、電流ドライバー３は信号線ＳＬに信号電流及び基準電流を流す。走査線ＷＳは実際には３本の走査線ＷＳ１，ＷＳ２，ＷＳ３に分かれている。最初の走査線ＷＳ１は第一ライトスキャナ４１によって走査される。次の走査線ＷＳ２は第二ライトスキャナ４２によって走査される。残る走査線ＷＳ３は第三ライトスキャナ４３によって走査される。これらの走査線ＷＳ１ないしＷＳ３に供給される制御信号はそれぞれタイミングが異なっている。また、走査線ＷＳ１，ＷＳ２，ＷＳ３と平行に別の走査線ＤＳ及びＡＺも配線されている。走査線ＤＳはドライブスキャナ５によって走査される。ドライブスキャナ５は各画素に含まれる発光素子の発光期間を制御するものである。走査線ＡＺは補正用スキャナ７によって走査される。ライトスキャナ４１，４２，４３、ドライブスキャナ５及び補正用スキャナ７は全体としてスキャナ部を構成しており、１水平期間ごと画素の行を順次走査する。

図２は、図１に示した画素回路２の構成を示す回路図である。本画素回路２は、６個の薄膜トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５及びＴｒｄと、２個の画素容量Ｃｓ１，Ｃｓ２と１個の発光素子ＥＬとで構成されている。６個の薄膜トランジスタの内、スイッチング制御用のトランジスタＴｒ１ないしＴｒ５はＮチャネル型である。残るトランジスタＴｒｄは、発光素子ＥＬを駆動する為の駆動トランジスタである。駆動トランジスタＴｒｄはＰチャネル型となっている。本実施形態では、これら６個の薄膜トランジスタは低温ポリシリコン薄膜をチャネル領域としている。発光素子ＥＬはアノード及びカソードを備えた二端子型デバイスであり、例えば有機ＥＬ発光素子を用いる事ができる。なお、上記実施例ではトランジスタＴｒ１〜Ｔｒ５は全てＮチャネル型としているが、これらは全てＰチャネル型もしくはＮチャネル型とＰチャネル型が混在していても構わない。

駆動トランジスタＴｒｄのソースＳは電源Ｖｃｃに接続している。駆動トランジスタＴｒｄのドレインＤは発光素子ＥＬのアノード側に接続している。発光素子ＥＬのカソードは接地されている。なお、発光素子ＥＬのカソード接地電位は、Ｖｃａｔｈｏｄｅで表される場合がある。駆動トランジスタＴｒｄのゲートＧは画素容量Ｃｓ２の一端に接続している。この画素容量Ｃｓ２の他端はもう１つの画素容量Ｃｓ１の一端に接続している。この画素容量Ｃｓ１の他端は電源Ｖｃｃに接続している。

スイッチングトランジスタＴｒ１のソース／ドレインは信号線ＳＬと駆動トランジスタＴｒｄのゲートＧに接続しており、そのゲートは走査線ＷＳ１を介して第一ライトスキャナ４１に接続されている。スイッチングトランジスタＴｒ２はそのソース／ドレインが駆動トランジスタＴｒｄのゲートＧと画素容量Ｃｓ１の一端との間に接続され、ゲートが走査線ＷＳ２を介して第二ライトスキャナ４２に接続している。スイッチングトランジスタＴｒ３はソース／ドレインが一対の画素容量Ｃｓ１，Ｃｓ２の間に接続され、このゲートが走査線ＷＳ３を介して第三ライトスキャナ４３に接続している。スイッチングトランジスタＴｒ４は、そのソース／ドレインが駆動トランジスタＴｒｄのゲートＧとドレインＤとの間に接続されており、そのゲートが走査線ＡＺを介して補正用スキャナ７に接続している。スイッチングトランジスタＴｒ５は、そのソース／ドレインが駆動トランジスタＴｒｄのドレインＤと発光素子ＥＬのアノードとの間に接続され、そのゲートが走査線ＤＳを介してドライブスキャナ５に接続されている。

図３は、図２に示した画素回路の動作説明に供する模式図である。図示するように、信号線には、電流ドライバーから信号電流Ｉｓｉｇ及び基準電流Ｉｒｅｆが交互に流れる。また、各スイッチングトランジスタＴｒのゲートには対応する走査線を介して各スキャナから制御信号が供給される。図では理解を容易にする為、走査線と同じ符号を用いて制御信号を表している。例えばスイッチングトランジスタＴｒ１のゲートに印加される制御信号はＷＳ１で表してある。同様にトランジスタＴｒ２のゲートに印加される制御信号はＷＳ２で表され、トランジスタＴｒ３の制御信号はＷＳ３で表され、トランジスタＴｒ４の制御信号はＡＺで表され、トランジスタＴｒ５の制御信号はＤＳで表されている。また、一対の画素容量Ｃｓ１，Ｃｓ２はその容量値Ｃ１，Ｃ２を図示してある。本実施形態では、一対の画素容量Ｃｓ１，Ｃｓ２の容量値Ｃ１とＣ２は等しくなるように設定されている。

図４は、図３に示した画素回路の動作説明に供するタイミングチャートである。時間軸Ｔに沿って、信号電流及び各制御信号ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳの波形を表してある。信号電流Ｉｓｉｇは１水平期間（１Ｈ）毎に変化しており、それぞれ対応する行の画素に割り当てられる。１Ｈ内で電流レベルは、ＩｓｉｇとＩｒｅｆの間を切り替わる。基準電流Ｉｒｅｆは予め所定のレベルに設定されている。信号電流Ｉｓｉｇはこの基準電流Ｉｒｅｆを基準として１Ｈ毎に変化している。信号電流Ｉｓｉｇのレベルが高くなる程、発光輝度は大きくなる。

タイミングＴ０で制御信号ＷＳ１，ＷＳ２及びＡＺはローレベルにある一方、制御信号ＷＳ３及びＤＳはハイレベルにある。各スイッチングトランジスタはＮチャネル型であるので、対応する制御信号がハイレベルにある時オン状態となり、ローレベルにある時オフ状態となる。タイミングＴ０では制御信号ＤＳがハイレベルである為スイッチングトランジスタＴｒ５はオンとなっており、駆動トランジスタＴｒ５から発光素子ＥＬに駆動電流が流れるので、画素回路は発光状態である。

ここからタイミングＴ１になると、制御信号ＤＳがローレベルになり、発光素子ＥＬは非発光状態に切り替わる。タイミングＴ２で制御信号ＡＺがハイレベルになる。さらにタイミングＴ３で制御信号ＷＳ１及びＷＳ２もハイレベルとなる。このとき信号線には基準電流Ｉｒｅｆが流れている。タイミングＴ４に進むと制御信号ＷＳ２がローレベルに戻る。このタイミングＴ３〜Ｔ４までの期間で基準電流Ｉｒｅｆを画素容量Ｃ１に書き込む。

続いてタイミングＴ５になると信号線側が基準電流Ｉｒｅｆから信号電流Ｉｓｉｇに切り替わる。さらにタイミングＴ６で制御信号ＷＳ３がローレベルになる。このタイミングＴ５〜Ｔ６の間で、信号電流Ｉｓｉｇの書き込み及びＩｒｅｆとＩｓｉｇの差分保持動作が行われる。

この後タイミングＴ７で制御信号ＷＳ１が立ち下がる。さらにタイミングＴ８で制御信号ＷＳ２が再びハイレベルになる。続いてタイミングＴ９で制御信号ＡＺがローレベルに戻る。このタイミングＴ８〜Ｔ９の間で駆動トランジスタの閾電圧Ｖｔｈの補正動作が行われる。

さらにタイミングＴ１０に進むと制御信号ＷＳ２がローレベルに戻る。タイミングＴ１１になると制御信号ＷＳ３がハイレベルになると共に制御信号ＤＳがハイレベルになる。これにより発光動作が行われる。

図５は、図４のタイミングチャートに示した期間Ｔ３−Ｔ４で行われるＩｒｅｆ書き込み動作を示す模式図である。この期間Ｔ３−Ｔ４では、信号線に基準電流Ｉｒｅｆが流れている。スイッチングトランジスタはＴｒ１ないしＴｒ４がオンで、Ｔｒ５がオフとなっている。したがって基準電流Ｉｒｅｆが、電源Ｖｃｃから駆動トランジスタＴｒｄ、スイッチングトランジスタＴｒ４及びＴｒ１を通って信号線側に流れる。この結果基準電流Ｉｒｅｆに応じた電位Ｖｒｅｆが駆動トランジスタＴｒｄのゲートに現れる。この時、駆動トランジスタＴｒｄのゲート電圧Ｖｇｓは以下の数式５によって表される。

［数式５］

したがって、基準電流Ｉｒｅｆが駆動トランジスタＴｒｄを流れた時の特性式は以下の数式６で表される。

［数式６］

数式６ではＶｇｓに数式５のＶｃｃ−Ｖｒｅｆを代入する事で、ＩｒｅｆとＶｒｅｆの関係が求められている。

ここで数式６をＶｒｅｆについて整理すると、以下の数式７の様になる。

［数式７］

この様にして得られた基準電位Ｖｒｅｆはオン状態にあるトランジスタＴｒ２を介して容量Ｃ１に書き込まれる。

図６は、図４に示したタイミングチャートの期間Ｔ５−Ｔ６で行われるＩｓｉｇ書き込み及び電流差分保持動作を示す模式図である。期間Ｔ５−Ｔ６では、信号線に信号電流Ｉｓｉｇが流れる。スイッチングトランジスタはＴｒ１、Ｔｒ３及びＴｒ４がオンにある一方、Ｔｒ２及びＴｒ５がオフになっている。この状態で、信号電流Ｉｓｉｇが電源Ｖｃｃから駆動トランジスタＴｒｄ、スイッチングトランジスタＴｒ４及びＴｒ１を通って信号線に流れる。この結果、駆動トランジスタＴｒｄのゲート電位はＶｒｅｆからＶｓｉｇに変化する。このＶｓｉｇは、数式７でＶｒｅｆを求めた時と同様にして、以下の数式８によって求められる。

［数式８］

駆動トランジスタＴｒｄのゲートに現れた電位変化Ｖｓｉｇ−Ｖｒｅｆは、容量Ｃ２を介してノードＡにカップリングされる。ノードＡは一対の容量Ｃ１，Ｃ２の接続点であり、その電位をＶａで表してある。ゲート電位の変化の容量カップリング分は（Ｖｓｉｇ−Ｖｒｅｆ）Ｃ２／（Ｃ１＋Ｃ２）で表される。元々電位ＶｒｅｆにあったＡ点にこの容量カップリング分が加わる為、ノードＡの電位Ｖａは以下の数式９で表される事になる。

［数式９］

なお上記数式９ではＣ１＝Ｃ２を仮定しているので、Ｖａ＝（Ｖｓｉｇ＋Ｖｒｅｆ）／２となっている。

ノードＡの電位Ｖａから駆動トランジスタＴｒｄのゲート電位Ｖｓｉｇを引いたものが、容量Ｃ２に保持された電位である。数式９の結果から、この容量Ｃ２の両端に保持された電圧Ｖａ−Ｖｓｉｇは（Ｖｒｅｆ−Ｖｓｉｇ）／２で表される。さらに、このＶｒｅｆ及びＶｓｉｇに、数式７及び８で得られた結果を代入すると、結局以下の数式１０が得られる。

［数式１０］

上記の数式１０から明らかなように、容量Ｃ２の両端には、信号電流Ｉｓｉｇと基準電流Ｉｒｅｆの差分に応じた電圧が保持された事になる。以上の動作により、信号電流Ｉｓｉｇの書き込みとＩｒｅｆ及びＩｓｉｇの電流差分が求められ、且つ電流差分に応じた電圧が数式１０で表される形によって容量Ｃ２に保持される。

図７は、図４に示したタイミングチャートの期間Ｔ８−Ｔ９で行われるＶｔｈキャンセル動作を示す模式図である。この期間Ｔ８−Ｔ９では、スイッチングトランジスタＴｒ１，Ｔｒ３及びＴｒ５がオフにある一方、スイッチングトランジスタＴｒ２及びＴｒ４がオンしている。これにより、電源Ｖｃｃ、駆動トランジスタＴｒｄ、スイッチングトランジスタＴｒ４、スイッチングトランジスタＴｒ２及び容量Ｃ１により閉ループが構成される。この閉ループに電源Ｖｃｃから電流が流れ、容量Ｃ１を充電して駆動トランジスタＴｒｄのゲート電位を上昇させる。駆動トランジスタＴｒｄのゲート電圧Ｖｇｓが丁度閾電圧Ｖｔｈに到達した段階で、過渡電流は流れなくなる。この時のゲート電圧Ｖｇｓが閾電圧Ｖｔｈとして容量Ｃ１に書き込まれる事になる。この様にして、駆動トランジスタＴｒｄの閾電圧Ｖｔｈのキャンセルに必要な電位Ｖｔｈが容量Ｃ１に保持される。

図８は、図４のタイミングチャートに示した期間Ｔ１１以降で行われる発光動作を示す模式図である。図示するように、タイミングＴ１１以降の発光期間では、スイッチングトランジスタＴｒ１，Ｔｒ２及びＴｒ４がオフする一方、Ｔｒ３及びＴｒ５がオンしている。この結果駆動電流Ｉｄｓが電源Ｖｃｃから駆動トランジスタＴｒｄ及びスイッチングトランジスタＴｒ５を通って発光素子ＥＬに流れ、所定の輝度で発光が行われる。この発光期間における駆動トランジスタＴｒｄのゲート電圧ＶｇｓはスイッチングトランジスタＴｒ３がオンしている為、容量Ｃ１に保持された電圧と容量Ｃ２に保持された電圧の和となる。トランジスタＴｒ３をオンして容量Ｃ１とＣ２を接続した時、駆動トランジスタＴｒｄのゲート寄生容量に比べて容量Ｃ１及びＣ２の値が大きいのでＣ１とＣ２は電荷を保持したまま接続される。よって駆動トランジスタＴｒｄのゲート電圧ＶｇｓはＣ１に保持された電圧ＶｔｈとＣ２に保持された電圧（Ｖｒｅｆ−Ｖｓｉｇ）／２の和となり、以下の数式１１で表される。

［数式１１］

一方、発光期間に流れる駆動電流Ｉｄｓは以下の数式１２によって表される。なお、この数式１２はトランジスタの基本特性を示す数式１と同じである。

［数式１２］

数式１２に含まれるＶｇｓに数式１１で求めた結果を代入すると、以下の数式１３が得られる。

［数式１３］

上記数式１３から明らかなように、元々のトランジスタ特性式に含まれていたＶｔｈの項は容量Ｃ１に保持されたＶｔｈの項によってキャンセルされる。これにより、駆動トランジスタＴｒｄの閾電圧Ｖｔｈのばらつきの影響が除かれる。さらに数式１３で残された（Ｖｒｅｆ−Ｖｓｉｇ）／２の項に数式１０で求めた結果を代入すると、以下の数式１４が得られる。

［数式１４］

数式１４に含まれている移動度μの項は結局分子と分母でキャンセルするので、最終的な駆動電流Ｉｄｓの式は以下の数式１５のようになる。

［数式１５］

上記数式１５から明らかなように、駆動電流Ｉｄｓは信号電流Ｉｓｉｇと基準電流Ｉｒｅｆの差分に応じて決まり、駆動トランジスタに固有の移動度μや閾電圧Ｖｔｈは含まれていない。この様にして本発明の画素回路では、ＩｓｉｇとＩｒｅｆの電流差分値により発光電流が決定され、閾電圧Ｖｔｈと移動度μのばらつきによらないユニフォーミティの高い画質を得ることができる。さらに、本画素回路で黒表示はＩｓｉｇ＝Ｉｒｅｆにて表示する。そしてＩｒｅｆ及びＩｓｉｇの値は書き込みに充分な電流値に設定している。このため黒表示の信号電流でも１水平期間内に充分画素容量に書き込む事ができ、黒浮きや縦クロストークなどの発生を抑制できる。

図９は、本発明にかかる画素回路に含まれる駆動トランジスタの動作を模式的に表したグラフである。このグラフは横軸にゲート電圧Ｖｇｓを取り、縦軸にドレイン電流Ｉｄｓを取って、駆動トランジスタの動作特性を模式的に表している。実線は画素Ａに含まれる駆動トランジスタの特性であって、移動度μが大きい場合である。点線のカーブは画素Ｂに含まれる駆動トランジスタの特性であって、移動度μが小さい場合である。移動度μが小さいほど特性カーブは傾斜が緩やかになっており、各画素で特性にばらつきがある。この様な特性のばらつきは低温ポリシリコン薄膜を用いたトランジスタに顕著である。この様に特性のばらつきがある駆動トランジスタであっても、本発明は信号電流Ｉｓｉｇと基準電流Ｉｒｅｆの差分に応じて発光電流が定まるように駆動トランジスタを制御している。したがって、移動度μがばらついても、常に各画素で電流差分に応じた発光電流制御が行われる為、高ユニフォーミティの画面品質が得られる。

以上説明したように、図２に示した本発明の実施形態にかかる画素回路は、信号電流Ｉｓｉｇが流れる信号線ＳＬと、制御信号を供給する走査線ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳとが交差する部分に配されている。この画素回路２は、発光素子ＥＬと、発光素子ＥＬに駆動電流Ｉｄｓを供給する駆動トランジスタＴｒｄと、制御信号ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳに応じて動作し信号電流Ｉｓｉｇに基づいて駆動トランジスタＴｒｄの駆動電流Ｉｄｓを制御する制御部とで構成されている。この制御部は、第１サンプリング手段と第２サンプリング手段と差分手段とを含んでいる。第１サンプリング手段は、トランジスタＴｒ１，Ｔｒ３，Ｔｒ４と画素容量Ｃ２とで構成されており、信号線ＳＬに流れる信号電流Ｉｓｉｇをサンプリングする。第２サンプリング手段はトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４と画素容量Ｃ１とで構成され、信号電流Ｉｓｉｇに前後して信号線ＳＬに流れる所定の基準電流Ｉｒｅｆをサンプリングする。差分手段はトランジスタＴｒ１，Ｔｒ３，Ｔｒ４と一対の画素容量Ｃ１，Ｃ２で構成されており、サンプリングされた基準電流Ｉｒｅｆに対するサンプリングされた信号電流Ｉｓｉｇの差分に応じた制御電圧（Ｖｒｅｆ−Ｖｓｉｇ）／２を生成する。駆動トランジスタＴｒｄは、この制御電圧（Ｖｒｅｆ−Ｖｓｉｇ）／２をゲートＧに受けてソースＳ／ドレインＤ間に流れる駆動電流Ｉｄｓを発光素子ＥＬに供給して発光を行わせる。

第１及び第２サンプリング手段が各々サンプリングする信号電流Ｉｓｉｇ及び基準電流Ｉｒｅｆは、両者の相対的な差分が小さいとき発光素子ＥＬの発光量が小さくなり且つ差分が大きいとき発光量が大きくなる一方、相対的な差分が小さいときでも信号電流Ｉｓｉｇ及び基準電流Ｉｒｅｆの絶対的なレベルはサンプリングを可能とするように大きく設定されている。

画素回路２の制御部は、上述した第１及び第２サンプリング手段と差分手段に加え、補正手段を有している。この補正手段はトランジスタＴｒ２，Ｔｒ４と画素容量Ｃ１とで構成されており、駆動トランジスタＴｒｄの閾電圧Ｖｔｈを検出してこれを前述した制御電圧（Ｖｒｅｆ−Ｖｓｉｇ）／２に加える事ができる様にしている。これにより、閾電圧Ｖｔｈの影響を駆動電流Ｉｄｓからキャンセルする事ができる。

本実施形態では、第１サンプリング手段は信号電流Ｉｓｉｇを駆動トランジスタＴｒｄに流してその時ゲートＧに発生する信号電圧Ｖｓｉｇをサンプリングする。同様に第２サンプリング手段は駆動トランジスタＴｒｄに基準電流Ｉｒｅｆを流してその時ゲートＧに発生する基準電圧Ｖｒｅｆをサンプリングする。このとき差分手段は、容量Ｃ２を介して信号電圧Ｖｓｉｇと基準電圧Ｖｒｅｆをカップリングさせ両者の差分を求めて制御電圧（Ｖｒｅｆ−Ｖｓｉｇ）２を生成している。なお、第１サンプリング手段はサンプリングした信号電圧Ｖｓｉｇを保持する容量Ｃ２を有し、第２サンプリング手段はサンプリングした基準電圧Ｖｒｅｆを保持し且つ信号電圧Ｖｓｉｇにカップリングする為の容量Ｃ１を有する。この場合、第１及び第２の容量Ｃ１，Ｃ２は同一の容量値を有する。

図１０は、本発明にかかる画素回路及びこれを組み込んだ表示装置の他の実施形態を示す回路図である。図示するように、本表示装置は主要部を構成する画素アレイ１とその周辺に位置する回路部とで構成されている。周辺回路部はドライバー部を構成する電流ドライバー３とスキャナ部を構成するライトスキャナ４、ドライブスキャナ５、補正用スキャナ７とで構成されている。画素アレイ１には列状に信号線ＳＬが形成されている。この信号線ＳＬは電流ドライバー３によって駆動され、所定の基準電流及び信号電流が交互に流れる様になっている。画素アレイ１には走査線ＷＳ，ＤＳ，ＡＺが行状に配されている。走査線ＷＳはライトスキャナ４に接続されており、信号電流や基準電流のサンプリング用の制御信号ＷＳが供給される。走査線ＤＳにはドライブスキャナ５が接続されており、発光制御用の制御信号ＤＳが供給される。走査線ＡＺには補正用スキャナ７が接続されており、閾電圧補正用の制御信号ＡＺが供給される。

列状の信号線ＳＬと行状の走査線ＷＳ，ＤＳ，ＡＺが交差する部分に、各画素回路２が集積形成されている。図１０は、図示を簡略化するため１個の画素回路２のみを表示してある。図示するように、画素回路２は、６個のトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ５，Ｔｒ６，Ｔｒｄと、２個の画素容量Ｃｓ１，Ｃｓ２と、１個の発光素子ＥＬとで構成されている。６個のトランジスタのうち、Ｔｒ１，Ｔｒ３，Ｔｒ５及びＴｒ６はＮチャネル型の薄膜トランジスタである。これに対しトランジスタＴｒ２とＴｒｄはＰチャネル型の薄膜トランジスタである。一対のＰチャネル型トランジスタＴｒ２，Ｔｒｄは画素容量Ｃｓ１を介してゲートが互いに接続されており、カレントミラー構成となっている。トランジスタＴｒ２はカレントミラー回路の入力側に位置し、トランジスタＴｒｄは出力側に位置する。この出力側に位置するトランジスタＴｒｄは発光素子ＥＬを駆動する為の駆動トランジスタである。発光素子ＥＬはアノード及びカソードを備えた二端子型（ダイオード型）であり、例えば有機ＥＬ発光素子を用いる事ができる。駆動トランジスタＴｒｄのソースＳは電源Ｖｃｃに接続されている。駆動トランジスタＴｒｄのドレインＤはトランジスタＴｒ６を介して発光素子ＥＬのアノードに接続している。発光素子ＥＬのカソードは接地されている。駆動トランジスタＴｒｄのゲートＧは画素容量Ｃｓ１の一端に接続されている。図では画素容量Ｃｓ１の一端をＡ点で表してある。トランジスタＴｒ５のソース／ドレインは駆動トランジスタＴｒｄのゲートＧとドレインＤとの間に接続されている。このトランジスタＴｒ５のゲートには走査線ＡＺを介して補正用スキャナ７から制御パルスＡＺが供給される。本明細書では理解と表記を容易にする為、走査線と対応する制御信号は同じ表記を用いている。トランジスタＴｒ６のソース／ドレインはドライブトランジスタＴｒｄのドレインＤと発光素子ＥＬのアノードとの間に接続され、そのゲートは走査線ＤＳを介してドライブスキャナ５から発光制御用の制御信号ＤＳが供給される。カレントミラー回路の入力側を構成するトランジスタＴｒ２は、そのソースＳが電源Ｖｃｃに接続され、ドレインＤがトランジスタＴｒ１を介して信号線ＳＬに接続し、ゲートＧが画素容量Ｃｓ１の他端に接続している。図では画素容量Ｃｓ１の他端をＢ点で表してある。トランジスタＴｒ２は駆動トランジスタＴｒｄのミラーであって、基本的に移動度μは等しい値となっている。トランジスタＴｒ１のソース／ドレインは信号線ＳＬとトランジスタＴｒ２のドレインＤとの間に接続され、そのゲートは走査線ＷＳを介してライトスキャナ４から信号サンプリング用の制御信号ＷＳを受け入れる。トランジスタＴｒ３のソース／ドレインはトランジスタＴｒ２のドレインＤとＢ点との間に接続されており、そのゲートは走査線ＷＳに接続されている。Ｂ点と電源Ｖｃｃとの間に別の画素容量Ｃｓ２が接続されている。

図１１は、図１０に示した画素回路の動作説明に供するタイミングチャートである。時間軸Ｔに沿って、信号電流の波形及び各制御信号ＷＳ，ＡＺ，ＤＳの波形の変化を表している。合わせて、Ａ点及びＢ点における電位の変化も表示してある。前述したように、Ａ点は、カレントミラー回路を構成するペアトランジスタＴｒ２，Ｔｒｄの内、出力側に位置する駆動トランジスタＴｒｄのゲートＧである。またＢ点はペアトランジスタＴｒ２，Ｔｒｄの内、入力側に位置するミラートランジスタＴｒ２のゲートＧである。図示のタイミングチャートは、タイミングＴ１で１フィールドがスタートし、タイミングＴ７で１フィールドが終わる様になっている。１フィールドで１画面を表示する。このフィールド動作を繰り返すとこで連続的に画面を画素アレイに表示する。

信号線に流れる信号電流は１水平期間（１Ｈ）毎に変化している。各水平期間では、前半で所定の基準電流Ｉｒｅｆが流れ、後半で信号電流Ｉｓｉｇが流れる。基準電流Ｉｒｅｆは固定されている一方、信号電流Ｉｓｉｇは映像信号に応じたレベルを有する。

当該フィールドが開始する前のタイミングＴ０で制御信号ＷＳ及びＡＺはローレベルにある一方、制御信号ＤＳはハイレベルにある。制御信号ＤＳがハイレベルなのでスイッチングトランジスタＴｒ６がオンしており、発光素子ＥＬには駆動トランジスタＴｒｄから駆動電流が供給される。したがって、タイミングＴ０では発光素子ＥＬが発光状態にある。

タイミングＴ１で当該フィールドがスタートすると、制御信号ＷＳ及びＡＺが立ち上がり、全てのスイッチングトランジスタＴｒ１，Ｔｒ３，Ｔｒ５，Ｔｒ６がオン状態になる。このとき略同時に信号線側が信号電流Ｉｓｉｇから基準電流Ｉｒｅｆに切り替わる。これにより、電源Ｖｃｃから入力側トランジスタＴｒ２及びスイッチングトランジスタＴｒ１を通って信号線ＳＬに基準電流Ｉｒｅｆが流れる。これに応じて、入力側トランジスタＴｒ２のゲートＧに接続したＢ点の電位が基準電流Ｉｒｅｆに対応したレベルになる。換言すると、画素容量Ｃｓ２に基準電流Ｉｒｅｆに応じた電位が書き込まれる事になる。この動作はタイミングＴ４まで続く。すなわち、タイミングＴ１〜タイミングＴ４までの期間Ｔ１−Ｔ４でＩｒｅｆの書き込みが行われる。

一方、Ａ点側では、タイミングＴ１で一旦駆動トランジスタＴｒｄに電流を流した後タイミングＴ２でスイッチングトランジスタＴｒ６を遮断する。これにより、駆動トランジスタＴｒｄは電流路を遮断されるのでゲート電位（Ａ点電位）は上昇していく。Ａ点電位が駆動トランジスタＴｒｄの閾電圧Ｖｔｈに達した時点で、駆動トランジスタＴｒｄはカットオフする。この動作で駆動トランジスタＴｒｄの閾電圧Ｖｔｈが検出され、容量Ｃｓ１に保持される。この保持されたＶｔｈは後の発光動作で駆動トランジスタＴｒｄの閾電圧のばらつきをキャンセルする為に用いられる。駆動トランジスタＴｒｄがカットオフした後のタイミングＴ３で、制御信号ＡＺはローレベルとなり、スイッチングトランジスタＴｒ５がオフする。これにより、画素容量Ｃｓ１に書き込まれたＶｔｈが固定される。この様にして駆動トランジスタＴｒｄのＶｔｈを検出保持する処理がタイミングＴ２〜タイミングＴ３の間で行われる。この期間Ｔ２−Ｔ３を本明細書ではＶｔｈ補正期間あるいはＶｔｈキャンセル期間という。以上の説明から明らかなように、期間Ｔ１−Ｔ４の間でカレントミラー回路の入力トランジスタＴｒ２側ではＩｒｅｆ書き込みが行われる一方、出力側トランジスタＴｒｄではＶｔｈキャンセルが行われる。

タイミングＴ４で信号線に流れる電流が基準電流Ｉｒｅｆから信号電流Ｉｓｉｇに切り替わる。この結果、入力側トランジスタＴｒ２には電源Ｖｃｃから信号線ＳＬに向かって信号電流Ｉｓｉｇが流れる。よってＢ点電位は先の基準電流Ｉｒｅｆに応じたレベルから信号電流Ｉｓｉｇに応じたレベルに変化する。この変化はカレントミラー動作により画素容量Ｃｓ１を介してＡ点側にカップリングされる。この後タイミングＴ５で制御信号ＷＳがローレベルになり、トランジスタＴｒ１及びＴｒ３がオフする。この様にしてタイミングＴ４〜タイミングＴ５までの期間Ｔ４−Ｔ５でＩｓｉｇがサンプリングされ且つＩｒｅｆとＩｓｉｇの差分に応じた電位変化がＢ点側からＡ点側にカップリングされる。

タイミングＴ６に至ると制御信号ＤＳが再びハイレベルとなり、スイッチングトランジスタＴｒ６がオンする。これにより駆動トランジスタＴｒｄと発光素子ＥＬが直結し、駆動トランジスタＴｒｄから発光素子ＥＬに駆動電流が供給され、発光状態となる。このとき駆動トランジスタＴｒｄから供給される駆動電流は、Ａ点に書き込まれた電位に応じたものとなる。Ａ点電位は先に説明したように、基準電流と信号電流の差分に応じたものとなっている。

この後タイミングＴ７に至ると当該フィールドが終了すると共に次のフィールドが開始する。前のフィールドと同じようにタイミングＴ７でＩｒｅｆ書き込みが始まると共に次のタイミングＴ８でＶｔｈキャンセル動作が始まる。

図１２は、図１１のタイミングチャートに示した期間Ｔ１−Ｔ４で行われるＩｒｅｆ書き込み及びＶｔｈ補正動作を示す模式図である。理解を容易にする為、この模式図では各スイッチングトランジスタＴｒ１，Ｔｒ３，Ｔｒ５，Ｔｒ６をスイッチシンボルで置き換え、また画素容量Ｃｓ１，Ｃｓ２を容量値Ｃ１，Ｃ２で表してある。カレントミラー構成の画素回路の出力側でＶｔｈ補正動作が行われる。すなわちトランジスタＴｒ６をオン状態からオフ状態に切り替えることで駆動トランジスタＴｒｄの電流路が遮断され、スイッチングトランジスタＴｒ５を介して画素容量Ｃ１を充電し始める。その充電によりＡ点電位が駆動トランジスタＴｒｄの閾電圧Ｖｔｈまで上昇すると、駆動トランジスタＴｒｄがカットオフする。この後トランジスタＴｒ５をオフすることで、画素容量Ｃ１に保持された閾電圧Ｖｔｈが固定される。

一方カレントミラー回路の入力側でＩｒｅｆ書き込むが行われる。トランジスタＴｒ１及びＴｒ３がオンしているので、電源Ｖｃｃから入力側トランジスタＴｒ２及びスイッチングトランジスタＴｒ１を通って基準電流Ｉｒｅｆが信号線に流れる。このとき入力側トランジスタＴｒ２のゲートに接続したＢ点に現れる電位をＶｒｅｆとする。このＶｒｅｆは基準電流Ｉｒｅｆに応じたレベルとなる。入力側トランジスタＴｒ２のソースＳとゲートＧとの間に現れるゲート電圧ＶｇｓはＶｃｃ−Ｖｒｅｆで表される。ここで入力側トランジスタＴｒ２はトランジスタＴｒ３がオンなので飽和領域で動作しておりドレイン電流Ｉｒｅｆとゲート電圧Ｖｇｓとの関係は以下の数式１６で表される。

［数式１６］

上記数式１６において、ＶｇｓはＶｃｃ−Ｖｒｅｆで置き換えられている。したがって、数式１６はＩｒｅｆとＶｒｅｆの関係を表したものとなる。

数式１６をＶｒｅｆについて整理すると、以下の数式１７が得られる。

［数式１７］

上記数式から明らかなように、Ｂ点電位Ｖｒｅｆは基準電流Ｉｒｅｆの関数となっている。なお、数式１７中μは入力側トランジスタＴｒ２の移動度を表し、ｋは同じくトランジスタＴｒ２のサイズを表し、Ｖｔｈは同じくトランジスタＴｒ２の閾電圧を表している。

図１３は、図１１に示したタイミングチャートの期間Ｔ４−Ｔ５で行われるＩｓｉｇ書き込み及びカップリング動作を示す模式図である。この期間Ｔ４−Ｔ５ではトランジスタＴｒ５及びＴｒ６がオフすると共に、信号線を流れる電流が基準電流Ｉｒｅｆから信号電流Ｉｓｉｇに切り替わる。これにより、電源Ｖｃｃから入力側トランジスタＴｒ２及びスイッチングトランジスタＴｒ１を通って信号線にＩｓｉｇが流れる。換言すると、この信号電流Ｉｓｉｇは入力側トランジスタＴｒ２を流れるドレイン電流となっている。このドレイン電流Ｉｓｉｇが流れる事で、Ｂ点電位は先のＶｒｅｆからＶｓｉｇに変化する。Ｖｒｅｆを表す数式１７と同じ計算で、Ｖｓｉｇが以下の数式１８により表される。

［数式１８］

上記数式１８から明らかなように、Ｂ点電位Ｖｓｉｇは信号電流Ｉｓｉｇの関数となっている。

Ｂ点に現れる電位変化はΔＶｂ＝Ｖｓｉｇ−Ｖｒｅｆとなる。これに数式１７及び数式１８を代入すると、以下の数式１９が得られる。

［数式１９］

上記数式１９から明らかなように、Ｂ点の電位変化ΔＶｂは基準電流Ｉｒｅｆの平方根と信号電流Ｉｓｉｇの平方根との差分となっている。

このＢ点の電位変化ΔＶｂはカレントミラー動作により画素容量Ｃ１を介してＡ点側にカップリングされる。カップリング量は画素容量Ｃ１と駆動トランジスタＴｒｄのゲート容量Ｃｇとの容量分割にて決定される。したがって、Ａ点の電位変化ΔＶａは以下の数式２０により表される。

［数式２０］

数式２０のΔＶｂに数式１９を代入すると、結局Ａ点の電位変化ΔＶａは以下の数式２１で表される事になる。

［数式２１］

上記数式２１において、画素容量Ｃ１は駆動トランジスタＴｒｄのゲート容量Ｃｇ比べて大きい。したがって数式２１の右辺の係数Ｃ１／（Ｃ１＋Ｃｇ）は１に近い値となっている。換言すると、カレントミラー回路の入力側の電位変化ΔＶｂは略そのまま出力側の電位変化ΔＶａにミラーリングされる。

図１４は図１１に示したタイミングチャートの期間Ｔ６−Ｔ８で行われる発光動作を示す模式図である。発光期間ではスイッチングトランジスタＴｒ１，Ｔｒ３，Ｔｒ５がオフする一方Ｔｒ６がオンする。これにより、駆動トランジスタＴｒｄと発光素子ＥＬが直結し、駆動電流Ｉｄｓが流れて発光素子ＥＬが発光する。このとき流れる駆動電流Ｉｄｓは駆動トランジスタＴｒｄのゲート電圧Ｖｇｓにより規定される。ゲート電圧Ｖｇｓは電源電位ＶｃｃからＡ点電位Ｖａを引いたものである。Ａ点電位ＶａはＶｔｈキャンセル動作で書き込まれた電位Ｖｃｃ−Ｖｔｈに数式２１で求めた電位変化ΔＶａを足したものである。したがってＶａ＝Ｖｃｃ−Ｖｔｈ＋ΔＶａとなる。この様にして求めたＶｇｓを先の数式１で表したトランジスタの基本特性式に代入すると、駆動電流Ｉｄｓが以下の数式２２の様に求められる事になる。

［数式２２］

上記数式２２中で、μは駆動トランジスタＴｒｄの移動度を表している。これはペアトランジスタの他方を構成するＴｒ２の移動度μと同じである。またｋ´は駆動トランジスタＴｒｄのサイズファクタを表している。数式２２を整理すると、結局駆動電流Ｉｄｓは信号電流Ｉｓｉｇと基準電流Ｉｒｅｆの差分に応じた値となっており、閾電圧Ｖｔｈ及び移動度μの影響はキャンセルされている。数式２２で表された駆動電流ＩｄｓにはＶｔｈやμの項を含まない事が分かる。これにより、本発明にかかる画素回路は閾電圧Ｖｔｈや移動度μのばらつきに依存しない、ユニフォーミティの高い画質を得る事ができる。また、駆動電流Ｉｄｓの値はｋとｋ´の比、つまりペアトランジスタＴｒ２，Ｔｒｄのサイズ比によって決められる。さらに本発明の画素回路では、黒表示はＩｓｉｇ＝Ｉｒｅｆに設定する事で得られる。数式２２から明らかなようにＩｓｉｇ＝ＩｒｅｆとすればＩｄｓ＝０となり、発光素子には駆動電流が流れないので完全な黒表示が得られる。黒表示の場合であっても、Ｉｓｉｇ及びＩｒｅｆの絶対値は書き込みに充分な電流値としている。この為、黒信号でも１水平期間（１Ｈ）内に充分書き込む事ができ、黒浮きや縦クロストークなどの発生を抑制できる。なお、本画素回路は駆動トランジスタＴｒｄとミラートランジスタＴｒ２以外のスイッチングトランジスタＴｒ１，Ｔｒ３，Ｔｒ５及びＴｒ６はＮチャネル型を用いているが、これに限られるものではなくＰチャネル型であっても良い。あるいはＮチャネル型とＰチャネル型とを混在しても良い。

以上の説明から明らかなように、本発明にかかる画素回路２は、信号電流Ｉｓｉｇが流れる信号線ＳＬと制御信号を供給する走査線ＷＳ，ＤＳ，ＡＺとが交差する部分に配されている。画素回路２は、発光素子ＥＬとこれに駆動電流Ｉｄｓを供給する駆動トランジスタＴｒｄと各制御信号ＷＳ，ＡＺ，ＤＳに応じて動作し信号電流Ｉｓｉｇに基づいて駆動トランジスタＴｒｄの駆動電流Ｉｄｓを制御する制御部とで構成されている。制御部は基本的に第１サンプリング手段と第２サンプリング手段と差分手段とを含む。第１サンプリング手段はスイッチングトランジスタＴｒ１，Ｔｒ３と画素容量Ｃ２とミラートランジスタＴｒ２とで構成され、信号線ＳＬに流れる信号電流Ｉｓｉｇをサンプリングする。第２サンプリング手段はスイッチングトランジスタＴｒ１，Ｔｒ３と画素容量Ｃ２とミラートランジスタＴｒ２とで構成され、信号電流Ｉｓｉｇに前後して信号線ＳＬに流れる所定の基準電流Ｉｒｅｆをサンプリングする。差分手段は画素容量Ｃ１を含んでおり、サンプリングされた基準電流Ｉｒｅｆに対するサンプリングされた信号電流Ｉｓｉｇの差分に応じた制御電圧を生成する。駆動トランジスタＴｒｄはこの制御電圧をゲートＧに受けてソースＳ／ドレインＤ間に流れる駆動電流Ｉｄｓを発光素子ＥＬに供給して発光を行わせる。

図１５は、本発明にかかる画素回路の別の実施形態を示す模式的な回路図である。画素回路２は、列状の信号線ＳＬと行状の走査線ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳとが交差する部分に配されている。信号線ＳＬには図示しない電流ドライバーから信号電流Ｉｓｉｇと基準電流Ｉｒｅｆが前後して流される。走査線ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳにはそれぞれ対応するスキャナから制御信号ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳを供給する。本明細書では表記を簡略化する為、走査線とこれに対応する制御信号は同じ参照符号を用いてある。

画素回路２は、８個のスイッチングトランジスタＴｒ１ないしＴｒ８と、１個の駆動トランジスタＴｒｄと、３個の画素容量Ｃｓ１ないしＣｓ３と、発光素子ＥＬとで構成されている。スイッチングトランジスタＴｒ１ないしＴｒ８は全てＮチャネル型の薄膜トランジスタである。駆動トランジスタＴｒｄはＰチャネル型の薄膜トランジスタである。発光素子ＥＬはアノード及びカソードを備えた二端子型（ダイオード型）の発光素子であり、例えば有機ＥＬ素子を用いる事ができる。なお、上記実施例ではトランジスタＴｒ１〜Ｔｒ８は全てＮチャネル型としているが、これらは全てＰチャネル型もしくはＮチャネル型とＰチャネル型が混在していても構わない。

駆動トランジスタＴｒｄはそのソースＳが電源Ｖｃｃに接続されており、ドレインＤがスイッチングトランジスタＴｒ１を介して発光素子ＥＬのアノード側に接続され、そのゲートＧは画素容量Ｃｓ３の一端に接続されている。駆動トランジスタＴｒｄと発光素子ＥＬの間に介在するスイッチングトランジスタＴｒ１のゲートには、走査線ＤＳから制御信号ＤＳが印加される。駆動トランジスタＴｒｄのゲートＧとドレインＤとの間にスイッチングトランジスタＴｒ２が接続されている。このトランジスタＴｒ２のゲートは走査線ＡＺに接続されている。

スイッチングトランジスタＴｒ３のソース／ドレインは信号線ＳＬと画素容量Ｃｓ３の他端との間に接続されている。このトランジスタＴｒ３のゲートは走査線ＷＳ１に接続している。スイッチングトランジスタＴｒ５は画素容量Ｃｓ３の他端と画素容量Ｃｓ１の一端との間に接続されている。このスイッチングトランジスタＴｒ５のゲートはトランジスタＴｒ３と同じく走査線ＷＳ１に接続されている。画素容量Ｃｓ１の他端は電源Ｖｃｃに接続されている。スイッチングトランジスタＴｒ４は電源Ｖｃｃと画素容量Ｃｓ２の一端との間に接続されている。このスイッチングトランジスタＴｒ４のゲートは走査線ＷＳ２に接続している。画素容量Ｃｓ２の他端は画素容量Ｃｓ３の他端に接続している。スイッチングトランジスタＴｒ６は画素容量Ｃｓ１の一端と画素容量Ｃｓ２の一端との間に接続されている。このトランジスタＴｒ６のゲートは走査線ＷＳ３に接続している。またトランジスタＴｒ７は画素容量Ｃｓ１の他端と画素容量Ｃｓ２の他端との間に接続されている。このスイッチングトランジスタＴｒ７のゲートは、Ｔｒ６と同じく走査線ＷＳ３に接続されている。最後にスイッチングトランジスタＴｒ８は駆動トランジスタＴｒｄのドレインＤと画素容量Ｃｓ３の他端との間に接続されている。このトランジスタＴｒ８のゲートは、スイッチングトランジスタＴｒ３及びＴｒ５と同じく走査線ＷＳ１に接続されている。

図１６は、図１５に示した画素回路２の動作説明に供するタイミングチャートである。時間軸Ｔに沿って、制御信号ＤＳ，ＡＺ，ＷＳ１，ＷＳ２，ＷＳ３の波形変化を表している。同時に信号電流Ｉｓｉｇの波形変化も表してある。この信号電流Ｉｓｉｇは１水平期間（１Ｈ）毎に信号レベルが変化する。また各水平期間内で前半に信号電流Ｉｓｉｇが流れた後後半は所定の基準電流Ｉｒｅｆに切り替わる。基準電流Ｉｒｅｆは固定されているのに対し、信号電流Ｉｓｉｇは映像信号に応じて変化する。本表示装置は１フィールドで１画面を画素アレイに書き込む。図１６のタイミングチャートでは、１フィールドがタイミングＴ１から始まるように記載されている。

当該フィールドが開始するタイミングＴ１の前の期間Ｔ０で、制御信号ＤＳがハイレベルにある一方残りの制御信号ＡＺ，ＷＳ１，ＷＳ２，ＷＳ３はローレベルにある。制御信号ＤＳがハイレベルなのでスイッチングトランジスタＴｒ１がオンしており、発光素子ＥＬは駆動トランジスタＴｒｄによって駆動されており、発光状態にある。

タイミングＴ１で当該フィールドが開始すると、制御信号ＡＺ及びＷＳ３がローレベルからハイレベルに切り替わる。これにより駆動トランジスタＴｒｄの閾電圧Ｖｔｈを検出する準備状態に入る。続いてタイミングＴ２で制御信号ＤＳがハイレベルからローレベルに切り替わり、発光素子ＥＬが発光状態から非発光状態になると共に、駆動トランジスタＴｒｄの閾電圧Ｖｔｈの検出が行われる。続いてタイミングＴ３で制御信号ＡＺ及びＷＳ３がローレベルになり、検出された閾電圧が保持固定される。この保持固定されたＶｔｈは後の発光段階で駆動トランジスタＴｒｄの閾電圧のばらつきのキャンセルもしくは補正に用いられる。そこで、タイミングＴ２〜タイミングＴ３までの期間Ｔ２−Ｔ３をＶｔｈ補正期間と呼ぶ場合がある。

タイミングＴ４に進むと制御信号ＷＳ１及びＷＳ２がハイレベルに切り替わる。この時信号線ＳＬには信号電流Ｉｓｉｇが流れている。この信号電流Ｉｓｉｇがサンプリングされて画素回路２に書き込まれる。続いてタイミングＴ５で制御信号ＷＳ２がローレベルに切り替わるとＩｓｉｇの書き込みが終了する。タイミングＴ４〜タイミングＴ５までＩｓｉｇがサンプリングされる期間をＩｓｉｇ書き込み期間と呼ぶ場合がある。

続いてタイミングＴ５のあと信号線ＳＬに流れる電流が信号電流ＩｓｉｇからＩｒｅｆに切り替わると、この基準電流Ｉｒｅｆのサンプリングが行われる。タイミングＴ６で制御信号ＷＳ１がローレベルに戻ると、Ｉｒｅｆの書き込みが終了する。タイミングＴ５〜タイミングＴ６までの期間Ｔ５−Ｔ６はＩｒｅｆ書き込み期間と呼ばれる。以上の説明から明らかなように、タイミングＴ４〜Ｔ６まで制御信号ＷＳ１がハイレベルの間に、Ｉｓｉｇ書き込みとＩｒｅｆ書き込みが順次行われる。制御信号ＷＳ１がハイレベルの期間Ｔ４−Ｔ６は丁度１水平期間（１Ｈ）となっている。当該画素回路２に割り当てられた１水平期間１Ｈで順次Ｉｓｉｇ及びＩｒｅｆをサンプリングする事ができる。

この後タイミングＴ７で制御信号ＷＳ３が立ち上がり、タイミングＴ８で同じく制御信号ＷＳ３が立ち下がる。この制御信号ＷＳ３がハイレベルにある期間Ｔ７−Ｔ８でＩｓｉｇとＩｒｅｆの差分が求められる。この差分は画素容量Ｃｓ１とＣｓ２のキャンセル動作によって行われる。そこでこの期間Ｔ７−Ｔ８を容量キャンセル期間と呼ぶ場合がある。

タイミングＴ９になると、制御信号ＤＳがハイレベルに変ると共に制御信号ＷＳ２もハイレベルになる。これにより、画素容量Ｃｓ２とＣｓ３が結合されると共に、駆動電流Ｉｄｓが駆動トランジスタＴｒｄから発光素子ＥＬに供給され、発光動作が行われる。

図１７は、図１６に示したＶｔｈ補正期間Ｔ２−Ｔ３で行われるＶｔｈキャンセル動作を示す模式図である。この期間Ｔ２−Ｔ３で、スイッチングトランジスタＴｒ１、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ８がオフしている一方、Ｔｒ２，Ｔｒ６及びＴｒ７がオンしている。この結果画素容量Ｃｓ３の一端は駆動トランジスタＴｒｄのゲートに接続する一方、他端はトランジスタＴｒ７を介して電源Ｖｃｃに接続している。電源Ｖｃｃから発光素子ＥＬに向かって電流が流れている状態でスイッチＴｒ１をオフすると、電流路が遮断される為トランジスタＴｒ２を介して画素容量Ｃｓ３を充電していく。この充電に伴い駆動トランジスタＴｒｄのゲート電位は上昇していく。丁度ゲート電位が駆動トランジスタＴｒｄのＶｔｈとなったところで駆動トランジスタＴｒｄがカットオフする。この時点で検出された駆動トランジスタＴｒｄのＶｔｈが画素容量Ｃｓ３の両端に保持される。この後トランジスタＴｒ２がオフして、画素容量Ｃｓ３に保持されたＶｔｈが固定される。この様にして保持固定されたＶｔｈは後の発光動作で駆動トランジスタＴｒｄの閾電圧のばらつきのキャンセルもしくは補正に用いられる。

図１８は、図１６のタイミングチャートに示した期間Ｔ４−Ｔ５で行われるＩｓｉｇ書き込み動作を示す模式図である。この期間では、信号線に信号電流Ｉｓｉｇが流れている。また、トランジスタＴｒ１，Ｔｒ２，Ｔｒ６，Ｔｒ７がオフしている一方、トランジスタＴｒ３，Ｔｒ４，Ｔｒ５，Ｔｒ８がオンしている。この結果、信号電流Ｉｓｉｇが電源Ｖｃｃから駆動トランジスタＴｒｄ，スイッチングトランジスタＴｒ８，スイッチングトランジスタＴｒ３を通って信号線側に流れる。換言すると、Ｉｓｉｇがドレイン電流として駆動トランジスタＴｒｄを流れた事になる。よって、数式１で示したトランジスタの基本特性に従い、ドレイン電流Ｉｓｉｇは以下の数式２３で表される。

［数式２３］

上記数式２３において、Ｖｇｓは駆動トランジスタＴｒｄのゲートソース間に現れるゲート電圧を表し、Ｖｔｈは同じく駆動トランジスタＴｒｄの閾電圧を表し、ｋは同じく駆動トランジスタＴｒｄのサイズファクタを表し、μは同じく移動度を表している。

ここで数式２３をＶｇｓについて整理すると、以下の数式２４が得られる。

［数式２４］

ここで図１８を参照すると駆動トランジスタＴｒｄのソースとゲートとの間には画素容量Ｃｓ２とＣｓ３が直列接続されている。ここで画素容量Ｃｓ２の両端に保持された電圧をＶｃｓ２とし画素容量Ｃｓ３に保持された電圧をＶｃｓ３とすると、ゲート電圧Ｖｇｓ＝Ｖｃｓ２＋Ｖｃｓ３で与えられる。ここで先のＶｔｈキャンセル動作により、Ｖｃｓ３はＶｔｈに設定されている。したがってＶｇｓ＝Ｖｃｓ２＋Ｖｔｈとなる。この式のＶｇｓに数式２４で与えられたＶｇｓを代入してまとめると、画素容量Ｃｓ２に保持された電圧Ｖｃｓ２が以下の数式２５により与えられる

［数式２５］

上記数式２５から明らかなように、画素容量Ｃｓ２に保持された電圧Ｖｃｓ２は信号電流Ｉｓｉｇの平方根に比例している。換言すると、期間Ｔ４−Ｔ５のＩｓｉｇ書き込み動作により、画素容量Ｃｓ２に信号電流Ｉｓｉｇに対応した電圧Ｖｃｓ２がサンプリング保持された事になる。

図１９は、図１６に示した期間Ｔ５−Ｔ６で行われるＩｒｅｆ書き込み動作を示す模式図である。図１８に示したＩｓｉｇ書き込み動作から本図のＩｒｅｆの書き込み動作に進むと、制御線ＷＳ２がローレベルになる結果、トランジスタＴｒ４がオフする。その他のスイッチングトランジスタの状態はそのまま維持されている。したがって、図１８と図１９を比較すれば明らかなように、画素容量Ｃｓ２が画素容量Ｃｓ１に切り替わった関係となっている。より具体的には、図１８のＩｓｉｇ書き込み動作では、駆動トランジスタＴｒｄのソース／ゲート間には画素容量Ｃｓ２及びＣｓ３が直列に接続されていたのに対し、本図のＩｒｅｆ書き込み動作では駆動トランジスタＴｒｄのソースとゲートとの間に画素容量Ｃｓ１と画素容量Ｃｓ３が直列に接続されている。すなわち、回路動作としては単にＣｓ２がＣｓ１に入れ代わっているに過ぎない。このとき信号線には先のＩｓｉｇに代わってＩｒｅｆが流れている。より具体的には、基準電流Ｉｒｅｆは電源Ｖｃｃから駆動トランジスタＴｒｄを通り、さらにスイッチングトランジスタＴｒ８及びＴｒ３を介して信号線側に流れる。このとき駆動トランジスタＴｒｄのソースとゲートとの間に生じるゲート電圧Ｖｇｓの一部が画素容量Ｃｓ１に保持される。この電圧をＶｃｓ１とすると、数式２５の場合と全く同様にして、以下の数式２６のように表される。

［数式２６］

ここで数式２５と数式２６を比較すれば明らかなように、式の左辺がＶｃｓ２からＶｃｓ１に置き換わる一方、式の右辺はＩｓｉｇからＩｒｅｆに置き換わっている。数式２６から明らかなように、画素容量Ｃｓ１に保持された電圧Ｖｃｓ１は基準電流Ｉｒｅｆの平方根に対応している。換言すると、このＩｒｅｆ書き込み動作で、画素容量Ｃｓ１に基準電流Ｉｒｅｆに対応した電圧がサンプリングされた事になる。

図２０は、図１６に示したタイミングチャートの期間Ｔ７−Ｔ８で行われる容量キャンセル動作を示す模式図である。この動作ではスッチングトランジスタＴｒ３，Ｔｒ５及びＴｒ８がオフする一方、Ｔｒ６及びＴｒ７がオンする。これにより、画素容量Ｃｓ１のマイナス側端子と画素容量Ｃｓ２のプラス側端子が接続され、且つ画素容量Ｃｓ１のプラス側端子と画素容量Ｃｓ２のマイナス側端子が接続される。これにより画素容量Ｃｓ１とＣｓ２の容量キャンセルがＶｃｓ１とＶｃｓ２との間で行われる。つまり、画素容量Ｃｓ１に保持された電圧Ｖｃｓ１と画素容量Ｃｓ２に保持された電圧Ｖｃｓ２の差分が得られ且つこの差分が画素容量Ｃｓ２の両端に保持される。ここで画素容量Ｃｓ１とＣｓ２の容量が等しい場合、容量キャンセル後の画素容量Ｃｓ２に保持された電位Ｖｃｓ２´は以下の数式２７で与えられる。

［数式２７］

上記数式２７から明らかなように、Ｖｃｓ２´は信号電流Ｉｓｉｇと基準電流Ｉｒｅｆとの差分に応じた値となっている。正確には、Ｉｓｉｇの平方根とＩｒｅｆの平方根との差に応じた電圧が画素容量Ｃｓ２にＶｃｓ２´として保持される事になる。

図２１は、図１６に示したタイミングＴ９以降に行われる発光期間における容量結合及び発光動作を示す模式図である。タイミングＴ９に至ると、制御信号ＤＳとＷＳ２がハイレベルになる一方、他の制御信号は全てローレベルである。したがってスイッチングトランジスタＴｒ４及びＴｒ１がオン状態になる一方、残りのスイッチングトランジスタＴｒ３，Ｔｒ５，Ｔｒ６，Ｔｒ７，Ｔｒ２，Ｔｒ８はオフ状態である。Ｔｒ４がオンになる為、駆動トランジスタＴｒｄのソースとゲートとの間で画素容量Ｃｓ２とＣｓ３が結合される。このとき駆動トランジスタＴｒｄのゲート容量Ｃｇが充分小さいので、画素容量Ｃｓ２とＣｓ３はお互いの電荷を保持した状態で結合される。つまり、発光時における駆動トランジスタＴｒｄのゲート電圧ＶｇｓはＶｇｓ＝Ｖｃｓ３＋Ｖｃｓ２´＝Ｖｔｈ＋Ｖｃｓ２´となる。

この様にして得られたＶｇｓを先の数式１で示したトランジスタの基本特性式に入れると、以下の数式２８に示すような駆動電流Ｉｄｓが得られる。

［数式２８］

上記数式２８の一段目で、ＶｇｓにＶｔｈ＋Ｖｃｓ２´を代入している。これにより、Ｖｔｈがキャンセルされ、駆動電流ＩｄｓはＶｃｓ２´の２乗に比例した形となる。さらに数式２８の二段目に示すようにＶｃｓ２´に数式２７を代入する。このあと分母に現れる移動度μと係数部の移動度μがキャンセルされ、最終的に数式２８の三段目で表す形となる。この式から明らかなように、ＩｓｉｇとＩｒｅｆの電流差分値により駆動電流（発光電流）Ｉｄｓが決定され、駆動トランジスタのＶｔｈや移動度μのばらつきによらないユニフォーミティの高い画質を得る事ができる。さらに本発明の画素回路では黒表示時Ｉｓｉｇ＝Ｉｒｅｆに設定する。数式２８から明らかなように、Ｉｓｉｇ＝ＩｒｅｆにするとＩｄｓ＝０となり、発光電流はなくなる。この結果完全な黒表示となる。一方黒表示でもＩｒｅｆの絶対値は充分に高いレベルに設定する事ができ、１水平期間（１Ｈ）内で充分に黒信号を書き込む事ができる事になる。これにより、黒浮きや縦クロストークなどの発生を抑制でき、完全に沈んだ黒を表現でき高いコントラスト特性を得る事ができる。

以上説明したように、図１５に示した本発明の実施形態にかかる画素回路は、信号電流Ｉｓｉｇが流れる信号線ＳＬと、制御信号を供給する走査線ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳとが交差する部分に配されている。この画素回路２は、発光素子ＥＬと、発光素子ＥＬに駆動電流Ｉｄｓを供給する駆動トランジスタＴｒｄと、制御信号ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳに応じて動作し信号電流Ｉｓｉｇに基づいて駆動トランジスタＴｒｄの駆動電流Ｉｄｓを制御する制御部とで構成されている。この制御部は、第１サンプリング手段と第２サンプリング手段と差分手段とを含んでいる。第１サンプリング手段は、トランジスタＴｒ３，Ｔｒ４，Ｔｒ８と画素容量Ｃｓ２とで構成されており、信号線ＳＬに流れる信号電流Ｉｓｉｇをサンプリングする。第２サンプリング手段はトランジスタＴｒ３，Ｔｒ５，Ｔｒ８と画素容量Ｃｓ１とで構成され、信号電流Ｉｓｉｇに前後して信号線ＳＬに流れる所定の基準電流Ｉｒｅｆをサンプリングする。差分手段はトランジスタＴｒ６，Ｔｒ７と一対の画素容量Ｃｓ１，Ｃｓ２で構成されており、サンプリングされた基準電流Ｉｒｅｆに対するサンプリングされた信号電流Ｉｓｉｇの差分に応じた制御電圧Ｖｃｓ２´を生成する。駆動トランジスタＴｒｄは、この制御電圧をゲートＧに受けてソース／ドレイン間に流れる駆動電流Ｉｄｓを発光素子ＥＬに供給して発光を行わせる。

第１及び第２サンプリング手段が各々サンプリングする信号電流Ｉｓｉｇ及び基準電流Ｉｒｅｆは、両者の相対的な差分が小さいとき発光素子ＥＬの発光量が小さくなり差分が大きいとき発光量が大きくなる一方、相対的な差分が小さいときでも信号電流Ｉｓｉｇ及び基準電流Ｉｒｅｆの絶対的なレベルはサンプリングを可能とするように大きく設定されている。

画素回路２の制御部は、上述した第１及び第２サンプリング手段と差分手段に加え、補正手段を有している。この補正手段はトランジスタＴｒ１，Ｔｒ２，Ｔｒ７と画素容量Ｃｓ３とで構成されており、駆動トランジスタＴｒｄの閾電圧Ｖｔｈを検出してこれを前述した制御電圧Ｖｃｓ２´に加える事ができる様にしている。これにより、閾電圧Ｖｔｈの影響を駆動電流Ｉｄｓからキャンセルする事ができる。

１・・・画素アレイ、２・・・画素回路、３・・・電流ドライバー、４・・・ライトスキャナ、５・・・ドライブスキャナ、７・・・補正用スキャナ、４１・・・第一ライトスキャナ、４２・・・第二ライトスキャナ、４３・・・第三ライトスキャナ、Ｔｒｄ・・・駆動トランジスタ、Ｔｒ１・・・スイッチングトランジスタ、Ｔｒ２・・・スイッチングトランジスタ、Ｔｒ３・・・スイッチングトランジスタ、Ｔｒ４・・・スイッチングトランジスタ、Ｔｒ５・・・スイッチングトランジスタ、Ｔｒ６・・・スイッチングトランジスタ、Ｔｒ７・・・スイッチングトランジスタ、Ｔｒ８・・・スイッチングトランジスタ、ＥＬ・・・発光素子、Ｃｓ１・・・画素容量、Ｃｓ２・・・画素容量、Ｃｓ３・・・画素容量

Claims (10)

1. 信号電流が流れる信号線と制御信号を供給する走査線とが交差する部分に配され、
   発光素子と、該発光素子に駆動電流を供給する駆動トランジスタと、該制御信号に応じて動作し該信号電流に基づいて該駆動トランジスタの駆動電流を制御する制御部とからなる画素回路であって、
   前記制御部は該信号線に流れる信号電流をサンプリングする第１サンプリング手段と、該信号電流に前後して該信号線に流れる所定の基準電流をサンプリングする第２サンプリング手段と、サンプリングされた該信号電流と該基準電流の差分に応じた制御電圧を生成する差分手段とを含み、
   前記駆動トランジスタは該制御電圧をゲートに受けてソース・ドレイン間に流れる駆動電流を該発光素子に供給して発光を行わせることを特徴とする画素回路。
2. 前記第１及び第２サンプリング手段が各々サンプリングする信号電流及び基準電流は、両者の相対的な差分が小さい時該発光素子の発光量が少なくなり且つ差分が大きい時発光量が多くなる一方、両者の相対的な差分が小さい時でも該信号電流及び基準電流の絶対的なレベルはサンプリングを可能とする様に大きく設定されていることを特徴とする請求項１記載の画素回路。
3. 前記制御部は、該駆動トランジスタの閾電圧を検出してこれを該制御電圧に加える補正手段を有しており、該閾電圧の影響を該駆動電流からキャンセルすることを特徴とする請求項１記載の画素回路。
4. 前記第１サンプリング手段は該信号電流を該駆動トランジスタに流してその時ゲートに発生する信号電圧をサンプリングし、前記第２サンプリング手段は該駆動トランジスタに該基準電流を流してその時ゲートに発生する基準電圧をサンプリングし、前記差分手段は容量を介して該信号電圧と該基準電圧をカップリングさせ両者の差分を求めて該制御電圧を生成することを特徴とする請求項１記載の画素回路。
5. 前記第１サンプリング手段はサンプリングした信号電圧を保持する第１の容量を有し、前記第２サンプリング手段はサンプリングした基準電圧を保持し且つ該信号電圧にカップリングする為の第２の容量を有し、前記第１及び第２の容量は同一の容量値を有することを特徴とする請求項４記載の画素回路。
6. 画素アレイ部とドライバー部とスキャナ部とからなり、
   前記画素アレイ部は、列状の信号線と、行状の走査線と、両者の交差する部分に配された行列状の画素回路とからなり、
   前記ドライバー部は、各信号線に信号電流を流し、
   前記スキャナ部は、各走査線に制御信号を供給し、
   各画素回路は、発光素子と、該発光素子に駆動電流を供給する駆動トランジスタと、該制御信号に応じて動作し該信号電流に基づいて該駆動トランジスタの駆動電流を制御する画素内制御部とからなる表示装置であって、
   前記画素内制御部は、該信号線に流れる信号電流をサンプリングする第１サンプリング手段と、該信号電流に前後して該信号線に流れる所定の基準電流をサンプリングする第２サンプリング手段と、サンプリングされた該信号電流と該基準電流の差分に応じた制御電圧を生成する差分手段とを含み、
   前記駆動トランジスタは該制御電圧をゲートに受けてソース・ドレイン間に流れる駆動電流を該発光素子に供給して発光を行わせることを特徴とする表示装置。
7. 前記第１及び第２サンプリング手段が各々サンプリングする信号電流及び基準電流は、両者の相対的な差分が小さい時該発光素子の発光量が少なくなり且つ差分が大きい時発光量が多くなる一方、両者の相対的な差分が小さい時でも該信号電流及び基準電流の絶対的なレベルはサンプリングを可能とする様に大きく設定されていることを特徴とする請求項６記載の表示装置。
8. 前記画素内制御部は、該駆動トランジスタの閾電圧を検出してこれを該制御電圧に加える補正手段を有しており、該閾電圧の影響を該駆動電流からキャンセルすることを特徴とする請求項６記載の表示装置。
   表示装置
9. 信号電流が流れる信号線と制御信号を供給する走査線とが交差する部分に配され、発光素子と、該発光素子に駆動電流を供給する駆動トランジスタと、該制御信号に応じて動作し該信号電流に基づいて該駆動トランジスタの駆動電流を制御する制御部とからなる画素回路の駆動方法であって、
   該信号線に流れる信号電流をサンプリングする第１サンプリング手順と、
   該信号電流に前後して該信号線に流れる所定の基準電流をサンプリングする第２サンプリング手順と、
   サンプリングされた該信号電流と該基準電流の差分に応じた制御電圧を生成する差分手順と、
   該制御電圧を前記駆動トランジスタのゲートに印加しソース・ドレイン間に流れる駆動電流を該発光素子に供給する発光手順とを行なうことを特徴とする画素回路の駆動方法。
10. 画素アレイ部とドライバー部とスキャナ部とからなり、前記画素アレイ部は、列状の信号線と、行状の走査線と、両者の交差する部分に配された行列状の画素回路とからなり、前記ドライバー部は各信号線に信号電流を流し、前記スキャナ部は各走査線に制御信号を供給し、各画素回路は、発光素子と、該発光素子に駆動電流を供給する駆動トランジスタと、該制御信号に応じて動作し該信号電流に基づいて該駆動トランジスタの駆動電流を制御する画素内制御部とからなる表示装置の駆動方法であって、
    該信号線に流れる信号電流をサンプリングする第１サンプリング手順と、
    該信号電流に前後して該信号線に流れる所定の基準電流をサンプリングする第２サンプリング手順と、
    サンプリングされた該信号電流と該基準電流の差分に応じた制御電圧を生成する差分手順と、
    該制御電圧を前記駆動トランジスタのゲートに印加しソース・ドレイン間に流れる駆動電流を該発光素子に供給する発光手順とを行なうことを特徴とする表示装置の駆動方法。

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