JP4535442B2 - データ集積回路およびこれを用いる発光表示装置とその駆動方法 - Google Patents

データ集積回路およびこれを用いる発光表示装置とその駆動方法 Download PDF

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Description

本発明はデータ集積回路およびこれを用いる発光表示装置とその駆動方法に係り，より詳しくは，所望輝度の映像を表示可能にしたデータ集積回路およびこれを用いる発光表示装置とその駆動方法に関するものである。
近年，陰極線管（Cathode Ray Tube）の欠点である大きな重量および体積を減らし得る各種の平板表示装置が開発されている。平板表示装置としては，液晶表示装置（Liquid Crystal Display），電界放出表示装置（Field Emission Display），プラズマディスプレイパネル（Plasma Display Panel）および発光表示装置（Light Emitting Display）などがある。
平板表示装置のうち，発光表示装置は電子と正孔の再結合により光を発生する自発光素子である。このような発光表示装置は，速い応答速度を有するとともに低消費電力で駆動される利点がある。一般的な発光表示装置は，画素ごとに形成されるトランジスタを用いて，データ信号に対応する電流を発光素子に供給することにより，発光素子から光が発光するようにする。
図１は従来の発光表示装置を示す図である。
図１に示すように，従来の発光表示装置は，走査線Ｓ１〜Ｓｎおよびデータ線Ｄ１〜Ｄｍにより区画された領域に形成される画素４０を含む画像表示部３０と，走査線Ｓ１〜Ｓｎを駆動するための走査駆動部１０と，データ線Ｄ１〜Ｄｍを駆動するためのデータ駆動部２０と，走査駆動部１０およびデータ駆動部２０を制御するためのタイミング制御部５０とを含む。
タイミング制御部５０は，外部から供給される同期信号に応じてデータ駆動制御信号ＤＣＳおよび走査駆動制御信号ＳＣＳを生成する。タイミング制御部５０で生成されたデータ駆動制御信号ＤＣＳはデータ駆動部２０に供給され，走査駆動制御信号ＳＣＳは走査駆動部１０に供給される。そして，タイミング制御部５０は，外部から供給されるデータをデータ駆動部２０に供給する。
走査駆動部１０は，タイミング制御部５０から走査駆動制御信号ＳＣＳを受ける。走査駆動制御信号ＳＣＳを受けた走査駆動部１０は走査信号を生成し，生成された走査信号を走査線Ｓ１〜Ｓｎに順次供給する。
データ駆動部２０は，タイミング制御部５０からデータ駆動制御信号ＤＣＳを受ける。データ駆動制御信号ＤＣＳを受けたデータ駆動部２０はデータ信号を生成し，生成されたデータ信号を，走査信号と同期するように，データ線Ｄ１〜Ｄｍに供給する。
画像表示部３０は，外部から第１電源ＥＬＶＤＤおよび第２電源ＥＬＶＳＳを受けてそれぞれの画素４０に供給する。第１電源ＥＬＶＤＤおよび第２電源ＥＬＶＳＳを受けた画素４０のそれぞれは，データ信号に応じて，第１電源ＥＬＶＤＤから発光素子を介して第２電源ＥＬＶＳＳに流れる電流を制御することにより，データ信号に対応する光を生成する。
すなわち，従来の発光表示装置において，それぞれの画素４０は，データ信号に応じて所定輝度の光を生成する（例えば，特許文献１，２，３参照）。
大韓民国特許公開第２００３−００１２３１８号 大韓民国特許公開第２００１−０００９６８５号 大韓民国特許公開第２００１−００００６２５号
しかしながら，従来は，それぞれの画素４０に含まれるトランジスタのスレショルド電圧の不均一などのため，所望輝度の光が生成されない。また，従来は，データ信号に応じて，それぞれの画素４０で実際に流れる電流の測定および制御ができる方法がなかった。
そこで，本発明はこのような問題点に鑑みてなされたもので，その目的とするところは，所望輝度の映像表示を可能にするデータ集積回路およびこれを用いる発光表示装置とその駆動方法を提供することにある。
本発明に係るデータ集積回路の代表的な構成は，外部から供給されたデータに対応して第１階調電圧を生成する電圧デジタル−アナログ変換部と；上記データに対応して階調電流を生成する電流デジタル−アナログ変換部と；データ線を介して画素で流れるピクセル電流をフィードバックして受け，このフィードバックされたピクセル電流に対応して上記第１階調電圧の電圧値を増減することにより第２階調電圧を生成する電圧調整ブロックと；上記第１階調電圧または上記第２階調電圧を上記データ線に供給するためのバッファ部と；上記バッファ部および上記電圧調整ブロックのいずれか一つと上記データ線を接続するための選択ブロックと；を含んでなることを特徴とする。
上記選択ブロックは，１水平期間中の第１期間に上記データ線と上記バッファ部を接続させ，上記第１期間を除く第２期間に上記データ線を上記バッファ部および上記電圧調整ブロックと交互に接続させることでもよい。
上記選択ブロックは複数の選択部を有し，上記選択部のそれぞれは，上記バッファ部と上記データ線との間に接続される第１トランジスタと；上記データ線と上記電圧調整ブロックとの間に接続される第２トランジスタと；を含むことでもよい。
上記第１期間に上記第１トランジスタがターンオンされ，上記第２期間に上記第１および第２トランジスタが交互にターンオンおよびターンオフされることでもよい。
上記第１期間に上記画素に上記第１階調電圧が供給され，上記第２期間において上記第１トランジスタがターンオンされるとき，上記第２階調電圧が上記画素に供給されることでもよい。
上記第２期間において，上記第２トランジスタがターンオンされるとき，上記データ線からの上記ピクセル電流が上記電圧調整ブロックに供給されることでもよい。
上記電圧調整ブロックは複数の電圧調整部を有し，上記電圧調整部のそれぞれは，上記電圧デジタル−アナログ変換部と上記バッファ部との間に設けられるスイッチング素子と；上記ピクセル電流と上記階調電流を比較するための比較部と；上記スイッチング素子とバッファ部の共通端子に一側端子が接続されるキャパシタと；上記キャパシタの他側端子に接続され，上記比較部の制御により，上記キャパシタの他側端子に供給される電圧を増減する電圧増減部と；上記スイッチング素子を制御するための制御部と；を含むことでもよい。
上記制御部は，上記第１期間に上記スイッチング素子をターンオンさせ，上記第２期間に上記スイッチング素子をターンオフさせることでもよい。
上記比較部は，上記階調電流が上記ピクセル電流より大きい場合は，第１制御信号を生成し，上記階調電流が上記ピクセル電流より小さい場合は，第２制御信号を生成することでもよい。
上記電圧増減部は，上記第１制御信号および第２制御信号に対応して，上記ピクセル電流の電流値が上記階調電流の値と近似するように，上記キャパシタに供給される電圧を増加または減少させることでもよい。
上記制御部は，上記第２期間に徐々に増加するカウント信号を上記電圧増減部に供給することでもよい。
上記電圧増減部により増減される電圧範囲は上記カウント信号によって決定されることでもよい。
上記カウント信号が増加するほど，上記電圧増減部により増減される電圧範囲が低くなることでもよい。
上記電圧増減部により増減される電圧範囲は，上記カウント信号が増加する都度，１／２ずつ低くなることでもよい。
上記制御部は，１水平期間ごとにリセット信号を受けて上記カウント信号を初期化することでもよい。
上記リセット信号は，水平同期信号，および上記画素に１水平期間ごとに供給される走査信号のいずれか一つに設定されることでもよい。
サンプリング信号を順次生成するためのシフトレジスタ部と；上記サンプリング信号に応じてデータを記憶し，記憶されたデータを上記電圧デジタル−アナログ変換部および電流デジタル−アナログ変換部に供給するためのラッチ部と；をさらに含むことでもよい。
上記ラッチ部は，上記サンプリング信号に応じて上記データを順次記憶するためのサンプリングラッチ部と；上記サンプリングラッチ部に記憶されたデータを記憶するとともに，この記憶されたデータを上記電圧デジタル−アナログ変換部および電流デジタル−アナログ変換部に供給するためのホールディングラッチ部と；を含むことでもよい。
上記ホールディングラッチ部に記憶された上記データの電圧レベルを上昇させて上記電圧デジタル−アナログ変換部および電流デジタル−アナログ変換部に供給するためのレベルシフト部をさらに含むことでもよい。
また本発明に係る発光表示装置の代表的な構成は，複数の第１走査線および第２走査線と；上記第１走査線および上記第２走査線と交差する方向に形成される複数のデータ線と；上記第１走査線，上記第２走査線，および上記データ線に接続される複数の画素を有する画像表示部と；上記第１走査線に第１走査信号を順次供給し，上記第２走査線に第２走査信号を順次供給する走査駆動部と；上記データ線に接続され，データ信号として第１階調電圧を上記データ線に供給するためのデータ駆動部と；を含み，上記データ駆動部は，上記画素のそれぞれで流れるピクセル電流を上記データ線を介してフィードバックして受け，フィードバックされた上記ピクセル電流に対応して上記第１階調電圧の電圧値を増減して生成した第２階調電圧を上記データ線を介して上記画素に供給することを特徴とする。
上記画素のそれぞれは，発光素子と；上記第１階調電圧および上記第２階調電圧のいずれか一つに対応して上記ピクセル電流を生成するための駆動部と；上記駆動部と上記データ線との間に接続され，上記第１走査線から供給される第１走査信号により制御される第１トランジスタと；上記駆動部と上記発光素子の共通端子と上記データ線との間に接続され，上記第２走査線から供給される第２走査信号により制御される第２トランジスタと；を含むことでもよい。
上記第１トランジスタは，上記第１走査信号に応じて，１水平期間中の第１期間にターンオンされ，上記第１期間を除く第２期間に少なくとも一度以上ターンオンおよびターンオフされることでもよい。
上記第２トランジスタは，上記第２走査信号に応じて，上記第１期間にターンオフされ，上記第２期間に第１トランジスタと交互にターンオンおよびターンオフされることでもよい。
上記駆動部と上記発光素子との間に接続された第３トランジスタをさらに含み，上記第３トランジスタは，発光制御線から供給される発光制御信号に応じて，上記第１トランジスタに第１走査信号が供給される期間にターンオフされ，そのほかの期間にターンオンされることでもよい。
上記データ駆動部は少なくとも一つのデータ集積回路を含み，上記データ集積回路のそれぞれは，サンプリング信号を順次生成するためのシフトレジスタと；上記サンプリング信号に応じて，外部から供給されるデータを記憶するためのラッチ部と；上記ラッチ部に記憶されたデータに対応して上記第１階調電圧を生成する電圧デジタル−アナログ変換部と；上記ラッチ部に記憶されたデータに対応して階調電流を生成する電流デジタル−アナログ変換部と；上記データ線を介して供給される上記ピクセル電流に対応して上記第２階調電圧を生成する電圧調整ブロックと；上記第１階調電圧または上記第２階調電圧を上記データ線に供給するためのバッファ部と；上記バッファ部および上記電圧調整ブロックのいずれか一つと上記データ線を接続するための選択ブロックと；を含むことでもよい。
上記選択ブロックは，上記第１期間に上記データと上記バッファ部を接続させ，上記第２期間に上記データ線を上記バッファ部および上記電圧調整ブロックに交互に接続させることでもよい。
上記選択ブロックは複数の選択部を含み，上記選択部のそれぞれは，上記バッファと上記データ線との間に接続され，上記第１走査信号を受ける上記第１トランジスタと同様にターンオンおよびターンオフされる第３トランジスタと；上記データ線と上記電圧調整ブロックとの間に接続され，上記第２走査信号を受ける上記第２トランジスタと同様にターンオンおよびターンオフされる第４トランジスタと；を含むことでもよい。
上記第３トランジスタがターンオンされるとき，上記第１階調電圧または上記第２階調電圧が上記バッファ部から上記データ線を介して上記画素に供給され，上記第４トランジスタがターンオンされるとき，上記ピクセル電流が上記データ線を介して上記電圧調整ブロックに供給されることでもよい。
上記電圧調整ブロックは複数の電圧調整部を含み，上記電圧調整部のそれぞれは，上記デジタル−アナログ変換部と上記バッファ部との間に設けられるスイッチング素子と；上記ピクセル電流と上記階調電流を比較するための比較部と；上記スイッチング素子と上記バッファ部の共通端子に一側端子が接続されるキャパシタと；上記キャパシタの他側端子に接続され，上記比較部の制御により，上記キャパシタの他側端子に供給される電圧を増減する電圧増減部と；上記スイッチング素子を制御するための制御部と；を含むことでもよい。
上記制御部は，上記第１期間に上記スイッチング素子をターンオンさせ，上記第２期間に上記スイッチング素子をターンオフさせることでもよい。
上記電圧増減部は，上記比較部の結果によって，上記ピクセル電流の電流値が上記階調電流の値と近似になるように，上記キャパシタに供給される電圧を増加または減少させることでもよい。
上記制御部は，上記第２期間に徐々に増加するカウント信号を上記電圧増減部に供給することでもよい。
上記カウント信号が増加するほど，上記電圧増減部により増減される電圧範囲が低くなることでもよい。
上記電圧増減部により増減される電圧範囲は，上記カウント信号が増加する都度，１／２ずつ低くなることでもよい。
また本発明に係る発光表示装置の駆動方法の代表的な構成は，データ駆動部により，データに対応する第１階調電圧および階調電流を生成する第１段階と；上記第１階調電圧をデータ線を介して画素に供給する第２段階と；上記画素において，上記第１階調電圧に対応するピクセル電流を生成する第３段階と；上記ピクセル電流を上記データ線を介して上記データ駆動部に供給する第４段階と；上記データ駆動部で上記ピクセル電流と上記階調電流を比較し，この比較結果によって上記第１階調電圧の電圧値を増減して第２階調電圧を生成する第５段階と；を含むことを特徴とする。
上記第１階調電圧は，第１水平期間中の第１期間に上記画素に供給されることでもよい。
上記第５段階は，上記比較結果によって，上記ピクセル電流の電流値が上記階調電流と同一になるかまたは近似するように，上記第１階調電圧の電圧値を増減させて第２階調電圧を生成する段階と；上記第２階調電圧を上記データ線を介して上記画素に供給する段階と；を含むことでもよい。
上記第４段階および上記第５段階は，上記第１水平期間中の第１期間を除く第２期間に少なくとも一度以上繰り返されることでもよい。
上記第２期間に順次増加するカウント信号を生成する段階と；上記カウント信号に応じて上記第１階調電圧の電圧範囲の増減を制御する段階と；をさらに含むことでもよい。
上記カウント信号が増加するほど，上記第１階調電圧の増減される電圧範囲が低くなることでもよい。
本発明によれば，データに対応する階調電流と画素で流れるピクセル電流を比較し，比較された結果によって，ピクセル電流が階調電流と近似した電流値に変化するように，階調電圧を変更することにより，所望輝度の映像を表示することができる。そして，本発明によれば，画素からのピクセル電流をデータ線を介してデータ集積回路に供給し，データ集積回路からの階調電圧をデータ線を介して画素に供給する。すなわち，本発明によれば，データ線を共有しながら駆動されるため，画像表示部にさらなるラインが形成されることがなく，これにより開口率の向上および工程の簡素化などの効果が得られる。
以下に添付図面を参照しながら，本発明の好適な実施の形態について図２〜図１０に基づいて説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
図２は本実施形態による発光表示装置を示す図である。
図２に示すように，本実施形態による発光表示装置は，第１走査線Ｓ１１〜Ｓ１ｎ，第２走査線Ｓ２１〜Ｓ２ｎ，発光制御線Ｅ１〜Ｅｎ，およびデータ線Ｄ１〜Ｄｍにより区画された領域に形成される画素１４０を含む画像表示部１３０と，第１走査線Ｓ１１〜Ｓ１ｎ，第２走査線Ｓ２１〜Ｓ２ｎおよび発光制御線Ｅ１〜Ｅｎを駆動するための走査駆動部１１０と，データ線Ｄ１〜Ｄｍを駆動するためのデータ駆動部１２０と，走査駆動部１１０およびデータ駆動部１２０を制御するためのタイミング制御部１５０とを含む。
画像表示部１３０は，第１走査線Ｓ１１〜Ｓ１ｎ，第２走査線Ｓ２１〜Ｓ２ｎ，発光制御線Ｅ１〜Ｅｎおよびデータ線Ｄ１〜Ｄｍにより区画された領域に形成される画素１４０を含む。画素１４０は，外部から第１電源ＥＬＶＤＤおよび第２電源ＥＬＶＳＳを受ける。第１電源ＥＬＶＤＤおよび第２電源ＥＬＶＳＳを受けた画素のそれぞれは，データ線Ｄから供給されるデータ信号に応じて，第１電源ＥＬＶＤＤから発光素子を介して第２電源ＥＬＶＳＳに流れるピクセル電流を制御する。そして，画素１４０は，１水平期間の一部期間の間に，ピクセル電流をデータ線Ｄを介してデータ駆動部１２０に供給する。このため，画素１４０のそれぞれは図３のように構成可能である。図３に示す画素１４０の詳細な構造は後述する。
タイミング制御部１５０は，外部から供給される同期信号に応じて，データ駆動制御信号ＤＣＳおよび走査駆動制御信号ＳＣＳを生成する。タイミング制御部１５０で生成されたデータ駆動制御信号ＤＣＳはデータ駆動部１２０に供給され，走査駆動制御信号ＳＣＳは走査駆動部１１０に供給される。そして，タイミング制御部１５０は外部から供給されるデータをデータ駆動部１２０に供給する。
走査駆動部１１０は，タイミング制御部１５０から走査駆動制御信号ＳＣＳを受ける。走査駆動制御信号ＳＣＳを受けた走査駆動部１１０は，第１走査線Ｓ１１〜Ｓ１ｎに第１走査信号を順次供給するとともに第２走査線Ｓ２１〜Ｓ２ｎに第２走査信号を順次供給する。
ここで，走査駆動部１１０は，図４に示すように，１水平期間のうち，第１期間に画素１４０の第１トランジスタＭ１がターンオンされ，第２期間に第１トランジスタＭ１がターンオンおよびターンオフを繰り返すように，第１走査信号を供給する。そして，走査駆動部１１０は，１水平期間のうち，第１期間に画素１４０の第２トランジスタＭ２がターンオフされ，第２期間に第１トランジスタＭ１と交互にターンオンおよびターンオフを繰り返すように，第２走査信号を供給する。また，走査駆動部１１０は，第１走査信号および第２走査信号が供給される期間に第３トランジスタＭ３がターンオフされ，そのほかの期間にターンオンされるように，発光制御信号を供給する。すなわち，発光制御信号は第１走査信号および第２走査信号と重畳するように供給され，その幅は第１走査信号の幅と同一にまたはそれ以上に設定される。
データ駆動部１２０は，タイミング制御部１５０からデータ駆動制御信号ＤＣＳを受ける。データ駆動制御信号ＤＣＳを受けたデータ駆動部１２０はデータ信号を生成し，生成されたデータ信号をデータ線Ｄ１〜Ｄｍに供給する。ここで，データ駆動部１２０は，データ信号により所定の階調電圧をデータ線Ｄ１〜Ｄｍに供給する。
そして，データ駆動部１２０は，１水平期間のうち，第２期間の一部期間に画素１４０からピクセル電流を受け，このピクセル電流がデータに対応する電流値を有するかをチェックする。例えば，データのビット数（または，階調値）に対応して画素１４０から流れるべきピクセル電流が１０μＡの場合，データ駆動部１２０は，画素１４０から供給されるピクセル電流が１０μＡであるかをチェックする。ここで，画素１４０のそれぞれから所望電流が供給されない場合，データ駆動部１２０は，画素１４０のそれぞれから所望電流が流れるように，階調電圧を変更する。このため，データ駆動部１２０はｊ個（ｊは自然数）のチャンネルからなる少なくとも一つ以上のデータ集積回路１２９を含む。データ集積回路１２９の詳細な構成は後述する。
図３は図２に示す画素を詳細に示す図である。図３においては，説明の便宜上，第ｍデータ線Ｄｍ，ｎ番目第１走査線Ｓ１ｎ，ｎ番目第２走査線Ｓ２ｎ，および第ｎ発光制御線Ｅｎに接続された画素を示す。
図３に示すように，本実施形態における画素１４０は，発光素子ＯＬＥＤ，第１トランジスタＭ１，第２トランジスタＭ２，第３トランジスタＭ３，および駆動部１４２を含む。
第１トランジスタＭ１はデータ線Ｄｍと駆動部１４２との間に接続され，データ線Ｄｍから供給される階調電圧を駆動部１４２に供給する。このような第１トランジスタＭ１は，ｎ番目第１走査線Ｓ１ｎに供給される第１走査信号により制御される。
第２トランジスタＭ２はデータ線Ｄｍと駆動部１４２との間に接続され，駆動部１４２から供給されるピクセル電流をデータ線Ｄｍに供給する。このような第２トランジスタＭ２はｎ番目第２走査線Ｓ２ｎに供給される第２走査信号により制御される。
第３トランジスタＭ３は，駆動部１４２と発光素子ＯＬＥＤとの間に接続される。このような第３トランジスタＭ３は，第ｎ制御線Ｅｎから供給される発光制御信号により制御される。ここで，発光制御信号は，ｎ番目第１走査線Ｓ１ｎおよびｎ番目第２走査線Ｓ２ｎに供給される走査信号と重畳するように供給される。第３トランジスタＭ３は，発光制御信号が供給されるときターンオフされ，そのほかの期間にターンオンされる。
駆動部１４２は，第１トランジスタＭ１から供給されるデータ信号に対応するピクセル電流を第２トランジスタＭ２および第３トランジスタＭ３に供給する。このため，駆動部１４２は，第１電源ＥＬＶＤＤと第３トランジスタＭ３との間に接続される第４トランジスタＭ４と，第４トランジスタＭ４のゲート電極と第１電源ＥＬＶＤＤとの間に接続されるキャパシタＣとを含む。ここで，駆動部１４２の構造は図３に示す構造に限られず，現在使用されている公知の多様な回路のいずれか一つを選択することができる。そして，図３においては，説明の便宜上，トランジスタＭ１〜Ｍ４をＰＭＯＳ導電型として示したが，本発明がこれに限定されるものではない。
図３および図４に基づいて画素１４０の動作過程を詳細に説明すると，まず１フレームの特定水平期間にｎ番目第１走査線Ｓ１ｎに第１走査信号が供給されるとともにｎ番目第２走査線Ｓ２ｎに第２走査信号が供給される。
第１走査信号を受けた第１トランジスタＭ１は第１水平期間中の第１期間にターンオンされる。第１トランジスタＭ１がターンオンされると，第１期間にデータ線Ｄｍに供給されるデータ信号がキャパシタＣに供給される。この際，キャパシタＣには，データ信号に対応する所定の電圧が充電される。一方，第２走査信号を受けた第２トランジスタＭ２は第１期間にターンオフ状態を維持する。
その後，第２期間の一部期間に第１トランジスタがターンオフされ，第２トランジスタＭ２がターンオンされる。第２トランジスタＭ２がターンオンされると，キャパシタＣに充電された所定の電圧に対応して，第４トランジスタＭ４から供給されるピクセル電流がデータ線Ｄｍに供給される。データ線Ｄｍに供給されたピクセル電流はデータ駆動部１２０に供給され，ピクセル電流を受けたデータ駆動部１２０は，画素１４０で所望のピクセル電流が流れるよう，階調電圧の電圧値を増減させる。
その後，第２トランジスタＭ２がターンオフされ，第１トランジスタＭ１がターンオンされる。第１トランジスタＭ１がターンオンされると，データ駆動部１２０により増減された階調電圧がキャパシタＣに供給され，キャパシタＣの充電電圧値が変化する。実際に，第２期間に第１トランジスタＭ１および第２トランジスタＭ２は，交互に少なくとも一度以上ターンオンおよびターンオフされ，所望のピクセル電流が流れるように，キャパシタＣの充電電圧値が変化する。
一方，特定水平期間に第ｎ発光制御線Ｅｎに発光制御信号が供給されるため，第３トランジスタＭ３がターンオフされ，これにより，発光素子ＯＬＥＤにピクセル電流が供給されない。そして，特定の水平期間の後，第ｎ発光制御線Ｅｎに発光制御信号が供給されないため，第３トランジスタＭ３がターンオンされ，ピクセル電流が発光素子ＯＬＥＤに供給される。ここで，ピクセル電流は特定の水平期間に所望電圧値に設定されるため，発光素子ＯＬＥＤで望む輝度の光を生成することができる。
図５は図２に示すデータ集積回路を詳細に示す図である。図５は，説明の便宜上，データ集積回路１２９がｊ個のチャンネルを有すると仮定する。
図５に示すように，データ集積回路１２９は，サンプリング信号を順次生成するためのシフトレジスタ部２００と，サンプリング信号に応答してデータを順次記憶するためのサンプリングラッチ部２１０と，サンプリングラッチ部２１０のデータを一時記憶するとともに，記憶されたデータを電圧デジタル−アナログ変換部（Voltage Digital-Analog Converter：以下，“ＶＤＡＣ部２３０”という）および電流デジタル−アナログ変換部（Current
Digital-Analog Converter：以下，“ＩＤＡＣ部２４０”という）に供給するためのホールディングラッチ部２２０と，データの階調値に対応して階調電流（Ｉｄａｔａ）を生成するＩＤＡＣ部２４０と，データ線Ｄ１〜Ｄｊから供給されるピクセル電流（Ｉｐｉｘｅｌ）に対応して階調電圧Ｖｄａｔａを変更させるための電圧調整ブロック２５０と，電圧調整ブロック２５０から供給される階調電圧Ｖｄａｔａをデータ線Ｄ１〜Ｄｊに供給するためのバッファ部２６０と，データ線Ｄ１〜Ｄｊをバッファ部２６０および電圧調整ブロック２５０のいずれか一つに選択的に接続させるための選択ブロック２８０とを含む。
シフトレジスタ部２００は，タイミング制御部１５０からソースシフトクロックＳＳＣおよびソーススタートパルスＳＳＰを受ける。ソースシフトクロックＳＳＣおよびソーススタートパルスＳＳＰを受けたシフトレジスタ部２００は，ソースシフトクロックＳＳＣの１周期ごとにソーススタートパルスＳＳＰをシフトさせながら順次ｊ個のサンプリング信号を生成する。このため，シフトレジスタ部２００はｊ個のシフトレジスタ２００１〜２００ｊを含む。
サンプリングラッチ部２１０は，シフトレジスタ部２００から順次供給されるサンプリング信号に応じてデータを順次記憶する。ここで，サンプリングラッチ部２１０は，ｊ個のデータを記憶するため，ｊ個のサンプリングラッチ２１０１〜２１０ｊを含む。そして，それぞれのサンプリングラッチ２１０１〜２１０ｊはデータのビット数に対応する大きさを有する。例えば，データがｋビットから構成される場合，サンプリングラッチ２１０１〜２１０ｊのそれぞれはｋビットの大きさに設定される。
ホールディングラッチ部２２０は，ソース出力イネーブル信号ＳＯＥが出力されるとき，サンプリングラッチ部２１０からデータを受けて記憶する。そして，ホールディングラッチ部２２０は，ソース出力イネーブル信号ＳＯＥが入力されるとき，自分に記憶されたデータをＶＤＡＣ部２３０およびＩＤＡＣ部２４０に供給する。このため，ホールディングラッチ部２２０は，ｋビットに設定されたｊ個のホールディングラッチ２２０１〜２２０ｊを含む。
ＶＤＡＣ部２３０は，データのビット値（つまり，階調値）に対応して階調電圧Ｖｄａｔａを生成し，生成された階調電圧Ｖｄａｔａを電圧調整ブロック２５０に供給する。ここで，ＶＤＡＣ部２３０は，ホールディングラッチ部２２０から供給されるｊ個のデータに対応してｊ個の階調電圧Ｖｄａｔａを生成する。このため，ＶＤＡＣ部２３０はｊ個の電圧生成部２３０１〜２３０ｊを含む。以後，説明の便宜上，ＶＤＡＣ部２３０で生成された階調電圧Ｖｄａｔａを第１階調電圧Ｖｄａｔａと呼ぶ。
ＩＤＡＣ部２４０は，データのビット値に対応して階調電流Ｉｄａｔａを生成し，生成された階調電流Ｉｄａｔａを電圧調整ブロック２５０に供給する。ここで，ＩＤＡＣ部２４０はホールディングラッチ部２２０から供給されるｊ個のデータに対応してｊ個の階調電流Ｉｄａｔａを生成する。このため，ＩＤＡＣ部２４０はｊ個の電流生成部２４０１〜２４０ｊを含む。
電圧調整ブロック２５０は，第１階調電圧Ｖｄａｔａ，階調電流Ｉｄａｔａおよびピクセル電流Ｉｐｉｘｅｌを受ける。第１階調電圧Ｖｄａｔａ，階調電流（Ｉｄａｔａ）およびピクセル電流Ｉｐｉｘｅｌを受けた電圧調整ブロック２５０は，階調電流Ｉｄａｔａとピクセル電流Ｉｐｉｘｅｌを比較し，比較された電流差に対応して第１階調電圧Ｖｄａｔａの電圧値を再調整する。以後，説明の便宜上，電圧調整ブロック２５０で再調整された第１階調電圧Ｖｄａｔａを第２階調電圧と呼ぶ。理想的に，電圧調整ブロック２５０は，階調電流Ｉｄａｔａとピクセル電流Ｉｐｉｘｅｌが同一値に設定されるように，第２階調電圧の電圧値を制御する。このため，電圧調整ブロック２５０はｊ個の電圧調整部２５０１〜２５０ｊを含む。
バッファ部２６０は，電圧調整ブロック２５０から供給される第１階調電圧Ｖｄａｔａまたは第２階調電圧をｊ個のデータ線Ｄ１〜Ｄｊに供給する。このため，バッファ部２６０はｊ個のバッファ２６０１〜２６０ｊを含む。選択ブロック２８０は，データ線Ｄ１〜Ｄｊをバッファ部２６０または電圧調整ブロック２５０と選択的に接続させる。このため，選択ブロック２８０はｊ個の選択部２８０１〜２８０ｊを含む。
一方，本実施形態におけるデータ集積回路は，図６に示すように，ホールディングラッチ部２２０とＶＤＡＣ部２３０およびＩＤＡＣ部２４０との間にレベルシフト部２７０をさらに含むことができる。レベルシフト部２７０は，ホールディングラッチ部２２０から供給されるデータの電圧レベルを上昇させてＶＤＡＣ部２３０およびＩＤＡＣ部２４０に供給する。外部システムからデータ集積回路１２９に，高電圧レベルのデータが供給されると，電圧レベルに対応する回路部品を設けなければならないため，製造費用が増加する。したがって，データ集積回路１２９の外部では，低電圧レベルを有するデータを供給し，低電圧レベルを有するデータをレベルシフト部２７０で高電圧レベルに昇圧させる。
図７は図４に示す電圧調整部および選択部を詳細に示す図である。図７においては，説明の便宜上，ｊ番目電圧調整部２５０ｊおよび選択部２８０ｊを示す。
図７に示すように，本実施形態における選択部２８０ｊは，バッファ２６０ｊとデータ線Ｄｊとの間に接続される第５トランジスタＭ５と，電圧調整部２５０ｊとデータ線Ｄｊとの間に接続される第６トランジスタＭ６とを含む。第５トランジスタＭ５および第６トランジスタＭ６は交互にターンオンされながらデータ線Ｄｊをバッファ２６０ｊおよび電圧調整部２５０ｊのいずれか一つに接続させる。このため，第５トランジスタＭ５および第６トランジスタＭ６は相違した導電型に設定される。そして，第５トランジスタＭ５および第６トランジスタＭ６は，制御ラインＣＬから供給される選択信号により制御される。
選択信号は，図８に示すように，１水平期間中の第１期間に第５トランジスタＭ５がターンオンできるように，供給される。そして，選択信号は，第２期間に第５トランジスタＭ５および第６トランジスタＭ６が交互にターンオンおよびターンオフされるように，供給される。実際に，選択信号は，第２期間に第１トランジスタＭ１と同様に第５トランジスタＭ５がターンオンおよびターンオフされ，第２トランジスタＭ２と同様に第６トランジスタＭ６がターンオンおよびターンオフされるように，供給される。
電圧調整部２５０ｊは，比較部２５２，電圧増減部２５４，制御部２５６，第１キャパシタＣ１，およびスイッチング素子ＳＷ１を含む。スイッチング素子ＳＷ１は，ＶＤＡＣ部２３０とバッファ２６０ｊとの間に設けられる。このようなスイッチング素子ＳＷ１は，制御部２５６の制御により，第１期間にターンオンされ，第２期間にターンオフされる。
第１キャパシタＣ１は，スイッチング素子ＳＷ１とバッファ２６０ｊの共通端子である第１ノードＮ１と電圧増減部２５４との間に設けられる。第１ノードＮ１と電圧増減部２５４との間に設けられた第１キャパシタＣ１は，電圧増減部２５４から供給される電圧に対応して第１ノードＮ１の電圧値を増減させる。すなわち，電圧増減部２５４から高電圧が供給されると，第１キャパシタＣ１により第１ノードＮ１の電圧値が増加し，電圧増減部２５４から低電圧が供給されると，第１キャパシタＣ１により第１ノードＮ１の電圧値が減少する。
比較部２５２は，ＩＤＡＣ部２４０から階調電流Ｉｄａｔａを受け，データ線Ｄｊおよび選択部２８０ｊを介して画素１４０からピクセル電流Ｉｐｉｘｅｌを受ける。ここで，ピクセル電流Ｉｐｉｘｅｌは現在第１および第２走査信号が供給される画素１４０から供給される。ピクセル電流Ｉｐｉｘｅｌおよび階調電流Ｉｄａｔａを受けた比較部２５２は，階調電流Ｉｄａｔａとピクセル電流Ｉｐｉｘｅｌを比較し，比較された結果に対応する第１制御信号または第２制御信号を電圧増減部２５４に供給する。例えば，比較部２５２は，階調電流Ｉｄａｔａがピクセル電流Ｉｐｉｘｅｌより大きい場合に第１制御信号を生成し，階調電流Ｉｄａｔａがピクセル電流Ｉｐｉｘｅｌより小さい場合に第２制御信号を生成して電圧増減部２５４に供給する。
電圧増減部２５４は，比較部２５２から供給される第１制御信号または第２制御信号に応じて所定の電圧値を第１キャパシタＣ１に供給する。ここで，電圧増減部２５４は，ピクセル電流Ｉｐｉｘｅｌおよび階調電流Ｉｄａｔａが近似するように，所定の電圧を第１キャパシタＣ１に供給する。すると，第１ノードＮ１の電圧値は，第１キャパシタＣ１に供給された電圧に応じて増加または減少する。ここで，増加または減少した第１ノードＮ１の電圧は第２階調電圧として用いられる。
制御部２５６は，第１水平期間１Ｈのうち，第１期間にスイッチング素子ＳＷ１をターンオンさせ，第２期間にスイッチング素子ＳＷ１をターンオフさせる。そして，制御部２５６は，第２期間に徐々に増加するカウント信号を電圧増減部２５４に供給する。例えば，制御部２５６は，“１”から“Ｉ”（Ｉは自然数）まで増加するカウント信号を電圧増減部２５４に供給する。このため，制御部２５６の内部には，カウンタ（図示せず）が含まれる。制御部２５６のカウント信号は，リセット信号Ｒｅｓｅｔが供給されるとき，初期化される。ここで，リセット信号Ｒｅｓｅｔは１水平期間単位に供給される信号として設定される。例えば，リセット信号Ｒｅｓｅｔは水平同期信号Ｈまたは走査信号などとして用いられる。
その動作過程を詳細に説明すると，まず１水平期間中の第１期間に，スイッチング素子ＳＷ１，第５トランジスタＭ５，および第１トランジスタＭ１がターンオンされる。スイッチング素子ＳＷ１がターンオンされると，ＶＤＡＣ部２３０から供給される第１階調電圧Ｖｄａｔａがバッファ２６０ｊおよび第５トランジスタＭ５を介してデータ線Ｄｊに供給される。データ線Ｄｊに供給された第１階調電圧Ｖｄａｔａは，第１走査信号によりターンオンされた第１トランジスタＭ１を介して駆動部１４２に供給される。すると，駆動部１４２に含まれたキャパシタＣに，第１階調電圧Ｖｄａｔａに対応する電圧が充電される。実際に，第１期間は，画素１４０に含まれたキャパシタＣに第１階調電圧Ｃｄａｔａに対応する電圧が充電されるように，その期間が設定される。
画素１４０に含まれたキャパシタＣに所定の電圧が充電された後，第２期間の開始時に第６トランジスタＭ６および第２トランジスタＭ２がターンオンされ，スイッチング素子ＳＷ１，第５トランジスタＭ５および第１トランジスタＭ１がターンオフされる。スイッチング素子ＳＷ１がターンオフされると，第１ノードＮ１がフローティングされる。この際，第１ノードＮ１は，寄生キャパシタ（図示せず）などにより，第１階調電圧Ｖｄａｔａの電圧を維持する。第２トランジスタＭ２がターンオンされると，画素１４０の駆動部１４２で生成されたピクセル電流Ｉｐｉｘｅｌが第２トランジスタＭ２，データ線Ｄｊおよび第６トランジスタＭ６を介して比較部２５２に供給される。
ピクセル電流Ｉｐｉｘｅｌを受けた比較部２５２は，ＩＤＡＣ部２４０から供給される階調電流Ｉｄａｔａとピクセル電流Ｉｐｉｘｅｌを比較し，比較結果によって第１制御信号または第２制御信号を生成して電圧増減部２５４に供給する。ここで，階調電流Ｉｄａｔａはデータに対応して画素１４０で実際に流れるべき理想的な電流値であり，ピクセル電流Ｉｐｉｘｅｌは画素１４０で実際に流れる電流値である。
第２期間に，制御部２５６は，“１”から“Ｉ”まで増加するカウント信号を電圧増減部２５４に供給する。カウント信号を受けた電圧増減部２５４は，比較部２５２から供給される第１制御信号または第２制御信号に応じて，第１キャパシタＣ１に所定の電圧値を供給する。ここで，電圧増減部２５４は，第１制御信号または第２制御信号に対応して階調電流Ｉｄａｔａとピクセル電流Ｉｐｉｘｅｌが同一になるかあるいは近似になるように，第１キャパシタＣ１に供給される電圧値を制御する。すると，第１ノードＮ１の電圧値が第１キャパシタＣ１に供給される電圧値に対応して変化しながら第２階調電圧が生成される。
第２階調電圧が生成された後，第６トランジスタＭ６および第２トランジスタＭ２がターンオフされ，第５トランジスタＭ５および第１トランジスタＭ１がターンオンされる。第５トランジスタＭ５および第１トランジスタＭ１がターンオンされると，第１ノードＮ１に印加された第２階調電圧が画素１４０に供給される。すると，画素１４０においては，第２階調電圧に対応するピクセル電流Ｉｐｉｘｅｌが生成される。実際に，本実施形態においては，第２期間に，階調電流Ｉｄａｔａとピクセル電流Ｉｐｉｘｅｌが同一になるかあるいは近似になるように，第２および第６トランジスタＭ２，Ｍ６と，第１および第５トランジスタＭ１，Ｍ５が交互に少なくとも一度以上ターンオンおよびターンオフされる。
一方，電圧増減部２５４で増減される電圧範囲はカウント信号により決定される。例えば，電圧増減部２５４は，第１カウント信号（例えば，“１”）が供給されるとき，図９に示すように，第１電圧Ｖ１の範囲内で電圧を増減する。言い換えれば，第１カウント信号が供給されると，Ｖ１／２の電圧が増加または減少する。そして，電圧増減部２５４は，第２カウント信号（例えば，“２”）が供給されるとき，第１電圧Ｖ１より低い第２電圧Ｖ２の範囲内で電圧を増減する。言い換えれば，第２カウント信号が供給されると，Ｖ２／２の電圧が増加または減少する。一方，第２電圧Ｖ２は第１電圧Ｖ１のほぼ１／２に設定される。そして，電圧増減部２５４は，第３カウント信号（例えば，“３”）が供給されるとき，第２電圧Ｖ２より低い第３電圧Ｖ３の範囲内で電圧を増減する。すなわち，カウント信号が増加するほど，電圧増減部２５４で増減される電圧範囲が低くなる。ここで，低くなる電圧の範囲は，直前の電圧範囲の１／２に設定できる。このような方式により，電圧増減部２５４は，階調電圧Ｉｄａｔａおよびピクセル電流Ｉｐｉｘｅｌが同一になるかあるいは近似になるように，第１キャパシタＣ１に供給される電圧を制御する。
図１０は図７に示す比較部の一例を示す図である。図１０に示す比較部は，1992年IEEE（Institute of Electrical and Electronics Engineers）に開示された。実際に，本実施形態においては，電流値を比較し得る多様な公知の比較部を使用することができる。
図１０に示すように，第２ノードＮ２には，ピクセル電流Ｉｐｉｘｅｌと階調電流Ｉｄａｔａの差に相当する電流が供給される。第２ノードＮ２に供給された電流は，インバータからなる第３トランジスタＭ１３および第４トランジスタＭ１４のゲート端子に供給される。すると，第３トランジスタＭ１３および第４トランジスタＭ１４のいずれか一つのトランジスタがターンオンされ，出力部にハイ電圧ＶＤＤまたはロー電圧ＧＮＤが印加される。ここで，出力部に印加された電圧は第１トランジスタＭ１１および第２トランジスタＭ１２のゲート端子に供給され，出力部の電圧が安定に維持されるようにする。
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明は係る例に限定されないことはいうまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到しうることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
本発明は，所望輝度の映像表示を可能にするデータ集積回路およびこれを用いる発光表示装置とその駆動方法に適用可能である。
従来の発光表示装置を示す図である。 本実施形態における発光表示装置を示す図である。 図２に示す画素の実施形態を示す回路図である。 図３に示す画素の駆動方法を示す波形図である。 図２に示すデータ集積回路の実施形態を示すブロック図である。 図２に示すデータ集積回路のほかの実施形態を示すブロック図である。 図３および図４に示す電圧調整部および選択部を示すブロック図である。 図７に示す選択部に供給される選択信号を示す図である。 図７に示す電圧増減部により制御される電圧範囲を示す図である。 図７に示す比較部の実施形態を示す回路図である。
符号の説明
Ｃ …キャパシタ
Ｃ１ …第１キャパシタ
ＣＬ …制御ライン
ＤＣＳ …データ駆動制御信号
Ｄｍ …データ線
ＥＬＶＤＤ …第１電源
ＥＬＶＳＳ …第２電源
Ｅｎ …発光制御線
Ｍ１ …第１トランジスタ
Ｍ１１ …第１トランジスタ
Ｍ１２ …第２トランジスタ
Ｍ１３ …第３トランジスタ
Ｍ１４ …第４トランジスタ
Ｍ２ …第２トランジスタ
Ｍ３ …第３トランジスタ
Ｍ４ …第４トランジスタ
Ｍ５ …第５トランジスタ
Ｍ６ …第６トランジスタ
Ｎ１ …第１ノード
Ｎ２ …第２ノード
ＯＬＥＤ …発光素子
Ｓ１ｎ …第１走査線
Ｓ２ｎ …第２走査線
ＳＣＳ …走査駆動制御信号
ＳＯＥ …ソース出力イネーブル信号
ＳＳＣ …ソースシフトクロック
ＳＳＰ …ソーススタートパルス
ＳＷ１ …スイッチング素子
Ｖ１ …第１電圧
Ｖ２ …第２電圧
Ｖ３ …第３電圧
１０ …走査駆動部
１１０ …走査駆動部
１２０ …データ駆動部
１２９ …データ集積回路
１３０ …画像表示部
１４０ …画素
１４２ …駆動部
１５０ …タイミング制御部
１Ｈ …第１水平期間
２０ …データ駆動部
２００ …シフトレジスタ部
２１０ …サンプリングラッチ部
２２０ …ホールディングラッチ部
２３０ …ＶＤＡＣ部
２４０ …ＩＤＡＣ部
２５０ …電圧調整ブロック
２５２ …比較部
２５４ …電圧増減部
２５６ …制御部
２６０ …バッファ部
２７０ …レベルシフト部
２８０ …選択ブロック
３０ …画像表示部
４０ …画素
５０ …タイミング制御部

Claims (25)

  1. 外部から供給されたデータに対応して第１階調電圧を生成する電圧デジタル−アナログ変換部と；
    前記データに対応して階調電流を生成する電流デジタル−アナログ変換部と；
    データ線を介して画素で流れるピクセル電流をフィードバックして受け，前記ピクセル電流と前記階調電流を比較し，比較結果に対応して前記第１階調電圧の電圧値を増減することにより第２階調電圧を生成する電圧調整ブロックと；
    前記第１階調電圧または前記第２階調電圧を前記データ線に供給するためのバッファ部と；
    前記バッファ部および前記電圧調整ブロックのいずれか一つと前記データ線を接続するための選択ブロックと；
    を含み，
    前記選択ブロックは，１水平期間中の第１期間に前記データ線と前記バッファ部を接続させ，前記第１期間を除く第２期間に前記データ線を前記バッファ部および前記電圧調整ブロックと交互に接続させ，
    前記選択ブロックは複数の選択部を有し，前記選択部のそれぞれは，
    前記バッファ部と前記データ線との間に接続される第１トランジスタと；
    前記データ線と前記電圧調整ブロックとの間に接続される第２トランジスタと；を含み，
    前記第１期間に前記第１トランジスタがターンオンされ，前記第２期間に前記第１および第２トランジスタが交互にターンオンおよびターンオフされ，
    前記第１期間に前記画素に前記第１階調電圧が供給され，前記第２期間において前記第１トランジスタがターンオンされるとき，前記第２階調電圧が前記画素に供給され，
    前記第２期間において，前記第２トランジスタがターンオンされるとき，前記データ線からの前記ピクセル電流が前記電圧調整ブロックに供給されることを特徴とする，データ集積回路。
  2. 前記電圧調整ブロックは複数の電圧調整部を有し，前記電圧調整部のそれぞれは，
    前記電圧デジタル−アナログ変換部と前記バッファ部との間に設けられるスイッチング素子と；
    前記ピクセル電流と前記階調電流を比較するための比較部と；
    前記スイッチング素子とバッファ部の共通端子に一側端子が接続されるキャパシタと；
    前記キャパシタの他側端子に接続され，前記比較部の制御により，前記キャパシタの他側端子に供給される電圧を増減する電圧増減部と；
    前記スイッチング素子を制御するための制御部と；を含むことを特徴とする，請求項１に記載のデータ集積回路。
  3. 前記制御部は，前記第１期間に前記スイッチング素子をターンオンさせ，前記第２期間に前記スイッチング素子をターンオフさせることを特徴とする，請求項２に記載のデータ集積回路。
  4. 前記比較部は，前記階調電流が前記ピクセル電流より大きい場合は，第１制御信号を生成し，前記階調電流が前記ピクセル電流より小さい場合は，第２制御信号を生成することを特徴とする，請求項２または請求項３に記載のデータ集積回路。
  5. 前記電圧増減部は，前記第１制御信号および第２制御信号に対応して，前記ピクセル電流の電流値が前記階調電流の値と近似するように，前記キャパシタに供給される電圧を増加または減少させることを特徴とする，請求項４に記載のデータ集積回路。
  6. 前記制御部は，前記第２期間に徐々に増加するカウント信号を前記電圧増減部に供給することを特徴とする，請求項５に記載のデータ集積回路。
  7. 前記電圧増減部により増減される電圧範囲は前記カウント信号によって決定されることを特徴とする，請求項６に記載のデータ集積回路。
  8. 前記カウント信号が増加するほど，前記電圧増減部により増減される電圧範囲が低くなることを特徴とする，請求項７に記載のデータ集積回路。
  9. 前記電圧増減部により増減される電圧範囲は，前記カウント信号が増加する都度，１／２ずつ低くなることを特徴とする，請求項８に記載のデータ集積回路。
  10. 前記制御部は，１水平期間ごとにリセット信号を受けて前記カウント信号を初期化することを特徴とする，請求項６〜請求項９のいずれか１項に記載のデータ集積回路。
  11. 前記リセット信号は，水平同期信号，および前記画素に１水平期間ごとに供給される走査信号のいずれか一つに設定されることを特徴とする，請求項１０に記載のデータ集積回路。
  12. サンプリング信号を順次生成するためのシフトレジスタ部と；
    前記サンプリング信号に応じてデータを記憶し，記憶されたデータを前記電圧デジタル−アナログ変換部および電流デジタル−アナログ変換部に供給するためのラッチ部と；をさらに含むことを特徴とする，請求項１〜請求項１１のいずれか１項に記載のデータ集積回路。
  13. 前記ラッチ部は，
    前記サンプリング信号に応じて前記データを順次記憶するためのサンプリングラッチ部と；
    前記サンプリングラッチ部に記憶されたデータを記憶するとともに，この記憶されたデータを前記電圧デジタル−アナログ変換部および電流デジタル−アナログ変換部に供給するためのホールディングラッチ部と；を含むことを特徴とする，請求項１２に記載のデータ集積回路。
  14. 前記ホールディングラッチ部に記憶された前記データの電圧レベルを上昇させて前記電圧デジタル−アナログ変換部および電流デジタル−アナログ変換部に供給するためのレベルシフト部をさらに含むことを特徴とする，請求項１３に記載のデータ集積回路。
  15. 複数の第１走査線および第２走査線と；
    前記第１走査線および前記第２走査線と交差する方向に形成される複数のデータ線と；
    前記第１走査線，前記第２走査線，および前記データ線に接続される複数の画素を有する画像表示部と；
    前記第１走査線に第１走査信号を順次供給し，前記第２走査線に第２走査信号を順次供給する走査駆動部と；
    前記データ線に接続され，データ信号として第１階調電圧を前記データ線に供給するためのデータ駆動部と；を含み，
    前記データ駆動部は，前記画素のそれぞれで流れるピクセル電流を前記データ線を介してフィードバックして受け，前記ピクセル電流と前記階調電流を比較し，比較結果に対応して前記第１階調電圧の電圧値を増減して生成した第２階調電圧を前記データ線を介して前記画素に供給し，
    前記データ駆動部は少なくとも一つのデータ集積回路を含み，前記データ集積回路のそれぞれは，
    サンプリング信号を順次生成するためのシフトレジスタと；
    前記サンプリング信号に応じて，外部から供給されるデータを記憶するためのラッチ部と；
    前記ラッチ部に記憶されたデータに対応して前記第１階調電圧を生成する電圧デジタル−アナログ変換部と；
    前記ラッチ部に記憶されたデータに対応して階調電流を生成する電流デジタル−アナログ変換部と；
    前記データ線を介して供給される前記ピクセル電流をフィードバックして受け，前記ピクセル電流と前記階調電流を比較し，比較結果に対応して前記第１階調電圧の電圧値を増減することにより前記第２階調電圧を生成する電圧調整ブロックと；
    前記第１階調電圧または前記第２階調電圧を前記データ線に供給するためのバッファ部と；
    前記バッファ部および前記電圧調整ブロックのいずれか一つと前記データ線を接続するための選択ブロックと；を含み，
    前記選択ブロックは，１水平期間中の第１期間に前記データと前記バッファ部を接続させ，前記第１期間を除く第２期間に前記データ線を前記バッファ部および前記電圧調整ブロックに交互に接続させ，
    前記選択ブロックは複数の選択部を含み，前記選択部のそれぞれは，
    前記バッファと前記データ線との間に接続される第３トランジスタと；
    前記データ線と前記電圧調整ブロックとの間に接続される第４トランジスタと；を含み，
    前記第３トランジスタは，前記第１走査信号に応じて，前記第１期間にターンオンされ，前記第２期間に少なくとも一度以上ターンオンおよびターンオフされ，
    前記第４トランジスタは，前記第２走査信号に応じて，前記第１期間にターンオフされ，前記第２期間に前記第３トランジスタと交互にターンオンおよびターンオフされ，
    前記第３トランジスタがターンオンされるとき，前記第１階調電圧または前記第２階調電圧が前記バッファ部から前記データ線を介して前記画素に供給され，前記第４トランジスタがターンオンされるとき，前記ピクセル電流が前記データ線を介して前記電圧調整ブロックに供給されることを特徴とする，発光表示装置。
  16. 前記画素のそれぞれは，
    発光素子と；
    前記第１階調電圧および前記第２階調電圧のいずれか一つに対応して前記ピクセル電流を生成するための駆動部と；
    前記駆動部と前記データ線との間に接続され，前記第１走査線から供給される第１走査信号により制御される第１トランジスタと；
    前記駆動部と前記発光素子の共通端子と前記データ線との間に接続され，前記第２走査線から供給される第２走査信号により制御される第２トランジスタと；を含むことを特徴とする，請求項１５に記載の発光表示装置。
  17. 前記第１トランジスタは，前記第１走査信号に応じて，前記１水平期間中の前記第１期間にターンオンされ，前記第１期間を除く前記第２期間に少なくとも一度以上ターンオンおよびターンオフされることを特徴とする，請求項１６に記載の発光表示装置。
  18. 前記第２トランジスタは，前記第２走査信号に応じて，前記第１期間にターンオフされ，前記第２期間に第１トランジスタと交互にターンオンおよびターンオフされることを特徴とする，請求項１７に記載の発光表示装置。
  19. 前記駆動部と前記発光素子との間に接続された第５トランジスタをさらに含み，
    前記第５トランジスタは，発光制御線から供給される発光制御信号に応じて，前記第１トランジスタに第１走査信号が供給される期間にターンオフされ，そのほかの期間にターンオンされることを特徴とする，請求項１６〜請求項１８のいずれか１項に記載の発光表示装置。
  20. 前記電圧調整ブロックは複数の電圧調整部を含み，前記電圧調整部のそれぞれは，
    前記電圧デジタル−アナログ変換部と前記バッファ部との間に設けられるスイッチング素子と；
    前記ピクセル電流と前記階調電流を比較するための比較部と；
    前記スイッチング素子と前記バッファ部の共通端子に一側端子が接続されるキャパシタと；
    前記キャパシタの他側端子に接続され，前記比較部の制御により，前記キャパシタの他側端子に供給される電圧を増減する電圧増減部と；
    前記スイッチング素子を制御するための制御部と；を含むことを特徴とする，請求項１５に記載の発光表示装置。
  21. 前記制御部は，前記第１期間に前記スイッチング素子をターンオンさせ，前記第２期間に前記スイッチング素子をターンオフさせることを特徴とする，請求項２０に記載の発光表示装置。
  22. 前記電圧増減部は，前記比較部の結果によって，前記ピクセル電流の電流値が前記階調電流の値と近似になるように，前記キャパシタに供給される電圧を増加または減少させることを特徴とする，請求項２０または請求項２１に記載の発光表示装置。
  23. 前記制御部は，前記第２期間に徐々に増加するカウント信号を前記電圧増減部に供給することを特徴とする，請求項２２に記載の発光表示装置。
  24. 前記カウント信号が増加するほど，前記電圧増減部により増減される電圧範囲が低くなることを特徴とする，請求項２３に記載の発光表示装置。
  25. 前記電圧増減部により増減される電圧範囲は，前記カウント信号が増加する都度，１／２ずつ低くなることを特徴とする，請求項２４に記載の発光表示装置。
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