JP4951931B2 - ノイズ測定回路、該測定回路に用いられるノイズ測定方法及び該測定回路が設けられている大規模集積回路 - Google Patents
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Description
同図8に示すリファレンスユニットは、デジタル/アナログ(D/A)コンバータ(DAC)1,2と、最終ステージ3とを有している。DAC1は、PVT(Process/Voltage/Temperature )条件により発生するリファレンスのオフセットと、+/−のリファレンス電流Iref+ ,Iref- との不整合の校正に用いられる。DAC2は、電源電圧の変動の検知に適した電圧の閾値をプログラムするために用いられる。最終ステージ3は、+/−双方の極性のリファレンス電流Iref+ ,Iref- を生成するためのカレントミラー回路を有している。このリファレンスユニットは、10〜20mvの測定分解能が得られるように設計され、DC電圧の設定により分解能が変化する。
すなわち、図8及び図9の電源ノイズ測定回路では、分解能が閾値vref1 ,vref2 によって固定的に決まるため、ノイズ波形に対応した測定が困難であり、時間分解能も1GHz程度で固定されているため、周波数の低いノイズに対しては、データ数の割りに有効なデータが少ない。また、周波数の高いノイズに対しても、分解能以下でしか追随しないため、1GHzのノイズに対しても追随が困難である。さらに、閾値vref1 ,vref2 を振りながらノイズを測定するため、波形取得までに時間を要するとともに、1回だけ現れたノイズの波形に対しては追随できない可能性が高いという問題点がある。
この例の電源ノイズ測定回路は、同図に示すように、高域通過フィルタ(ハイパスフィルタ、HPF)21と、コンパレータ22,23,24,25,26と、カウンタ(1b UP Counter )27と、カウンタ(6b UP Counter )28と、D/Aコンバータ(DAC)29a,29bと、インバータ30と、カウンタ(1b UP Counter )31と、カウンタ(6b Down Counter )32と、VCO(Voltage Controlled Oscillator 、電圧制御発振器)33と、抵抗34,35,36,37と、フリップフロップ(FF)38,39,40,41,42,43と、イクスクルーシブノア(ExNOR)回路44,45と、フリップフロップ(FF)46,47,48,49とから構成されている。
このLSIでは、同図2に示すように、図1の電源ノイズ測定回路として、ノイズ測定回路コア51が設けられ、また、pチャネル型MOSFET(pMOS)52、及びnチャネル型MOSFET(nMOS)53が設けられている。ノイズ測定回路コア51には、電源ノイズの測定の対象となる電源電圧(VDD2)が入力信号inとして入力されるようになっている。pMOS52は抵抗と等価であり、nMOS53はキャパシタと等価である。これらのpMOS52及びnMOS53により、ノイズ測定回路コア51に対し、コア電源(VDD)の高周波ノイズを遮断して電源電圧をコアGNDとの間で印加する低域通過フィルタが構成されている。
この図を参照して、この例の電源ノイズ測定回路に用いられる電源ノイズ測定方法の処理内容について説明する。
この電源ノイズ測定方法では、入力信号inに含まれるノイズizの電圧レベルがクロックckに同期して第1の初期基準値h1と比較され、同第1の初期基準値h1が同ノイズizの電圧レベルよりも小さいときに同第1の初期基準値h1を増大させて同ノイズizの電圧レベルよりも大きくなった同第1の初期基準値h1が最大基準値hmとして設定される。また、同ノイズizの電圧レベルがクロックckに同期して第2の初期基準値h2と比較され、同第2の初期基準値h2が同ノイズizの電圧レベルよりも大きいときに同第2の初期基準値h2を減少させて同ノイズizの電圧レベルよりも小さい同第2の初期基準値h2が最小基準値hnとして設定される。そして、最大基準値hmと最小基準値hnとの間の電圧がコンパレータ(ノイズ検出用比較回路)24,25,26の数に応じて分圧されることにより、同各コンパレータ24,25,26に対して各基準値ha,hb,hcが設定される。
この例の電源ノイズ測定回路では、同図4に示すように、図1中のVCO33に代えて、他の機能が付加されたVCO33Aが設けられ、また、FF61,62,63,64、一致回路65,66,67、カウンタ(1b UP Counter )68、及びカウンタ(6b Down Counter )69が設けられている。FF61,62は、FF46,47に縦続接続されている。FF46,47,61,62は、ExNOR回路44からのエンコード信号EAをクロックckに同期して順次取り込み、所定の周期(この実施例では、4クロック期間)に対応した同エンコード信号EAを保持する。
このLSIでは、同図5に示すように、図2中のノイズ測定回路コア51に代えて、異なる構成のノイズ測定回路コア51Aが設けられている。ノイズ測定回路コア51Aは、ノイズ測定回路コア51の機能に加え、クロック周波数情報Tsamを出力する。
この例の電源ノイズ測定回路では、同図6に示すように、図1中のVCO33に代えて、異なる構成のVCO33Bが設けられている。VCO33Bは、VCO33の機能に加え、クロックckを遅延して出力する遅延回路が設けられ、クロックckに対して、たとえば1/4周期、1/2周期、3/4周期、及び1周期遅延してクロックd1,d2,d3,d4を出力する。クロックckはコンパレータ22、クロックd1はコンパレータ24、クロックd2はコンパレータ25、クロックd3はコンパレータ26、及びクロックd4がコンパレータ23に供給される。他は、図1と同様の構成である。
この図を参照して、この例の電源ノイズ測定回路に用いられる電源ノイズ測定方法の処理内容について説明する。
この電源ノイズ測定方法では、コンパレータ24,25,26に対して、それぞれ異なる位相でクロックd1,d2,d3が供給され、かつ、コンパレータ22,23に対して、同一周期でクロックck,d4が供給される。これにより、図7に示すように、ノイズizを検出する時間の分解能が増大するため、第1の実施例の利点に加え、ノイズizのピークが検出される確率が高くなり、より高精度でノイズizの波形の観測が行われる。
たとえば、ノイズ検出用比較回路としてのコンパレータ24,25,26の数は、上記各実施例に限定されず、用途に合わせて増減し、抵抗34,35,36,37の数も、コンパレータの数に対応して増減しても良い。また、コンパレータ24,25,26の後段の構成についても、上記各実施例に限定されない。また、第3の実施例では、図6中のクロックckがコンパレータ22に供給され、クロックd4がコンパレータ23に供給されているが、同クロックckが同コンパレータ22及びコンパレータ23に同一位相で供給されるように接続しても良い。また、上記各実施例では、LSIにおける電源ノイズを測定する例を示したが、この発明は、電源ノイズに限らず、ピークレベルが不明な他のノイズの測定に用いても、上記実施例とほぼ同様の作用、効果が得られる。
22 コンパレータ(最大基準値検出用比較回路、基準値設定手段の一部)
23 コンパレータ(最小基準値検出用比較回路、基準値設定手段の一部)
24,25,26 コンパレータ(ノイズ検出用比較回路)
27 カウンタ(1b UP Counter 、第1のカウンタの一部)
28 カウンタ(6b UP Counter 、第1のカウンタの一部)
29a D/Aコンバータ(第1のデジタル/アナログ変換部)
29b D/Aコンバータ(第2のデジタル/アナログ変換部)
30 インバータ(第2のカウンタの一部)
31 カウンタ(1b UP Counter 、第2のカウンタの一部)
32 カウンタ(6b Down Counter 、第2のカウンタの一部)
33,33A,33B 電圧制御発振器(Voltage Controlled Oscillator 、VCO、クロック発生回路)
34,35,36,37 抵抗(分圧回路)
46,47,48,49,61,62,63,64 フリップフロップ(FF、クロック周波数設定手段の一部)
65,66,67 一致回路(クロック周波数設定手段の一部)
68 アップカウンタ(1b UP Counter 、クロック周波数設定手段の一部)
69 ダウンカウンタ(6b Down Counter 、クロック周波数設定手段の一部)
Claims (9)
- 入力信号に含まれるノイズの電圧レベルをクロックに同期して基準値と比較し、比較結果を生成する複数のノイズ検出用比較回路と、前記クロックを発生するクロック発生回路とを有するノイズ測定回路であって、
前記ノイズの電圧レベルを前記クロックに同期して第1の初期基準値と比較し、該第1の初期基準値が該ノイズの電圧レベルよりも小さいときに該第1の初期基準値を増大させて該ノイズの電圧レベルよりも大きくなった該第1の初期基準値を最大基準値として設定すると共に、前記ノイズの電圧レベルを前記クロックに同期して第2の初期基準値と比較し、該第2の初期基準値が該ノイズの電圧レベルよりも大きいときに該第2の初期基準値を減少させて該ノイズの電圧レベルよりも小さい該第2の初期基準値を最小基準値として設定し、かつ、前記最大基準値と前記最小基準値との間の電圧を前記複数のノイズ検出用比較回路の数に応じて分圧することにより、前記各ノイズ検出用比較回路に対して前記基準値をそれぞれ設定する基準値設定手段と、
前記複数のノイズ検出用比較回路から出力される前記各比較結果に基づいて、所定の周期毎に前記ノイズの波形の変化の有無を検出し、前記クロック発生回路から発生する前記クロックの周波数を、前記ノイズの波形の変化が検出される周波数に設定するクロック周波数設定手段とが設けられていることを特徴とするノイズ測定回路。 - 入力信号に含まれるノイズの電圧レベルをクロックに同期して基準値と比較し、比較結果を生成する複数のノイズ検出用比較回路と、前記クロックを発生するクロック発生回路とを有するノイズ測定回路であって、
前記ノイズの電圧レベルを前記クロックに同期して第1の初期基準値と比較し、該第1の初期基準値が該ノイズの電圧レベルよりも小さいときに該第1の初期基準値を増大させて該ノイズの電圧レベルよりも大きくなった該第1の初期基準値を最大基準値として設定すると共に、前記ノイズの電圧レベルを前記クロックに同期して第2の初期基準値と比較し、該第2の初期基準値が該ノイズの電圧レベルよりも大きいときに該第2の初期基準値を減少させて該ノイズの電圧レベルよりも小さい該第2の初期基準値を最小基準値として設定し、かつ、前記最大基準値と前記最小基準値との間の電圧を前記複数のノイズ検出用比較回路の数に応じて分圧することにより、前記各ノイズ検出用比較回路に対して前記基準値をそれぞれ設定する基準値設定手段と、
前記複数のノイズ検出用比較回路から出力される前記各比較結果に基づいて、所定の周期毎に前記ノイズの波形の変化の有無を検出し、前記クロック発生回路から発生する前記クロックの周波数を、前記ノイズの波形の変化が検出される周波数に設定するクロック周波数設定手段とが設けられていて、
該クロック周波数設定手段は、動作開始時に最大値に設定された前記クロックの周波数の下では、前記ノイズの波形の変化が検出されないときは、前記ノイズの波形の変化が検出されるまで、前記クロックの周波数を段階的に下げながら当該動作を繰り返すことを特徴とするノイズ測定回路。 - 前記入力信号の高周波領域に含まれる前記ノイズを通過させる高域通過フィルタを有することを特徴とする請求項1又は2記載のノイズ測定回路。
- 前記基準値設定手段は、
前記ノイズの電圧レベルを前記クロックに同期して前記第1の初期基準値と比較して第1の比較結果を生成する最大基準値検出用比較回路と、
該第1の比較結果が、該第1の初期基準値が該ノイズの電圧レベルよりも小さいことを示す毎に当該第1の比較結果をカウントして第1のカウント値を生成する第1のカウンタと、
該第1のカウント値をデジタル/アナログ変換して前記最大基準値を生成する第1のデジタル/アナログ変換部と、
前記ノイズの電圧レベルを前記クロックに同期して前記第2の初期基準値と比較して第2の比較結果を生成する最小基準値検出用比較回路と、
該第2の比較結果が、該第2の初期基準値が該ノイズの電圧レベルよりも小さいことを示す毎に当該第2の比較結果をカウントして第2のカウント値を生成する第2のカウンタと、
該第2のカウント値をデジタル/アナログ変換して前記最小基準値を生成する第2のデジタル/アナログ変換部と、
前記最大基準値と前記最小基準値との間の電圧を前記ノイズ検出用比較回路の数に応じて分圧することにより、前記各ノイズ検出用比較回路に対して前記基準値をそれぞれ設定する分圧回路とから構成されていることを特徴とする請求項1又は2記載のノイズ測定回路。 - 前記クロック周波数設定手段は、
前記所定の周期毎に前記ノイズの波形の一致/不一致を検出し、前記クロック発生回路から発生する前記クロックの周波数を、前記ノイズの波形の不一致が検出される周波数に設定する構成とされていることを特徴とする請求項1又は2記載のノイズ測定回路。 - 前記クロック発生回路は、
前記複数のノイズ検出用比較回路に対して、それぞれ異なる位相で前記クロックを供給し、かつ、前記最大基準値検出用比較回路及び最小基準値検出用比較回路に対して、同一位相又は同一周期で前記クロックを供給する構成とされていることを特徴とする請求項4記載のノイズ測定回路。 - 入力信号に含まれるノイズの電圧レベルをクロックに同期して基準値と比較し、比較結果を生成する複数のノイズ検出用比較回路と、前記クロックを発生するクロック発生回路とを備えてなるノイズ測定回路に用いられ、
前記ノイズの電圧レベルを前記クロックに同期して第1の初期基準値と比較し、該第1の初期基準値が該ノイズの電圧レベルよりも小さいときに該第1の初期基準値を増大させて該ノイズの電圧レベルよりも大きくなった該第1の初期基準値を最大基準値として設定すると共に、前記ノイズの電圧レベルを前記クロックに同期して第2の初期基準値と比較し、該第2の初期基準値が該ノイズの電圧レベルよりも大きいときに該第2の初期基準値を減少させて該ノイズの電圧レベルよりも小さい該第2の初期基準値を最小基準値として設定し、かつ、前記最大基準値と前記最小基準値との間の電圧を前記複数のノイズ検出用比較回路の数に応じて分圧することにより、前記各ノイズ検出用比較回路に対して前記基準値をそれぞれ設定すると共に、
前記複数のノイズ検出用比較回路から出力される前記各比較結果に基づいて、所定の周期毎に前記ノイズの波形の変化の有無を検出し、前記クロック発生回路から発生する前記クロックの周波数を、前記ノイズの波形の変化が検出される周波数に設定することを特徴とするノイズ測定方法。 - 請求項1乃至6のいずれか一つのノイズ測定回路が設けられ、該ノイズ測定回路により電源ノイズを測定する構成とされていることを特徴とする大規模集積回路。
- 前記ノイズ測定回路に対し、高周波ノイズを遮断して電源電圧を印加する低域通過フィルタが設けられていることを特徴とする請求項8記載の大規模集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005308992A JP4951931B2 (ja) | 2005-10-24 | 2005-10-24 | ノイズ測定回路、該測定回路に用いられるノイズ測定方法及び該測定回路が設けられている大規模集積回路 |
US11/582,908 US7526390B2 (en) | 2005-10-24 | 2006-10-18 | Signal measuring circuit and signal measuring method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005308992A JP4951931B2 (ja) | 2005-10-24 | 2005-10-24 | ノイズ測定回路、該測定回路に用いられるノイズ測定方法及び該測定回路が設けられている大規模集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007120945A JP2007120945A (ja) | 2007-05-17 |
JP4951931B2 true JP4951931B2 (ja) | 2012-06-13 |
Family
ID=37986681
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005308992A Expired - Fee Related JP4951931B2 (ja) | 2005-10-24 | 2005-10-24 | ノイズ測定回路、該測定回路に用いられるノイズ測定方法及び該測定回路が設けられている大規模集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7526390B2 (ja) |
JP (1) | JP4951931B2 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009016742A1 (ja) * | 2007-07-31 | 2009-02-05 | Fujitsu Limited | 半導体装置及びノイズ計測方法 |
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JP5440999B2 (ja) * | 2009-05-22 | 2014-03-12 | セイコーエプソン株式会社 | 周波数測定装置 |
JP5582447B2 (ja) * | 2009-08-27 | 2014-09-03 | セイコーエプソン株式会社 | 電気回路、同電気回路を備えたセンサーシステム、及び同電気回路を備えたセンサーデバイス |
JP5815918B2 (ja) | 2009-10-06 | 2015-11-17 | セイコーエプソン株式会社 | 周波数測定方法、周波数測定装置及び周波数測定装置を備えた装置 |
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JP5883558B2 (ja) | 2010-08-31 | 2016-03-15 | セイコーエプソン株式会社 | 周波数測定装置及び電子機器 |
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KR102645784B1 (ko) | 2018-12-11 | 2024-03-07 | 삼성전자주식회사 | 반도체 장치 및 이를 포함하는 반도체 시스템 |
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---|---|---|---|---|
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-
2005
- 2005-10-24 JP JP2005308992A patent/JP4951931B2/ja not_active Expired - Fee Related
-
2006
- 2006-10-18 US US11/582,908 patent/US7526390B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7526390B2 (en) | 2009-04-28 |
US20070094581A1 (en) | 2007-04-26 |
JP2007120945A (ja) | 2007-05-17 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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