JP2017032474A - 回路装置、電気光学装置及び電子機器 - Google Patents

Abstract

【課題】実動作（又はそれに近い動作）でのロジック回路のテストが可能な回路装置、電気光学装置及び電子機器等を提供すること。【解決手段】回路装置４００は、差動入力のシリアルデータ信号Ｄ１、Ｄ１Ｘを受信し、差動入力のシリアルデータ信号Ｄ１、Ｄ１Ｘのシリアルパラレル変換を行ってパラレルデータ信号ＲＴ［６：０］を出力する受信回路１００と、パラレルデータ信号ＲＴ［６：０］が供給されるロジック回路５０と、受信回路１００からシリアルパラレル変換前のシリアルデータ信号である変換前シリアルデータ信号ＴＯＵＴ１を受けて、変換前シリアルデータ信号ＴＯＵＴ１をテスト用のパラレルデータ信号ＴＲＴ［６：０］に変換し、テストモードにおいてテスト用のパラレルデータ信号ＴＲＴ［６：０］をロジック回路５０に供給するシリアルパラレル変換回路１０と、を含む。【選択図】図３

Description

本発明は、回路装置、電気光学装置及び電子機器等に関する。

高速なシリアル伝送の方式として、低振幅の差動信号によりシリアル伝送を行うＬＶＤＳ（Low Voltage Differential Signal）方式が知られている。このような電源電圧よりも小さい振幅の差動信号でデータ伝送を行う方式では、その受信回路の後段のロジック回路をテストする場合に、その伝送方式の信号又はそれに準ずる信号を入力する必要がある。しかしながら、汎用のテスターは、電源電圧を振幅とする通常のデジタルデータ信号は出力できるものの、ＬＶＤＳ方式等の差動のシリアルデータ信号を出力できない。

ＬＶＤＳ受信回路を内蔵する集積回路のテスト手法として、例えば特許文献１には、テスターと集積回路の間にＬＶＤＳ送信回路を設け、テスターがデジタル信号を出力し、そのデジタル信号をＬＶＤＳ送信回路が差動のシリアルデータ信号に変換して集積回路のＬＶＤＳ受信回路へ出力する手法が開示されている。

特開２００２−４８８４３号公報

テスターから送信回路を介さずにテストを行う場合、テスターから受信回路へ高速な差動のシリアルデータ信号を入力することは難しく、実動作（又はそれに近い動作）でのロジック回路のテストができないという課題がある。例えばＤＣ出力等を用いて通常時のシリアル伝送よりも低速なシリアルデータ信号を入力する手法が考えられるが、例えば、そのような低速な信号を受信回路が受信できない等の課題がある。また、スキャンモード（スキャン回路によるテストモード）でロジック回路をテストする手法があるが、故障検出率を１００％にすることが難しいこと等から、実動作のファンクションを完全に保証することは困難である。

本発明の幾つかの態様によれば、実動作（又はそれに近い動作）でのロジック回路のテストが可能な回路装置、電気光学装置及び電子機器等を提供できる。

本発明の一態様は、差動入力のシリアルデータ信号を受信し、前記差動入力のシリアルデータ信号のシリアルパラレル変換を行ってパラレルデータ信号を出力する受信回路と、前記パラレルデータ信号が供給されるロジック回路と、前記受信回路から前記シリアルパラレル変換前のシリアルデータ信号である変換前シリアルデータ信号を受けて、前記変換前シリアルデータ信号をテスト用のパラレルデータ信号に変換し、テストモードにおいて前記テスト用のパラレルデータ信号を前記ロジック回路に供給するシリアルパラレル変換回路と、を含む回路装置に関係する。

本発明の一態様によれば、受信回路によってシリアルパラレル変換される前のシリアルデータ信号が、テストモードにおいてシリアルパラレル変換回路によってシリアルパラレル変換され、そのパラレルデータ信号がロジック回路に供給される。これにより、テスターからシリアルパラレル変換回路を経由してロジック回路にテストパターンを入力することが可能となり、実動作（又はそれに近い動作）でのロジック回路のテストが可能になる。

また本発明の一態様では、回路装置は、テスト用のクロック信号が入力されるテスト用クロック入力端子を含んでもよく、前記シリアルパラレル変換回路は、前記テスト用クロック入力端子から入力される前記テスト用のクロック信号に基づいて、前記変換前シリアルデータ信号のシリアルパラレル変換を行ってもよい。

テスターからの低速な信号では受信回路のＤＬＬ回路が動作しない場合がある。この点、本発明の一態様によれば、テスト用のクロック入力端子からテスト用のクロック信号を入力できる。このテスト用のクロック信号によりシリアルパラレル変換回路を動作させることが可能となり、テスターからの低速な信号をシリアルパラレル変換できる。

また本発明の一態様では、回路装置は、前記テスト用のクロック信号に基づいて、前記テスト用のパラレルデータ信号をラッチするためのクロック信号を生成するクロック生成回路を含んでもよい。

シリアルパラレル変換回路から出力されるテスト用のパラレルデータ信号は、それが正しいビット列となるタイミングでラッチする必要がある。この点、本発明の一態様によれば、テスト用のクロック信号に基づいてテスト用のパラレルデータ信号をラッチするためのクロック信号が生成されることで、そのクロック信号でテスト用のパラレルデータ信号をラッチできる。

また本発明の一態様では、回路装置はクロック用セレクターを含んでもよく、前記受信回路は、差動入力のクロック信号に基づいて、前記受信回路からの前記パラレルデータ信号をラッチするためのクロック信号を出力してもよく、前記クロック用セレクターは、通常動作モードにおいては、前記受信回路からのクロック信号を選択し、前記テストモードにおいては、前記クロック生成回路からのクロック信号を選択してもよい。

このようにすれば、テストモードにおいて、テスト用のクロック信号に基づいてシリアルパラレル変換されたパラレルデータ信号を、テスト用のクロック信号から生成されたクロック信号でラッチできる。

また本発明の一態様では、前記クロック生成回路は、リセット信号によるリセット解除を基準とする所定のタイミングが前記テスト用のパラレルデータ信号のラッチタイミングとなるクロック信号を、前記テスト用のパラレルデータ信号をラッチするためのクロック信号として生成してもよい。

リセット解除を基準としてシリアルデータ信号の転送開始タイミングが決まっており、シリアルデータ信号の転送開始タイミングでテスト用のパラレルデータ信号のラッチタイミングが決まっている。そのため、リセット解除を基準としてクロック信号を生成することで、正しいラッチタイミングのクロック信号を生成できる。

また本発明の一態様では、前記受信回路は、前記差動入力のシリアルデータ信号が入力されるコンパレーターと、差動入力のクロック信号からサンプリングクロック信号を生成するサンプリングクロック生成回路と、受信用シリアルパラレル変換回路と、を有してもよく、通常動作モードでは、前記受信用シリアルパラレル変換回路が、前記サンプリングクロック信号に基づいて前記コンパレーターの出力のサンプリングとシリアルパラレル変換を行ってもよく、前記受信回路は、前記受信用シリアルパラレル変換回路からの前記パラレルデータ信号を前記ロジック回路に出力してもよく、前記テストモードでは、前記受信回路は、前記コンパレーターの出力を、前記受信用シリアルパラレル変換回路を介さずに前記変換前シリアルデータ信号として前記シリアルパラレル変換回路に出力してもよい。

このように、受信回路には受信用シリアルパラレル変換回路が設けられている。本発明の一態様では、これと同様にテストモード用のシリアルパラレル変換回路が設けられていることで、テストモードにおいても受信回路と同等な構成でテスターからの疑似的なシリアルデータ信号を受信できる。

また本発明の一態様では、通常動作モードでは、前記受信回路からの前記パラレルデータ信号を選択して前記ロジック回路に出力し、前記テストモードでは、前記シリアルパラレル変換回路からの前記テスト用のパラレルデータ信号を選択して前記ロジック回路に出力するデータ用セレクターを含んでもよい。

このようにすれば、テストモードにおいて、データ用セレクターがシリアルパラレル変換回路からのパラレルデータ信号を選択することで、テスターからのテストパターンをロジック回路に入力することが可能となる。

また本発明の一態様では、回路装置は、テストモード設定信号が入力されるテストモード設定端子を含んでもよく、前記テストモード設定端子から入力される前記テストモード設定信号が非アクティブである場合、前記シリアルパラレル変換回路はリセット状態になってもよい。

このように、テストモード設定信号が非アクティブである場合にシリアルパラレル変換回路がリセット状態になるように構成することで、テストモードでないときにシリアルパラレル変換回路をリセット状態にして消費電力を節約できる。

また本発明の一態様では、前記受信回路は、前記差動入力のシリアルデータ信号として第１〜第ｎチャンネル（ｎは２以上の整数）のシリアルデータ信号を受信してもよく、前記シリアルパラレル変換回路は、前記第１〜第ｎチャンネルのシリアルデータ信号に対応する第１〜第ｎのシリアルパラレル変換回路を有してもよい。

上述したように、受信回路においても各チャンネルに対応したシリアルパラレル変換回路が設けられている。本発明の一態様によれば、テストモードにおいても、受信回路と同様な構成でシリアルパラレル変換を行うことができる。これにより、実動作に近い動作でロジック回路をファンクションテストできる。

また本発明の他の態様は、上記のいずれかに記載された回路装置と、表示パネルと、前記回路装置からの画像データ信号に基づいて前記表示パネルを駆動する表示ドライバーと、を含む電気光学装置に関係する。

また本発明の更に他の態様は、上記のいずれかに記載された回路装置を含む電子機器に関係する。

ＬＶＤＳの送受信システムと、シリアルデータ信号の例。 受信側の回路装置のテストシステムと、シリアルデータ信号を代替するテスト信号の例。 本実施形態の回路装置の構成例。 本実施形態の回路装置の詳細な構成例。 第１のシリアルパラレル変換回路ＳＰＣ１の詳細な構成例。 テストモードにおける回路装置の動作タイミングチャート。 クロック生成回路の詳細な構成例。 クロック生成回路の動作タイミングチャート。 回路装置の変形構成例。 受信回路の詳細な構成例。 送信回路の詳細な構成例。 電気光学装置、電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．比較例
図１に、ＬＶＤＳ（Low Voltage Differential Signal）の送受信システムと、シリアルデータ信号の例を示す。なお、以下ではＬＶＤＳ方式を例にとって説明するが、差動のシリアルデータ信号を用いる伝送方式であれば本発明を適用できる。

図１の送受信システムは、受信回路１００と送信回路２００を含む。受信回路１００は受信側の回路装置（例えば図１２に示す表示コントローラー３００）に含まれ、送信回路２００は送信側の回路装置（例えば図１２に示すＣＰＵ３１０）に含まれる。図１は、それら回路装置の構成を省略して受信回路１００と送信回路２００のみを図示したものである。

送信回路２００は、差動のシリアルデータ信号Ｑ１、Ｑ１Ｘを出力する出力回路ＱＣ１と、差動のクロック信号ＱＣＫ、ＱＣＫＸを出力する出力回路ＱＣＣＫと、を含む。

差動のシリアルデータ信号Ｑ１、Ｑ１Ｘは、差動の電流信号であり、信号Ｑ１、Ｑ１Ｘの一方が正方向（送信側から出力側への方向）の電流である場合、他方が負方向（受信側から送信側への方向）の電流となる。例えば論理レベル“１”に対応して信号Ｑ１が正方向の電流となり、論理レベル“０”に対応して信号Ｑ１が負方向の電流となる。

受信回路１００は、差動の電流信号を差動の電圧信号に変換する終端抵抗Ｒ１、Ｒ５と、電圧信号に変換された差動のシリアルデータ信号Ｄ１、Ｄ１Ｘを受信するコンパレーターＣＰ１と、電圧信号に変換された差動のクロック信号ＣＫ、ＣＫＸを受信するコンパレーターＣＰＣＫと、コンパレーターＣＰＣＫの出力信号からクロック信号ＣＫＱを生成するＤＬＬ（Delay Locked Loop）回路１５０と、コンパレーターＣＰ１の出力信号をクロック信号ＣＫＱでシリアルパラレル変換する受信用シリアルパラレル変換回路１１０と、を含む。

例えば送信回路２００が出力するシリアルデータ信号Ｑ１、Ｑ１Ｘの振幅が２ｍＡであり、終端抵抗Ｒ１が１００Ωである場合、受信回路１００には振幅０．２Ｖのシリアルデータ信号Ｄ１、Ｄ１Ｘが入力されることになる。このような電流駆動による差動信号は、終端抵抗Ｒ１の電流電圧変換によって差動信号の電圧差が維持されるのでノイズに強いという特徴がある。例えばシリアルデータ信号Ｄ１、Ｄ１Ｘの一方の信号Ｄ１にノイズが加わったとしても、他方の信号Ｄ１Ｘもノイズと同相で変動する（終端抵抗Ｒ１＝１００Ωに２ｍＡが流れることで生じる電圧差０．２Ｖは変わらない）。そのため、ノイズの影響を受けにくく、低振幅でのシリアル伝送が可能となる。

図２に、受信側の回路装置のテストシステムと、シリアルデータ信号を代替するテスト信号の例を示す。テストとしては、例えば半導体ウェハーでの（ダイシング前の）テストや、パッケージ後の（出荷前の、或いは基板への実装前の）テスト等が想定される。

図２のテストシステムは、受信回路１００とテスター６００（半導体試験装置）を含む。図１と同様に、受信回路１００を除く回路装置の構成を省略して図示している。

テスター６００が一般的に用いられている汎用テスターである場合、テスター６００はデジタル信号の出力チャンネルとして差動信号の出力チャンネルをもっておらず、信号レベルが電源電圧レベルの差動ではないデジタル信号（例えばＣＭＯＳレベル信号）の出力チャネルしかもっていない。そのため、回路装置が含むロジック回路を、デジタル信号の出力チャンネルを用いてファンクションテストすることができない。ファンクションテストとは、ロジック回路の実動作における機能が正常に動作するかを、テストパターンを入力してテストするものである。

その他にロジック回路をテストする手法として、スキャンモードによるテストがある。スキャンモードでは、ロジック回路に含まれるフリップフロップをシフトレジスターのように接続してスキャンチェーンを構成する。回路装置にはスキャン端子が設けられており、そのスキャン端子を介してテスター６００からの信号をスキャンチェーンに入力する。テスター６００からは様々なパターンをスキャンチェーンに入力し、そのパターンに対する組み合わせ回路（フリップフロップの間に設けられる回路）の処理結果が再びスキャンチェーンに格納され、それをテスター６００から読み出して正常と故障を判定する。このスキャンチェーンは、予めフリップフロップの入力にセレクターを設け、そのセレクターが通常動作モードでの入力とスキャンモードでの入力を切り替えることで実現される。

このようなスキャンモードによるテストによってもロジック回路の故障を検出することが可能であるが、このモードではスキャンチェーンを構成して実動作とは異なるパターンを入力してテストを行っている。また、例えばラッチ回路等のスキャンチェーンに組み込めない回路が存在することなどの理由で、故障検出率が１００％でない場合がある。これらの理由から、実動作の機能を保証するためには、実動作に近いテストパターンによるファンクションテストを行うことが望ましい。

上述のように汎用のテスター６００はＬＶＤＳのシリアルデータ信号を出力できないので、ＤＣ出力で疑似的にテストパターンを出力することを考える。テスター６００のＤＣ出力は、通常はＩＣの入力端子の電気的特性を測定するための出力であるが、それを２チャンネル使って疑似的な差動信号を出力させる。例えば、図２に示すようにパターンの論理レベルに応じて電圧ＶＱ１＝１．３Ｖ、ＶＱ２＝１．１Ｖ、又は電圧ＶＱ１＝１．１Ｖ、ＶＱ２＝１．３Ｖを出力し、シリアルデータ信号Ｄ１、Ｄ１Ｘとして受信回路１００に入力する。

しかしながら、ＤＣ出力はデジタル信号の出力チャンネルのような高速な切り替えができないので、受信回路１００へは低速なシリアルデータ信号Ｄ１、Ｄ１Ｘやクロック信号ＣＫ、ＣＫＸしか入力できない。受信回路１００のＤＬＬ回路１５０は通常のシリアル伝送の帯域付近でないと周波数をロックできないので、ＤＣ出力で疑似的に入力されたクロック信号ではＤＬＬ回路１５０がロックできず、シリアルデータ信号Ｄ１、Ｄ１Ｘを受信できない（受信用シリアルパラレル変換回路１１０を動作させることができない）。近年では、ＬＶＤＳの伝送速度が高速化しており（例えば表示装置の用途でいえば画像の高精細化が進んだため）、それに伴ってＤＣ出力による疑似的なファンクションテストが更に困難になっている。

また、上記の手法は差動ではない電圧信号を用いているため、ノイズの影響を受けやすいという問題がある。即ち、信号Ｄ１、Ｄ１Ｘが個々に電圧ＶＱ１、ＶＱ２で決まっており、一方の電圧がノイズの外乱を受けたときに他方の電圧が連動しないので、差動信号の電圧差が維持されない。そのため、ノイズの入力があったときに間違った論理レベルが受信され、実際には正常なロジック回路が故障と判定される可能性がある。ＤＣ出力の切り替えを高速にするほどノイズの影響を受けやすくなるため、高速なＬＶＤＳへの対応を妨げる一因となっている。

２．回路装置
図３に、上記のような課題を解決できる本実施形態の回路装置の構成例を示す。回路装置４００は、受信回路１００、ロジック回路５０、シリアルパラレル変換回路１０を含む。また、回路装置４００はデータ用セレクター６０を含むことができる。回路装置４００は、例えば集積回路装置（ＩＣ）によって実現される。なお以下では１チャンネルのシリアルデータ信号が７ビットのパラレルデータ信号に対応する場合を例に説明するが、１チャンネルが伝送するデータのビット数は７に限定されない。

受信回路１００は、差動入力のシリアルデータ信号Ｄ１、Ｄ１Ｘを受信し、その差動入力のシリアルデータ信号Ｄ１、Ｄ１Ｘのシリアルパラレル変換を行ってパラレルデータ信号ＲＴ［６：０］を出力する。ここで差動入力とは、その差動信号を構成する２つの信号の差分によって論理レベルが決まる入力であり、例えば正の差分がハイレベルを表し、負の差分がローレベルを表す。差動入力は、差動電流入力、差動電圧入力のいずれであってもよい。またシリアルパラレル変換とは、データを構成するビット列が時系列に伝送されるシリアルデータ信号を、データを構成するビット列が同時に伝送されるパラレルデータ信号に変換することである。

ロジック回路５０には、受信回路１００からのパラレルデータ信号ＲＴ［６：０］が供給される。具体的には、通常動作モードにおいてデータ用セレクター６０がパラレルデータ信号ＲＴ［６：０］を選択してパラレルデータ信号ＳＲＴ［６：０］としてロジック回路５０に出力する。ロジック回路５０は、送信側の回路装置から送信されたデータに対して種々の処理を行う回路であり、例えばゲートアレイ等で実現される。例えば、回路装置が表示コントローラーである場合、ロジック回路５０は、送信側の回路装置（例えばＣＰＵやＭＰＵ）から転送された表示データを、表示ドライバーの駆動モードに応じたフォーマットに変換する。或いは、ロジック回路５０は、表示パネルの特性に応じたガンマ処理等の種々の画像処理を行ってもよい。

シリアルパラレル変換回路１０は、受信回路１００からシリアルパラレル変換前のシリアルデータ信号である変換前シリアルデータ信号ＴＯＵＴ１を受けて、その変換前シリアルデータ信号ＴＯＵＴ１をテスト用のパラレルデータ信号ＴＲＴ［６：０］に変換する。そしてシリアルパラレル変換回路１０は、テストモードにおいてテスト用のパラレルデータ信号ＴＲＴ［６：０］をロジック回路５０に供給する。具体的には、図１で説明したように、受信回路１００は受信用シリアルパラレル変換回路１１０を含んでいるが、その受信用シリアルパラレル変換回路１１０に入力される前のコンパレーターＣＰ１の出力信号を変換前シリアルデータ信号ＴＯＵＴ１として出力すればよい。そして、テストモードにおいてデータ用セレクター６０がパラレルデータ信号ＴＲＴ［６：０］を選択してパラレルデータ信号ＳＲＴ［６：０］としてロジック回路５０に出力する。

以上のような構成にすることで、実動作（又はそれに近い動作）でロジック回路５０のファンクションテストを行うことができる。即ち、受信回路１００内部の受信用シリアルパラレル変換回路１１０やＤＬＬ回路１５０を用いずに、テストモード用に設けたシリアルパラレル変換回路１０によってテストパターンのパラレルデータ信号ＴＲＴ［６：０］を得ることができる。これにより、テスターからのシリアルデータ信号Ｄ１、Ｄ１Ｘが例えばＤＣ出力等からの低速な信号であっても、ファンクションテストを実行することが可能となり、ロジック回路５０の実動作での機能を保証することができる。例えば、回路装置４００のユーザーが製品で実際に用いる機能や動作手順を実行させるテストパターンをロジック回路５０に入力して故障検出（機能や動作手順が正常に実行されるか否かの検証）を行うことができる。

３．回路装置の詳細構成
図４に、本実施形態の回路装置４００の詳細な構成例を示す。以下では４チャンネルのシリアルデータ信号が入力される場合を例に説明するが、シリアルデータ信号のチャンネル数は４に限定されない。

回路装置４００は、受信回路１００、シリアルパラレル変換回路１０、データ用セレクター６０、ロジック回路５０、クロック生成回路７０、クロック用セレクター８０、データ入力端子ＴＤ１、ＴＤ１Ｘ、ＴＤ２、ＴＤ２Ｘ、ＴＤ３、ＴＤ３Ｘ、ＴＤ４、ＴＤ４Ｘ、クロック入力端子ＴＣＫ、ＴＣＫＸ、テスト用クロック入力端子ＴＴＳＣＬＫ、リセット信号入力端子ＴＸＲＳＴ、テストモード設定端子ＴＴＳＭＯＤＥを含む。ロジック回路５０は、データラッチ回路９０を含む。回路装置４００の各端子は、例えばパッケージ後の集積回路装置を基板等に実装するための端子、或いは半導体チップのパッド端子である。なお、既に説明した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。

テスト用のクロック入力端子ＴＴＳＣＬＫには、テスト用のクロック信号ＴＳＣＬＫが入力される。テスト用のクロック信号ＴＳＣＬＫは、電源電圧を信号レベルとするデジタル信号であり、例えばテスターのデジタル信号出力チャンネルから端子ＴＴＳＣＬＫに入力される。

シリアルパラレル変換回路１０は、テスト用クロック入力端子ＴＴＳＣＬＫから入力されるテスト用のクロック信号ＴＳＣＬＫに基づいて、変換前シリアルデータ信号ＴＯＵＴ１〜ＴＯＵＴ４のシリアルパラレル変換を行う。変換前シリアルデータ信号ＴＯＵＴ１、ＴＯＵＴ２、ＴＯＵＴ３、ＴＯＵＴ４は、それぞれ第１チャンネルのシリアルデータ信号Ｄ１、Ｄ１Ｘ、第２チャンネルのシリアルデータ信号Ｄ２、Ｄ２Ｘ、第３チャンネルのシリアルデータ信号Ｄ３、Ｄ３Ｘ、第４チャンネルのシリアルデータ信号Ｄ４、Ｄ４Ｘが受信回路１００によりシリアルパラレル変換される前のシリアルデータ信号である。

図２で説明したように、低速なシリアルデータ信号の入力に同期した差動入力のクロック信号ＣＫ、ＣＫＸを受信回路１００に入力したとしてもＤＬＬ回路１５０が動作しない。この点、本実施形態では、テスト用のクロック入力端子ＴＴＳＣＬＫが設けられており、その端子ＴＴＳＣＬＫからテスト用のクロック信号ＴＳＣＬＫを入力できる。このテスト用のクロック信号ＴＳＣＬＫによってテスト用のシリアルパラレル変換回路１０を動作させることが可能となり、テスターからの低速なシリアルデータ信号をシリアルパラレル変換できる。

クロック生成回路７０は、テスト用のクロック信号ＴＳＣＬＫに基づいて、テスト用のパラレルデータ信号ＴＲＴ［２７：０］をラッチするためのクロック信号ＴＲＣＫを生成する。具体的には、テスト用のパラレルデータ信号ＴＲＴ［２７：０］は、シリアルパラレル変換回路１０が変換前シリアルデータ信号ＴＯＵＴ１〜ＴＯＵＴ４をシリアルパラレル変換して出力したものである。このテスト用のパラレルデータ信号ＴＲＴ［２７：０］は、テストモードにおいてデータ用セレクター６０を介してデータラッチ回路９０に入力される。またテストモードにおいてテスト用のクロック信号ＴＲＣＫがクロック用セレクター８０を介してデータラッチ回路９０に入力される。そしてデータラッチ回路９０が、テスト用のクロック信号ＴＲＣＫのエッジ（立ち上がり又は立ち下がり）でテスト用のパラレルデータ信号ＴＲＴ［２７：０］をラッチする。

後述するように、シリアルパラレル変換回路１０はシフトレジスターで構成されており、テスト用のクロック信号ＴＳＣＬＫに同期して変換前シリアルデータ信号ＴＯＵＴ１〜ＴＯＵＴ４を取り込む。そのため、パラレルデータ信号ＴＲＴ［２７：０］が正しいビット列になるのは７クロックに１回である。本実施形態によれば、クロック生成回路７０がテスト用のクロック信号ＴＳＣＬＫに基づいてクロック信号ＴＲＣＫを生成することで、データラッチ回路９０が適切なタイミングでテスト用のパラレルデータ信号ＴＲＴ［２７：０］をラッチできる。具体的には、クロック生成回路７０は、テスト用のクロック信号ＴＳＣＬＫを７分周し、その分周クロック信号の位相（エッジタイミング）を調整することで、パラレルデータ信号ＴＲＴ［２７：０］を正しくラッチできるクロック信号ＴＲＣＫを生成できる。

なお、上記のようにテスト用のクロック入力端子ＴＴＳＣＬＫを設ける場合に限定されず、テスト用のクロック信号を差動入力のクロック入力端子ＴＣＫ、ＴＣＫＸから入力してもよい。この場合、シリアルデータ信号と同様にテスターのＤＣ出力チャンネル等を用いて疑似的に差動のクロック信号をクロック入力端子ＴＣＫ、ＴＣＫＸに入力する。そして、ＤＬＬ回路１５０に入力される前のコンパレーターＣＰＣＫの出力信号をテスト用のクロック信号としてシリアルパラレル変換回路１０とクロック生成回路７０に入力する。このようにすれば、テスト用のクロック入力端子ＴＴＳＣＬＫを省略して端子数を節約できる。

受信回路１００は、差動入力のクロック信号ＣＫ、ＣＫＸに基づいて、受信回路１００からのパラレルデータ信号ＲＴ［２７：０］をラッチするためのクロック信号ＲＣＫを出力する。そしてクロック用セレクター８０は、通常動作モードにおいては、受信回路１００からのクロック信号ＲＣＫを選択し、テストモードにおいては、クロック生成回路７０からのクロック信号ＴＲＣＫを選択する。クロック用セレクター８０は、各モードにおいて選択したクロック信号を、クロック信号ＳＲＣＫとしてデータラッチ回路９０に出力する。

具体的には、通常動作モードとテストモードは、テストモード設定端子ＴＴＳＭＯＤＥから入力されるテストモード設定信号ＴＳＭＯＤＥによって設定される（切り替えられる）。クロック用セレクター８０は、このテストモード設定信号ＴＳＭＯＤＥに応じて、２つのクロック信号ＲＣＫ、ＴＲＣＫのいずれか一方を選択する。テストモード設定信号ＴＳＭＯＤＥは、ハイレベル（高電位側電源電圧のレベル）又はローレベル（低電位側電源電圧のレベル）の信号である。製品の回路基板に回路装置が実装された状態では、テストモード設定端子ＴＴＳＭＯＤＥは基板上において通常動作モードの信号レベルに固定されている。また、テスト時にはテストモード設定端子ＴＴＳＭＯＤＥにテストモードの信号レベルが入力される。ここで、通常動作モードとは、製品に組み込まれた回路装置が動作する状態と同様の状態で回路装置が動作するモードであり、回路装置の通常（非テスト時）の信号経路や機能で動作するモードである。テストモードとは、回路装置の故障（信号経路や機能が正常に実現されているか否か）を検出するためのモードである。

このようにクロック用セレクター８０を設けたことで、テストモードにおいて、テスト用のクロック信号ＴＳＣＬＫに基づいてシリアルパラレル変換されたパラレルデータ信号ＴＲＴ［２７：０］を、テスト用のクロック信号ＴＳＣＬＫから生成されたクロック信号ＴＲＣＫでデータラッチ回路９０がラッチできる。即ち、テスターから入力されるテスト用のクロック信号ＴＳＣＬＫとシリアルデータ信号（Ｄ１、Ｄ１Ｘ等）に同期したテストモードにおけるデータ受信を実現できる。

なお、クロック用セレクター８０が出力するクロック信号ＳＲＣＫはロジック回路５０にも供給され、ロジック回路５０は、このクロック信号ＳＲＣＫを動作クロックとしてデータ処理を行う。

データ用セレクター６０は、通常動作モードでは、受信回路１００からのパラレルデータ信号ＲＴ［２７：０］を選択してロジック回路５０に出力し、テストモードでは、シリアルパラレル変換回路１０からのテスト用のパラレルデータ信号ＴＲＴ［２７：０］を選択してロジック回路５０に出力する。具体的には、データ用セレクター６０は、テストモード設定端子ＴＴＳＭＯＤＥから入力されるテストモード設定信号ＴＳＭＯＤＥに応じて、２組のパラレルデータ信号ＲＴ［２７：０］、ＴＲＴ［２７：０］のいずれか一方を選択する。そして、データ用セレクター６０は、各モードにおいて選択したパラレルデータ信号をパラレルデータ信号ＳＲＴ［２７：０］としてデータラッチ回路９０に出力し、データラッチ回路９０は、パラレルデータ信号ＳＲＴ［２７：０］をクロック信号ＳＲＣＫでラッチする。データラッチ回路９０は、例えば２８ビットのパラレルデータ信号ＳＲＴ［２７：０］をラッチする２８個のフリップフロップ回路で構成される。なお、データラッチ回路９０はロジック回路５０の外部（データ用セレクター６０とロジック回路５０の間）に設けられてもよい。

このようにすれば、テストモードにおいて、データ用セレクター６０がシリアルパラレル変換回路１０からのパラレルデータ信号ＴＲＴ［２７：０］を選択することで、テスターからのテストパターンをロジック回路５０に入力することが可能となる。これにより、ＤＣ出力チャンネル等を用いた疑似的なテストパターンによって、ロジック回路５０のファンクションテストを実現できる。

上記ではテスト用に設けたシリアルパラレル変換回路１０を一体のものとして説明しているが、実際には各チャンネルに対応したシリアルパラレル変換回路が設けられる。即ち、受信回路１００は、差動入力のシリアルデータ信号として第１〜第ｎチャンネル（ｎは２以上の整数）のシリアルデータ信号を受信する。そして、シリアルパラレル変換回路１０は、第１〜第ｎチャンネルのシリアルデータ信号に対応する第１〜第ｎのシリアルパラレル変換回路を有する。

図４の構成例では、受信回路１００は第１〜第４チャンネル（ｎ＝４）のシリアルデータ信号を受信する。ｉを１≦ｉ≦ｎ＝４の整数とする場合に、データ入力端子ＴＤｉ、ＴＤｉＸから入力されるシリアルデータ信号Ｄｉ、ＤｉＸが第ｉチャンネルのシリアルデータ信号である。また、シリアルパラレル変換回路１０は第１〜第４のシリアルパラレル変換回路ＳＰＣ１〜ＳＰＣ４を有する。第ｉのシリアルパラレル変換回路ＳＰＣｉは、第ｉチャンネルのシリアルデータ信号Ｄｉ、ＤｉＸが受信回路１００によってシリアルパラレル変換される前のシリアルデータ信号ＴＯＵＴｉをシリアルパラレル変換し、パラレルデータ信号ＴＤＯｉ［６：０］を出力する。そして、４組のパラレルデータ信号ＴＤＯ１［６：０］、ＴＤＯ２［６：０］、ＴＤＯ３［６：０］、ＴＤＯ４［６：０］を１組のパラレルデータ信号にまとめたものがパラレルデータ信号ＴＲＴ［２７：０］となる。

このように各チャンネルのシリアルデータ信号Ｄｉ、ＤｉＸに対応するシリアルパラレル変換回路ＳＰＣｉを設けることで、受信回路１００でシリアルデータ信号を受信した場合と同様のパラレルデータ信号を得ることが可能となる。即ち、受信回路１００においても各チャンネルに対応したシリアルパラレル変換回路が設けられており（例えば図１０）、テストモードにおいても、それと同等な構成でシリアルパラレル変換を行うことで、実動作に近い動作でロジック回路５０をファンクションテストできる。

なお、リセット信号入力端子ＴＸＲＳＴからはリセット信号ＸＲＳＴが入力される。リセット信号ＸＲＳＴがアクティブ（例えばローレベル）となった場合、第１〜第４のシリアルパラレル変換回路ＳＰＣ１〜ＳＰＣ４、クロック生成回路７０、データラッチ回路９０がリセット状態となる。また、更にロジック回路５０のリセット状態がリセット信号ＸＲＳＴで制御されてもよい。

４．シリアルパラレル変換回路
図５に、第１のシリアルパラレル変換回路ＳＰＣ１の詳細な構成例を示す。第２〜第４のシリアルパラレル変換回路ＳＰＣ２〜ＳＰＣ４も同様の構成である。

第１のシリアルパラレル変換回路ＳＰＣ１は、シフトレジスター型に順に接続されたフリップフロップ回路ＦＦ１〜ＦＦ７を含む。フリップフロップ回路ＦＦ１には受信回路１００からの変換前シリアルデータ信号ＴＯＵＴ１が入力され、その変換前シリアルデータ信号ＴＯＵＴ１をテスト用のクロック信号ＴＳＣＬＫでラッチする。フリップフロップ回路ＦＦ２〜ＦＦ７には前段のフリップフロップ回路の出力信号が入力され、その前段のフリップフロップ回路の出力信号をテスト用のクロック信号ＴＳＣＬＫでラッチする。フリップフロップ回路ＦＦ１〜ＦＦ７の出力信号は、それぞれ信号ＴＤＯ１［０］〜ＴＤＯ１［６］であり、パラレルデータ信号ＴＤＯ１［６：０］が第１のシリアルパラレル変換回路ＳＰＣ１の出力信号となる。

５．回路装置の動作
図６に、テストモードにおける回路装置４００の動作タイミングチャートを示す。図６に示すように、データ信号ＴＡ［２７：０］、ＴＢ［２７：０］、ＴＣ［２７：０］が順次にシリアルデータ信号として受信回路１００に入力されているとする。この２８ビットのデータ信号のＬＳＢから７ビットずつが、それぞれ第１〜第４チャンネルに割り当てられている。各データ信号は、クロック生成回路７０が生成するクロック信号ＴＲＣＫの１周期において伝送される。

以下、第１のシリアルパラレル変換回路ＳＰＣ１がデータ信号ＴＢ［６：０］をシリアルパラレル変換する場合を例にとって説明する。信号ＴＯＵＴ１＝ＴＢ［６］がフリップフロップ回路ＦＦ１に入力され、クロック信号ＴＳＣＬＫが立ち上がると、フリップフロップ回路ＦＦ１の出力信号はＴＤＯ１［０］＝ＴＢ［６］となる。次の信号ＴＯＵＴ１＝ＴＢ［５］がフリップフロップ回路ＦＦ１に入力され、クロック信号ＴＳＣＬＫが立ち上がると、フリップフロップ回路ＦＦ１、ＦＦ２の出力信号はＴＤＯ１［０］＝ＴＢ［５］、ＴＤＯ１［１］＝ＴＢ［６］となる。そして、クロック信号ＴＳＣＬＫの７回目の立ち上がりで、フリップフロップ回路ＦＦ１〜ＦＦ７の出力信号はＴＤＯ１［６：０］＝ＴＢ［６：０］となる。正しいパラレルデータ信号ＴＤＯ１［６：０］＝ＴＢ［６：０］が出力されるのは、クロック信号ＴＳＣＬＫの７回目の立ち上がりから８回目の立ち上がりまでの期間だけである。この期間内にクロック生成回路７０がクロック信号ＴＲＣＫを立ち上げ、データラッチ回路９０がＴＲＴ［６：０］＝ＴＤＯ１［６：０］＝ＴＢ［６：０］をラッチし、パラレルデータ信号ＰＤＳ［６：０］＝ＴＢ［６：０］を出力する。なお、ＰＤＳ［６：０］はデータラッチ回路９０がラッチしてロジック回路５０へ出力するパラレルデータ信号である。

６．クロック生成回路
図７に、クロック生成回路７０の詳細な構成例を示す。また図８に、クロック生成回路７０の動作タイミングチャートを示す。なお、図８では変換前シリアルデータ信号ＴＯＵＴ１〜ＴＯＵＴ４のうちＴＯＵＴ１のみを図示し、ＴＯＵＴ２〜ＴＯＵＴ４の図示を省略している。

クロック生成回路７０は、分周回路７２、位相調整回路７４を含む。分周回路７２は、テスト用クロック入力端子ＴＴＳＣＬＫから入力されるテスト用のクロック信号を７分周し、その７分周されたクロック信号ＢＣＫ（以下、分周クロック信号）を出力する。位相調整回路７４は、分周回路７２からの分周クロック信号ＢＣＫの位相を調整し（位相を遅らせ）、その位相が調整されたクロック信号ＴＲＣＫを出力する。位相調整回路７４は、パラレルデータ信号ＴＲＴ［２７：０］を正しくラッチできるようにクロック信号ＴＲＣＫの位相を調整する。位相調整回路７４は、例えば不図示のレジスター部等から入力される制御信号ＣＴＩＮに基づいて位相の遅延量を設定する。

図８に示すように、リセット信号ＸＲＳＴがタイミングＡ１でローレベル（非アクティブ）になると、分周回路７２は、タイミングＡ１の後の最初のクロック信号ＴＳＣＬＫの立ち上がり（タイミングＡ２）からクロック信号ＴＳＣＬＫの分周を開始する。分周回路７２は、クロック信号ＴＳＣＬＫの立ち上がりで分周動作を行う。

位相調整回路７４は、分周クロック信号ＢＣＫを所定の期間Ｂ１だけ遅延させる。この例では、所定の期間Ｂ１はクロック信号ＴＳＣＬＫの１．５周期である。例えば、位相調整回路７４は、クロック信号ＴＳＣＬＫの立ち下がりで動作するシフトレジスター（例えば７段）と、そのシフトレジスターを構成する複数のフリップフロップ回路の出力のいずれかを制御信号ＣＴＩＮに基づいて選択するセレクターと、を含む。シフトレジスターには分周クロック信号ＢＣＫが入力されており、複数のフリップフロップ回路の出力は順にクロック信号ＴＳＣＬＫの１周期ずつ遅延している。この例では、例えば２段目のフリップフロップ回路の出力をセレクターが選択し、クロック信号ＴＲＣＫとして出力している。

以上のようにして、クロック生成回路７０は、リセット信号ＸＲＳＴによるリセット解除を基準とする所定のタイミングが、テスト用のパラレルデータ信号ＴＲＴ［２７：０］のラッチタイミングとなるクロック信号ＴＲＣＫを生成する。

具体的には、リセット信号ＸＲＳＴによるリセット解除を基準とする所定のタイミングは、クロック信号ＴＲＣＫが立ち上がるタイミングＡ３である。これは、リセット解除されたタイミングＡ１から、分周クロック信号ＢＣＫが立ち上がるまでの期間Ｂ２と遅延期間Ｂ１とを足した期間が経過したタイミングである。リセット解除されたタイミングＡ１を基準としてシリアルデータ信号ＴＡ［６：０］の転送が開始されるタイミングＡ４に応じて、テスト用のパラレルデータ信号ＴＲＴ［２７：０］のラッチタイミングが決まっている。そのため、遅延期間Ｂ１は、シリアルデータ信号ＴＡ［６：０］の転送が開始されるタイミングＡ４に応じて設定される。

このようにリセット解除を基準としてクロック信号ＴＲＣＫを生成することで、同様にリセット解除を基準とするシリアルデータ信号ＴＡ［６：０］の転送開始タイミングに応じたラッチタイミングを実現できる。シリアルデータ信号ＴＡ［６：０］の転送開始タイミングでテスト用のパラレルデータ信号ＴＲＴ［２７：０］のラッチタイミングが決まるので、リセット解除を基準としてクロック信号ＴＲＣＫを生成することで、正しいラッチタイミングのクロック信号ＴＲＣＫを生成できる。

７．変形例
図９に、回路装置の変形構成例を示す。回路装置４００は、受信回路１００、シリアルパラレル変換回路１０、データ用セレクター６０、ロジック回路５０、クロック生成回路７０、クロック用セレクター８０、データ入力端子ＴＤ１、ＴＤ１Ｘ、ＴＤ２、ＴＤ２Ｘ、ＴＤ３、ＴＤ３Ｘ、ＴＤ４、ＴＤ４Ｘ、クロック入力端子ＴＣＫ、ＴＣＫＸ、テスト用クロック入力端子ＴＴＳＣＬＫ、リセット信号入力端子ＴＸＲＳＴ、テストモード設定端子ＴＴＳＭＯＤＥ、論理積回路３０（広義にはリセット信号出力回路）を含む。シリアルパラレル変換回路１０は、第１〜第４のシリアルパラレル変換回路ＳＰＣ１〜ＳＰＣ４を含む。なお、既に説明した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。

テストモード設定端子ＴＴＳＭＯＤＥには、テストモード設定信号ＴＳＭＯＤＥが入力される。そして、テストモード設定端子ＴＴＳＭＯＤＥから入力されるテストモード設定信号ＴＳＭＯＤＥが非アクティブである場合、シリアルパラレル変換回路１０はリセット状態になる。

具体的には、論理積回路３０にはリセット信号ＸＲＳＴとテストモード設定信号ＴＳＭＯＤＥが入力され、それらの信号の論理積をとった信号ＸＲＭＤを第１〜第４のシリアルパラレル変換回路ＳＰＣ１〜ＳＰＣ４とクロック生成回路７０に出力する。例えばリセット信号ＸＲＳＴはローレベルでアクティブであり、テストモード設定信号ＴＳＭＯＤＥはローレベルで通常動作モード（非アクティブ）、ハイレベルでテストモード（アクティブ）を表す。テストモード且つリセット解除のときのみ信号ＸＲＭＤがハイレベルとなり、第１〜第４のシリアルパラレル変換回路ＳＰＣ１〜ＳＰＣ４とクロック生成回路７０のリセットが解除される。これらの回路のリセット状態とは、例えばフリップフロップ回路の保持データがリセットされた状態、或いは入力信号を遮断することによって内部ロジックが動かないようにされた状態等である。なお、テストモード専用でない回路（例えばロジック回路５０等）にはリセット信号ＸＲＳＴが供給される。

このように、テストモード設定信号ＴＳＭＯＤＥが非アクティブである場合にシリアルパラレル変換回路１０がリセット状態になるように構成することで、テストモードでないときにシリアルパラレル変換回路１０をリセット状態にして消費電力を節約できる。また同様にテストモードでないときには用いないクロック生成回路７０をリセット状態にすることで、通常動作モードでの消費電力を節約できる。

８．受信回路、送信回路
図１０に、受信回路１００の詳細な構成例を示す。受信回路１００は、コンパレーターＣＰ１〜ＣＰ４、受信用シリアルパラレル変換回路１１０、１２０、１３０、１４０、サンプリングクロック生成回路１７０、クロック出力回路１６０を含む。以下、第１チャンネルを例にとって説明するが、第２〜第４チャンネルについても同様の動作を行う。

コンパレーターＣＰ１には、差動入力のシリアルデータ信号Ｄ１、Ｄ１Ｘが入力される。コンパレーターＣＰ１は、差動入力のシリアルデータ信号Ｄ１、Ｄ１Ｘをハイレベル又はローレベルのデジタル信号に変換し、そのデジタル信号を変換前シリアルデータ信号ＴＯＵＴ１として出力する。

サンプリングクロック生成回路１７０は、差動入力のクロック信号ＣＫ、ＣＫＸからサンプリングクロック信号ＣＫ１〜ＣＫ７を生成する。具体的には、サンプリングクロック生成回路１７０は、差動入力のクロック信号ＣＫ、ＣＫＸをハイレベル又はローレベルのデジタル信号（クロック信号）に変換するコンパレーターＣＰＣＫと、そのコンパレーターＣＰＣＫの出力からサンプリングクロック信号ＣＫ１〜ＣＫ７を生成するＤＬＬ回路１５０とを含む。サンプリングクロック信号ＣＫ１〜ＣＫ７は、差動入力の信号ＣＫ、ＣＫＸの１／７の周波数で７相のクロック信号である。サンプリングクロック信号ＣＫ１〜ＣＫ７のエッジタイミング（位相）は、それぞれ変換前シリアルデータ信号ＴＯＵＴ１の第１〜第７ビット（例えば図６のＴＢ［０］〜ＴＢ［６］）をラッチできるタイミングになっている。

通常動作モードでは、受信用シリアルパラレル変換回路１１０が、サンプリングクロック信号ＣＫ１〜ＣＫ７に基づいてコンパレーターＣＰ１の出力のサンプリングとシリアルパラレル変換を行う。即ち、受信用シリアルパラレル変換回路１１０は、変換前シリアルデータ信号ＴＯＵＴ１の第１〜第７ビットをそれぞれサンプリングクロック信号ＣＫ１〜ＣＫ７でラッチ（サンプリング）し、そのラッチした信号をパラレルデータ信号ＲＴ［６：０］として出力する。受信回路１００は、受信用シリアルパラレル変換回路１１０からのパラレルデータ信号ＲＴ［６：０］をロジック回路５０に出力する。

テストモードでは、受信回路１００は、コンパレーターＣＰ１の出力を、受信用シリアルパラレル変換回路１１０を介さずに変換前シリアルデータ信号ＴＯＵＴ１としてシリアルパラレル変換回路１０に出力する。このとき、サンプリングクロック生成回路１７０や受信用シリアルパラレル変換回路１１０、１２０、１３０、１４０をリセット状態に設定してもよい。

クロック出力回路１６０は、ＤＬＬ回路１５０からのサンプリングクロック信号ＣＫ１〜ＣＫ７と制御信号ＣＮＴＬを受けて、通常動作モード用のクロック信号ＲＣＫを出力する。例えば、サンプリングクロック信号ＣＫ１〜ＣＫ７のいずれかを制御信号ＣＮＴＬに基づいて選択してクロック信号ＲＣＫとして出力してもよい。

このように、受信回路１００には第１〜第４チャンネルに対応した受信用シリアルパラレル変換回路１１０、１２０、１３０、１４０が設けられている。図４等で説明したように、本実施形態では同様に第１〜第４チャンネルに対応したテストモード用のシリアルパラレル変換回路ＳＰＣ１〜ＳＰＣ４を設けている。これにより、テストモードにおいても受信回路１００と同等な構成でテスターからの疑似的なシリアルデータ信号を受信して、シリアルパラレル変換を行うことができる。

図１１に、送信回路２００の詳細な構成例を示す。送信回路２００は、出力回路ＱＣ１〜ＱＣ４、ＱＣＣＫ、パラレルシリアル変換回路２１０、２２０、２３０、２４０、クロック出力回路２５０、ＰＬＬ（Phase Looked Loop）回路２６０を含む。以下、第１チャンネルを例にとって説明するが、第２〜第４チャンネルについても同様の動作を行う。

ＰＬＬ回路２６０は、クロック信号ＴＳＴＣＫを逓倍し、その逓倍したクロック信号から７相のクロック信号ＰＣＫ１〜ＰＣＫ７を生成する。クロック信号ＰＣＫ１〜ＰＣＫ７のエッジタイミング（位相）は、それぞれパラレルデータ信号ＤＡ［６：０］の第１〜第７ビット（ＤＡ［０］〜ＤＡ［６］）をシリアルデータ信号ＳＲ１として出力するタイミングになっている。イネーブル信号ＥＮは、ＰＬＬ回路２６０と出力回路ＱＣ１〜ＱＣ４、ＱＣＣＫの動作（又は出力）をイネーブル又はディスイネーブルにする制御信号である。

パラレルシリアル変換回路２１０は、クロック信号ＰＣＫ１〜ＰＣＫ７に基づいてパラレルデータ信号ＤＡ［６：０］のサンプリングとパラレルシリアル変換を行う。即ち、パラレルシリアル変換回路２１０は、パラレルデータ信号ＤＡ［６：０］の第１〜第７ビットをそれぞれクロック信号ＰＣＫ１〜ＰＣＫ７でラッチ（サンプリング）し、そのラッチした信号をシリアルデータ信号ＳＲ１として出力する。

出力回路ＱＣ１は、シリアルデータ信号ＳＲ１を差動のシリアルデータ信号Ｑ１、Ｑ１Ｘに変換し、その差動の電流信号で伝送ラインを駆動する。出力回路ＱＣ１は、例えば電流の出力方向をスイッチング可能な電流源で構成され、シリアルデータ信号ＳＲ１の論理レベルに応じて電流源が電流の出力方向をスイッチングすることで、差動のシリアルデータ信号Ｑ１、Ｑ１Ｘを出力する。

クロック出力回路２５０は、ＰＬＬ回路２６０からのクロック信号ＰＣＫ１〜ＰＣＫ７を受けて、データ伝送用のクロック信号ＣＧを出力する。例えば、クロック信号ＰＣＫ１〜ＰＣＫ７のいずれかを選択してクロック信号ＣＧとして出力してもよい。出力回路ＱＣＣＫは、クロック信号ＣＧを差動のクロック信号ＱＣＫ、ＱＣＫＸに変換し、その差動の電流信号で伝送ラインを駆動する。出力回路ＱＣＣＫの構成は、出力回路ＱＣ１の構成と同様である。

９．電気光学装置、電子機器
図１２に、本実施形態の回路装置を適用できる電気光学装置と電子機器の構成例を示す。本実施形態の電子機器として、例えば車載表示装置（例えばメーターパネル等）、プロジェクターや、テレビション装置、情報処理装置（コンピューター）、携帯型情報端末、カーナビゲーションシステム、携帯型ゲーム端末等の、表示装置を搭載する種々の電子機器を想定できる。

図１２に示す電子機器は、電気光学装置３５０、ＣＰＵ３１０（広義には処理装置）、記憶部３２０、ユーザーインターフェース部３３０、データインターフェース部３４０を含む。電気光学装置３５０は表示コントローラー３００（ホストコントローラー）、表示ドライバー３６０、表示パネル３７０を含む。この構成例では、表示コントローラー３００が図４等で説明した回路装置４００に対応する。

表示パネル３７０は例えばマトリックス型の液晶表示パネルである。或は、表示パネル３７０は自発光素子を用いたＥＬ（Electro-Luminescence）表示パネルであってもよい。例えば、ガラス基板に表示パネル３７０が形成され、そのガラス基板に表示ドライバー３６０が実装され、ガラス基板に接続される回路基板（プリント基板）に表示コントローラー３００が実装される。これらのガラス基板と回路基板を含むモジュールとして電気光学装置が構成される。なお、表示コントローラー３００、表示ドライバー３６０、表示パネル３７０はモジュールとして構成されずに個々の部品として電子機器に組み込まれてもよい。

ユーザーインターフェース部３３０は、ユーザーからの種々の操作を受け付けるインターフェース部である。例えば、ボタンやマウス、キーボード、表示パネル３７０に装着されたタッチパネル等で構成される。データインターフェース部３４０は、画像データや制御データの入出力を行うインターフェース部である。例えばＵＳＢ等の有線通信インターフェースや、或は無線ＬＡＮ等の無線通信インターフェースである。記憶部３２０は、データインターフェース部３４０から入力された画像データを記憶する。或は、記憶部３２０は、ＣＰＵ３１０や表示コントローラー３００のワーキングメモリーとして機能する。ＣＰＵ３１０は、電子機器の各部の制御処理や種々のデータ処理を行う。表示コントローラー３００は表示ドライバー３６０の制御処理を行う。例えば、表示コントローラー３００は、データインターフェース部３４０や記憶部３２０からＣＰＵ３１０を介して転送された画像データを、表示ドライバー３６０が受け付け可能な形式に変換し、その変換された画像データを表示ドライバー３６０へ出力する。ＣＰＵ３１０は送信回路２００を含み、表示コントローラー３００は受信回路１００を含み、送信回路２００から受信回路１００へＬＶＤＳのシリアルデータ伝送で画像データが転送される。表示ドライバー３６０は、表示コントローラー３００から転送された画像データに基づいて表示パネル３７０を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また受信回路、シリアルパラレル変換回路、回路装置、電気光学装置、電子機器の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…シリアルパラレル変換回路、３０…論理積回路、５０…ロジック回路、
６０…データ用セレクター、７０…クロック生成回路、７２…分周回路、
７４…位相調整回路、８０…クロック用セレクター、９０…データラッチ回路、
１００…受信回路、
１１０，１２０，１３０，１４０…受信用シリアルパラレル変換回路、
１５０…ＤＬＬ回路、１６０…クロック出力回路、
１７０…サンプリングクロック生成回路、２００…送信回路、
２１０，２２０，２３０，２４０…パラレルシリアル変換回路、
２５０…クロック出力回路、２６０…ＰＬＬ回路、３００…表示コントローラー、
３１０…ＣＰＵ、３２０…記憶部、３３０…ユーザーインターフェース部、
３４０…データインターフェース部、３５０…電気光学装置、
３６０…表示ドライバー、３７０…表示パネル、４００…回路装置、６００…テスター、
ＣＫ，ＣＫＸ…差動入力のクロック信号、ＣＰ１〜ＣＰ４，ＣＰＣＫ…コンパレーター、
Ｄ１，Ｄ１Ｘ…シリアルデータ信号、Ｄ２，Ｄ２Ｘ…シリアルデータ信号、
Ｄ３，Ｄ３Ｘ…シリアルデータ信号、Ｄ４，Ｄ４Ｘ…シリアルデータ信号、
ＲＴ［６：０］…パラレルデータ信号、ＲＴ［２７：０］…パラレルデータ信号、
ＳＰＣ１〜ＳＰＣ４…第１〜第４のシリアルパラレル変換回路、
ＴＯＵＴ１…変換前シリアルデータ信号、ＴＲＣＫ…クロック信号、
ＴＲＴ［６：０］…テスト用のパラレルデータ信号、
ＴＲＴ［２７：０］…テスト用のパラレルデータ信号、
ＴＳＣＬＫ…テスト用のクロック信号、ＴＳＭＯＤＥ…テストモード設定信号、
ＴＴＳＣＬＫ…テスト用クロック入力端子、ＴＴＳＭＯＤＥ…テストモード設定端子、
ＸＲＳＴ…リセット信号

Claims (11)

1. 差動入力のシリアルデータ信号を受信し、前記差動入力のシリアルデータ信号のシリアルパラレル変換を行ってパラレルデータ信号を出力する受信回路と、
   前記パラレルデータ信号が供給されるロジック回路と、
   前記受信回路から前記シリアルパラレル変換前のシリアルデータ信号である変換前シリアルデータ信号を受けて、前記変換前シリアルデータ信号をテスト用のパラレルデータ信号に変換し、テストモードにおいて前記テスト用のパラレルデータ信号を前記ロジック回路に供給するシリアルパラレル変換回路と、
   を含むことを特徴とする回路装置。
2. 請求項１において、
   テスト用のクロック信号が入力されるテスト用クロック入力端子を含み、
   前記シリアルパラレル変換回路は、
   前記テスト用クロック入力端子から入力される前記テスト用のクロック信号に基づいて、前記変換前シリアルデータ信号のシリアルパラレル変換を行うことを特徴とする回路装置。
3. 請求項２において、
   前記テスト用のクロック信号に基づいて、前記テスト用のパラレルデータ信号をラッチするためのクロック信号を生成するクロック生成回路を含むことを特徴とする回路装置。
4. 請求項３において、
   クロック用セレクターを含み、
   前記受信回路は、
   差動入力のクロック信号に基づいて、前記受信回路からの前記パラレルデータ信号をラッチするためのクロック信号を出力し、
   前記クロック用セレクターは、
   通常動作モードにおいては、前記受信回路からのクロック信号を選択し、前記テストモードにおいては、前記クロック生成回路からのクロック信号を選択することを特徴とする回路装置。
5. 請求項３又は４において、
   前記クロック生成回路は、
   リセット信号によるリセット解除を基準とする所定のタイミングが前記テスト用のパラレルデータ信号のラッチタイミングとなるクロック信号を、前記テスト用のパラレルデータ信号をラッチするためのクロック信号として生成することを特徴とする回路装置。
6. 請求項１乃至５のいずれかにおいて、
   前記受信回路は、
   前記差動入力のシリアルデータ信号が入力されるコンパレーターと、差動入力のクロック信号からサンプリングクロック信号を生成するサンプリングクロック生成回路と、受信用シリアルパラレル変換回路と、を有し、
   通常動作モードでは、前記受信用シリアルパラレル変換回路が、前記サンプリングクロック信号に基づいて前記コンパレーターの出力のサンプリングとシリアルパラレル変換を行い、前記受信回路は、前記受信用シリアルパラレル変換回路からの前記パラレルデータ信号を前記ロジック回路に出力し、
   前記テストモードでは、前記受信回路は、前記コンパレーターの出力を、前記受信用シリアルパラレル変換回路を介さずに前記変換前シリアルデータ信号として前記シリアルパラレル変換回路に出力することを特徴とする回路装置。
7. 請求項１乃至６のいずれかにおいて、
   通常動作モードでは、前記受信回路からの前記パラレルデータ信号を選択して前記ロジック回路に出力し、前記テストモードでは、前記シリアルパラレル変換回路からの前記テスト用のパラレルデータ信号を選択して前記ロジック回路に出力するデータ用セレクターを含むことを特徴とする回路装置。
8. 請求項１乃至７のいずれかにおいて、
   テストモード設定信号が入力されるテストモード設定端子を含み、
   前記テストモード設定端子から入力される前記テストモード設定信号が非アクティブである場合、前記シリアルパラレル変換回路はリセット状態になることを特徴とする回路装置。
9. 請求項１乃至８のいずれかにおいて、
   前記受信回路は、
   前記差動入力のシリアルデータ信号として第１〜第ｎチャンネル（ｎは２以上の整数）のシリアルデータ信号を受信し、
   前記シリアルパラレル変換回路は、
   前記第１〜第ｎチャンネルのシリアルデータ信号に対応する第１〜第ｎのシリアルパラレル変換回路を有することを特徴とする回路装置。
10. 請求項１乃至９のいずれかに記載された回路装置と、
    表示パネルと、
    前記回路装置からの画像データ信号に基づいて前記表示パネルを駆動する表示ドライバーと、
    を含むことを特徴とする電気光学装置。
11. 請求項１乃至９のいずれかに記載された回路装置を含むことを特徴とする電子機器。

Images