CN112349255A - 液晶显示装置 - Google Patents

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Abstract

本发明公开一种液晶显示装置。从外部向所述液晶显示装置供给多个串行数据，SI信号选择电路根据串行数据选择信号，在包含在多个串行数据中的一个串行数据和多个串行数据之间切换作为处理对象而取入的数据。作为处理对象而由SI信号选择电路取入的数据由数据转换电路转换为并行数据。基于串行时钟的一个时钟脉冲，对多个串行数据并行地实施串行‑并行转换处理。

Description

液晶显示装置
技术领域
以下公开涉及一种液晶显示装置，尤其涉及一种在像素电路中具有存储电路的液晶显示装置。
背景技术
近年来，为了降低功耗，开发了一种在像素电路内具有存储电路的液晶显示装置。这种液晶显示装置被称为“存储液晶”等。通常，在存储液晶中，能够对每个像素保持1比特的数据，并且在长时间显示相同内容的图像或变化很小的图像时，使用保持在存储电路中的数据进行图像显示。在存储液晶中，一旦将数据写入存储电路，则写入到该存储电路内的数据的内容就会被保持，直到下一次重写。因此，在图像内容变化前后的时段以外的时段内，几乎不消耗功率。因此，能够通过存储液晶实现低功耗化。
在日本特开2012-194582号公报中公开了这种存储液晶的一个示例。在日本特开2012-194582号公报所公开的存储液晶中，通过串行传输从面板外部供给包含图像数据的串行数据。在串行数据中添加标志，基于该标志、串行时钟以及串行芯片选择信号，在定时发生器内生成各种定时信号。
根据上述日本特开2012-194582公报中公开的存储液晶，从外部接收数据所需的信号线的根数明显少。因此，能够获得装置小型化等效果。但由于只设置了1根传输串行数据的串行数据线，所以在1个时钟(串行时钟的1个时钟脉冲)内只能处理1个数据。因此，在设置在显示部中的像素数量增加时，会产生不能满足屏幕重写频率规格的情况。关于这一点，例如，如果时钟频率为1MHz，屏幕重写频率规格为30Hz，则可设定的最大像素数为“240×137”。在该情况下，如果设置于显示部的像素数超过“240×137”，则不能满足屏幕重写频率规格。
此外，在日本特2017-116661号公报中，关于存储液晶也公开了使用MIPI等串行接口的配置。另外，关于以下公开，日本特开2010-233002号公报还公开了一种通信装置，该通信装置具有多个端口，并且根据数据传输速率来改变要使用的端口的数量。
然而，在日本特开2010-233002号公报中公开的通信装置在将串行数据转换为并行数据并传输该并行数据时，适当地改变使用端口的数量。因此，即使将该通信装置的配置应用于日本特开2012-194582号公报或日本日本特开2017-116661号公报中公开的存储液晶，在1个时钟内可以处理的串行数据的数量也不会增加。
发明内容
本发明所要解决的技术问题
因此，以下公开涉及一种液晶显示装置，其目的是与以往相比增加能够满足屏幕重写频率规格的最大像素数。
解决问题的手段
(1)根据本发明一些实施方式的液晶显示装置是具有多个像素电路的液晶显示装置，该多个像素电路中的每一个都包含存储电路，所述液晶显示装置包括：
接口部，其用于从外部接受相当于图像数据的多个串行数据和串行时钟信号；
串行数据选择电路，其根据串行数据选择信号在包含在所述多个串行数据中的一个串行数据和所述多个串行数据之间切换作为处理对象而取入的数据；
串行数据转换电路，其进行将作为处理对象而由所述串行数据选择电路取入的数据转换为并行数据的串行-并行转换处理；以及
显示驱动电路，其基于通过所述串行-并行转换处理获得的并行数据，更新包含在所述多个像素电路中的存储电路内的数据，
所述串行数据转换电路能够基于所述串行时钟信号的一个时钟脉冲，对所述多个串行数据并行地实施所述串行-并行转换处理。
根据这种配置，在像素电路内具有存储电路的液晶显示装置中，向接口部中供给相当于图像数据的多个串行数据。在液晶显示装置中设置有对串行数据实施串行-并行转换处理的串行数据转换电路，串行数据转换电路能够基于串行时钟信号的一个时钟脉冲，对多个串行数据并行地实施串行-并行转换处理。这样，与以往相比，增加了1个时钟内可以处理的串行数据的数量，因此与以往相比，可以增加能够满足屏幕重写频率规格的最大像素数。
(2)另外，根据本发明一些实施方式的液晶显示装置包括上述(1)的配置，
所述串行数据转换电路以与所述多个串行数据一一对应的方式具有进行所述串行-并行转换处理的多个数据转换电路，
所述显示驱动电路包括：
第一数据驱动电路，其取入从所述多个数据转换电路中的、与所述一个串行数据对应的数据转换电路中输出的并行数据，并输出用于更新所述存储电路内的数据的数据信号；
第一输出控制电路，其根据所述串行数据选择信号，进行是否将从所述第一数据驱动电路中输出的数据信号供给到所述存储电路的控制；
第二数据驱动电路，其取入从所述多个数据转换电路中输出的并行数据，并输出用于更新所述存储电路内的数据的数据信号；以及
第二输出控制电路，其根据所述串行数据选择信号，进行是否将从所述第二数据驱动电路中输出的数据信号供给到所述存储电路的控制。
(3)另外，根据本发明一些实施方式的液晶显示装置除了上述(1)的配置之外，还包括：
供给切换电路，其进行供给到所述显示驱动电路的并行数据的切换，
所述串行数据转换电路具有：
第一数据转换电路，其对所述一个串行数据实施所述串行-并行转换处理；以及
第二数据转换电路，其对所述多个串行数据实施所述串行-并行转换处理，
所述供给切换电路根据所述串行数据选择信号，在从所述第一数据转换电路输出的并行数据和从所述第二数据转换电路输出的并行数据之间切换供给到所述显示驱动电路的并行数据。
(4)另外，根据本发明一些实施方式的液晶显示装置除了上述(3)的配置之外，还包括：
第一时钟信号生成电路，其生成作为处理对象而由所述串行数据选择电路而取入的数据是所述一个串行数据时的定时控制用时钟信号组；以及
第二时钟信号生成电路，其生成作为处理对象而由所述串行数据选择电路取入的数据是所述多个串行数据时的定时控制用时钟信号组，
所述供给切换电路根据所述串行数据选择信号，在由所述第一时钟信号生成电路生成的定时控制用时钟信号组和由所述第二时钟信号生成电路生成的定时控制用时钟信号组之间切换供给到所述显示驱动电路的定时控制用时钟信号组，
所述显示驱动电路基于经由所述供给切换电路从所述第一时钟信号生成电路或所述第二时钟信号生成电路供给的定时控制用时钟信号组，更新包含在所述多个像素电路中的存储电路内的数据，
n为2以上的整数，所述多个串行数据为n个串行数据，
由所述第二时钟信号生成电路生成的定时控制用时钟信号组的频率是由所述第一时钟信号生成电路生成的定时控制用时钟信号组的频率的n倍。
(5)另外，根据本发明一些实施方式的液晶显示装置除了上述(1)的配置之外，还包括：
时钟信号组生成电路，其根据所述串行数据选择信号，生成作为处理对象而由所述串行数据选择电路取入的数据是所述一个串行数据时的定时控制用时钟信号组或者作为处理对象而由所述串行数据选择电路取入的数据是所述多个串行数据时的定时控制用时钟信号组，
所述串行数据转换电路根据所述串行数据选择信号，对所述一个串行数据或所述多个串行数据实施所述串行-并行转换处理，
所述显示驱动电路基于由所述时钟信号组生成电路生成的定时控制用时钟信号组，更新包含在所述多个像素电路中的存储电路内的数据，
n为大于或等于2的整数，所述多个串行数据为n个串行数据，
作为处理对象而由所述串行数据选择电路取入的数据是所述多个串行数据时的定时控制用时钟信号组的频率是作为处理对象而由所述串行数据选择电路取入的数据是所述一个串行数据时的定时控制用时钟信号组的频率的n倍。
(6)另外，根据本发明一些实施方式的液晶显示装置是包括上述(1)至上述(5)中的任一个配置，
所述接口部从外部接受所述串行数据选择信号。
(7)另外，根据本发明一些实施方式的液晶显示装置除了上述(1)的配置之外，还包括：
串行数据选择信号生成电路，其生成所述串行数据选择信号，
所述串行数据包含用于生成所述串行数据选择信号的标志数据，
所述串行数据选择信号生成电路基于所述标志数据，生成所述串行数据选择信号。
(8)另外，根据本发明一些实施方式的液晶显示装置是具有多个像素电路的液晶显示装置，该多个像素电路中的每一个像素电路都包含存储电路，所述液晶显示装置包括：
接口部，其用于从外部接受相当于图像数据的多个串行数据和串行时钟信号；
串行数据转换电路，其进行将所述多个串行数据转换为并行数据的串行-并行转换处理；以及
显示驱动电路，其基于通过所述串行-并行转换处理获得的并行数据，更新包含在所述多个像素电路中的存储电路内的数据，
所述串行数据转换电路能够基于所述串行时钟信号的一个时钟脉冲，对所述多个串行数据并行地实施所述串行-并行转换处理。
通过参照附图对本发明详细地描述，使得本发明的这些和其他目的、特征、方面以及效果变得更加显而易见。
附图说明
图1是用于说明在第一实施方式中设置了4根串行数据线的图。
图2是示出了根据上述第一实施方式的液晶显示装置的整体结构的框图。
图3是示出了上述第一实施方式中有源区内的一个像素电路的详细结构的电路图。
图4是上述第一实施方式中的信号波形图(某个帧周期的开始时刻附近的信号波形图)。
图5是上述第一实施方式中的信号波形图(第1行以外的行对应的水平扫描周期的开始时刻附近的信号波形图)。
图6是示出了上述第一实施方式中SI信号选择电路的详细结构的电路图。
图7是示出了上述第一实施方式中时钟生成电路的详细结构的电路图。
图8是表示上述第一实施方式中时钟生成电路内的触发电路的动作的真值表。
图9是用于说明上述第一实施方式中时钟生成电路内的节点801的电位的变化的信号波形图。
图10是用于说明上述第一实施方式中时钟生成电路内的节点802的电位的变化的信号波形图。
图11是用于说明上述第一实施方式中时钟生成电路内的节点803的电位的变化的信号波形图。
图12是用于说明上述第一实施方式中设置于时钟生成电路内的OR电路的图。
图13是示出了上述第一实施方式中数据转换电路的结构的框图。
图14是示出了上述第一实施方式中串行-并行转换电路的详细结构的电路图。
图15是示出了上述第一实施方式中模式标志处理电路的详细结构的电路图。
图16是示出了上述第一实施方式中图像数据处理电路的详细结构的电路图。
图17是示出了上述第一实施方式中栅极线地址处理电路的示意性结构的框图。
图18是示出了上述第一实施方式中栅极选择信号生成电路的详细结构的电路图。
图19是示出了上述第一实施方式中栅极使能信号生成电路的详细结构的电路图。
图20是示出了上述第一实施方式中二进制驱动器20a的详细结构的电路图。
图21是示出了上述第一实施方式中二进制驱动器20b的详细结构的电路图。
图22是示出了上述第一实施方式中输出选择电路30a的详细结构的电路图。
图23是示出了上述第一实施方式中输出选择电路30b的详细结构的电路图。
图24是示出了上述第一实施方式中栅极驱动器的详细结构的电路图。
图25是示出了上述第一实施方式中栅极驱动器的1行的详细结构的电路图。
图26是示出了根据第二实施方式的液晶显示装置的整体结构的框图。
图27是上述第二实施方式中串行数据选择信号设定为低电平时的某个帧周期的开始时刻附近的信号波形图。
图28是上述第二实施方式中串行数据选择信号设定为低电平时的第1行以外的行对应的水平扫描周期的开始时刻附近的信号波形图。
图29是示出了上述第二实施方式中使用4根串行数据线时的时钟生成电路的详细结构的电路图。
图30是示出了上述第二实施方式中使用4根串行数据线时的数据转换电路的结构的框图。
图31是示出了上述第二实施方式中使用4根串行数据线时的数据转换电路内的串行-并行转换电路的详细结构的电路图。
图32是示出了上述第第二实施方式中定时发生器输出选择电路的部分结构的示意性电路图。
图33是示出了根据第三实施方式的液晶显示装置的整体结构的框图。
图34是示出了上述第三实施方式中时钟生成电路的详细结构的电路图。
图35是示出了上述第三实施方式中数据转换电路的结构的框图。
图36是示出了上述第三实施方式中串行-并行转换电路的详细结构的电路图。
图37是示出了根据第四实施方式的液晶显示装置的整体结构的框图。
具体实施方式
下面参照附图对实施方式进行说明。下面各实施方式中说明的液晶显示装置是上述的称为“存储液晶”的液晶显示装置。此外，在液晶显示装置的内部使用了大量的控制信号，下面通过符号相互识别这些控制信号。另外，对于具有相同功能的多个构成要素也通过符号相互识别。另外，在下面的说明中，对于各信号，假设高电平对应于逻辑值“1”，低电平对应于逻辑值“0”。
<1.第一实施方式>
<1.1整体结构和示意性动作>
图2是示出了根据第一实施方式的液晶显示装置的整体结构的框图。如图2所示，该液晶显示装置包括定时发生器10a、两个二进制驱动器20a,20b、两个输出选择电路30a,30b、栅极驱动器40以及有源区50。定时发生器10a包括SI信号选择电路100、时钟生成电路110a、四个数据转换电路140a(1)～140a(4)。
如图1所示，着眼于供给到液晶显示装置的信号，经由接口部11从外部向定时发生器供给串行数据SI1～SI4、串行数据选择信号SEL_SI、串行时钟SCLK以及串行芯片选择信号SCS。在上述日本特开2012-194582中公报公开的配置中，只设置了1根传输串行数据的串行数据线，但在本实施方式中设置了4根串行数据线。此外，能够通过串行数据选择信号SEL_SI选择(切换)使用1根串行数据线还是使用4根串行数据线。
对图2所示的各组件的示意性动作进行说明。定时发生器10a接受串行数据SI1～SI4、串行数据选择信号SEL_SI、串行时钟SCLK、串行芯片选择信号SCS以及控制信号ENDBITZ，输出栅极使能信号GEN、栅极选择信号GSEL、控制信号BCKZ、控制信号BCKBZ、控制信号BSPZ、控制信号INIZ、二进制数据BDAT1Z～BDAT4Z以及串行数据选择信号SEL_SI。此外，栅极使能信号GEN由1比特的4个数据组成，栅极选择信号GSEL由1比特的12个数据组成，二进制数据BDAT1Z～BDAT4Z分别由1比特的8个数据组成。
定时发生器10a内的SI信号选择电路100接受串行数据SI1～SI4和串行数据选择信号SEL_SI，基于串行数据选择信号SEL_SI输出串行数据SI1Z～SI4Z。
定时发生器10a内的时钟生成电路110a接受串行时钟SCLK、控制信号MODEBZ、控制信号ENDBITZ以及控制信号INIZ，输出控制信号BCKZ、控制信号BCKBZ、控制信号BSPZ、控制信号CKCTLZ、控制信号CKVIDEOZ、控制信号CKDEC1Z以及控制信号CKDEC2Z。
定时发生器10a内的数据转电路140a(1)接受串行时钟SCLK、串行芯片选择信号SCS、串行数据SI1Z、控制信号CKCTLZ、控制信号CKVIDEOZ、控制信号CKDEC1Z、控制信号CKDEC2Z以及控制信号ENDBITZ，输出控制信号INIZ、控制信号MODEBZ、栅极使能信号GEN、栅极选择信号GSEL以及二进制数据BDAT1Z。
定时发生器10a内的数据转电路140a(2)接受串行时钟SCLK、串行芯片选择信号SCS、串行数据SI2Z、控制信号CKCTLZ、控制信号CKVIDEOZ、控制信号CKDEC1Z、控制信号CKDEC2Z以及控制信号ENDBITZ，输出二进制数据BDAT2Z。数据转换电路140a(3)和数据转换电路140a(4)与数据转换电路140a(2)相同。
二进制驱动器20a接受控制信号BCKZ、控制信号BCKBZ、控制信号BSPZ、控制信号INIZ以及二进制数据BDAT1Z，输出数据信号(图2中未图示)与控制信号ENDBITZ。二进制驱动器20b接受控制信号BCKZ、控制信号BCKBZ、控制信号BSPZ、控制信号INIZ以及二进制数据BDAT1Z～BDAT4Z，输出数据信号(图2中未图示)与控制信号ENDBITZ。此外，从二进制驱动器20a输出的数据信号供给到输出选择电路30a，从二进制驱动器20b输出的数据信号供给到输出选择电路30b。
输出选择电路30a基于串行数据选择信号SEL_SI，进行从二进制驱动器20a输出的数据信号被供给到有源区50的状态和二进制驱动器20a-有源区50之间电断开的状态的切换。换而言之，输出选择电路30a根据串行数据选择信号SEL_SI，进行是否将从二进制驱动器20a输出的数据信号供给到后述的存储电路的控制。输出选择电路30b基于串行数据选择信号SEL_SI，进行从二进制驱动器20b输出的数据信号被供给到有源区50的状态和二进制驱动器20b-有源区50之间电断开的状态的切换。换而言之，输出选择电路30b根据串行数据选择信号SEL_SI，进行是否将从二进制驱动器20b输出的数据信号供给到后述的存储电路的控制。
栅极驱动器40接受栅极使能信号GEN和栅极选择信号GSEL，驱动设置在有源区50内的扫描信号线(多根第一扫描信号线和多根第二扫描信号线)。
有源区50内配设有多根数据信号线、多根第一扫描信号线以及多根第二扫描信号线。另外，在有源区50内多个像素电路配置成矩阵状。即，在有源区50内形成有多行×多列的像素矩阵。此外，在下文中，假设数据信号线的根数为400根，假设第一扫描信号线的根数和第二扫描线的根数为240根。通过向各数据信号线供给数据信号，且依次选择多根第一扫描信号线，从而进行向多个像素电路的写入(数据信号的写入)。从而使得所期望的图像显示在有源区50内。这样，有源区50用作显示图像的显示部。此外，作为有源区50的形状，有时也采用圆形等非矩形形状。
在本实施方式中，由SI信号选择电路100实现串行数据选择电路，由数据转换电路140a(1)～140a(4)实现串行数据转换电路，由二进制驱动器20a,20b、输出选择电路30a,30b以及栅极驱动器40实现显示驱动电路。另外，由二进制驱动器20a实现第一数据驱动电路，由输出选择电路30a实现第一输出控制电路，由二进制驱动器20b实现第二数据驱动电路，由输出选择电路30b实现第二输出控制电路。
<1.2像素电路>
图3是示出了有源区50内的一个像素电路500的详细结构的电路图。此外，图3所示的配置是一示例，并不限于此。如图3所示，本实施方式中的像素电路500包括开关部510、存储电路520、液晶驱动电压施加电路530以及显示元件部540。像素电路500由上述第一扫描信号线供给扫描信号GL，由上述第二扫描信号线供给扫描信号GLB，由上述数据信号线供给数据信号SL。另外，像素电路500由2根电源线供给白色显示用电压VLA和黑色显示用电压VLB。
开关部510包括第一开关SW1，该第一开关SW1是由p沟道晶体管511和n沟道晶体管512组成的CMOS开关。第一开关SW1在扫描信号GL为高电平且扫描信号GLB变为低电平时处于导通状态。另外，在第一开关SW1处于导通状态时，传输数据信号SL的数据信号线和节点591电连接。如上所述，当扫描信号GL为高电平且扫描信号GLB变为低电平时，第一开关SW1处于导通状态，并且数据信号SL的电位被供给到节点591。
存储电路520由第二开关SW2、第一逆变器INV1以及第二逆变器INV2构成，所述第二开关SW2是由n沟道晶体管512和p沟道晶体管522组成的CMOS开关，所述第一逆变器INV1是由p沟道晶体管523和n沟道晶体管524组成的CMOS逆变器，所述第二逆变器INV2是由p沟道晶体管525和n沟道晶体管526组成的COMS逆变器。第二开关SW2在扫描信号GLB为高电平且扫描信号GL变为低电平时处于导通状态。另外，在第二开关SW2处于导通状态时，节点591和节点593电连接。第一逆变器INV1的输入端子连接于节点591，输出端子连接于节点592。第二逆变器INV2的输入端子连接于节点592，输出端子连接于节点593。如上所述，存储电路520用于保持基于在第一开关SW1处于导通状态时被供给到节点591的电位的值(逻辑值)，直到下一次第一开关SW1处于导通状态为止。
液晶驱动电压施加电路530由第三开关SW3和第四开关SW4构成，所述第三开关SW3是由p沟道晶体管531和n沟道晶体管532组成的CMOS开关，所述第四开关SW4是由p沟道晶体管533和n沟道晶体管534组成的CMOS开关。第三开关SW3在节点591的电位为高电平且节点592的电位变为低电平时处于导通状态。另外，在第三开关SW3处于导通状态时，白色显示用电压VLA被供给到像素电极542。第四开关SW4在节点591的电位为低电平且节点592的电位变为高电平时处于导通状态。另外，在第四开关SW4处于导通状态时，黑色显示用电压VLB被供给到像素电极542。
显示元件部540由液晶541、像素电极542以及共用电极543构成。基于施加到像素电极542的电压和施加到共用电极543的电压，向液晶施加电压，并将液晶施加电压反映到像素的显示状态中。
根据如上配置的像素电路500，在第一开关SW1处于导通状态时，基于数据信号的电位将二进制数据存储在存储电路520中。在液晶驱动电压施加电路530中，基于存储在存储电路520中的二进制数据，选择应施加到像素电极542的显示用电压(白色显示用电压VLA或黑色显示用电压VLB中的任一个)。并且，基于施加到像素电极542的显示用电压和施加到共用电极543的电压(对置电压)，像素的显示状态成为白色显示或黑色显示。
此外，在本实施方式中，包含在像素电路500中的存储电路520内的数据的更新由二进制驱动器20a,20b、输出选择电路30a,30b以及栅极驱动器40基于通过后述的串行-并行转换处理获得的并行数据来进行。
<1.3各构成要素的详细结构和动作>
下面对图2所示的各组件的详细结构和动作进行说明。此外，适当地参照图4和图5所示的信号波形图。另外，在统称四个串行数据SI1～SI4时，对串行数据添加符号SI，在统称四个串行数据SI1Z～SI4Z时，对串行数据添加符号SIZ。
图4是某个帧周期的开始时刻附近(与第1行对应的水平扫描周期的开始时刻附近)的信号波形图。图5是与第1行以外的行对应的水平扫描周期的开始时刻附近的信号波形图。串行数据SI主要由图像数据构成，但串行数据SI包括用于控制动作的标志数据和用于选择性地驱动扫描信号线的栅极地址数据(也包括虚拟数据)。在图4和5中，以“M”开头的符号的数据是标志数据，以“AG”开头的符号的数据是栅极地址数据，并且以“D”开头的符号(但“Dum”除外)的数据是图像数据，标记为“Dum”的数据是虚拟数据。标志数据M0～M2在每个帧周期中出现。栅极地址数据AG0-AG7在每个水平扫描周期中出现。
标志数据M0是用于控制定时发生器10a的动作的数据。标志数据M0在正常动作时被设定为高电平，例如在使二进制驱动器20a,20b停止动作时被设定为低电平。标志数据M1是用于设定共用电极543(参照图3)的电位的数据。为了交流驱动液晶541，例如在每个帧周期内将共用电极543的电位交替地设定为较高电位和较低电位，基于该标志数据M1确定各帧周期中的共用电极543的电位。标志数据M2是用于进行所有像素电路500内的存储电路520(参考图3)的初始化的数据。标志数据M2在正常动作时被设定为低电平，在执行存储电路520的初始化时被设定为高电平。在每个水平扫描周期内出现的栅极地址数据AG0～AG7在相应的水平扫描周期内被设定为确定应作为数据信号的写入对象的行的值(水平)。即，通过8个栅极地址数据AG0-AG7的组合来确定1个行。
串行时钟SCLK是为了取入串行数据SI的各1比特量的数据而用于同步的时钟信号。从图4和图5可以看出，在从串行数据SI的各1比特量的数据的传输开始时刻起经过规定时段后，串行时钟SCLK从低电平变为高电平。此外，串行芯片选择信号SCS(图4和图5中未图示)在各帧周期内，在标志数据的传输开始时刻之前的时刻从低电平变为高电平，在图像数据的传输结束时刻之后的时刻从高电平变化为低电平。
<1.3.1定时发生器>
对包括在定时发生器10a中的构成要素进行说明。此外，在本实施方式中，假设如果串行数据选择信号SEL_SI为高电平，则使用1根串行数据线，如果串行数据选择信号SEL_SI为低电平，则使用4根串行数据线。
<1.3.1.1SI信号选择电路>
图6是示出了SI信号选择电路100的详细结构的电路图。如图6所示，SI信号选择电路100包括6个开关101a、101b、102a、102b、103a以及103b。这6个开关101a、101b、102a、102b、103a以及103b的状态由串行数据选择信号SEL_SI控制。具体而言，若串行数据选择信号SEL_SI为高电平，则开关101a、102a以及103a处于断开状态，开关101b、102b和103b处于导通状态。由此，串行数据SI1作为串行数据SI1Z被输出，串行数据SI2Z-SI4Z用的信号线的电位变为VSS(即，串行数据SI2Z-SI4Z成为无效数据)。另一方面，如果串行数据选择信号SEL_SI为低电平，则开关101a、102a以及103a处于导通状态，开关101b、102b和103b处于断开状态。由此，串行数据SI1作为串行数据SI1Z被输出，串行数据SI2作为串行数据SI2Z被输出，串行数据SI3作为串行数据SI3Z被输出，串行数据SI4作为串行数据SI4Z被输出。
如上所述，在串行数据选择信号SEL_SI变为高电平时，从SI信号选择电路100向数据转换电路140a(1)～140a(4)仅供给串行数据SI1Z作为有效数据，在串行数据选择信号SEL_SI变为低电平时，从SI信号选择电路100向数据转换电路140a(1)～140a(4)供给串行数据SI1Z～SI4Z作为有效数据。如上所述，SI信号选择电路100根据串行数据选择信号SEL_SI在1个串行数据SI1和4个串行数据SI1～SI4之间切换作为处理对象而取入的数据。
<1.3.1.2时钟生成电路>
图7是示出了时钟生成电路110a的详细结构的电路图。如图7所示，时钟生成电路110a包括D触发器111、由4个D触发器和1个逆变器组成的电路部112、NOR电路113、D触发器114、D触发器115、D触发器116、触发电路117、D触发器118、NAND电路119、逆变器120～127、OR电路128a～128d以及多个缓冲器。触发电路117根据图8所示的真值表进行动作。此外，串行时钟SCLKB是串行时钟SCLK的逻辑反转信号。
设置有D触发器111和逆变器120，D触发器111基于串行时钟SCLKB进行动作，从而如图9所示，对于节点801的电位V(801)，在串行时钟SCLK的每个时钟内进行高电平和低电平的切换。电路部112包括4个D触发器，这4个D触发器基于串行时钟SCLKB进行动作，从而如图10所示，对节点802的电位，在串行时钟SCLK的每4个时钟内进行一次高电平和低电平的切换。设置有电路部112和NOR电路113，从而如图11所示，对节点803的电位，在串行时钟SCLK的每8个时钟内仅在串行时钟SCLK的1个时钟量的时段内变为高电平。设置有D触发器114和逆变器123，控制信号INIZ是在每个帧内仅在规定时段内变为高电平的信号，从而对于节点804的电位，仅在各帧周期的最初的规定时段内处于高电平。设置有逆变器122、NAND电路119和D触发器115，从而节点805的电位在节点804的电位变为高电平后并经过串行时钟SCLK的8个时钟时段后变为高电平。设置有D触发器116，从而节点806的电位在节点805的电位变为高电平后并经过串行时钟SCLK的8个时钟时段后变为高电平。设置有逆变器124和触发电路117，从而在各水平扫描周期内，来自逆变器124的输出从高电平变为低电平后(在各水平扫描周期内，控制信号BSPZ从低电平变为高电平后)，在该整个水平扫描周期内，节点807的电位保持在高电平。另外，设置有D触发器118和逆变器126、127，从而对于控制信号BCKZ的电位，在串行时钟SCLK的每4个时钟内进行一次高电平和低电平的切换。此外，控制信号BCKBZ是控制信号BCKZ的逻辑反转信号。
而OR电路128a～128d均为图12所示的结构。将供给到第一输入端子的电位设为Vin(1)，供给到第二输入端子的电位设为Vin(2)，供给到第三输入端子的电位设为Vin(3)，输出端子的电位设为Vout，则仅在“电位Vin(1)为低电平，且电位Vin(2)为高电平，且电位Vin(3)为高电平”时，电位Vout才变为低电平，在除此以外其他时间内，电位Vout变为高电平。此外，向OR电路128a～128d的所有的第一输入端子共用地供给节点801的电位，向OR电路128a～128d的所有的第三输入端子共用地供给节点803的电位。而且，向OR电路128a的第2输入端子供给节点804的电位，向OR电路128b的第二输入端子供给节点805的电位，向OR电路128c的第二输入端子供给节点806的电位，向OR电路128d的第二输入端子供给节点807的电位。
如上所述，从时钟生成电路110a输出的控制信号CKCTLZ、控制信号CKDEC1Z、控制信号CKDEC2Z、控制信号CKVIDEOZ、控制信号BSPZ以及控制信号BCKZ的波形如图4和图5所示。
<1.3.1.3数据转换电路>
图13是示出了数据转换电路140a(4个数据转换电路140a(1)～140a(4)中的任意电路)的结构的框图。数据转换电路140a包括缓冲器141、串行-并行转换电路142、模式标志处理电路143、图像数据处理电路144和栅极线地址处理电路145。串行芯片选择信号SCS作为控制信号INI经由缓冲器141供给到串行-并行转换电路142、模式标志处理电路143、图像数据处理电路144和栅极线地址处理电路145，并且同时作为控制信号INIZ从该数据转换电路140a中输出。
向串行-并行转换电路142供给串行数据SIZ、串行时钟SCLK以及控制信号INI供给。图14是示出了串行-并行转换电路142的详细结构的电路图。串行-并行转换电路142包括8个D触发器60(0)～60(7)和8个缓冲器。由该8个D触发器60(0)～60(7)构成移位寄存器。即，每当产生串行时钟SCLK的时钟脉冲时，串行数据SIZ就会从D触发器60(7)被逐比特地转送到D触发器60(0)。并且，串行数据SIZ的8比特数据作为并行数据SOZ<0>～SOZ<7>从该串行-并行转换电路142中输出。如上所述，串行-并行转换电路142对从SI信号选择电路100输出的串行数据SIZ实施串行-并行转换处理。
而从图4中可以看出，在每个帧周期的最初，标志数据M0～M2和5个虚拟数据Dum作为串行数据SIZ供给到串行-并行转换电路142。由此，标志数据M0作为并行数据SOZ<0>输出，标志数据M1作为并行数据SOZ<1>输出，标志数据M2作为并行数据SOZ<2>输出。接着，在各水平扫描周期的最初，栅极地址数据AG0～AG7作为作为串行数据SIZ供给到串行-并行转换电路142。由此，栅极地址数据AG0～AG7分别作为并行数据SOZ<0>～SOZ<7>被输出。然后，图像数据作为串行数据SIZ供给到串行-并行转换电路142。对于图像数据，每8个数据(8比特数据)地实施串行-并行转换处理。即，在一次串行-并行转换处理中，8个图像数据作为并行数据SOZ<0>～SOZ<7>被输出。
此外，在使用4根串行数据线时(在串行数据选择信号SEL_SI被设定为低电平时)，通过4个数据转换电路140a(1)～140a(4)内的串行-并行转换电路142对串行数据SI1Z至SI4Z并行地实施串行-并行转换处理。
除了向模式标志处理电路143供给控制信号INI和控制信号CKCTLZ之外，还向该模式标志处理电路143供给并行数据SOZ<0>～SOZ<7>中的3比特并行数据SOZ<0>至SOZ<2>。图15是示出了模式标志处理电路143的详细结构的电路图。模式标志处理电路143包括3个D触发器61(0)～61(2)、NAND电路62、2个逆变器63、64以及3个缓冲器。向3个D触发器61(0)～61(2)共用地供给控制信号INI和控制信号CKCTLZ。向D触发器61(0)的D输入端子供给并行数据SOZ<0>，向D触发器61(1)的D输入端子供给并行数据SOZ<1>，向D触发器61(2)的D输入端子供给并行数据SOZ<2>。向NAND电路62供给来自D触发器61(0)的Q输出端子的输出和来自D触发器61(2)的Q输出端子的输出的逻辑反转信号。通过上述配置，控制信号MODEBZ、控制信号FRAMEZ和控制信号ACLZ的波形由在控制信号CKCTLZ从低电平变为高电平的时刻(图4中的时刻t11)之前取入的串行数据SI中的标志数据M0～M2的值来决定(参照图4以及图5)。此外，控制信号FRAMEZ是用于设定共用电极543的电位的信号，与本发明的主旨没有直接关系。因此，图13中省略了控制信号FRAMEZ。
除了向图像数据处理电路144供给控制信号INI和控制信号CKVIDEOZ之外，还向该图像数据处理电路144供给从串行-并行转换处理电路142中输出的并行数据SOZ<0>～SOZ<7>。图16是示出了图像数据处理电路144的详细结构的电路图。图像数据处理电路144包括8个D触发器67(0)～67(7)和8个缓冲器。向8个D触发器67(0)～67(7)共用地供给控制信号INI和控制信号CKVIDEOZ。向D触发器67(0)～67(7)的D输入端子分别供给并行数据SOZ<0>～SOZ<7>。通过上述配置，并行数据SOZ<0>～SOZ<7>分别作为二进制数据BDATZ<0>～BDATZ<7>从该图像数据处理电路144中输出。详细而言，图像数据处理电路144基于控制信号CKVIDEOZ(参照图4和5)进行动作，因此将以原始数据为图像数据的并行数据SOZ<0>～SOZ<7>分别作为二进制数据BDATZ<0>～BDATZ<7>从该图像数据处理电路144中输出。此外，图13和图16中的二进制数据BDATZ相当于图2中的二进制数据BDAT1Z～BDAT4Z。
除了向栅极线地址处理电路145供给控制信号INI、控制信号ACLZ、控制信号CKDEC1Z、控制信号CKDEC2Z以及控制信号ENDBITZ之外，还向该栅极线地址处理电路145供给从串行-并行转换电路142输出的并行数据SOZ<0>～SOZ<7>。图17是示出了栅极线地址处理电路145的示意性结构的框图。栅极线地址处理电路145包括3个栅极选择信号生成电路68(1)～68(3)和栅极使能信号生成电路69。
图18是示出了栅极选择信号生成电路68(1)的详细结构的电路图。此外，栅极选择信号生成电路68(2)、68(3)具有与栅极选择信号生成电路68(1)相同的结构。向栅极选择信号生成电路68(1)供给控制信号INI、控制信号ACLZ、控制信号CKDEC1Z、控制信号CKDEC2Z、并行数据SOZ<0>以及并行数据SOZ<1>。栅极选择信号生成电路68(1)包括2个D触发器680a、680b、2个逆变器681a、681b、4个NOR电路682a、682b、682c、682d、4个D锁存器683a、683b、683c、683d、4个OR电路684a、684b、684c、684d以及4个缓冲器。根据图18所示的配置，如果控制信号ACLZ为低电平，则根据并行数据SOZ<0>和并行数据SOZ<1>的组合，4个栅极选择信号GSEL<0>～GSEL<3>中的任何一个都变为高电平。如果控制信号ACLZ为高电平，4个栅极选择信号GSEL<0>～GSEL<3>都变为低电平。而从图18中可以看出，4个D锁存器683a、683b、683c以及683d基于控制信号CKDEC2Z进行动作。因此，在各上水平扫描周期内，在控制信号CKDEC2Z从低电平变为高电平的时刻(例如图4中的时间t13或图5中的时刻t24)之后，从栅极线地址处理电路145输出有效的栅极选择信号GSEL<0>～GSEL<11>。
图19是示出了栅极使能信号生成电路69的详细结构的电路图。向栅极使能信号生成电路69供给控制信号INI、控制号ACLZ、控制信号CKDEC1Z、控制信号ENDBITZ、并行数据SOZ<6>以及并行数据SOZ<7>。栅极选择信号生成电路69包括2个D触发器690a、690b、2个逆变器691a、691b、4个NOR电路692a、692b、692c、692d、4个NAND电路693a、693b、693c、693d、4个逆变器694a、694b、694c、694d、4个OR电路695a、695b、695c、695d以及4个缓冲器。根据图19所示的配置，如果控制信号ACLZ为低电平且控制信号ENDBITZ为高电平，则根据并行数据SOZ<6>和并行数据SOZ<7>的组合，4个栅极使能信号GEN<1>～GEN<4>中的任一个都变为高电平。如果控制信号ACLZ为高电平，则4个栅极使能信号GEN<1>～GEN<4>都变为高电平。如果控制信号ACLZ为低电平且控制信号ENDBITZ为低电平，则4个栅极使能信号GEN<1>～GEN<4>都变为低电平。而控制信号ENDBITZ在各水平扫描周期中，在对所有的数据信号线施加完数据信号后，仅在串行时钟SCLK的8个时钟时段(例如图5中的时刻t20-时刻t22的时段)内变为高电平。因此，在该时段内，根据数据信号的写入对象的行，4个栅极使能信号GEN<1>～GEN<4>中的任一个都变为高电平(但前提是控制信号ACLZ保持在低电平)。
栅极线地址处理电路145基于控制信号CKDEC1Z(参照图4和图5)进行动作。因此，栅极线地址处理电路145在被供给了以原始数据为栅极地址数据AG0～AG7的并行数据SOZSOZ<0>～SOZ<7>时，进行动作。因此，栅极线地址处理电路145对应于由8个栅极地址数据AG0-AG7的组合确定的行，输出栅极选择信号GESL和栅极使能信号GEN。
而在本实施方式中，如果串行数据选择信号SEL_SI为高电平，则仅从4个数据转换电路140a(1)～140a(4)中的数据转换电路140a(1)中输出有效的二进制数据。相反，如果串行数据选择信号SEL_SI为低电平，则从4个数据转换电路140a(1)～140a(4)都输出有效的二进制数据。此时，同时并行地进行从4个数据转换电路140a(1)～140a(4)到二进制驱动器20b的二进制数据BDAT1Z～BDAT4Z的发送。因此，从4个数据转换电路140a(1)～140a(4)向二进制驱动器20b发送有效的二进制数据BDAT1Z～BDAT4Z时的数据传输速度是从数据转换电路140a(1)向二进制驱动器20a发送有效的二进制数据BDAT1Z时的数据传输速度的4倍。
此外，控制信号INIZ、控制信号MODEBZ、栅极选择信号GSEL以及栅极使能信号GEN从数据转化电路140a(1)中输出，但不从数据转换电路140a(2)～140a(4)中输出。
<1.3.2二进制驱动器和输出选择电路>
图20是示出了二进制驱动器20a的详细结构的电路图。向二进制驱动器20a供给控制信号INIZ、控制信号BCKZ、控制信号BCKBZ、控制信号BSPZ以及二进制数据BDAT1Z。此外，如上所述，二进制数据BDAT1Z由1比特的8个数据组成。二进制驱动器20a包括50个触发电路210(1)～210(50)、复位信号生成电路220、50个锁存电路230(1)～230(50)以及多个缓冲器。复位信号生成电路220生成用于触发电路210(50)的复位信号R。根据图20所示的配置，在各水平扫描周期中，在控制信号BSPZ从低电平变为高电平后，每当控制信号BCKZ和控制信号BCKBZ的逻辑电平反转时，锁存电路230就进行二进制数据BDAT1Z<0:7>的取入。即，当控制信号BCKZ和控制信号BCKBZ的逻辑电平反转一次时，8比特的数据被取入到所存电路230中。因此，在控制信号BSPZ从低电平变为高电平后，在进行了50次控制信号BCKZ和控制信号BCKBZ的逻辑电平的反转的时刻，锁存电路230(1)～230(50)对所有列对应的二进制数据的取入结束。然后，从该二进制驱动器20a中输出的控制信号ENDBITZ仅在串行时钟SCLK的8个时钟时段(例如图5中的时刻t20～时刻t22的时段)内变为高电平。被取入到锁存电路230(1)～230(50)中的二进制数据BDAT1Z作为数据信号SL<1>～SL<400>施加到数据信号线。
图21是示出了二进制驱动器20b的详细结构的电路图。向二进制驱动器20b供给控制信号INIZ、控制信号BCKZ、控制信号BCKBZ、控制信号BSPZ以及二进制数据BDAT1Z～BDAT4Z。着眼于二进制数据，向二进制驱动器20a(参照图20)仅供给从数据转换电路140a(1)中输出的二进制数据BDAT1Z，而向二进制驱动器20b供给从数据转换电路140a(1)～140a(4)输出的二进制数据BDAT1Z～BDAT4Z。二进制驱动器20b包括13个触发电路260(1)～260(13)、复位信号生成电路270、13个锁存电路280(1)～280(13)以及多个缓冲器。复位信号生成电路270生成用于触发电路260(13)的复位信号R。根据图21所示的配置，在各水平扫描周期内，在控制信号BSPZ从低电平变为高电平后，每当控制信号BCKZ和控制信号BCKBZ的逻辑电平反转时，锁存电路280就进行二进制数据BDAT1Z<0:7>～BDAT4Z<0:7>的取入。即，当控制信号BCKZ和控制信号BCKBZ的逻辑电平反转一次时，32比特的数据被取入到锁存电路280中。因此，在控制信号BSPZ从低电平变为高电平后，在进行了13次控制信号BCKZ和控制信号BCKBZ的逻辑电平的反转的时刻，锁存电路280(1)～280(13)对所有列对应的二进制数据的取入结束。然后，从该二进制驱动器20b中输出的控制信号ENDBITZ仅在串行时钟SCLK的8个时钟时段(例如图5中的时刻t20～时刻t22的时段)内变为高电平。被取入到锁存电路280(1)～280(13)中的二进制数据BDAT1Z～BDAT4Z作为数据信号SL<1>～SL<400>施加到数据信号线。
图22是示出了输出选择电路30a的详细结构的电路图。图23是示出了输出选择电路30b的详细结构的电路图。另外，在图22中，对从二进制驱动器20a输出的数据信号添加了符号SLA<1>～SLA<400>，在图23中，对从二进制驱动器20b输出的数据信号附加了符号SLB<1>～SLB<400>。输出选择电路30a包括开关310，其状态由串行数据选择信号SEL_SI来控制。在串行数据选择信号SEL_SI为高电平时，开关310处于导通状态，从二进制驱动器20a输出的数据信号SLA<1>～SLA<400>作为数据信号SL<1>～SL<400>被施加到有源区50内的数据信号线中。在串行数据选择信号SEL_SI为低电平时，开关310处于断开状态，二进制驱动器20a和有源区50内的数据信号线被电断开。输出选择电路30b包括开关320，其状态由串行数据选择信号SEL_SI来控制。在串行数据选择信号SEL_SI为低电平时，开关320处于导通状态，从二进制驱动器20b输出的数据信号SLB<1>～SLB<400>作为数据信号SL<1>～SL<400>被施加到有源区50内的数据信号中。在串行数据选择信号SEL_SI为高电平时，开关320处于断开状态，二进制驱动器20b和有源区50内的数据信号线被电断开。如上所述，在串行数据选择信号SEL_SI为高电平时，从二进制驱动器20a输出的数据信号SLA<1>～SLA<400>被施加到有源区50内的数据信号线中，在串行数据选择信号SEL_SI为低电平时，从二进制驱动器20b输出的数据信号SLB<1>～SLB<400>被施加到有源区50内的数据信号线。
<1.3.3栅极驱动器>
图24是示出了栅极驱动器40的详细结构的电路图。图25是示出了关于栅极驱动器40的1行(第i行)的详细结构的电路图。此外，图24中，扫描信号GL1～GL240分别表示施加到第1～240行的第一扫描信号线的扫描信号，扫描信号GLB1～GLB240分别表示施加到第1～240行的第二扫描信号线的扫描信号。如图24所示，向栅极驱动器40供给栅极选择信号GSEL<0>～GSEL<11>和栅极使能信号GEN<1>～GEN<4>。如图25所示，栅极驱动器40的每一行都包括NAND电路410、逆变器420、NOR电路430、NAND电路440、缓冲器450以及逆变器460。图25中，向节点811供给栅极使能信号GEN<1>～GEN<4>中的任意一个，向节点812供给栅极选择信号GSEL<0>～GSEL<3>中的任意一个，向节点813供给栅极选择信号GSEL<4>～GSEL<7>中的任一个，向节点814供给栅极选择信号GSEL<8>～GSEL<11>中的任意一个。通过图25所示的配置，在供给到节点811的栅极使能信号为低电平时，不管供给到节点812～814的栅极选择信号的电平如何，扫描信号GLi都为低电平且扫描信号GLBi都为高电平，相应的像素电路500内的第一开关SW1(图3)处于断开状态。在供给到节点811的栅极使能信号为高电平时，根据供给到节点812～814的栅极选择信号的电平像如下那样进行动作。如果供给到节点812～814的栅极选择信号全部为高电平，则扫描信号GLi变为高电平且扫描信号GLBi变为低电平，相应的像素电路500内的第一开关SW1为导通状态。如果供给到节点812～814的栅极选择信号中的至少一个为低电平，则扫描信号GLi变为低电平且扫描信号GLBi变为高电平，相应的像素电路500内的第一开关SW1处于断开状态。
栅极驱动器40如上述那样进行动作，从而在各水平扫描周期内，向包含在成为数据信号写入对象的行中的像素电路500内的存储电路520写入相当于图像数据的二进制数据。
<1.4效果>
根据本实施方式，在像素电路500内具有存储电路520的液晶显示装置中，通过4根串行数据线向接口部11(参照图1)供给相当于图像数据的4个串行数据SI1～SI4。在液晶显示装置中，以与4个串行数据SI1～SI4一对一对应的方式设置了对串行数据实施串行-并行转换处理的4个数据转换电路140a(1)-140a(4)。这4个数据转换电路140a(1)～140a(4)能够并行地进行串行-并行转换处理。即，能够基于串行时钟SCLK的一个时钟脉冲，对4个串行数据SI1Z～SI4Z并行地实施串行-并行转换处理。这样，与以往相比，在一个时钟内可以处理的串行数据的数量增加了，因此与以往相比，可以增加能够满足屏幕重写频率规格的最大像素数。另外，根据本实施方式，能够通过串行数据选择信号SEL_SI选择使用1根串行数据线还是使用4根串行数据线。因此，在如以往那样使用1根串行数据线传输串行数据的时，也能够进行图像显示，另外，在使用4根串行数据线传输串行数据时，能够高速地重写(更新)屏幕并进行图像显示。
<2.第二实施方式>
下面主要针对与第一实施方式的不同点进行描述。
<2.1整体结构和示意性动作>
图26是示出了根据第二实施方式的液晶显示装置的整体结构的框图。如图26所示，该液晶显示装置包括定时发生器10b、二进制驱动器20a、栅极驱动器40以及有源区50。定时发生器10b包括SI信号选择电路100、时钟生成电路110a、时钟生成电路110b、数据转换电路140a、数据转换电路140b以及定时发生器输出选择电路150。
在本实施方式中，通过接口部11从外部向定时发生器供给串行数据SI1～SI4、串行数据选择信号SEL_SI、串行时钟SCLK以及串行芯片选择信号SCS(参照图1)。另外，在本实施方式中也设置了4根串行数据线。
定时发生器10b接受串行数据SI1～SI4、串行数据选择信号SEL_SI、串行时钟SCLK、串行芯片选择信号SCS以及控制信号ENDBITZ，输出栅极使能信号GEN、栅极选择信号GSEL、控制信号BCKZ、控制信号BCKBZ、控制信号BSPZ、控制信号INIZ以及二进制数据BDATZ。二进制数据BDATZ由1比特的8个数据组成。
定时发生器10b内的SI信号选择电路100与第一实施方式同样地进行动作。
定时发生器10b内的时钟生成电路110a与第一实施方式同样地进行动作。此外，为了区分时钟生成电路110a的输入输出信号和时钟生成电路110b的输入输出信号，在图26中，除了串行时钟SCLK和控制信号ENDBITZ之外，在表示时钟生成电路110a的输入输出信号的符号的末尾添加“A”。例如，图26中的控制信号BCKZA相当于第一实施方式中的控制信号BCKZ。
定时发生器10b内的数据转换电路140a与第一实施方式中的数据转换电路140a(1)同样地进行动作。此外，为了区分来自数据转换电路140a的输出信号和来自数据转换电路140b的输出信号，在图26中，在表示来自数据转换电路140a的输出信号的符号的末尾添加“A”。
定时发生器10b内的时钟生成电路110b接受串行时钟SCLK、控制信号MODEBZB、控制信号ENDBITZ以及控制信号INIZB，输出控制信号BCKZB、控制信号BCKBZB、控制信号BSPZB、控制信号CKCTLZB、控制信号CKVIDEOZB、控制信号CKDEC1ZB以及控制信号CKDEC2ZB。
定时发生器10b内的数据转电路140b接受串行时钟SCLK、串行芯片选择信号SCS、串行数据SI1Z～SI4Z、控制信号CKCTLZB、控制信号CKVIDEOZB、控制信号CKDEC1ZB、控制信号CKDEC2ZB以及控制信号ENDBITZ，输出控制信号INIZB、控制信号MODEBZB、栅极使能信号GENB、栅极选择信号GSELB以及二进制数据BDATZB。
定时发生器10b内的定时发生器输出选择电路150接受控制信号BCKZA、控制信号BCKBZA、控制信号BSPZA、控制信号INIZA、栅极使能信号GENA、栅极选择信号GSELA、二进制数据BDATZA、控制信号BCKZB、控制信号BCKBZB、控制信号BSPZB、控制信号INIZB、栅极使能信号GENB、栅极选择信号GSELB、二进制数据BDATZB以及串行数据选择信号SEL_SI，输出控制信号BCKZ、控制信号BCKBZ、控制信号BSPZ、控制信号INIZ、栅极使能信号GEN、栅极选择信号GSEL以及二进制数据BDATZ。在本实施方式中，如果串行数据选择信号SEL_SI为高电平，则将控制信号BCKZA、控制信号BCKBZA、控制信号BSPZA、控制信号INIZA、栅极使能信号GENA、栅极选择信号GSELA以及二进制数据BDATZA分别作为控制信号BCKZ、控制信号BCKBZ、控制信号BSPZ、控制信号INIZ、栅极使能信号GEN、栅极选择信号GSEL和二进制数据BDATZ输出，如果串行数据选择信号SEL_SI为低电平，则将控制信号BCKZB、控制信号BCKBZB、控制信号BSPZB、控制信号INIZB、栅极使能信号GENB、栅极选择信号GSELB以及二进制数据BDATZB分别作为控制信号BCKZ、控制信号BCKBZ、控制信号BSPZ、控制信号INIZ、栅极使能信号GEN、栅极选择信号GSEL以及二进制数据BDATZ输出。
二进制驱动器20a与第一实施方式同样地进行动作。此外，图26中的二进制数据BDATZ相当于图2中的二进制数据BDAT1Z。栅极驱动器40也第一实施方式同样地进行动作。
在本实施方式中，由数据转换电路140a、140b实现串行数据转换电路，由二进制驱动器20a和栅极驱动器40实现显示驱动电路，通过定时发生器输出选择电路150实现供给切换电路。另外，由数据转换电路140a实现第一数据转换电路，由数据转换电路140b实现第二数据转换电路，由时钟生成电路110a实现第一时钟信号生成电路，由时钟生成电路110b实现第二时钟信号生成电路。另外，由控制信号BCKZA、控制信号BCKBZA、控制信号BSPZA、控制信号CKCTLZA、控制信号CKVIDEOZA、控制信号CKDEC1ZA以及控制信号CKDEC2ZA实现作为处理对象而由串行数据选择电路(SI信号选择电路100)取入的数据是一个串行数据时的定时控制用时钟信号组，由控制信号BCKZB、控制信号BCKBZB、控制信号BSPZB、控制信号CKCTLZB、控制信号CKVIDEOZB、控制信号CKDEC1ZB以及控制信号CKDEC2ZB实现作为处理对象而由串行数据选择电路(SI信号选择电路100)取入的数据是多个串行数据时的定时控制用时钟信号组。
此外，时钟生成电路110a和数据转换电路140a用作使用1根串行数据线时使用的组件，时钟生成电路110b和数据转换电路140b用作使用4根串行数据线时使用的组件。
<2.2各组件的详细结构和动作>
下面对图26所示的各组件的详细结构和示意性动作进行说明。此外，适当地参照图27和28所示的信号波形图。图27和图28是用于说明串行数据选择信号SEL_SI被设定为低电平时(使用4根串行数据线时)的时钟生成电路110b和数据转换电路140b的动作的信号波形图。图27是某个帧周期的开始时刻附近(与第1行对应的水平扫描周期的开始时刻附近)的信号波形图。图28是与第1行以外的行对应的水平扫描周期的开始时刻附近的信号波形图。
在本实施方式中，标志数据M0包含在串行数据SI1中，标志数据M1包含在串行数据SI2中，标志数据M2包含在串行数据SI3中。着眼于栅极地址数据，栅极地址数据AG0、AG4包含在串行数据SI1中，栅极地址数据AG1、AG5包含在串行数据SI2中，栅极地址数据AG2、AG6包含在串行数据SI3中，栅极地址数据AG3、AG7包含在串行数据SI4中。在本实施方式中，也通过8个栅极地址数据AG0-AG7的组合来确定1行。
<2.2.1时钟生成电路>
图29是示出了时钟生成电路110b的详细结构的电路图。如图29所示，时钟生成电路110a包括D触发器111、D触发器112b、D触发器114、D触发器115、D触发器116、触发电路117、D触发器118、NAND电路119和逆变器120～127、130、131、OR电路128a～128d以及多个缓冲器。从图7和图29可以看出，在时钟生成电路110b中设置了D触发器112b、逆变器130以及逆变器131，代替时钟生成电路110a中的电路部112和NOR电路113。
通过上述配置，对于节点821的电位，与图7的节点801的电位V(801)(参照图9)一样，在串行时钟SCLK的每个时钟内进行高电平和低电平的切换。对于节点822的电位，若节点821的电位为高电平，则变为低电平，如果节点821的电位为低电平，则变为高电平。节点823的电位与节点822的电位同样地变化。对于节点824的电位，与图7中的节点804的电位一样，仅在各帧周期的最初的规定时段内变为高电平。对于节点825的电位，在节点824的电位变为高电平后并经过串行时钟SCLK的2个时钟时段后，变为高电平。对于节点826的电位，在节点825的电位变为高电平后并经过串行时钟SCLK的2个时钟时段后，变为高电平。对于节点827的电位，在各水平扫描周期内来自逆变器124的输出从高电平变为低电平后(在各水平扫描周期内控制信号BSPZB从低电平变为高电平后)，在该整个水平扫描周期内保持高电平。此外，OR电路128a～128d的配置与第一实施方式相同。
如上所述，从时钟生成电路110b输出的控制信号CKCTLZB、控制信号CKDEC1ZB、控制信号CKDEC2ZB、控制信号CKVIDEOZB、控制信号BSPZB以及控制信号BCKZB的波形如图27和28所示。
时钟生成电路110b生成的各种控制信号的频率是时钟生成电路110a生成的各种控制信号(参照图4和图5)的频率的4倍。
<2.2.2数据转换电路>
图30是示出了数据转换电路140b的结构的框图。在数据转换电路140b中设置了串行-并行转换电路142b，取代图13中的串行-并行转换电路142。除了向串行-并行转换电路142b供给串行时钟SCLK和控制信号INI之外，还向该向串行-并行转换电路142b并行地输入4个串行数据SIZ～SI4Z。
图31是示出了串行-并行转换电路142b的详细结构的电路图。串行-并行转换电路142b包括8个D触发器71(0)～71(7)和8个缓冲器。向D触发器71(7)的D输入端子供给串行数据SI1Z，向D触发器71(6)的D输入端子供给来自D触发器71(7)的Q输出端子的输出。向D触发器71(5)的D输入端子供给串行数据SI2Z，向D触发器71(4)的D输入端子供给来自D触发器71(5)的Q输出端子的输出。向D触发器71(3)的D输入端子供给串行数据SI3Z，向D触发器71(2)的D输入端子供给来自D触发器71(3)的Q输出端子的输出。向D触发器71(1)的D输入端子供给串行数据SI4Z，向D触发器71(0)的D输入端子供给来自D触发器71(1)的Q输出端子的输出。另外，来自D触发器71(0)、71(1)、71(2)、71(3)、71(4)、71(5)、71(6)以及71(7)的Q输出端子的输出分别作为并行数据SOZ<0>、SOZ<4>、SOZ<1>、SOZ<5>、SOZ<2>、SOZ<6>、SOZ<3>以及SOZ<7>从该串行-并行转换电路142b中输出。
而从图27可以看出，在各帧周期的最初，向串行-并行转换电路142b供给标志数据M0作为串行数据SI1Z，供给标志数据M1作为串行数据SI2，供给标志数据M2作为串行数据SI3Z，供给虚拟数据Dum作为串行数据SI4Z。由此，标志数据M0作为并行数据SOZ<3>输出，标志数据M1作为并行数据SOZ<2>输出，标志数据M2作为并行数据SOZ<1>输出。接着，在各水平扫描周期的最初，向串行-并行转换电路142b供给栅极地址数据AG0、AG4作为串行数据SI1Z，供给栅极地址数据AG1、AG5作为串行数据SI2Z，供给栅极地址数据AG2、AG6作为串行数据SI3Z，供给栅极地址数据AG3、AG7作为串行数据SI4Z。由此，栅极地址数据AG0作为并行数据SOZ<3>输出，栅极地址数据AG4作为并行数据SOZ<7>输出，栅极地址数据AG1作为并行数据SOZ<2>输出，栅极地址数据AG5作为并行数据SOZ<6>输出，栅极地址数据AG2作为并行数据SOZ<1>输出，栅极地址数据AG6作为并行数据SOZ<5>输出，栅极地址数据AG3作为并行数据SOZ<0>输出，栅极地址数据AG7作为并行数据SOZ<4>输出。然后，向串行-并行转换电路142b供给图像数据作为串行数据SI1Z～SI4Z。由此，作为串行数据SI1Z～SI4Z而被输入到串行-并行转换电路142b的图像数据作为并行数据SOZ<0>～SOZ<7>从串行-并行转换电路142b输出。
根据图14所示的串行-并行转换电路142，在输入某串行数据SIZ后，在输入了串行时钟SCLK的8个时钟脉冲的时刻，并行数据SOZ<0>～SOZ<7>变为有效数据。而根据串行-并行转换电路142b，在输入某些串行数据SI1Z～SI4Z后，在输入了串行时钟SCLK的2个时钟脉冲的时刻，并行数据SOZ<0>～SOZ<7>变为有效数据。这样，串行-并行转换电路142b以串行-并行转换电路142的4倍速度进行动作。即，根据串行-并行转换电路142b，在一个时钟内可以处理的串行数据的数量是串行-并行转换电路142的4倍。
<2.2.3定时发生器输出选择电路>
图32是示出了定时发生器输出选择电路150的部分结构的示意性电路图。如图32所示，定时发生器输出选择电路150包括状态由串行数据选择信号SEL_SI控制的开关151、152。在串行数据选择信号SEL_SI为高电平时，开关151处于导通状态，开关152处于断开状态。在串行数据选择信号SEL_SI为低电平时，开关151处于断开状态，开关152处于导通状态。
如上所述，当串行数据选择信号SEL_SI为高电平时，从数据转换电路140a供给的栅极使能信号GENA作为栅极使能信号GEN输出，从数据转换电路140a供给的栅极选择信号GSELA作为栅极选择信号GSEL输出。在串行数据选择信号SEL_SI为低电平时，从数据转换电路140b供给的栅极使能信号GENB作为栅极使能信号GEN输出，从数据转换电路140b供给的栅极选择信号GSELB作为栅极选择信号GSEL输出。
同样，根据串行数据选择信号SEL_SI，控制信号BCKZA、控制信号BCKBZA、控制信号BSPZA、控制信号INIZA以及二进制数据BDATZA、或控制信号BCKZB、控制信号BCKBZB、控制信号BSPZB、控制信号INIZB以及二进制数据BDATZB中的任意一个都作为控制信号BCKZ、控制信号BCKBZ、控制信号BSPZ、控制信号INIZ以及二进制数据BDATZ从定时发生器输出选择电路150中输出。
此外，栅极使能信号信号GENA由4个信号构成，栅极选择信号由12个信号构成。因此，图32所示的开关151实际上由12个开关构成。同样，图32所示的开关152实际上由12个开关构成。
<2.3效果>
根据本实施方式，在像素电路500内具有存储电路520的液晶显示装置中，通过4根串行数据线向接口部11(参照图1)供给相当于图像数据的4个串行数据SI1～SI4。液晶显示装置中设置有时钟生成电路110a和时钟生成电路110b，所述时钟生成电路110a在使用1根串行数据线时生成控制信号，所述时钟生成电路110b在使用4根串行数据线时生成控制信号。其中，时钟生成电路110b生成的控制信号的频率是时钟生成电路110a生成的控制信号的频率的4倍。另外，在液晶显示装置中设置了对1个串行数据SI1Z实施串行-并行转换处理的数据转换电路140a和对4个串行数据SI1Z～SI4Z实施串行-并行转换处理的数据转换电路140b。数据转换电路140b内的串行-并行转换电路142b以数据转换电路140a内的串行-并行转换电路142的4倍的速度进行动作。并且，在使用1根串行数据线的情况下和在使用4根串行数据线的情况下，由定时发生器输出选择电路150切换被供给到二进制驱动器20a和栅极驱动器40的数据。通过上述动作，使用4根串行数据线时的1个时钟内可以处理的串行数据的数量是如以往那样使用1根串行数据线时的1个时钟内可以处理的串行数据的数量的4倍。这样，与以往相比，使用4根串行数据线可以增加增加能够满足屏幕重写频率规格的最大像素数。另外，根据本实施方式，不需要第一实施方式(参照图2)中设置的二进制驱动器20b和输出选择电路30a,30b，并且所需的数据转换电路的数量比第一实施方式中的数据转换电路的数量变少。如上所述，可以减小面板内的电路面积，并且容易实现窄边框化。
<3.第三实施方式>
<3.1整体结构和示意性动作>
图33是示出了根据第三实施方式的液晶显示装置的整体结构的框图。如图33所示，该液晶显示装置包括定时发生器10c、二进制驱动器20a、栅极驱动器40以及有源区50。定时发生器10c包括SI信号选择电路100、时钟生成电路110c以及数据转换电路140c。
在本实施方式中，通过接口部11从外部向定时发生器供给串行数据SI1～SI4、串行数据选择信号SEL_SI、串行时钟SCLK以及串行芯片选择信号SCS(参照图1)。另外，在本实施方式中，设置了4根串行数据线。
定时发生器10c接受串行数据SI1～SI4、串行数据选择信号SEL_SI、串行时钟SCLK、串行芯片选择信号SCS以及控制信号ENDBITZ，输出栅极使能信号GEN、栅极选择信号GSEL、控制信号BCKZ、控制信号BCKBZ、控制信号BSPZ、控制信号INIZ以及二进制数据BDATZ。二进制数据BDATZ由1比特的8个数据组成。
定时发生器10c内的SI信号选择电路100与第一实施方式同样地进行动作。对于定时发生器10c内的时钟生成电路110c和数据转换电路140c，稍后进行描述。
在本实施方式中，由数据转换电路140c实现串行数据转换电路，由时钟生成电路110c实现时钟信号组生成电路，二进制驱动器20a和栅极驱动器40实现显示驱动电路。另外，由控制信号BCKZ、控制信号BCKBZ、控制信号BSPZ、控制信号CKCTLZ、控制信号CKVIDEOZ、控制信号CKDEC1Z以及控制信号CKDEC2Z实现定时控制用时钟信号组。
<3.2时钟生成电路>
图34是示出了时钟生成电路110c的详细结构的电路图。如图34所示，时钟生成电路110a包括D触发器111、由4个D触发器组成的电路部132、D触发器114、D触发器115、D触发器116、触发电路117、D触发器118、NAND电路119和逆变器120、122～127、133～136、由2个开关组成的开关部137、NOR电路138、由2个开关组成的开关部139、OR电路128a～128d以及多个缓冲器。
开关部137进行如下动作。如果串行数据选择信号SEL_SI为高电平，则来自逆变器135的输出被供给到节点840，如果串行数据选择信号SEL_SI为低电平，则来自逆变器134的输出被供给到节点840。另外，开关部139进行如下动作。如果串行数据选择信号SEL_SI为高电平，则来自NOR电路138的输出被供给到节点833，如果串行数据选择信号SEL_SI为低电平，则来自逆变器136的输出被供给到节点833。
通过上述配置，对于节点831的电位，与图7的节点801的电位V(801)(参照图9)一样，在串行时钟SCLK的每个时钟内进行高电平和低电平的切换。节点832的电位变化如下。在串行数据选择信号SEL_SI为高电平时，与图7中的接点802的电位V(802)(参照图10)一样，在串行时钟SCLK的每4个时钟内进行一次高电平和低电平的切换。在串行数据选择信号SEL_SI为低电平时，与图29中的节点822的电位一样，如果节点831的电位为高电平，则节点832的电位变为低电平，如果节点831的电位为低电平，则节点832的电位变为高电平。节点833的电位变化如下。在串行数据选择信号SEL_SI为高电平时，与图7中的接点803的电位V(803)(参照图11)一样，节点833的电位在串行时钟SCLK的每8个时钟内仅在串行时钟SCLK的1个时钟时段内变为高电平。在串行数据选择信号SEL_SI为低电平时，与图29中的节点823的电位一样，如果节点831的电位为高电平，则节点833的电位变为低电平，如果节点831的电位为低电平，则节点833的电位变为高电平。
对于节点834的电位，仅在各帧周期的最初的规定时段内变为高电平。节点835的电位变化如下。在串行数据选择信号SEL_SI为高电平时，与图7中的节点805的电位一样，在节点834的电位变为高电平后并经过串行时钟SCLK的8个时钟时段后，节点835的电位变为高电平。在串行数据选择信号SEL_SI为高电平时，与图29中的节点825的电位一样，在节点834的电位变为高电平后并经过串行时钟SCLK的2个时钟时段后，节点835的电位变为高电平。节点836的电位变化如下。在串行数据选择信号SEL_SI为高电平时，与图7中的节点806的电位一样，在节点835的电位变为高电平后并经过串行时钟SCLK的8个时钟时段后，节点836的电位变为高电平。在串行数据选择信号SEL_SI为低电平时，与图29中的节点826的电位一样，在节点835的电位变为高电平后并经过串行时钟SCLK的2个时钟时段后，节点836的电位变为高电平。节点837的电位变化如下。在串行数据选择信号SEL_SI为高电平时，与图7中的节点807的电位一样，在各水平扫描周期内来自逆变器124的输出从高电平变为低电平后(在各水平扫描周期内控制信号BSPZ从低电平变为高电平后)，在该整个水平扫描周期内，节点837的电位保持高电平。在串行数据选择信号SEL_SI为低电平时，与图29中的节点827的电位一样，在各水平扫描周期内来自逆变器124的输出从高电平变为低电平后(在各水平扫描周期内控制信号BSPZ从低电平变为高电平后)，在该整个水平扫描周期内，节点837的电位保持高电平。
如上所述，从时钟生成电路110c输出的控制信号CKCTLZ、控制信号CKDEC1Z、控制信号CKDEC2Z、控制信号CKVIDEOZ、控制信号BSPZ以及控制信号BCKZ的波形在串行数据选择信号SEL_SI为高电平时，如图4和图5所示，在串行数据选择信号SEL_SI为低电平时，如图27和图28所示(此外，在图27和图28中，在表示控制信号的符号的末尾添加了“Z”)。这样，时钟生成电路110c根据串行数据选择信号SEL_SI的电平(即，根据使用1根串行数据线还是使用4根串行数据线)，生成各种控制信号。在这一点，使用4根串行数据线时的各种控制信号的频率是使用1根串行数据线时的各种控制信号的频率的4倍。
<3.3数据转换电路>
图35是示出了数据转换电路140c的结构的框图。在数据转换电路140b中设置了串行-并行转换电路142c，取代图13中的串行-并行转换电路142。除了向串行-并行转换电路142c供给串行数据SIZ～SI4Z、串行时钟SCLK以及控制信号INI之外，还向该向串行-并行转换电路142c供给串行数据选择信号SEL_SI。此外，串行数据SIZ～SI4Z被并行地输入到串行-并行转换电路142c。
图36是示出了串行-并行转换电路142c的详细结构的电路图。串行-并行转换电路142c包括8个D触发器72(0)至72(7)、22个开关161～166、171a～178a、171b～178b以及8个缓冲器。
当串行数据选择信号SEL_SI处于高电平时，开关161、163、165和171a～178a处于导通状态，开关162、164、166和171b～178b处于断开状态。由此，该串行-并行转换电路142c执行与图14所示的串行-并行转换电路142相同的动作。在串行数据选择信号SEL_SI为低电平时，开关161、163、165和171a～178a处于断开状态，开关162、164、166和171b～178b处于导通状态。由此，该串行-并行转换电路142c执行与图31所示的串行-并行转换电路142b相同的动作。
通过串行-并行转换电路142c如上述那样进行动作，从而使得在串行数据选择信号SEL_SI为高电平时，在输入某串行数据SI1Z后，在输入了串行时钟SCLK的8个时钟脉冲的时刻，并行数据SOZ<0>～SOZ<7>变为有效数据。而在串行数据选择信号SEL_SI为低电平时，在输入某些串行数据SI1Z～SI4Z后，在输入了串行时钟SCLK的2个时钟脉冲的时刻，并行数据SOZ<0>～SOZ<7>变为有效数据。这样，在使用4根串行数据线时的1个时钟内可以处理的串行数据的数量是使用1根串行数据线时的1个时钟内可以处理的串行数据的数量的4倍。
如上所述，数据转换电路140c根据串行数据选择信号SEL_SI的电平(即，使用1根串行数据线还是4根串行数据线)，输出供给到二进制驱动器20a的二进制数据BDATZ、供给到栅极驱动器40的栅极使能信号GEN和栅极选择信号GSEL。
<3.4效果>
根据本实施方式，由时钟生成电路110c生成控制信号，该控制信号在使用4根串行数据线时，其频率是使用1根串行数据线时的4倍。另外，在使用4条串行数据线时，串行-并行转换电路142c在一个时钟内处理的串行数据是使用1根串行数据线时的一个时钟内处理的串行数据的4倍。如上所述，与以往相比，通过使用4根串行数据线，可以增加能够满足屏幕重写频率规格的最大像素数。另外，在第二实施方式中，在定时发生器10b内，每两个地设置了时钟生成电路和数据转换电路(参照图26)，而在本实施方式中，在定时发生器10c内仅设置了一个时钟生成电路和数据转换电路。并且，在本实施方式中，不需要第一实施方式中设置的二进制驱动器20b和输出选择电路30a,30b。如上所述，根据本实施方式，可以显著减小面板内的电路面积，并且能够有效地实现窄边框化。
<4.第四实施方式>
<4.1结构>
图37是示出了根据第四实施方式的液晶显示装置的整体结构的框图。在本实施方式中，不从外部向定时发生器10d供给串行数据选择信号SEL_SI，而是在定时发生器10d内设置生成串行数据选择信号SEL_SI的SEL_SI生成电路190。此外，图37示出了在第三实施方式的配置(参照图33)中追加了SEL_SI生成电路190的示例，但也可以在第一实施方式的配置(参照图2)或第二实施方式的配置(参照图26)中追加SEL_SI生成电路190。
向SEL_SI生成电路190供给串行数据SI1～SI4、串行时钟SCLK和串行芯片选择信号SCS。在本实施方式中，用于生成串行数据选择信号SEL_SI的标志数据包含在串行数据SI1～SI4中。SEL_SI生成电路190基于该标志数据生成串行数据选择信号SEL_SI。并且，SI信号选择电路100和数据转换电路140c基于该串行数据选择信号SEL_SI进行动作。
<4.2效果>
根据本实施方式，除了获得与第三实施方式相同的效果之外，还能够进行使用一根串行数据线还是4根串行数据线的选择(切换)，而无需从外部向液晶显示装置供给串行数据选择信号SEL_SI。
<5.其他>
在上述各实施方式中，能够选择(切换)使用一根串行数据线还是使用4根(多根)串行数据线。然而，本发明并不限于此，也可以固定地使用多根串行数据线。在该情况下，不需要SI信号选择电路100。
另外，在上述各实施方式中，列举了使用一个串行数据选择信号SEL_SI的示例，但也可以使用多个串行数据选择信号SEL_SI。例如，可以使用2个串行数据选择信号SEL_SI，也可以从1根、2根和4根中选择所要使用的串行数据线的根数。
尽管以上详细说明了本发明，但以上的说明在所有方面都是例示性的，并不是限制性的。可以理解，在不脱离本发明的范围的情况下，可以做出许多其他修改或变形。

Claims (8)

1.一种液晶显示装置，其具有多个像素电路，该多个像素电路中的每一个都包含存储电路，其特征在于，
包括：
接口部，其用于从外部接受串行时钟信号与包含图像数据的多个串行数据；
串行数据选择电路，其根据串行数据选择信号，在包含在所述多个串行数据中的一个串行数据和所述多个串行数据之间切换作为处理对象而取入的数据；
串行数据转换电路，其进行将作为处理对象而由所述串行数据选择电路取入的数据转换为并行数据的串行-并行转换处理；以及
显示驱动电路，其基于通过所述串行-并行转换处理获得的并行数据，更新包含在所述多个像素电路中的存储电路内的数据，
所述串行数据转换电路能够基于所述串行时钟信号的一个时钟脉冲，对所述多个串行数据并行地实施所述串行-并行转换处理。
2.根据权利要求1所述的液晶显示装置，其特征在于，
所述串行数据转换电路以与所述多个串行数据一一对应的方式具有进行所述串行-并行转换处理的多个数据转换电路，
所述显示驱动电路包括：
第一数据驱动电路，其取入从所述多个数据转换电路中的与所述一个串行数据对应的数据转换电路中输出的并行数据，并输出用于更新所述存储电路内的数据的数据信号；
第一输出控制电路，其根据所述串行数据选择信号，进行是否将从所述第一数据驱动电路中输出的数据信号供给到所述存储电路的控制；
第二数据驱动电路，其取入从所述多个数据转换电路中输出的并行数据，并输出用于更新所述存储电路内的数据的数据信号；以及
第二输出控制电路，其根据所述串行数据选择信号，进行是否将从所述第二数据驱动电路中输出的数据信号供给到所述存储电路的控制。
3.根据权利要求1所述的液晶显示装置，其特征在于，
包括供给切换电路，其对供给到所述显示驱动电路的并行数据进行切换，
所述串行数据转换电路具有：
第一数据转换电路，其对所述一个串行数据实施所述串行-并行转换处理；以及
第二数据转换电路，其对所述多个串行数据实施所述串行-并行转换处理，
所述供给切换电路根据所述串行数据选择信号，在从所述第一数据转换电路中输出的并行数据和从所述第二数据转换电路中输出的并行数据之间切换供给到所述显示驱动电路的并行数据。
4.根据权利要求3所述的液晶显示装置，其特征在于，
包括第一时钟信号生成电路，其生成作为处理对象而由所述串行数据选择电路取入的数据是所述一个串行数据时的定时控制用时钟信号组；以及
第二时钟信号生成电路，其生成作为处理对象而由所述串行数据选择电路取入的数据是所述多个串行数据时的定时控制用时钟信号组，
所述供给切换电路根据所述串行数据选择信号，在由所述第一时钟信号生成电路生成的定时控制用时钟信号组和由所述第二时钟信号生成电路生成的定时控制用时钟信号组之间切换供给到所述显示驱动电路的定时控制用时钟信号组，
所述显示驱动电路基于经由所述供给切换电路从所述第一时钟信号生成电路或所述第二时钟信号生成电路供给的定时控制用时钟信号组，更新包含在所述多个像素电路中的存储电路内的数据，
n为2以上的整数，所述多个串行数据为n个串行数据，
由所述第二时钟信号生成电路生成的定时控制用时钟信号组的频率是由所述第一时钟信号生成电路生成的定时控制用时钟信号组的频率的n倍。
5.根据权利要求1所述的液晶显示装置，其特征在于，
包括时钟信号组生成电路，其根据所述串行数据选择信号，生成作为处理对象而由所述串行数据选择电路取入的数据是所述一个串行数据时的定时控制用时钟信号组或者作为处理对象而由所述串行数据选择电路取入的数据是所述多个串行数据时的定时控制用时钟信号组，
所述串行数据转换电路根据所述串行数据选择信号，对所述一个串行数据或所述多个串行数据实施所述串行-并行转换处理，
所述显示驱动电路基于由所述时钟信号组生成电路生成的定时控制用时钟信号组，更新包含在所述多个像素电路中的存储电路内的数据，
n为2以上的整数，所述多个串行数据为n个串行数据，
作为处理对象而由所述串行数据选择电路取入的数据是所述多个串行数据时的定时控制用时钟信号组的频率是作为处理对象而由所述串行数据选择电路取入的数据是所述一个串行数据时的定时控制用时钟信号组的频率的n倍。
6.根据权利要求1-5中的任一项所述的液晶显示装置，其特征在于，
所述接口部从外部接受所述串行数据选择信号。
7.根据权利要求1所述的液晶显示装置，其特征在于，
包括串行数据选择信号生成电路，其生成所述串行数据选择信号，
所述串行数据包括用于生成所述串行数据选择信号的标志数据，
所述串行数据选择信号生成电路基于所述标志数据，生成所述串行数据选择信号。
8.一种液晶显示装置，其具有多个像素电路，该多个像素电路中的每一个都包含存储电路，其特征在于，
包括：
接口部，其用于从外部接受串行时钟信号与包含图像数据的多个串行数据；
串行数据转换电路，其进行将所述多个串行数据转换为并行数据的串行-并行转换处理；以及
显示驱动电路，其基于通过所述串行-并行转换处理获得的并行数据，更新包含在所述多个像素电路中的存储电路内的数据，
所述串行数据转换电路基于所述串行时钟信号的一个时钟脉冲，对所述多个串行数据并行地实施所述串行-并行转换处理。
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