JPH10340067A

JPH10340067A - 液晶表示制御駆動回路

Info

Publication number: JPH10340067A
Application number: JP14900897A
Authority: JP
Inventors: Hideto Kobayashi; 英登小林
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1997-06-06
Filing date: 1997-06-06
Publication date: 1998-12-22

Abstract

(57)【要約】【課題】液晶パネルの表示制御駆動用ＩＣ内の各機能別
ブロック回路間の配線領域の面積増を防ぎ、ブロック回
路配置を自由にしＩＣ面積を減らす。【解決手段】レジスタ３２，表示メモリ６Ａ，アドレス
デコーダ３４Ａ，ＲＯＭ７Ａ，ＳＥＧラッチ回路８０等
の機能別ブロック回路相互間のデータのやり取りを、全
て共通のデータバス３６を介し、マシンサイクルの中で
システムクロックに同期して時分割で行う。よってＬＣ
Ｄコントローラ・ドライバＩＣの面積を減らすために各
機能別ブロック回路をＩＣ内部の何処に配置しても、デ
ータバスの配線は従来のようにデータを授受するブロッ
ク回路間分設ける必要はなく、本例の場合、バスが共通
の８本で済み、ＩＣの配線領域の面積増加を防ぐことが
できる。又ＳＥＧドライバ回路への表示データの転送を
従来の１ビットずつに対し本例では５ビットずつにする
ことができ、データ転送速度を下げて消費電流も低減で
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はドットマトリクス型
の液晶パネル（ＬＣＤパネルとも呼ぶ）を制御駆動す
る、いわゆるＬＣＤコントローラ・ドライバＩＣなどと
呼ばれる回路としての液晶表示制御駆動回路、特にＩＣ
内部の機能別ブロック回路間の配線領域の面積の増加を
抑え、ＩＣ内での機能別ブロック回路の配置を自由にし
てＩＣの面積を小さくし、ＩＣのコストを低減できるよ
うにした液晶表示制御駆動回路に関する。

【０００２】なお以下各図において同一の符号は同一も
しくは相当部分を示す。

【０００３】

【従来の技術】図１０は１２桁２行の文字を表示するド
ットマトリクス型の液晶パネル（ＬＣＤパネル）を含む
液晶表示制御駆動回路の概念図である。同図において０
１は画素が縦，横ドットマトリクス状に配置されたＬＣ
Ｄパネル、０２はＬＣＤパネル０１の表示制御駆動を行
うＬＣＤコントローラ・ドライバＩＣ、Ｓ・ＢＵＳは図
外のＭＰＵとこのＬＣＤコントローラ・ドライバＩＣ０
２を結ぶシステムバスである。

【０００４】この例ではＬＣＤパネル０１は縦方向に走
り横方向に並設された６０本のセグメント線（データ線
ともいう）ＳＥＧ１〜ＳＥＧ６０と、横方向に走り縦方
向に並設された１６本のコモン線（走査線ともいう）Ｃ
ＯＭ１〜ＣＯＭ１６との各交差部に夫々１ドットの画素
を備えており、ＬＣＤコントローラ・ドライバＩＣ０２
にはこれらの各セグメント線及びコモン線を駆動するた
めの同符号の端子が設けられている。

【０００５】また０３はシステムバスＳ・ＢＵＳ内のコ
ントロールバスを介しＭＰＵからこのＩＣ０２に与えら
れるコントロール信号で、このコントロール信号０３に
はＭＰＵがこのＩＣ０２にデータの書込み，読出し等の
起動をかける動作起動信号としてのイネーブル信号Ｅ、
ＭＰＵがこのＩＣ０２に対するデータの読出し（Ｒ），
書込み（Ｗ）を選択指定する信号としてのリード／ライ
ト信号Ｒ／Ｗなどがある。また０４は同じくシステムバ
スＳ・ＢＵＳ内のデータバスを介し、このＩＣ０２がＭ
ＰＵと授受する（この例では８ビットの）データ信号で
ある。

【０００６】このＬＣＤコントローラ・ドライバＩＣ０
２は、内部にＬＣＤパネル０１の表示画面に対応する表
示データを文字コードで記憶するＲＡＭとしての表示メ
モリと、各文字コードを対応するドットマトリクス状の
フォントパターン（ビットマップともいう）に変換する
ＲＯＭを備えており、ドットマトリクス状のＬＣＤパネ
ル０１の横方向に並ぶ各１行の画素ドットを連ねる２
（文字行）×８（ドット／文字行）＝１６本のコモン線
ＣＯＭ１〜ＣＯＭ１６を１つずつ順次サイクリックに選
択して、選択したコモン線上の画素の点灯を可能とする
走査駆動信号を出力しつつ、この選択のつど、縦方向に
並ぶ各１列の画素ドットを連ねる１２（桁）×５（ドッ
ト／桁）＝６０本のセグメント線ＳＥＧ１〜ＳＥＧ６０
に、選択されたコモン線上の表示内容に対応するセグメ
ント駆動信号（つまり表示対象画素のみを点灯駆動する
信号）を出力することによって、表示メモリの内容に対
応するＬＣＤパネル０１の画面表示を行う。なお、この
画面表示動作をＭＰＵからのアクセスと無関係に常時行
う。

【０００７】また、ＬＣＤコントローラ・ドライバＩＣ
０２は、この常時の表示出力動作の間に随時、ＭＰＵか
らコントロール信号０３や（この例では８ビットのプロ
グラム命令としての）データ信号０４を受取り、その受
信結果に応じて前記表示メモリの内容を書換える。この
ときは前記常時の表示出力動作によりＬＣＤパネル０１
の画面表示も更新される。

【０００８】図１１は図１０の文字フォント表示マトリ
クスの構成を示す。この例では１文字（８ビット表示デ
ータ）が横５×縦８ドットで構成されるため、１文字当
たりセグメント線が５本、コモン線が８本必要となる。
なお、この図１１は８ビット文字コード“３０Ｈ”の表
示データの表示例を示す。図１２はこの種のＬＣＤコン
トローラ・ドライバＩＣの主としてＬＣＤパネル０１を
駆動する機能部分の構成例を示す。同図においてＬＣＤ
パネル０１を除く部分がＬＣＤコントローラ・ドライバ
ＩＣの一部を示している。ここで２（２─１，２─２〜
２─ｊ〜２─ｎ）は夫々ＬＣＤパネル０１の表示桁に対
応するセグメント線ＳＥＧ１，ＳＥＧ２〜ＳＥＧｊ〜Ｓ
ＥＧｎを駆動するセグメントドライバ回路（ＳＥＧドラ
イバ回路とも略記する）、３（３─１，３─２〜３─
ｍ）は夫々ＬＣＤパネル０１の表示行に対応するコモン
線ＣＯＭ１，ＣＯＭ２〜ＣＯＭｍを駆動するコモンドラ
イバ回路（ＣＯＭドライバ回路とも略記する）である。

【０００９】また、６はＬＣＤパネル０１に表示するデ
ータを文字コードの形で持つ前記ＲＡＭとしての表示メ
モリ、７は表示メモリ６から読み出される文字コードに
対するドットマトリクス状のフォントパタ−ン（ビット
マップ）を記憶する前記のＲＯＭ、Ｇ１は表示メモリ６
からＬＣＤパネル０１に表示データを送るか否かを定め
る表示オン／オフ制御信号ＣＤ１のオン（Ｌレベル）時
にＲＯＭ７から図外のパラレル／シリアル変換回路を介
して出力されるシリアルの表示データ（ビットマップデ
ータともいう）ＤＶをＳＥＧドライバ回路２−１に与
え、表示動作を可能とするＮＯＲゲートである。

【００１０】５は液晶の電源用に、このＩＣの外部から
入力された＋５Ｖの電源ＶＤＤをグランドＧＮＤ（０
Ｖ）との間で分割する分割抵抗で、ＩＣ内部の拡散抵抗
やポリシリコン抵抗を用いて作られる。この分割抵抗５
の抵抗値はＬＣＤパネル０１の大きさによって異なって
くるが、この例では２ｋΩの抵抗５本を直列にして構成
されている。ここではこの抵抗の接続点（換言すれば次
に述べる液晶駆動電源分割回路２３の入力端子、又はそ
の電圧）を＋５Ｖ側からＶ０〜Ｖ５（但しＶ０＝＋５
Ｖ，Ｖ５＝０Ｖ）とする。

【００１１】次に２３は分割電圧Ｖ０〜Ｖ５を入力し、
ＬＣＤパネル０１の垂直走査周期（ＴＶ，図１５参照）
を与える交流化信号Ｍに同期してＳＥＧドライバ回路２
に与えるセグメント駆動電圧２１、及びＣＯＭドライバ
回路３に与えるコモン駆動電圧２２を夫々生成する液晶
駆動電源分割回路である。この液晶駆動電源分割回路２
３は交流化信号Ｍが“Ｌ”（グランドＧＮＤレベル）の
ときは、セグメント駆動電圧２１の２本の駆動電圧線に
夫々電圧Ｖ５とＶ３を出力し、コモン駆動電圧２２の２
本の駆動電圧線に夫々電圧Ｖ０とＶ４を出力する。ま
た、交流化信号Ｍが“Ｈ”（電源ＶＤＤレベル）のとき
は、セグメント駆動電圧２１の２本の駆動電圧線に夫々
電圧Ｖ０とＶ２を出力し、コモン駆動電圧２２の２本の
駆動電圧線に夫々電圧Ｖ５とＶ１を出力する。

【００１２】図１５は上から順に交流化信号Ｍ、各コモ
ン線ＣＯＭ１，ＣＯＭ２〜ＣＯＭｍの駆動電圧の夫々の
波形、及び任意のセグメント線（ＳＥＧｊとする）の駆
動電圧の波形の例を示す。ここでＴＨ（ＴＨ１，ＴＨ２
〜ＴＨｍ）は後述のラッチクロックＣＰ２の周期に等し
い水平走査期間であり、ＴＨ１はコモン線ＣＯＭ１によ
る（つまりＬＣＤパネルの最上部の水平ラインの）表示
期間としての水平走査期間、同様にＴＨ２，ＴＨｍは夫
々コモン線ＣＯＭ２，ＣＯＭｍによる表示期間としての
水平走査期間である。そしてこの各水平走査期間に、Ｌ
ＣＤパネルの該当する水平ライン上の画素の表示（点
灯）が行われる。

【００１３】図１２を参照しつつ図１５を説明すると、
ＣＯＭドライバ回路３─１はコモンライン表示データＤ
Ｈ，ラッチクロックＣＰ２，交流化信号Ｍ及びコモン駆
動電圧２２を入力し、交流化信号Ｍの立下がり時点から
水平走査期間ＴＨ１の間は電圧Ｖ０（イネーブル）を、
以後交流化信号Ｍの立上がり時点までは電圧Ｖ４（ディ
スイネーブル）を、また交流化信号Ｍの立上がり時点か
ら水平走査期間ＴＨ１の間は電圧Ｖ５（イネーブル）
を、以後交流化信号Ｍの立下がり時点までは電圧Ｖ１
（ディスイネーブル）を順次切替えてコモン線ＣＯＭ１
に出力する。この波形は交流化信号Ｍの“Ｌ”（ＧＮＤ
レベル）の領域と“Ｈ”（ＶＤＤレベル）の領域とで正
逆反転した波形となる。

【００１４】同様にＣＯＭドライバ回路３−２〜３−ｍ
はコモン駆動電圧２２，交流化信号Ｍ及びラッチクロッ
クＣＰ２を入力し、コモン線ＣＯＭ１と同形状で位相が
水平走査期間ＴＨづつシフトした（つまり当該の水平走
査期間に交流化信号Ｍが“Ｌ”の領域では電圧Ｖ０、交
流化信号Ｍが“Ｈ”の領域では電圧Ｖ５となるような）
波形の切替電圧を夫々コモン線ＣＯＭ２〜ＣＯＭｍに出
力する。

【００１５】図１４はＣＯＭドライバ回路３（３−１〜
３−ｍ）の構成例を示す。同図において８Ｈ−１，８Ｈ
−２〜８Ｈ−ｉ〜８Ｈ−ｍは全体としてｍ段（ｍビッ
ト）のシフトレジスタを構成するＤフリップフロップ
（なおＤフリップフロップをＤＦＦとも略記する）、１
５はＥ−ＮＯＲ回路、１０Ｈ（１０Ｈ−１，１０Ｈ−２
〜１０Ｈ−ｉ〜１０Ｈ−ｍ）は出力バッファである。

【００１６】ここで縦一列に並ぶＤフリップフロップ８
Ｈ−１，Ｅ−ＮＯＲ回路１５及び出力バッファ１０Ｈ−
１の組が図１２のコモン線ＣＯＭ１を駆動するＣＯＭド
ライバ回路３−１に相当し、同様に縦一列に並ぶＤフリ
ップフロップ８Ｈ−ｍ，Ｅ−ＮＯＲ回路１５及び出力バ
ッファ１０Ｈ−ｍの組が図１２のコモン線ＣＯＭｍを駆
動するＣＯＭドライバ回路３−ｍに相当する。

【００１７】なお、縦一列に並ぶＤフリップフロップ８
Ｈ−ｉ，Ｅ−ＮＯＲ回路１５及び出力バッファ１０Ｈ−
ｉの組は一般的なコモン線ＣＯＭｉを駆動するＣＯＭド
ライバ回路３−ｉを示している。シフトレジスタ回路８
Ｈの入力段のＤフリップフロップ８Ｈ−１には、このＩ
Ｃ内の図外のタイミング回路から交流化信号Ｍの立下が
りの時点ごとに“表示（点灯）”を指定するコモンライ
ン表示データＤＨが与えられ、ラッチクロックＣＰ２に
よって読込まれる。そしてこの読込みが済むとコモンラ
イン表示データＤＨは“非表示（非点灯）”に切換わ
り、以後、次の交流化信号Ｍの立下がり時点までこの状
態を保つ。

【００１８】ラッチクロックＣＰ２は各段のＤフリップ
フロップ８Ｈ−１〜８Ｈ−ｍに共通に入力され、以後ラ
ッチクロックＣＰ２に同期してこの“表示”のコモンラ
イン表示データＤＨがＤフリップフロップ８Ｈ−１から
８Ｈ−ｍに向かって順番１段づつシフトされる。各Ｅ−
ＮＯＲ回路１５は対応するシフトレジスタ回路８ＨのＤ
フリップフロップの表示データ出力Ｑと交流化信号Ｍと
のＥ−ＮＯＲ条件を求め、その出力１５ａを出力バッフ
ァ１０Ｈ−１〜１０Ｈ−ｍに与える。

【００１９】各出力バッファ１０Ｈ−１〜１０Ｈ−ｍに
は前述のコモン駆動電圧２２が共通に入力されており、
各出力バッファ１０Ｈ−１〜１０Ｈ−ｍの出力端子１１
Ｈ（つまり各コモン線ＣＯＭ１〜ＣＯＭｍの駆動端）に
は、Ｅ−ＮＯＲ出力１５ａに応じて選択されたコモン駆
動電圧２２（の２つの電圧の１つ）が出力される。この
例では交流化信号Ｍが“Ｌ”の期間、当該Ｄフリップフ
ロップの表示データ出力Ｑが“表示”の場合（つまり当
該コモン線による表示期間としての水平走査期間）に
は、当該出力バッファ１０Ｈの出力端子１１Ｈには電圧
Ｖ０（イネーブル）が出力され、当該Ｄフリップフロッ
プの表示データ出力Ｑが“非表示”の場合には電圧Ｖ４
（ディスイネーブル）が出力される。

【００２０】同様に交流化信号Ｍが“Ｈ”の期間、当該
Ｄフリップフロップの表示データ出力Ｑが“表示”の場
合には、当該出力バッファの出力端子１１Ｈには電圧Ｖ
５（イネーブル）が出力され、同じく“非表示”の場合
には電圧Ｖ１（ディスイネーブル）が出力される。この
ようにして図１５のコモン線ＣＯＭ１〜ＣＯＭｍの駆動
電圧波形が生成されることになる。

【００２１】図１３はＳＥＧドライバ回路２（２−１〜
２−ｎ）の構成例を示す。同図において８−１，８−２
〜８−ｊ〜８−ｎは全体としてｎ段（ｎビット）のシフ
トレジスタ回路８を構成するＤフリップフロップで９−
１，９−２〜９−ｊ〜９−ｎは全体としてデータラッチ
回路９を構成するＤフリップフロップ、１５はＥ−ＮＯ
Ｒ回路、１０（１０−１，１０−２〜１０−ｊ〜１０−
ｎ）は出力バッファ回路である。

【００２２】ここで縦一列に並ぶＤフリップフロップ８
−１，９−１，Ｅ−ＮＯＲ回路１５及び出力バッファ１
０−１の組が図１２のセグメント線ＳＥＧ１を駆動する
ＳＥＧドライバ回路２−１に相当し、同様に縦一列に並
ぶＤフリップフロップ８−ｎ，９−ｎ，Ｅ−ＮＯＲ回路
１５及び出力バッファ１０−ｎの組が図１２のセグメン
ト線ＳＥＧｎを駆動するＳＥＧドライバ回路２−ｎに相
当する。

【００２３】なお、縦一列に並ぶＤフリップフロップ８
−ｊ，９−ｊ，Ｅ−ＮＯＲ回路１５及び出力バッファ１
０−ｊの組は一般的なセグメント線ＳＥＧｊを駆動する
ＳＥＧドライバ回路２−ｊを示している。シフトレジス
タ回路８の入力段のＤフリップフロップ８−１には図１
２のＲＯＭ７側から出力されるシリアルの表示データ
（ビットマップデータ）ＤＶが入力され、各水平走査期
間ＴＨの始めに、Ｄフリップフロップ８−１〜８−ｎに
共通に入力されるシフトレジスタクロックＣＰ１に同期
して、Ｄフリップフロップ８−１から８−ｎに向けて表
示データＤＶが順番にシフトされる。このシフトによる
新たな一連の表示データＤＶが各Ｄフリップフロップ８
−１〜８−ｎに行きわたった時点で、データラッチ回路
９の各Ｄフリップフロップ９−１〜９−ｎに共通にラッ
チクロックＣＰ２が入力され、シフトレジスタ回路８の
各Ｄフリップフロップ８−１〜８−ｎの表示データ出力
Ｑが夫々対応するデータラッチ回路９の各Ｄフリップフ
ロップ９−１〜９−ｎにラッチされる。

【００２４】即ちデータラッチ回路９の各Ｄフリップフ
ロップ９−１〜９−ｎの出力端子Ｑには当該の水平走査
期間に、対応するセグメント線上の画素を表示（点灯）
するか否かの表示データがラッチ出力されることにな
る。各Ｅ−ＮＯＲ回路１５はデータラッチ回路９の上述
のセグメント線別の表示データ出力Ｑと交流化信号Ｍと
のＥ−ＮＯＲ条件を求め、その出力１５ａを出力バッフ
ァ１０−１〜１０−ｎに与える。

【００２５】各出力バッファ１０−１〜１０−ｎには前
述のセグメント駆動電圧２１が共通に入力されており、
各出力バッファ１０−１〜１０−ｎの出力端子１１（つ
まり各セグメント線ＳＥＧ１〜ＳＥＧｎの駆動端）に
は、Ｅ−ＮＯＲ出力１５ａに応じて選択されたセグメン
ト駆動電圧２１（の２つの電圧の１つ）が出力される。
この例では交流化信号Ｍが“Ｌ”の期間、当該画素を
“表示（点灯）”する場合には当該出力バッファ１０の
出力端子１１には電圧Ｖ５（イネーブル）が出力され、
“非表示（非点灯）”の場合には電圧Ｖ３（ディスイネ
ーブル）が出力される。同様に交流化信号Ｍが“Ｈ”の
期間、当該画素を“表示”する場合には当該出力バッフ
ァの出力端子１１には電圧Ｖ０（イネーブル）が出力さ
れ、“非表示”の場合には電圧Ｖ２（ディスイネーブ
ル）が出力される。

【００２６】図１５のセグメント線ＳＥＧｊの波形の例
では、この実線の波形はコモン線ＣＯＭ１の水平走査期
間ＴＨ１にのみ、当該セグメント線ＳＥＧｊとコモン線
ＣＯＭ１との交点の画素が表示され、このセグメント線
ＳＥＧｊ上の他の画素は全て非表示である場合を示して
いる。ここでコモン線ＣＯＭ２の水平走査期間ＴＨ２に
おいても、当該セグメント線ＳＥＧｊ上の画素を表示す
る場合、点線部の波形が付加される。なお、このセグメ
ント線ＳＥＧｊの駆動波形も交流化信号Ｍの“Ｌ”，
“Ｈ”に対応して正逆反転の波形となる。

【００２７】図８は主としてＬＣＤコントローラ・ドラ
イバＩＣ０２が外部のＭＰＵから表示データを含むプロ
グラム命令を受信して内部の表示メモリに表示データを
書込み、また表示メモリの内容をＬＣＤパネル０１に出
力すべきセグメント駆動信号に変換する間の表示データ
の経路に関わる、同ＩＣ０２の内部のブロック図であ
る。なおこの例では、このＬＣＤコントローラ・ドライ
バＩＣ０２は、図１０の場合と同様に図１１に示した５
×８ドットのフォントパタ−ンで表される文字を表示す
る図外のＬＣＤパネルを駆動するものとし（但し図８で
は表示文字数は１６桁×２行）、このＬＣＤパネルとは
文字桁１６×５（本／桁）＝８０本からなるセグメント
線ＳＥＧ１〜ＳＥＧ８０、及び文字行２×８（本／行）
＝１６本からなるコモン線ＣＯＭ１〜ＣＯＭ１６を介し
て接続される。

【００２８】図８において３０は図１２等で述べた交流
化信号Ｍ，シフトレジスタクロックＣＰ１，ラッチクロ
ックＣＰ２や、図９で詳述するＴ３２，Ｔ３３等の動作
タイミング指示用のコントロール信号のほか、各種のコ
ントロール信号を生成してこのＩＣ内の各関係ブロック
回路に供給したり、表示メモリ６に対しアドレス信号を
出力したりするタイミング発生回路、３１は図外の外部
ＭＰＵとデータバス及びコントロールバスからなるシス
テムバスＳ・ＢＵＳを介して接続されるバスインタフェ
ース、３２はインタフェース３１を介して入力した（こ
の例では８ビットの）プログラム命令を一時記憶するレ
ジスタ、３３はこのレジスタ３２に格納されたプログラ
ム命令を解読するインストラクションデコーダである。

【００２９】６は図１２で述べたＲＡＭに相当する表示
メモリで、前記プログラム命令に含まれる表示データ
（文字コードからなる）をＬＣＤパネル０１の１表示画
面分（この例では文字数にして１６桁×２行分）記憶す
る。また、７は同じく図１２で述べたと同様に、この例
では各文字コードに対応する５×８ドットのフォントパ
タ−ンを記憶するＲＯＭである。

【００３０】３４は表示メモリ６から文字コードを、タ
イミング発生回路３０からラッチクロックＣＰ２や後述
の起動コントロール信号Ｔ３４を入力し、当該の水平走
査周期ＴＨに表示すべき文字ごとに、そのフォントパタ
−ンを当該の走査ライン（横１ライン）５ビット分づつ
ＲＯＭ７から出力させるアドレス信号をＲＯＭ７に対し
て発生するアドレスデコーダである。このためアドレス
デコーダ３４は表示メモリ６から読出された（文字指定
用のアドレスとしての）文字コード８ビットに、文字行
２×８＝１６本の走査線（コモン線）の１つを順番に指
定するためにラッチクロックＣＰ２から生成した４ビッ
トのアドレス（コモン位置指定アドレスという）を加え
た１２ビットのアドレス信号をＲＯＭ７に与える。

【００３１】また３５はＲＯＭ７から出力される５ビッ
トのフォントパタ−ンデータ（便宜上、ビットマップデ
ータＤＶ１とする）を図１２で述べたＳＥＧドライバ回
路２に対するシリアルの表示データ（ビットマップデー
タ）ＤＶに変換するパラレル／シリアル変換回路（パラ
／シリ変換回路とも略す）である。図８のＳＥＧドライ
バ回路２は図１３においてセグメント線をＳＥＧ１から
ＳＥＧ８０までの出力数ｎ＝８０本とした場合と同様の
構成を持つものとし、ここでシフトレジスタ回路８は縦
続接続されたＤフリップフロップ８−１〜８−８０から
なり、同様にデータラッチ回路９はＤフリップフロップ
９−１〜９−８０からなる。

【００３２】またセグメント出力バッファ回路（ＳＥＧ
出力バッファ回路とも略記する）１００は図１３におい
てｎ＝８０とした場合の８０段分のＥ−ＮＯＲ回路１５
と出力バッファ回路１０（１０−１〜１０−８０）に相
当する機能部分であるものとする。また図８のＣＯＭド
ライバ回路３は図１４においてコモン線をＣＯＭ１から
ＣＯＭ１６までの出力数ｍ＝１６本とした場合と同様の
構成を持つものとする。

【００３３】図９は図８の要部の動作を示すタイムチャ
−トである。図９において、１）はタイミング発生回路
３０において生成されるシステムクロックＣＰＳを示
す。なお、ここではシステムクロックＣＰＳの１クロッ
ク目から５クロック目までの５クロック分を１マシンサ
イクルとして動作するものとし、この各クロックパルス
には１から５までの夫々のクロック番号が付されてい
る。

【００３４】２）はタイミング発生回路３０からレジス
タ３２に与えられるコントロール信号で、レジスタ３２
がインタフェース３１を介しシステムバスＳ・ＢＵＳ側
からのプログラム命令を取込み、インストラクションデ
コーダ３３側または表示メモリ６側へ、この取り込んだ
データを保持出力するタイミングを定めるコントロール
信号Ｔ３２を示す。

【００３５】３）はレジスタ３２からインストラクショ
ンデコーダ３３又は表示メモリ６に出力されるデータを
示す。４）はタイミング発生回路３０からインストラク
ションデコーダ３３に与えられるコントロール信号で、
デコーダ３３がレジスタ３２の出力する（プログラム命
令内の）命令コードを取込みデコードするタイミングを
定めるコントロール信号Ｔ３３、又は表示メモリ６に与
えられるコントロール信号で、表示メモリ６がレジスタ
３２の出力する（プログラム命令内の）文字コードデー
タを取込むタイミングを定めるコントロール信号Ｔ６１
を示す。

【００３６】５）はタイミング発生回路３０から表示メ
モリ６に与えられるコントロール信号で、表示メモリ６
が文字コードデータ（ＲＯＭ７に対するアドレスデー
タ）を読出し出力するタイミングを定めるコントロール
信号Ｔ６２を示す。６）は表示メモリ６からアドレスデ
コーダ３４に出力される８ビットの文字コードデータを
示す。

【００３７】７）はタイミング発生回路３０からアドレ
スデコーダ３４に与えられるコントロール信号で、アド
レスデコーダ３４がＲＯＭ７へ前記した１２ビットのア
ドレスデータを出力するタイミングを定めるコントロー
ル信号Ｔ３４を示す。８）はアドレスデコーダ３４から
ＲＯＭ７に出力される１２ビットのアドレスデータを示
す。

【００３８】９）はタイミング発生回路３０からＲＯＭ
７に与えられるコントロール信号で、ＲＯＭ７が５ビッ
トのビットマップデータＤＶ１を出力するタイミングを
定めるコントロール信号Ｔ７０を示す。１０）はＲＯＭ
７からパラ／シリ変換回路３５に出力される５ビットの
ビットマップデータＤＶ１を示す。

【００３９】１１）はタイミング発生回路３０からパラ
／シリ変換回路３５に与えられるコントロール信号で、
パラ／シリ変換回路３５がシリアル変換データを出力す
るタイミングを定めるコントロール信号としてのシフト
レジスタクロックＣＰ１を示す。１２）はパラ／シリ変
換回路３５からＳＥＧドライバ回路２に出力されるシリ
アル転送の表示データとしてのビットマップデータＤＶ
を示す。

【００４０】なお、図９のコントロール信号Ｔ３２，Ｔ
３３，Ｔ６１は外部ＭＰＵから（表示データを送り表示
メモリ６へ書込みを行う旨の）コントロール信号０３が
送られた時（ＭＰＵの書込みモード時）にのみ生成さ
れ、図９の上記コントロール信号を除くコントロール信
号はＬＣＤパネル０１の常時の表示動作のために常時生
成される。

【００４１】図９を参照しつつ図８の動作を説明する
と、タイミング発生回路３０からのコントロール信号Ｔ
３２に同期してレジスタ３２は、図外の外部ＭＰＵから
（その書込みモード時に）インタフェース３１を介して
入力した（前記データ信号０４としての）８ビットのプ
ログラム命令を１マシンサイクルに等しい期間、保持
し、同時にこの保持データを、当該のマシンサイクルが
一連のプログラム命令のうちのインストラクションコー
ドを解読すべきマシンサイクル（命令解読サイクルと呼
ぶ）の場合には、別途タイミング発生回路３０から与え
られるコントロール信号（図外）に従ってインストラク
ションデコーダ３３へ出力する。

【００４２】他方、当該のマシンサイクルがプログラム
命令のうちのインストラクションコード（命令コード）
に続く表示データとしての文字コードの送信されるマシ
ンサイクル（表示データ書込みサイクルと呼ぶ）の場合
には、次に述べるインストラクションデコーダ３３の先
の解読結果に基づいて別途タイミング発生回路３０から
与えられるコントロール信号（図外）に従い表示メモリ
６へ出力する。

【００４３】命令解読サイクルの場合、インストラクシ
ョンデコーダ３３はコントロール信号Ｔ３３に同期して
レジスタ３２からの命令コードを取り込んで解読し、こ
の解読結果をタイミング発生回路３０に送る。これによ
り必要な指示がタイミング発生回路３０から関係するブ
ロック回路に与えられることになる。なお、インストラ
クションコードでＭＰＵから指示される命令には例えば
“表示せよ”，“消せ”，“反転せよ”等がある。そし
てこの命令が表示データを伴う場合、タイミング発生回
路３０は続くマシンサイクルを表示データ書込みサイク
ルとするコントロール信号をレジスタ３２，表示メモリ
６等に与える。

【００４４】このようにして表示データ書込みサイクル
の場合には、表示メモリ６はコントロール信号Ｔ６１に
同期しレジスタ３２からの文字コードを読み込み、先の
インストラクションコードの解読結果により、タイミン
グ発生回路３０から与えられる図外のコントロール信号
で指定されるアドレスに格納する。次に表示メモリ６は
コントロール信号Ｔ６２に同期し、自身内の８ビットの
文字コードデータのうち、タイミング発生回路３０から
別途与えられる図外のコントロール信号によって指定さ
れる位置にある８ビットの文字コードデータを読出し、
１マシンサイクルに等しい期間、アドレスデコーダ３４
へ出力する。これによりアドレスデコーダ３４はコント
ロール信号Ｔ３４に同期し、ＲＯＭ７に対し前述のよう
に文字コードデータ８ビットに、４ビットのコモン位置
指定アドレスを加えた１２ビットのアドレスデータを１
マシンサイクルに等しい期間、出力する。

【００４５】次にＲＯＭ７はコントロール信号Ｔ７０に
同期し、アドレスデコーダ３４からのアドレスデータで
指定された、８ビットの表示データ（文字）についての
５×８ドットのフォントデータの内の一走査線分（５ビ
ットのビットマップデータ）ＤＶ１を１マシンサイクル
に等しい期間、出力する。これによりパラ／シリ変換回
路３５はコントロール信号としてのシフトレジスタクロ
ックＣＰ１に同期し、このＲＯＭ７からの５ビットのビ
ットマップデータＤＶ１をシリアルのビットマップデー
タＤＶに変換しつつ、ＳＥＧドライバ回路２のシフトレ
ジスタ回路８へ転送する。

【００４６】このような動作の繰り返しによってＬＣＤ
パネルの１走査線分（文字１６桁×５（ビット／桁）＝
８０ビット）のシリアルのビットマップデータＤＶが、
１ビットずつシフトレジスタ回路８の全てのＤフリップ
フロップの各々に行きわたる毎に、このビットマップ表
示データＤＶはデータラッチ回路９にラッチされ、セグ
メント出力バッファ回路１００によってセグメント線Ｓ
ＥＧ１〜ＳＥＧ８０に上記ラッチされたビットマップデ
ータに対応するセグメント駆動信号が出力され、同時に
コモンドライバ回路３のコモン線から出力される該当走
査ラインのコモン駆動信号によってＬＣＤパネルの当該
コモン線上の画素表示が行われる。そして、この動作が
（１垂直走査周期ＴＶの１／２）＝１フレーム周期ごと
に全コモン線ＣＯＭ１〜ＣＯＭ１６分（１６回）繰り返
され、１垂直走査周期ＴＶの前半と後半の２フレーム周
期でＬＣＤパネルの１画面分の表示が完了する。

【００４７】

【発明が解決しようとする課題】ところで図８に示す構
成では、レジスタ３２からパラ／シリ変換回路３５に至
る間において、矢印付きの太線で示すような各機能別ブ
ロック回路を結ぶデータバスの配線が多く、更にＩＣの
コストを低減するために、元来大きさの異なる機能別ブ
ロック回路をＬＣＤコントローラ・ドライバＩＣ全体の
面積を小さくするように配置した場合、信号の伝達経路
が長くなり、信号線を引き回すための配線の面積が大き
くなり、ＩＣのコスト低減を計るのに逆行するという問
題がある。

【００４８】そこで本発明はこの問題を解消できる液晶
表示制御駆動回路を提供することを課題とする。

【００４９】

【課題を解決するための手段】前記の課題を解決するた
めに、縦方向に走り横方向に並設された複数のセグメン
ト線（ＳＥＧ１，ＳＥＧ２，など）と、横方向に走り縦
方向に並設された複数のコモン線（ＣＯＭ１，ＣＯＭ２
など）との各交差部に画素を持ち、共にイネーブルに駆
動されたセグメント線とコモン線との交差部の画素を点
灯する液晶パネル（０１）の表示画面の文字配列に対応
する表示データを、配列される文字の文字コードで記憶
するＲＡＭからなる機能別ブロック回路としての表示メ
モリ（６Ａなど）と、前記表示画面に表示されるべき文
字の各文字コードに対応するドットマトリクス状のフォ
ントを記憶する機能別ブロック回路としてのＲＯＭ（７
Ａなど）と、システムクロック（ＣＰＳ）の所定の複数
周期からなるマシンサイクルに比例する水平走査周期
（ＴＨ）毎に、前記コモン線をその配列順に且つサイク
リックに１つずつ選択して、選択したコモン線をイネー
ブルに駆動する機能別ブロック回路としてのコモンドラ
イバ回路（３）と、水平走査周期毎に、表示メモリ内の
表示データについての、選択されるコモン線上の画素別
の点灯の有無を示すドット表示データを入力して、点灯
画素に対応するセグメント線をイネーブルに駆動する機
能別ブロック回路としてのセグメントドライバ回路
（２）とを少なくとも備え、常時、表示メモリ内の表示
データに対応する液晶パネルの画面表示を行い、さら
に、外部のＭＰＵから書込み要求があった時は、（イン
タフェース３１，レジスタ３２，インストラクションデ
コーダ３３などを介し）マシンサイクルに同期して、こ
のときＭＰＵから送信される命令データを取込むと共
に、命令データ中の表示データとしての文字コードを表
示メモリの当該命令データで指定されるアドレスに書き
込み液晶パネルの前記画面表示を更新する液晶表示制御
駆動回路において、請求項１の液晶表示制御駆動回路回
路は、共通のデータバス（３６）を備え、前記命令デー
タの取込みから、セグメントドライバ回路へのドット表
示データの入力までに至る表示データの伝達経路上に存
在し得る、前記表示メモリ，ＲＯＭ，セグメントドライ
バ回路を含む全ての機能別ブロック回路のうち、少なく
とも３つ以上の機能別ブロック回路が、その動作に必要
なデータを、マシンサイクル毎にシステムクロックに同
期し時分割で前記共通データバスを介し相互に授受し得
るようにする。

【００５０】また、請求項２の液晶表示制御駆動回路
は、少なくともシステムクロック（ＣＰＳ），その分周
信号（ＣＰＳ／２，ＣＰＳ／４など），及び前記水平走
査周期を定める信号（ラッチクロックＣＰ２など）を伝
える共通のコントロールバス（３７）を備え、この液晶
表示制御駆動回路内に存在し得る、前記の機能別ブロッ
ク回路を含む全ての機能別ブロック回路のうちの少なく
とも複数の機能別ブロック回路が、夫々内蔵するコント
ロール信号デコード手段（ＡＮＤゲートＡＧ１，ＡＧ２
など）を介して前記共通コントロールバスの信号を解読
し、自身の起動のタイミング及び必要に応じさらにその
作動時間を定めるコントロール信号（Ｔ３２ａ，Ｔ３３
など）を生成するようにする。

【００５１】また請求項３の液晶表示制御駆動回路は、
請求項１又は２に記載の液晶表示制御駆動回路におい
て、ＩＣからなるようにする。

【００５２】

【発明の実施の形態】

（実施の形態１）図１は請求項１に関わる発明（以下第
１発明という）の一実施例としてのＬＣＤコントローラ
・ドライバＩＣの内部構成を示すブロック図で、この図
は図８に対応している。図１においては図８に対しタイ
ミング発生回路３０，表示メモリ６，アドレスデコーダ
３４，ＲＯＭ７，シフトレジスタ回路８が夫々タイミン
グ発生回路３０Ａ，表示メモリ６Ａ，アドレスデコーダ
３４Ａ，ＲＯＭ７Ａ，セグメントラッチ回路（ＳＥＧラ
ッチ回路とも略記する）８０に置き換わると共に、パラ
／シリ変換回路３５が省略され、さらにレジスタ３２，
表示メモリ６Ａ，アドレスデコーダ３４Ａ，ＲＯＭ７
Ａ，及びＳＥＧラッチ回路８０に接続される８ビットの
共通のデータバス３６が新設されている。そしてこの共
通データバス３６は、レジスタ３２，表示メモリ６Ａ，
ＲＯＭ７Ａとは夫々全ライン８ビット分が双方向バスを
介して接続され、またデコーダ３４Ａとは８ビット中の
４ビットのラインが、またＳＥＧラッチ回路８０とは８
ビット中の５ビットのラインが夫々単方向バスを介して
接続されている。

【００５３】ここでタイミング発生回路３０Ａの機能は
図２に詳述するコントロール信号を生成する点の他は図
８のタイミング発生回路３０と略同じである。アドレス
デコーダ３４Ａは、図８のアドレスデコーダ３４の機能
の一部、即ちタイミング発生回路３０Ａからラッチクロ
ックＣＰ２や起動コントロール信号Ｔ３４ａを入力し、
当該の水平走査周期ＴＨに表示すべき文字毎に、そのフ
ォントパタ−ン内の当該の走査ライン（横１ライン）上
の５ビットのビットマップデータＤＶ１ずつＲＯＭ７か
ら出力させるために、文字行２×８＝１６本の走査線の
１つを順番に指定するための４ビットのコモン位置指定
アドレスを発生する機能のみを持つ。

【００５４】またＳＥＧラッチ回路８０は、図３で詳述
するようにセグメント線ＳＥＧ１〜ＳＥＧ８０に夫々対
応する全８０個のラッチ回路を内蔵しており、マシンサ
イクル毎にデータバス３６上に出力される５ビットパラ
レルの表示データ（ビットマップデータ）ＤＶ１を、現
に指定されているコモン線上の全文字数分（つまり全８
０ビット）、順次この８０個のラッチ回路に取り込む役
割を持つ。

【００５５】図２は図１の要部動作説明用のタイムチャ
ートである。図２において、１）はデータバス（命令コ
ードを除き共通データバス３６）上のデータ、２）はタ
イミング発生回路３０Ａにおいて生成される図９と同様
なシステムクロックＣＰＳを夫々示す。なお、ここでも
システムクロックＣＰＳの５クロックを１マシンサイク
ルとして動作する。つまりこの液晶表示制御駆動回路は
５ステート１マシンサイクルの装置である。

【００５６】次に３）はタイミング発生回路３０Ａから
レジスタ３２に与えられるコントロール信号で、レジス
タ３２が外部のＭＰＵから送られたデータ（プログラム
命令）を取込むタイミングと、そのデータを保持しデー
タバス（インストラクションデコーダ３３向けのデータ
バスＲＩ・ＢＵＳ又は共通データバス３６）に送出する
期間を定めるコントロール信号Ｔ３２ａを示す。

【００５７】４）はタイミング発生回路３０Ａからイン
ストラクションデコーダ３３に与えられるコントロール
信号で、インストラクションデコーダ３３がレジスタ３
２の出力する命令コードを取込みデコードするタイミン
グを定めるコントロール信号Ｔ３３、又は表示メモリ６
Ａに与えられるコントロール信号で、表示メモリ６Ａが
共通データバス３６上の文字コードデータを取込むタイ
ミングを定めるコントロール信号Ｔ６１を示す。なお、
このコントロール信号Ｔ３３及びＴ６１は夫々図９の同
符号の信号と同等の役割を持つ。

【００５８】５）はタイミング発生回路３０Ａから表示
メモリ６Ａに与えられるコントロール信号で、表示メモ
リ６Ａが共通データバス３６へ文字コードデータを送出
するタイミングと期間を定めるコントロール信号Ｔ６２
ａを示す。６）はタイミング発生回路３０ＡからＲＯＭ
７Ａに与えられるコントロール信号で、ＲＯＭ７Ａが共
通データバス３６上の表示メモリ６Ａからの８ビット文
字コードとしてのアドレスデータを読込むタイミングを
定めるコントロール信号Ｔ７１を示す。

【００５９】７）はタイミング発生回路３０Ａからアド
レスデコーダ３４Ａに与えられるコントロール信号で、
アドレスデコーダ３４Ａが４ビットのコモン位置指定ア
ドレスデータをデータバス３６に送出するタイミングと
期間を定めるコントロール信号Ｔ３４ａを示す。８）は
タイミング発生回路３０ＡからＲＯＭ７Ａに与えられる
コントロール信号で、ＲＯＭ７Ａがデータバス３６上の
アドレスデコーダ３４Ａからの４ビットのコモン位置指
定アドレスデータを読込むタイミングを定めるコントロ
ール信号Ｔ７２を示す。

【００６０】９）はタイミング発生回路３０ＡからＲＯ
Ｍ７Ａに与えられるコントロール信号で、ＲＯＭ７Ａが
データバス３６へ文字フォント内の５ビットの表示デー
タ（ビットマップデータ）ＤＶ１を送出するタイミング
と期間を定めるコントロール信号Ｔ７０ａを示す。な
お、図２のコントロール信号Ｔ３２ａ，Ｔ３３，Ｔ６１
は外部ＭＰＵによる、このＩＣ０２への書込みモード時
にのみ生成され、図２のこのコントロール信号を除くコ
ントロール信号はＬＣＤパネルの常時の表示動作のため
に常時生成される。

【００６１】本発明ではＬＣＤコントローラ・ドライバ
ＩＣ０２の動作は基本的には従来と同様であるが、レジ
スタ３２，表示メモリ６Ａ，デコーダ３４Ａ，ＲＯＭ７
Ａ，ＳＥＧラッチ回路８０のデータのやり取りを、全て
共通のデータバス３６を介して時分割で行うため、デー
タ転送の経路やタイミングに差異を生ずる。次に図２を
参照しつつ図１の動作を説明する。先ず、システムクロ
ックＣＰＳの１クロック目の立上がりにおいては、レジ
スタ３２はコントロール信号Ｔ３２ａに同期し、インタ
フェース３１を介して図外の外部ＭＰＵから入力した８
ビットのプログラム命令を取込むと共に、コントロール
信号Ｔ３２ａの“Ｈ”の期間、この取込んだプログラム
命令を、当該のマシンサイクルが命令解読サイクルの場
合には、従来と同様にタイミング発生回路３０Ａから別
途与えられる図外のコントロール信号に従い、インスト
ラクションデコーダ３３へ向けデータバスＲＩ・ＢＵＳ
上へ出力し、また表示データ書込みサイクルの場合には
同じく図外のコントロール信号に従い、表示メモリ６Ａ
へ向け共通データバス３６上へ出力する。

【００６２】これによりシステムクロックの２クロック
目の立上がりにおいて、従来と同様に、命令解読サイク
ルの場合にはインストラクションデコーダ３３がコント
ロール信号Ｔ３３に同期し、レジスタ３２が出力するデ
ータバスＲＩ・ＢＵＳ上のプログラム命令を取込み解読
して、その解読結果をタイミング発生回路３０Ａに伝
え、また表示データ入力サイクルの場合には表示メモリ
６Ａがコントロール信号Ｔ６１に同期し、データバス３
６上のプログラム命令としての文字コードを、タイミン
グ発生回路３０Ａから別途与えられる図外のコントロー
ル信号で指定されるアドレス（書込み先アドレス）に取
込む。

【００６３】システムクロックの３クロック目の立上が
りにおいては、表示メモリ６Ａはコントロール信号Ｔ６
２ａに同期し、この信号Ｔ６２ａの“Ｈ”の期間、保持
するデータ（文字コード）のうち、タイミング発生回路
３０Ａから別途与えられる図外のコントロール信号で指
定されるアドレス（読出し先アドレス）にある文字コー
ド８ビットを文字指定用のアドレスデータとして、ＲＯ
Ｍ７Ａへ向け共通データバス３６上へ出力する。

【００６４】これにより、システムクロックの３クロッ
ク目の立下がりにおいて、コントロール信号Ｔ７１に同
期しＲＯＭ７Ａが、データバス３６上の８ビットの文字
コードを読み込む。次にシステムクロックの４クロック
目の立上がりにおいては、アドレスデコーダ３４Ａはコ
ントロール信号Ｔ３４ａに同期し、この信号Ｔ３４ａの
“Ｈ”の期間、前記のように４ビットのコモン位置指定
アドレスデータをＲＯＭ７Ａに向け共通データバス３６
上へ出力する。

【００６５】これによりシステムクロックの４クロック
目の立上がりにおいて、コントロール信号Ｔ７２に同期
しＲＯＭ７Ａが、データバス３６上の４ビットのコモン
位置指定アドレスデータを読み込む。システムクロック
の５クロック目の立上がりにおいては、ＲＯＭ７Ａはコ
ントロール信号Ｔ７０ａに同期し、この信号Ｔ７０ａの
“Ｈ”の期間、先に入力した文字指定用のアドレスデー
タ８ビットと、今回のアドレスデコーダ３４Ａからのコ
モン位置指定アドレスデータ４ビットとに基づいて、該
当文字フォント内の５ビットの表示データ（ビットマッ
プデータ）ＤＶ１をＳＥＧラッチ回路８０に向け共通デ
ータバス３６上へ出力する。

【００６６】図３は図１におけるＳＥＧドライバ回路２
の構成の実施例を示す。但し図３にはセグメント線ＳＥ
Ｇ１〜ＳＥＧ１０に対応する回路部分のみを示す。ま
た、図４は図３の要部動作のタイミングを示す。図３に
おいてＤＦＦと記されたブロック回路８０ａ−１，８０
ａ−２，・・・は全体としてシフトレジスタ回路を構成
するＤフリップフロップ、またＬＡＴＣＨと記されたブ
ロック回路８０ｂ−１，８０ｂ−２，・・・は例えばＤ
フリップフロップからなり、各セグメント線ＳＥＧ１，
ＳＥＧ２，・・・に夫々対応するラッチ回路である。ま
た同じくＬＡＴＣＨと記されたブロック回路９−１，９
−２，・・・は夫々図１３の同符号のＤフリップフロッ
プに相当し、各セグメント線ＳＥＧ１，ＳＥＧ２，・・
・に夫々対応するラッチ回路で、全体として図１３と同
様なデータラッチ回路９を構成する。

【００６７】次にＬＳと記されたブロック回路１０１−
１，１０１−２，・・・は夫々各セグメント線ＳＥＧ
１，ＳＥＧ２，・・・に対応して設けられ、前段のラッ
チ回路９−１，９−２，・・・の５Ｖと０Ｖのレベルか
らなる出力信号を５Ｖと−５Ｖのレベルからなる信号に
変換するレベルシフタ回路（一括した符号を１０１とす
る）、また４Ｌ．ＳＥＬＥＣＴと記されたブロック回路
１０２−１，１０２−２，・・・は夫々各セグメント
線ＳＥＧ１，ＳＥＧ２，・・・に対応して設けられ、前
段のレベルシフタ回路１０１−１，１０１−２，・・・
の出力電圧に応じ、別途入力する４つの電圧レベル５
Ｖ，１Ｖ，−１Ｖ，−５Ｖの１つを選択する出力レベル
選択回路（一括した符号を１０２とする）である。

【００６８】図３の回路では、図１２の液晶駆動電源分
割回路２３に相当する回路の入力する電位Ｖ０，Ｖ１，
Ｖ２，Ｖ３，Ｖ４，Ｖ５に対応する電圧レベルが夫々５
Ｖ，３Ｖ，１Ｖ，−１Ｖ，−３Ｖ，−５Ｖとなるように
構成されているので、上記レベルシフタ回路１０１−
１，１０１−２，・・・および出力レベル選択回路１０
２−１，１０２−２，・・・からなるＳＥＧ出力バッフ
ァ回路１００は、図１３のＥ−ＮＯＲ回路１５及び出力
バッファ１０からなる回路と等価である。

【００６９】図３においてＳＥＧラッチ回路８０は、各
セグメント線ＳＥＧ１，ＳＥＧ２，・・・に夫々対応す
る縦一列の駆動回路の最上段に位するラッチ回路８０ｂ
−１，８０ｂ−２，・・・と、セグメント線の配列順に
並ぶ５つずつの、このラッチ回路（８０ｂ−１〜８０ｂ
−５），（８０ｂ−６〜８０ｂ−１０），・・・の組毎
に１つずつ設けられたＤフリップフロップ８０ａ−１，
８０ａ−２，・・・とからなる横一列のブロック回路群
として構成されている。

【００７０】上記５つずつのラッチ回路（８０ｂ−１〜
８０ｂ−５），（８０ｂ−６〜８０ｂ−１０），・・・
のデータ入力端子は共通データバス３６のうち、ＲＯＭ
７Ａからの５ビット表示データ（ビットマップデータ）
ＤＶ１が出力されるデータ線（ＤＡＴＡ０〜ＤＡＴＡ
４）に１つずつ接続されている。また上記Ｄフリップフ
ロップ８０ａ−１，８０ａ−２，・・・は全体として従
来のシフトレジスタクロックＣＰ１の５発毎に１回出力
されるシフトレジスタクロックＣＰ１Ａによって１ビッ
トの入力データ（アドレスデータ）Ａ・ＤＡＴＡを順次
シフトするシフトレジスタ回路を構成し、このシフトレ
ジスタ回路の各Ｄフリップフロップ８０ａ−１，８０ａ
−２，・・・のデータ出力が夫々当該Ｄフリップフロッ
プに対応する５つのラッチ回路（８０ｂ−１〜８０ｂ−
５），（８０ｂ−６〜８０ｂ−１０），・・・の共通の
ラッチ指令となるように構成されている。

【００７１】このようにしてＳＥＧラッチ回路８０を構
成する上記５つずつのラッチ回路（８０ｂ−１〜８０ｂ
−５），（８０ｂ−６〜８０ｂ−１０），・・・はクロ
ックＣＰ１Ａに同期し、さらに詳しくは図３−３のタイ
ムチャートに示すようにＤフリップフロップ８０ａ−
１，８０ａ−２，・・・によってシフト出力される１ビ
ットのアドレスデータＡ・ＤＡＴＡの立下がり時点ごと
に、夫々その時点のデータ線（ＤＡＴＡ０〜ＤＡＴＡ
４）上の５ビットのビットマップデータＤＶ１をラッチ
する。

【００７２】このようにしてＳＥＧラッチ回路８０を構
成する８０個のラッチ回路８０ｂ−１，８０ｂ−２，・
・・が全てデータをラッチした時点でラッチクロックＣ
Ｐ２が出力され、このラッチクロックＣＰ２を共通に入
力するデータラッチ回路９の全ラッチ回路９−１，９−
２，・・・が一斉に夫々前段のラッチ回路８０ｂ−１，
８０ｂ−２，・・・のラッチデータを保持し、この各保
持データに対応するセグメント駆動信号が、夫々対応す
るレベルシフタ回路１０１−１，１０１−２，・・・お
よび出力レベル選択回路１０２−１，１０２−２，・・
・を介して全セグメント線ＳＥＧ１，ＳＥＧ２，・・・
に出力されることになる。

【００７３】（実施の形態２）図５は請求項２に関わる
発明（以下第２発明という）の一実施例としてのＬＣＤ
コントローラ・ドライバＩＣ０２の内部構成を示すブロ
ック図である。同図においては図１に対しタイミング発
生回路，レジスタ，インストラクションデコーダ，表示
メモリ，ＲＯＭが夫々３０Ｂ，３２Ａ，３３Ａ，６Ｂ，
７Ｂに置き換わり、アドレスデコーダ３４Ａが削除され
ると共に、各機能別ブロック回路に共通のコントロール
バス３７が新設されている。

【００７４】このコントロールバス３７は、図２に示し
たコントロール信号のようにレジスタ３２Ａ，インスト
ラクションデコーダ３３Ａ，表示メモリ６Ｂ，ＲＯＭ７
Ｂ等の各機能別ブロック回路の起動のタイミングや作動
期間を指定するコントロール信号を生成するための共通
の信号を、この各機能別ブロック回路に供給する役割を
持ち、この例では５本の信号線で構成されている。そし
てこの共通コントロールバス３７の５つの信号はタイミ
ング発生回路３０Ｂで生成されてコントロールバス３７
へ出力され、このバス３７を介して上記の各機能別ブロ
ック回路に供給されている。なお、本例ではタイミング
発生回路３０ＢはＳＥＧドライバ回路２へは図１と同様
にクロックＣＰ１Ａ，ＣＰ２及び交流化信号Ｍを与え、
ＣＯＭドライバ回路３へはクロックＣＰ２及び交流化信
号Ｍを与えるものとする。

【００７５】上記の各機能別ブロック回路は夫々内部
に、入力したコントロールバス３７の信号をデコードし
て自身を制御するコントロール信号を生成するためのデ
コード回路を内蔵している。このようなコントロールバ
ス３７を設ける理由は、従来のようにタイミング発生回
路から直接、各機能別ブロック回路へコントロール信号
を供給する構成では、タイミング発生回路から出る信号
線を減らすことができないためである。

【００７６】図６は図５におけるコントロールバス３７
の信号の構成の実施例と、この信号のデコード回路の概
念を示す。図６において、コントロールバス３７の信号
は上から順にシステムクロックＣＰＳ、同クロックＣＰ
Ｓの１／２分周信号としてのＣＰＳ／２、同信号ＣＰＳ
／２の１／２分周信号としてのＣＰＳ／４、同信号ＣＰ
Ｓ／２の１／２分周信号としてのＣＰＳ／８、そしてシ
ステムクロックＣＰＳの８０発毎に１回出力される信号
としてのラッチクロックＣＰ２からなる。

【００７７】また、これらの信号の上方の点線の四角の
ブロックは前記機能別ブロック回路を意味し、この点線
ブロックの内部のＡＮＤゲートＡＧ１，ＡＧ２・・・は
夫々その機能別ブロック回路内に設けられて、共通コン
トロールバス３７の各信号を入力しデコードする上記デ
コード回路を意味し、このＡＮＤゲートの出力は当該機
能別ブロック回路に対する前述したコントロール信号を
意味している。

【００７８】なお、この例では分周信号ＣＰＳ／８はＭ
ＰＵの書込みモード時以外はタイミング発生回路３０Ｂ
によって無効化され、このときはレジスタ３２Ａ，イン
ストラクションデコーダ３３Ａの動作及び表示メモリ６
Ｂのデータ書込み動作は起動されず、ＬＣＤパネルの常
時表示動作に関わる機能別ブロック回路の動作のみが起
動される。

【００７９】なお、図５において共通データバス３６の
構成の図１と異なるところは、レジスタ３２とインスト
ラクションデコーダの間の８ビットデータバスが無くな
り、これに代わりインストラクションデコーダ３３Ａが
双方向の８ビットデータバスを介して共通データバス３
６に接続されている点と、タイミング発生回路３０Ａが
同じく双方向の８ビットデータバスを介して共通データ
バス３６に接続されている点である。

【００８０】これは表示メモリ６Ｂを読み書きする際に
表示メモリ６Ｂに与えるアドレスをタイミング発生回路
３０Ｂがデータバス３６を介して与えるようにしたため
である。また本例では４ビットのコモン位置指定アドレ
スを出力する図１のアドレスデコーダ３４Ａに相当する
機能をタイミング発生回路３０Ｂが持つ。そしてこの機
能等を起動するコントロール信号を自身内に生成するた
めにタイミング発生回路３０Ｂ内にもコントロールバス
３７の信号をデコードする回路が設けられている。

【００８１】図７は図５の要部動作説明用のタイムチャ
ートである。図７において、１）は共通データバス３６
上のデータ、２）はタイミング発生回路３０Ｂにおいて
生成され、コントロールバス３７に出力されるシステム
クロックＣＰＳを夫々示す。但し、本例ではシステムク
ロックＣＰＳの８クロックを１マシンサイクルとして動
作する。つまりこの液晶表示制御駆動回路は８ステート
１マシンサイクルの装置である。

【００８２】次に３）はレジスタ３２Ａがコントロール
バス３７の信号をデコードして自身内で生成する図２の
同符号の信号と同等のコントロール信号で、レジスタ３
２Ａ自身が外部のＭＰＵから送られたデータ（プログラ
ム命令）を取込むタイミングと、そのデータを保持しデ
ータバス（但しこの場合はデータバス３６のみ）に送出
する期間を定めるコントロール信号Ｔ３２ａを示す。

【００８３】４）はインストラクションデコーダ３３Ａ
又は表示メモリ６Ｂが夫々コントロールバス３７の信号
をデコードして自身内で生成する、図２の同符号の信号
と同等のコントロール信号で、インストラクションデコ
ーダ３３Ａ自身がデータバス３６上のレジスタ３２Ａか
らのデータを読み込みデコードするタイミングを定める
コントロール信号Ｔ３３、又は表示メモリ６Ｂ自身がデ
ータバス３６上のレジスタ３２Ａからのデータを取込む
タイミングを定めるコントロール信号Ｔ６１を示す。

【００８４】５）はインストラクションデコーダ３３Ａ
がコントロールバス３７の信号をデコードして自身内で
生成するコントロール信号で、インストラクションデコ
ーダ３３Ａ自身がタイミング発生回路３０Ｂに向けデー
タバス３６上へ、ＭＰＵ命令コードのデコード結果のデ
ータを送出するタイミングと期間を定めるコントロール
信号Ｔ３３ａを示す。

【００８５】６）はタイミング発生回路３０Ｂがコント
ロールバス３７に出力する信号をデコードして自身内で
生成するコントロール信号で、タイミング発生回路３０
Ｂ自身がデータバス３６上のデータ（ＭＰＵ命令コード
のデコード結果）を取り込むタイミングを定めるコント
ロール信号Ｔ３０を示す。７）は同じくタイミング発生
回路３０Ｂがコントロールバス３７に出力する信号をデ
コードして自身内で生成するコントロール信号で、タイ
ミング発生回路３０Ｂ自身が表示メモリ６Ｂに向けデー
タバス３６上へ、次マシンサイクルで表示メモリ６Ｂが
文字コードデータを取り込む書込み先アドレスのデータ
を送出するタイミングと期間を定めるコントロール信号
Ｔ３０ａを示す。

【００８６】８）は表示メモリ６Ｂがコントロールバス
３７の信号をデコードして自身内で生成するコントロー
ル信号で、表示メモリ６Ｂ自身がデータバス３６上のデ
ータ（上記書込み先アドレス）を取り込むタイミングを
定めるコントロール信号Ｔ６３を示す。９）はタイミン
グ発生回路３０Ｂがコントロールバス３７に出力する信
号をデコードして自身内で生成するコントロール信号
で、タイミング発生回路３０Ｂ自身が表示メモリ６Ｂに
向けデータバス３６上へ、表示メモリ６Ｂが８ビットの
文字コードデータを読み出す読出し先アドレスのデータ
を送出するタイミングと期間を定めるコントロール信号
Ｔ３０ｂを示す。

【００８７】１０）は表示メモリ６Ｂがコントロールバ
ス３７の信号をデコードして自身内で生成するコントロ
ール信号で、表示メモリ６Ｂ自身がデータバス３６上の
データ（文字コードデータの上記読出し先アドレス）を
取り込むタイミングを定めるコントロール信号Ｔ６４を
示す。１１）は表示メモリ６Ｂがコントロールバス３７
の信号をデコードして自身内で生成する、図２の同符号
の信号と同等のコントロール信号で、表示メモリ６Ｂ自
身がＲＯＭ７Ｂに向けデータバス３６上へ８ビット文字
コードデータを送出するタイミングと期間を定めるコン
トロール信号Ｔ６２ａを示す。

【００８８】１２）はＲＯＭ７Ｂがコントロールバス３
７の信号をデコードして自身内で生成する、図２の同符
号の信号と同等のコントロール信号で、ＲＯＭ７Ｂ自身
がデータバス３６上のデータ（表示メモリ６Ｂからの文
字コードデータとしての８ビットアドレスデータ）を読
込むタイミングを定めるコントロール信号Ｔ７１を示
す。

【００８９】１３）はタイミング発生回路３０Ｂがコン
トロールバス３７に出力する信号をデコードして自身内
で生成する、図２のコントロール信号Ｔ３４ａに対応す
るコントロール信号で、タイミング発生回路３０Ｂ自身
がＲＯＭ７Ｂ宛にデータバス３６へ４ビットのコモン位
置指定アドレスデータを送出するタイミングと期間を定
めるコントロール信号Ｔ３０ｃを示す。

【００９０】１４）はＲＯＭ７Ｂがコントロールバス３
７の信号をデコードして自身内で生成する、図２の同符
号の信号と同等のコントロール信号で、ＲＯＭ７Ｂ自身
がデータバス３６上の４ビットのコモン位置指定アドレ
スデータを読込むタイミングを定めるコントロール信号
Ｔ７２を示す。１５）はＲＯＭ７Ｂがコントロールバス
３７の信号をデコードして自身内で生成する、図２の同
符号の信号と同等のコントロール信号で、ＲＯＭ７Ｂ自
身がＳＥＧドライバ回路２に向けデータバス３６上へ５
ビットのビットマップデータＤＶ１を送出するタイミン
グと期間を定めるコントロール信号Ｔ７０ａを示す。

【００９１】なお、図７のコントロール信号Ｔ３２ａ，
Ｔ３３，Ｔ６１，Ｔ３３ａ，Ｔ３０，Ｔ３０ａ，Ｔ６３
（つまりシステムクロックＣＰＳの１クロック目から４
クロック目までに生成されるコントロール信号）は外部
ＭＰＵによるこのＩＣ０２への書込みモード時にのみ生
成され、図７のこのコントロール信号を除くコントロー
ル信号はＬＣＤパネルの常時の表示動作のために常時生
成される。

【００９２】次に図７を参照しつつ図５の動作を説明す
る。但し図２と同等のコントロール信号に関わる動作
は、図５では機能別ブロック回路に対するコントロール
信号が外部から与えられる代わりに当該機能別ブロック
回路内で生成されることと、マシンサイクルがシステム
クロック５クロックの代わりに８クロックに変わったこ
との相違があるだけであるため、その説明を省略し、新
たなコントロール信号に関わる動作を主に説明する。

【００９３】システムクロックＣＰＳの３クロック目の
立上がりにおいては、コントロール信号Ｔ３３ａに同期
して、この信号Ｔ３３ａの“Ｈ”の期間、インストラク
ションデコーダ３３Ａは、２クロック目の立下がりを契
機に読込んでデコードした外部ＭＰＵからの命令コード
の解読結果をタイミング発生回路３０Ｂに向けデータバ
ス３６上へ送出する。

【００９４】これにより、システムクロックＣＰＳの３
クロック目の立下がりにおいてタイミング発生回路３０
Ｂは、コントロール信号Ｔ３０に同期してデータバス３
６上の上記命令コードの解読結果を取り込む。次にシス
テムクロックＣＰＳの４クロック目の立上がりにおいて
タイミング発生回路３０Ｂは、コントロール信号Ｔ３０
ａに同期してこの信号Ｔ３０ａの“Ｈ”の期間、命令コ
ードの解読結果から得たアドレスで、次のマシンサイク
ルで表示メモリ６Ｂが外部ＭＰＵ側から受け取るプログ
ラム命令内の表示データとしての文字コードの書込み先
のアドレスを、表示メモリ６Ｂに向けデータバス３６上
へ送出する。

【００９５】そこで、システムクロックＣＰＳの４クロ
ック目の立下がりにおいて表示メモリ６Ｂはコントロー
ル信号Ｔ６３に同期して、データバス３６上の上記の文
字コード書込み先のアドレスを取り込む。これにより次
のマシンサイクルでは、コントロール信号Ｔ３２ａに従
い、システムクロックＣＰＳの１クロック目の立上がり
から３クロック目の立上がりまでレジスタ３２Ａによっ
て外部ＭＰＵ側から取り込まれて共通データバス３６上
に保持出力され、且つ２クロック目の立下がり時点にコ
ントロール信号Ｔ６１に同期し表示メモリ６Ｂに読み込
まれる文字コードは、前マシンサイクルで表示メモリ６
Ｂに取り込まれた上記の文字コード書込み先アドレスに
格納されることになる。

【００９６】システムクロックＣＰＳの５クロック目の
立上がりにおいてタイミング発生回路３０Ｂは、コント
ロール信号Ｔ３０ｂに同期し、この信号Ｔ３０ｂの
“Ｈ”の期間、表示メモリ６Ｂが自身から８ビット文字
コード（ＲＯＭ７Ｂ向けのアドレス）を読み出すときの
読出し先のアドレスを、表示メモリ６Ｂに向けデータバ
ス３６上へ送出する。

【００９７】これにより、システムクロックＣＰＳの５
クロック目の立下がりにおいて表示メモリ６Ｂは、コン
トロール信号Ｔ６４に同期してデータバス３６上に送出
されている、表示メモリ６Ｂ内の上記文字コード読出し
先のアドレスを取り込む。そこで、次のシステムクロッ
クＣＰＳの６クロック目の立上がりにおいて表示メモリ
６Ｂは、コントロール信号Ｔ６２ａに同期し、この信号
Ｔ６２ａの“Ｈ”の期間、上記の取り込んだ読出し先ア
ドレスの８ビット文字コードデータを読出し、ＲＯＭ７
Ｂに向けデータバス３６上へ送出することになる。

【００９８】なお、システムクロックＣＰＳの７クロッ
ク目の立上がりにおいてはタイミング発生回路３０Ｂ
が、コントロール信号Ｔ３０ｃに同期し、この信号Ｔ３
０ｃの“Ｈ”の期間、図１のアドレスデコーダ３４Ａに
代わる形で、４ビットのコモン位置指定アドレスをＲＯ
Ｍ７Ｂに向けデータバス３６上へ送出する。

【００９９】

【発明の効果】第１発明によれば、レジスタ３２，表示
メモリ６Ａ，アドレスデコーダ３４Ａ，ＲＯＭ７Ａ，Ｓ
ＥＧラッチ回路８０等の機能別ブロック回路相互間のデ
ータのやり取りを、共通のデータバス３６を介し、マシ
ンサイクルの中でシステムクロックに同期して時分割で
行うようにしたので、ＬＣＤコントローラ・ドライバＩ
Ｃの回路全体の面積を小さくするために、上記の各機能
別ブロック回路をＩＣ内部にどのように配置しても、デ
ータバスの配線は従来のようにデータを授受する機能別
ブロック回路間分設ける必要はなく、実施例の場合、従
来４０本ほどあったバスが共通の８本で済み、ＩＣの配
線領域の面積増加を防ぐことができる。

【０１００】また、ＳＥＧドライバ回路へは従来は表示
データを１ビットずつ転送していたが、本発明では複数
ビット（実施例では５ビット）ずつ転送することができ
るので、ＳＥＧドライバ回路部分のデータ転送速度を従
来より（実施例では従来の１／５に）下げることがで
き、消費電流も低減することができる。また、第２発明
によれば、レジスタ３２Ａ，インストラクションデコー
ダ３３Ａ，表示メモリ６Ｂ，ＲＯＭ７Ｂ，ＳＥＧラッチ
回路８０等の各機能別ブロック回路の起動や作動期間を
定めるコントロール信号を、各機能別ブロック回路が内
蔵するデコード回路を介し共通のコントロールバス３７
の信号を解読して自身内で生成するようにしたので、従
来のようにタイミング発生回路３０から各機能別ブロッ
ク回路へ個別にコントロール信号を供給する場合に比
べ、コントロール信号線の総数を減らすことができ、Ｌ
ＣＤコントローラ・ドライバＩＣ全体の回路の面積を小
さくするために、上記の各機能別ブロック回路をＩＣ内
部にどのように配置しても、コントロール信号の配線領
域の面積増加を防ぐことができる。さらに第２発明を第
１発明と共に実施すれば、よりこの効果を高めることが
でき、実施例の場合、従来６０本ほどあつたバスが、共
通のデータバス８本と共通のコントロールバス５本との
１３本で済み、配線領域によるＩＣ面積の増加を充分防
ぐことができる。

【０１０１】このように本発明によれば、液晶表示制御
駆動回路のレイアウト設計において、配線面積を抑える
ことで液晶表示制御駆動回路の大きさを小さくすること
ができ、さらにバスを共通化することで液晶表示制御駆
動回路の設計効率も高めることができる。

【図面の簡単な説明】

【図１】第１発明の一実施例としてのＬＣＤコントロー
ラ・ドライバＩＣの内部構成を示すブロック図

【図２】図１の要部動作説明用のタイムチャート

【図３】図１におけるセグメントドライバ回路の構成の
実施例を示す図

【図４】図３の要部動作説明用のタイムチャート

【図５】第２発明の一実施例としてのＬＣＤコントロー
ラ・ドライバＩＣの内部構成を示すブロック図

【図６】図５におけるコントロールバスの信号の構成の
実施例と、この信号のデコード回路の概念を示す図

【図７】図５の要部動作説明用のタイムチャート

【図８】従来のＬＣＤコントローラ・ドライバＩＣの内
部の構成例を示すブロック図

【図９】図８の要部動作説明用のタイムチャ−ト

【図１０】ドットマトリクス型の液晶パネル（ＬＣＤパ
ネル）を含む液晶表示制御駆動回路の概念図

【図１１】図１０の文字フォント表示マトリクスの構成
を示す図

【図１２】従来のＬＣＤコントローラ・ドライバＩＣの
ＬＣＤパネル駆動部分の構成例を示す図

【図１３】図１２のセグメントドライバ回路の構成例を
示す図

【図１４】図１２のコモンドライバ回路の構成例を示す
図

【図１５】図１２の液晶パネル駆動信号の波形の例を示
す図

【符号の説明】

０１液晶パネル（ＬＣＤパネル）０２ＬＣＤコントローラ・ドライバＩＣ０３コントロール信号０４データ信号２セグメントドライバ回路（ＳＥＧドライバ回路）３コモンドライバ回路（ＣＯＭドライバ回路）６Ａ，６Ｂ表示メモリ７Ａ，７ＢＲＯＭ９データラッチ回路３０Ａ，３０Ｂタイミング発生回路３１インタフェース３２，３２Ａレジスタ３３，３３Ａインストラクションデコーダ３４Ａ，３４Ｂアドレスデコーダ３６データバス３７コントロールバス８０セグメントラッチ回路（ＳＥＧラッチ回路）１００セグメント出力バッファ回路（ＳＥＧ出力バ
ッファ回路）Ｓ・ＢＵＳシステムバスＳＥＧ１〜ＳＥＧ８０セグメント線ＣＯＭ１〜ＣＯＭ１６コモン線ＴＨ水平走査周期ＤＶ１５ビットのビットマップデータＤＨコモンライン表示データＡ・ＤＡＴＡアドレスデータＭ交流化信号ＣＰＳシステムクロックＣＰＳ／２，ＣＰＳ／４，ＣＰＳ／８システムクロ
ックの分周信号ＣＰ１ＡシフトレジスタクロックＣＰ２ラッチクロックＡＧ１，ＡＧ２，・・・ＡＮＤゲートＴ３０，Ｔ３０ａ，Ｔ３０ｂ，Ｔ３０ｃ対タイミン
グ発生回路コントロール信号Ｔ３２ａ対レジスタコントロール信号Ｔ３３，Ｔ３３ａ対インストラクションデコーダコ
ントロール信号Ｔ３４ａ対アドレスデコーダコントロール信号Ｔ６１，Ｔ６２ａ，Ｔ６３，Ｔ６４対表示メモリコ
ントロール信号Ｔ７０ａ，Ｔ７１，Ｔ７２対ＲＯＭコントロール信
号

Claims

【特許請求の範囲】

【請求項１】縦方向に走り横方向に並設された複数のセ
グメント線と、横方向に走り縦方向に並設された複数の
コモン線との各交差部に画素を持ち、共にイネーブルに
駆動されたセグメント線とコモン線との交差部の画素を
点灯する液晶パネルの表示画面の文字配列に対応する表
示データを、配列される文字の文字コードで記憶するＲ
ＡＭからなる機能別ブロック回路としての表示メモリ
と、前記表示画面に表示されるべき文字の各文字コードに対
応するドットマトリクス状のフォントを記憶する機能別
ブロック回路としてのＲＯＭと、システムクロックの所定の複数周期からなるマシンサイ
クルに比例する水平走査周期毎に、前記コモン線をその
配列順に且つサイクリックに１つずつ選択して、選択し
たコモン線をイネーブルに駆動する機能別ブロック回路
としてのコモンドライバ回路と、水平走査周期毎に、表示メモリ内の表示データについて
の、選択されるコモン線上の画素別の点灯の有無を示す
ドット表示データを入力して、点灯画素に対応するセグ
メント線をイネーブルに駆動する機能別ブロック回路と
してのセグメントドライバ回路とを少なくとも備え、常
時、表示メモリ内の表示データに対応する液晶パネルの
画面表示を行い、さらに、外部のＭＰＵから書込み要求があった時は、マシンサイ
クルに同期して、このときＭＰＵから送信される命令デ
ータを取込むと共に、命令データ中の表示データとして
の文字コードを表示メモリの当該命令データで指定され
るアドレスに書き込み液晶パネルの前記画面表示を更新
する液晶表示制御駆動回路において、共通のデータバスを備え、前記命令データの取込みか
ら、セグメントドライバ回路へのドット表示データの入
力までに至る表示データの伝達経路上に存在し得る、前
記表示メモリ，ＲＯＭ，セグメントドライバ回路を含む
全ての機能別ブロック回路のうち、少なくとも３つ以上
の機能別ブロック回路が、その動作に必要なデータを、
マシンサイクル毎にシステムクロックに同期し時分割で
前記共通データバスを介し相互に授受し得ることを特徴
とする液晶表示制御駆動回路。
【請求項２】縦方向に走り横方向に並設された複数のセ
グメント線と、横方向に走り縦方向に並設された複数の
コモン線との各交差部に画素を持ち、共にイネーブルに
駆動されたセグメント線とコモン線との交差部の画素を
点灯する液晶パネルの表示画面の文字配列に対応する表
示データを、配列される文字の文字コードで記憶するＲ
ＡＭからなる機能別ブロック回路としての表示メモリ
と、前記表示画面に表示されるべき文字の各文字コードに対
応するドットマトリクス状のフォントを記憶する機能別
ブロック回路としてのＲＯＭと、システムクロックの所定の複数周期からなるマシンサイ
クルに比例する水平走査周期毎に、前記コモン線をその
配列順に且つサイクリックに１つずつ選択して、選択し
たコモン線をイネーブルに駆動する機能別ブロック回路
としてのコモンドライバ回路と、水平走査周期毎に、表示メモリ内の表示データについて
の、選択されるコモン線上の画素別の点灯の有無を示す
ドット表示データを入力して、点灯画素に対応するセグ
メント線をイネーブルに駆動する機能別ブロック回路と
してのセグメントドライバ回路とを少なくとも備え、常
時、表示メモリ内の表示データに対応する液晶パネルの
画面表示を行い、さらに、外部のＭＰＵから書込み要求があった時は、マシンサイ
クルに同期して、このときＭＰＵから送信される命令デ
ータを取込むと共に、命令データ中の表示データとして
の文字コードを表示メモリの当該命令データで指定され
るアドレスに書き込み液晶パネルの前記画面表示を更新
する液晶表示制御駆動回路において、少なくともシステムクロック，その分周信号，及び前記
水平走査周期を定める信号を伝える共通のコントロール
バスを備え、この液晶表示制御駆動回路内に存在し得る、前記の機能
別ブロック回路を含む全ての機能別ブロック回路のうち
の少なくとも複数の機能別ブロック回路が、夫々内蔵す
るコントロール信号デコード手段を介して前記共通コン
トロールバスの信号を解読し、自身の起動のタイミング
及び必要に応じさらにその作動時間を定めるコントロー
ル信号を生成することを特徴とする液晶表示制御駆動回
路。
【請求項３】請求項１又は２に記載の液晶表示制御駆動
回路において、ＩＣからなることを特徴とする液晶表示
制御駆動回路。