CN104993888A - 一种高速串行芯片误码率测试系统及实现方法 - Google Patents

Abstract

本发明提供一种高速串行芯片误码率测试系统，包括，被测板，载有待测试的高速串行芯片；控制模块，与被测板连接，用于计时并完成系统误码率测试的中断控制；误码率测试模块，与被测板连接，用于测试被测板的误码率；时钟锁相模块，连接控制模块、被测板和误码率测试模块，用于接收控制模块传来的控制命令，生成所需的各频率测试时钟，提供给被测板和误码率测试模块；上位机，与误码率测试模块连接，用于设置测试模式并显示测试结果。本发明简单易用，通用性好，可以提高高速串行芯片数据传输系统的误码率测试效率。

Description

一种高速串行芯片误码率测试系统及实现方法

技术领域

本发明属于航天遥感器技术领域，特别是涉及应用于航天相机电子学中的一种高速串行芯片误码率测试系统及实现方法。

背景技术

目前在许多成像系统和高速数据处理系统中，数据量很大，对系统的数据传输有很高的要求。尤其在应用CCD/CMOS高速图像传感器进行图像采集的系统中，往往要求数据传输速率高、传输通道多。高速串行芯片为超高速、双向、点对点传输芯片。芯片可实现数据的高速并串/串并转换。高速串行芯片采用高速串行差分的方式进行传输，其作为高速串行传输的核心器件之一得到了广泛使用，其最高串口传输频率可达到1.6Gbps至2.7Gbps。

在使用高速串行芯片的数据传输系统中，都需要测试系统的误码性能。误码率是评判性能的主要标准。因此，实时误码率测试的实现对系统研发和性能测试非常重要。而常见的误码率测试仪多数专用于测试各种标准高速信道，价格昂贵，操作复杂，而且在实际测试中，需要在设计过程中针对误码率测试进行特殊的软硬件设计，不易与某些系统接口适配，搭建测试平台复杂，给测试工作带来极大的不便。

发明内容

本发明要解决的技术问题为：提供一种高速串行芯片误码率测试系统及实现方法，解决传统方法对使用高速串行芯片的数据传输系统进行误码性能测试时，测试步骤复杂、通用性差、测试通路有限、成本高等问题，提供一种高效、简便、通用性强的误码率测试方法。

本发明的技术方案为：

一种高速串行芯片误码率测试系统，包括，被测板，载有待测试的高速串行芯片；控制模块，与被测板连接，用于计时并完成系统误码率测试的中断控制；误码率测试模块，与被测板连接，用于测试被测板的误码率；时钟锁相模块，连接控制模块、被测板和误码率测试模块，用于接收控制模块传来的控制命令，生成所需的各频率测试时钟，提供给被测板和误码率测试模块；上位机，与误码率测试模块连接，用于设置测试模式并显示测试结果。

进一步地，误码率测试模块包括：模式选择模块，接受上位机设置的测试模式，发送给测试数据生成模块；测试数据生成模块，生成伪随机码作为测试数据，发送给数据发送模块；数据发送模块，将生成的伪随机码转换为适用于高速串行芯片的格式发送到被测板，由被测板的高速串行芯片处理；复位模块，将本板复位进行延迟处理，将延迟后的复位信号提供给系统内的测试数据生成模块；多个单通道误码率测试模块，与被测板连接，每个单通道误码率测试模块接收一个高速串行芯片通路的数据，完成该高速串行芯片通路误码率的测试；结果处理模块，连接单通道误码率测试模块，用于接收数据，统计出所有高速串行芯片通路的误码率值，将测试结果输出给上位机。

进一步地，单通道误码率测试模块包括，数据接收模块，将接收到的高速串行芯片格式的串行信号转换为并行数据；数据缓存模块，接受并行数据，完成数据的时钟域过度和数据存储；校对模块，包括16个单Bit数据校对模块和统计模块，用于接收数据缓存模块的数据，由单Bit数据校对模块完成每Bit数据的误码率测试，统计模块完成每个高速串行芯片通路16个Bit数据测试结果的统计，并发往结果处理模块。

进一步地，上位机设置的测试模式包括无同步模式和接收外同步工作模式，无同步模式下，模式选择模块控制测试数据生成模块生成连续不间断的测试数据；接收外同步工作模式下，测试数据生成模块根据同步信号生成间断性的、更符合实际情况中的测试信号。

根据本发明的另一方面，提供一种高速串行芯片误码率测试实现方法，基于上述的高速串行芯片误码率测试系统，包括，S1，将装载有待测试的高速串行芯片的被测板与控制模块、误码率测试模块和时钟锁相模块连接；S2，上位机设置测试模式，设定测试时钟频率、个数及测试时间，确定被测板中需测试的高速串行芯片通路的数量，对误码率测试模块进行设定；S3，时钟锁相模块接收控制模块传来的控制命令，生成所需的各频率测试时钟，提供给被测板和误码率测试模块；S4，误码率测试模块接收被测板发来的高速串行芯片格式的数据，进行误码率测试；S5，控制模块计时并完成系统误码率测试的中断控制；S6，将测试结果发回上位机。

进一步地，步骤S4之前包括，S11，上位机控制模式选择模块，模式选择模块设置测试模式为无同步模式或接收外同步工作模式；S12，复位模块将本板复位进行延迟处理，将延迟后的复位信号提供给系统内的测试数据生成模块；S13，测试数据生成模块根据模式选择模块的控制生成相应模式下的测试数据；S14，数据发送模块将生成的测试数据按照高速串行芯片格式发送给被测板；S15，被测板接收测试数据，经过内部逻辑后，将数据返回给误码率测试模块。

进一步地，步骤S4包括，S41，误码率测试模块中的数据接收模块接收高速串行芯片格式的数据，完成数据的串并转换；S42，数据缓存模块完成数据本地存储；S43，缓存后的数据送入校对模块进行误码率测试；S44，校对模块将测试结果传送给结果处理模块；

进一步地，步骤S6包括，结果处理模块将时钟情况下的误码率测试结果传送给上位机并显示。

进一步地，上位机设置的测试模式包括无同步模式和接收外同步工作模式，无同步模式下，模式选择模块控制测试数据生成模块生成连续不间断的测试数据；接收外同步工作模式下，测试数据生成模块根据同步信号生成间断性的、更符合实际情况中的测试信号。

进一步地，包括，S7，控制模块控制时钟锁相模块依次生成需测试的各频率时钟，重复步骤S1-S6，完成不同时钟频率下的误码率测试；S8，测试出误码率满足要求的情况下的时钟频率极限值，完成对被测板高速串行芯片通路接收误码率的功能测试。

本发明与现有技术相比的优点在于：

(1)本发明简单易用，通用性好，可以提高高速串行芯片数据传输系统的误码率测试效率；

(2)本发明可以灵活应用于使用高速串行芯片的多种通讯系统中，方便根据被测板的高速串行芯片通路数量和传输方式进行调整；

(3)本发明可以测量不同时钟频率下的高速串行芯片误码率情况；

(4)本发明可以同时测量N路高速串行芯片的传输误码率，突破了误码仪路数限制，提高了测试效率；

(5)本发明轻便、成本较低，不再需要数据发送板、误码仪等多台仪器，单板即可完成测试；

(6)本发明有两种工作方式，便于模拟真实情况；

(7)本发明大大减少了研发过程中对外部测试仪器的依赖，加快测试速度。此外，本发明扩展性好，容易根据需求构成一个功能更多的误码测试系统。

附图说明

图1为本发明高速串行芯片误码率测试系统的系统结构框图；

图2为本发明高速串行芯片误码率测试系统中误码率测试模块的信号接口图；

图3为本发明高速串行芯片误码率测试系统的工作流程图；

图4为本发明高速串行芯片误码率测试系统中校对模块的结构图；

图5为本发明高速串行芯片误码率测试系统中高速串行芯片接口的时序图。

具体实施方式

随着大规模集成电路的迅速发展，FPGA在保持其集成度高，体积小，功耗低，性价比高特性的同时，开始能够实现越来越复杂设计功能.并日益广泛地应用于成像系统的设计实现。

本发明提出的基于FPGA的高速串行芯片误码测试系统，将误码测试功能集中在FPGA内部实现，具有成本低，灵活度高的优点，不仅提高了系统集成，而且减少了硬件和软件的复杂程度。

本发明的一种高速串行芯片误码率测试系统，包括上位机、误码率测试模块、时钟锁相模块、控制模块以及被测板，其中：误码率测试模块包括模式选择模块、复位模块、测试数据生成模块、数据发送模块、单通道误码率测试模块和结果处理模块；单通道误码率测试模块包括数据接收模块、数据缓存模块和校对模块。其中：

时钟锁相模块：接收控制模块传来的控制命令，生成所需的各频率测试时钟，提供给被测板和误码率测试模块。

控制模块：计时，完成系统误码率测试的中断控制。

模式选择模块：本测试系统包括两种测试模式：无同步模式和接收外同步工作模式。无同步模式下，模式选择模块控制测试数据生成模块生成连续不间断的测试数据；接收外同步工作模式下，测试数据生成模块根据同步信号生成间断性的、更符合实际情况中的测试信号。

复位模块：将本板复位进行延迟处理，将延迟后的复位信号提供给系统内的测试数据生成模块，以保证接收高速串行芯片和发送高速串行芯片均配置完成后，再发送测试数据，保证测试系统的稳定性。接收高速串行芯片和发送高速串行芯片均设置在被测板上，一个接收信号，一个发送信号。

测试数据生成模块：生成伪随机码作为测试数据。使用基于线性反馈位移寄存器的16阶PRBS(Pseudo-Random Binary Sequence)伪随机序列作为测试数据，新的1bit数据由提前其16位和15位的两个数据异或得到，并以此类推。测试数据的数据位宽为16bit，每bit数据为16阶PRBS码。

数据发送模块：将生成的伪随机码转换为高速串行芯片的格式进行发送。

误码率测试模块：向被测板发送测试数据，接收被测板返回的数据，误码率计算后，将测试结果传输给上位机显示。

单通道误码率测试模块：接收一个高速串行芯片通路的数据，完成该通路误码率的测试。其例化个数根据测试需要进行确定。其中：

1)数据接收模块：将接收到的高速串行芯片格式的串行信号转换为并行数据；

2)数据缓存模块：完成数据的时钟域过度和数据存储；

3)校对模块：包括16个单Bit数据校对模块和统计模块。Bit数据校对模块完成每Bit数据的误码率测试，统计模块完成每个高速串行芯片通路16个Bit数据测试结果的统计。根据测试数据生成规律进行检测校对。

本发明的高速串行芯片误码率测试方法，实现步骤如下：

(1)上位机控制模式选择模块，设置测试模式为无同步模式或接收外同步工作模式；

(2)设定测试时钟频率、个数及测试时间，确定被测板中需测试的高速串行芯片通路的数量，对误码率测试模块进行设定；

(3)复位模块对本地复位进行延时处理，将生成的延迟复位提供给测试数据生成模块；

(4)时钟锁相模块生成时钟1，提供给被测板和误码率测试模块；

(5)测试数据生成模块根据模式选择模块的控制生成相应模式下的测试数据；

(6)数据发送模块将生成的测试数据按照高速串行芯片格式发送给被测板；

(7)被测板接收测试数据，经过内部逻辑后，将数据返回给误码率测试模块；

(8)误码率测试模块中的数据接收模块接收高速串行芯片格式的数据，完成数据的串并转换；

(9)数据缓存模块完成数据本地存储；

(10)缓存后的数据送入校对模块进行误码率测试；

(11)各高速串行芯片通路将各自测试结果传送给结果处理模块；

(12)控制模块对时钟1下的误码率测试进程计时，达到要求测试时间后，中断测试进程；

(13)结果处理模块将时钟1情况下的误码率测试结果传送给上位机并显示；

(14)控制模块控制时钟锁相模块生成时钟2，重复步骤(3)到(13)，完成时钟2情况下的误码率测试；

(15)时钟锁相模块依次生成需测试的各频率时钟，完成不同时钟频率下的误码率测试；

(16)测试出误码率满足要求的情况下的时钟频率极限值，完成对被测板高速串行芯片通路接收误码率的功能测试。

图1所示的为本发明高速串行芯片误码率测试系统的系统结构框图，包括上位机、误码率测试模块、时钟锁相模块、控制模块以及被测板。本发明在具体实施中，测试程序和被测板程序在两个FPGA中实现。按照如图2所示的误码率测试模块的信号接口图将被测板与测试系统进行连接。

如图3误码率测试系统的工作流程图所示，首先系统加电，然后对测试模式进行选择：无同步模式下，模式选择模块控制测试数据生成模块生成连续不间断的测试数据；接收外同步工作模式下，测试数据生成模块根据同步信号生成间断性的、更符合实际情况中的测试信号。

设定各参数，包括：误码率测试模块中被测高速串行芯片的通路数，控制模块中的测试时间长度及测试时钟个数，时钟锁相模块需要生成的各时钟频率。

所有参数设定完毕后，复位模块对系统复位信号进行延时及双采样处理。然后生成第一个测试时钟，提供给各模块。

下面生成测试数据，本发明中使用PRBS序列作为测试数据。PRBS序列是最常用的一种伪随机序列，基于线性反馈位移寄存器(LFSR)产生。PRBS序列通常用n阶LFSR，即可产生周期为2ⁿ-1的串行PRBS。各阶PRBS对应多项式f(x)，用来描述线性反馈移位寄存器的反馈连接状态。

$f\left(x\right)=c_0+c_{1}x+...+c_n{x}^n=\underset{i=0}{\overset{n}{\mathrm{\Σ}}}{c}_t{x}^t$

其中，c_i＝1表示该移位寄存器参与反馈，c_i＝0表示该移位寄存器不参与反馈。本发明中生成16阶PRBS码，其多项式为f(x)＝1+x¹⁵+x¹⁶，多项式系数为c₀＝c₁₅＝c₁₆＝1，其余系数为0。高速串行芯片的数据位宽为16bit，每bit数据为16阶PRBS码。由PRBS码的生成原理可得，若

$X_k=X_a\⊕X_b,$ 则

$X_{k+m}=X_{a+m}\⊕X_{b+m},$

其中a＝k-16，b＝k-15。即16阶的PRBS中，新的1bit数据由提前其16位和15位的两个数据异或得到，并以此类推。

将生成的测试数据按照如图5所示的高速串行芯片接口时序，经发送模块传输给被测板。

误码率测试模块接收返回的数据进行误码率测试。其中，每一高速串行芯片通路的数据都经过了接收、缓存和校对过程。校对模块的内部结构如图4所示，包括16个单bit数据校对模块和一个统计模块。单bit数据校对模块对接收到的每bit数据进行误码率校验，校验根据误码测试数据的生成规律完成。校对模块统计出该高速串行芯片通路的误码率值。结果处理模块统计出所有高速串行芯片通路的误码率值。

达到一定测试时间后，控制模块结束该时钟频率下的误码率测试。控制时钟锁相模块生成下一个测试时钟，开始新一轮的误码率测试。

所有测试结束后，统计结果，将最终结果传给上位机显示，结束测试。

基于本发明的误码率测试，如果测试高速串行芯片通路数目有变化时，只需修改测试系统参数即可，方便易行。

在以上测试中，误码率测试模块作为一个单独的测试单元，对被测板进行测试。同时，本测试方案还可以作为某些系统的嵌入式模块，直接添加进被测板的程序，根据需要在单板上完成测试。这种误码测试方案在Xilinx公司的Virtex-5芯片上进行了试验验证，测试一个同时有8路高速串行芯片输出和8路高速串行芯片输入的电路板的误码率，大概需要消耗6084个寄存器，只占到整个芯片寄存器总数的7％，今后还有很大的扩展空间。

本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。

以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种高速串行芯片误码率测试系统，其特征在于，包括，

被测板，载有待测试的高速串行芯片；

控制模块，与被测板连接，用于计时并完成系统误码率测试的中断控制；

误码率测试模块，与被测板连接，用于测试被测板的误码率；

时钟锁相模块，连接控制模块、被测板和误码率测试模块，用于接收控制模块传来的控制命令，生成所需的各频率测试时钟，提供给被测板和误码率测试模块；

上位机，与误码率测试模块连接，用于设置测试模式并显示测试结果。

2.根据权利要求1所述的高速串行芯片误码率测试系统，其特征在于，误码率测试模块包括：

模式选择模块，接受上位机设置的测试模式，发送给测试数据生成模块；

测试数据生成模块，生成伪随机码作为测试数据，发送给数据发送模块；

数据发送模块，将生成的伪随机码转换为适用于高速串行芯片的格式发送到被测板，由被测板的高速串行芯片处理；

复位模块，将本板复位进行延迟处理，将延迟后的复位信号提供给系统内的测试数据生成模块；

多个单通道误码率测试模块，与被测板连接，每个单通道误码率测试模块接收一个高速串行芯片通路的数据，完成该高速串行芯片通路误码率的测试；

结果处理模块，连接单通道误码率测试模块，用于接收数据，统计出所有高速串行芯片通路的误码率值，将测试结果输出给上位机。

3.根据权利要求1所述的高速串行芯片误码率测试系统，其特征在于，单通道误码率测试模块包括，

数据接收模块，将接收到的高速串行芯片格式的串行信号转换为并行数据；

数据缓存模块，接受并行数据，完成数据的时钟域过度和数据存储；

校对模块，包括16个单Bit数据校对模块和统计模块，用于接收数据缓存模块的数据，由单Bit数据校对模块完成每Bit数据的误码率测试，统计模块完成每个高速串行芯片通路16个Bit数据测试结果的统计，并发往结果处理模块。

4.根据权利要求2所述的高速串行芯片误码率测试系统，其特征在于，上位机设置的测试模式包括无同步模式和接收外同步工作模式，无同步模式下，模式选择模块控制测试数据生成模块生成连续不间断的测试数据；接收外同步工作模式下，测试数据生成模块根据同步信号生成间断性的、更符合实际情况中的测试信号。

5.一种高速串行芯片误码率测试实现方法，其特征在于，基于权利要求1至4任意一项所述的高速串行芯片误码率测试系统，包括，

S1，将装载有待测试的高速串行芯片的被测板与控制模块、误码率测试模块和时钟锁相模块连接；

S2，上位机设置测试模式，设定测试时钟频率、个数及测试时间，确定被测板中需测试的高速串行芯片通路的数量，对误码率测试模块进行设定；

S3，时钟锁相模块接收控制模块传来的控制命令，生成所需的各频率测试时钟，提供给被测板和误码率测试模块；

S4，误码率测试模块接收被测板发来的高速串行芯片格式的数据，进行误码率测试；

S5，控制模块计时并完成系统误码率测试的中断控制；

S6，将测试结果发回上位机。

6.根据权利要求5所述的高速串行芯片误码率测试实现方法，其特征在于，步骤S4之前包括，

S11，上位机控制模式选择模块，模式选择模块设置测试模式为无同步模式或接收外同步工作模式；

S12，复位模块将本板复位进行延迟处理，将延迟后的复位信号提供给系统内的测试数据生成模块；

S13，测试数据生成模块根据模式选择模块的控制生成相应模式下的测试数据；

S14，数据发送模块将生成的测试数据按照高速串行芯片格式发送给被测板；

S15，被测板接收测试数据，经过内部逻辑后，将数据返回给误码率测试模块。

7.根据权利要求6所述的高速串行芯片误码率测试实现方法，其特征在于，步骤S4包括，

S41，误码率测试模块中的数据接收模块接收高速串行芯片格式的数 据，完成数据的串并转换；

S42，数据缓存模块完成数据本地存储；

S43，缓存后的数据送入校对模块进行误码率测试；

S44，校对模块将测试结果传送给结果处理模块。

8.根据权利要求7所述的高速串行芯片误码率测试实现方法，其特征在于，步骤S6包括，结果处理模块将该时钟情况下的误码率测试结果传送给上位机并显示。

9.根据权利要求6所述的高速串行芯片误码率测试实现方法，其特征在于，上位机设置的测试模式包括无同步模式和接收外同步工作模式，无同步模式下，模式选择模块控制测试数据生成模块生成连续不间断的测试数据；接收外同步工作模式下，测试数据生成模块根据同步信号生成间断性的、更符合实际情况中的测试信号。

10.根据权利要求5所述的高速串行芯片误码率测试实现方法，其特征在于，包括，

S7，控制模块控制时钟锁相模块依次生成需测试的各频率时钟，重复步骤S1-S6，完成不同时钟频率下的误码率测试；

S8，测试出误码率满足要求的情况下的时钟频率极限值，完成对被测板高速串行芯片通路接收误码率的功能测试。