CN115396353A - 一种高速串行芯片误码率测试系统及方法 - Google Patents

Abstract

本发明提供一种高速串行芯片误码率测试系统及方法，包括：高速串行芯片装置用于基于预设的FPGA收发器发送与接收高速串行数据；误码率测试模块用于通过预设的时钟源，测试和读取高速串行数据的误码率；校准模块用于根据所述误码率生成对应的校准参数，并通过所述校准参数接收并校准高速串行芯片装置发送的高速串行数据；控制模块用于接收用户指令，并通过所述接收用户指令，控制高速串行芯片和误码率测试模块和驱动模块的通信。

Description

一种高速串行芯片误码率测试系统及方法

技术领域

本发明涉及串行芯片、芯片测试技术领域，特别涉及一种高速串行芯片误码率测试系统及方法。

背景技术

目前，在高速串行通信系统中，由于受到电源噪声、码间串扰以及传输信道等因素的影响，串行数据通过高速通道传输时没有固定的时钟通道，并且同步时钟由系统传输的数据信号提供，如果系统传输出现误差，时序误差累加，信号采样位置变化，会产生误码，这会对整个系统产生重大影响，如何对误码率进行精准测试和校准是一个非常重要的问题。高速串行数据通信在许多应用中广泛出现，并且它们在继续更广泛的替换掉传统的并行数据连接系统，而串行通信中数据通路存在两条指定的信道，用于传输一对差分信号，同时并不需要连接地通路。但是，串行系统在非同步模式下有一个频率上的失配。

已经公开的专利CN201910253205提供了一种预加重的调试系统及方法，包括印刷线路板PCB和设置在其上的现场可编程逻辑门阵列FPGA芯片，所述FPGA芯片包括多个发送端口和一个接收端口，每个发送端口均连接一个发送端射频同轴头，PRBS码元生成器，其用于生成不同类型的PRBS码流从所述发送端口发出接收端射频同轴头，其与各发送端射频同轴头分别通过同轴线缆连接，还连接所述接收端口；PRBS码元校验器，其用于校验接收端口收到的PRBS码流，并计算误码率；预加重管理模块，其用于每次生成一组预加重配置参数并传送给至少一个发送端口，启动PRBS码元生成器；还用于将每次PRBS码元校验器的误码率与上一次误码率比较，保存相同和较小的误码率以及对应的预加重配置参数，无需外部测试仪器，自动测试出最佳的发送端预加重参数，提高测试效率，不增加冗余线路，但是该专利是仅通过预加重参数进行误码率的比较，在原有数据的误码率特别大的时候，就算是即时对误码率进行更新，也会基于第一个误码率产生新的误码率，仍然存在较大的误差。

发明内容

本发明提供一种高速串行芯片误码率测试系统及方法，以解决上述问题。

一种高速串行芯片误码率测试系统，包括：

高速串行芯片装置：用于基于预设的FPGA收发器发送和接收高速串行数据；

误码率测试模块：用于通过预设的时钟源，测试和读取高速串行数据的误码率；

校准模块：用于根据误码率生成对应的校准参数，并通过校准参数接收并校准高速串行芯片装置发送的高速串行数据；

控制模块：用于接收用户指令，并通过接收用户指令控制高速串行芯片、误码率测试模块和校准模块进行交互通信。

作为本发明的一种可选实施例：所述高速串行芯片装置包括FPGA收发器、时钟产生器、输入寄存器、编码器、移位寄存器和三对差分PECL输出；其中，

FPGA收发器分别与时钟产生器、输入寄存器、编码器、移位寄存器、三对差分PECL输出连接。

作为本发明的一种可选实施例：所述误码率测试模块包括：

信号接收单元，用于通过FPGA收发器的输入口接收高速串行信号；

高速串行数据单元，用于通过预设的数字频率合成器，调节高速串行信号，并将所述高速串行信号转化为高速串行数据；

测试单元，用于对高速串行数据进行测试，获取测试数据；其中，

所述测试数据至少包括数据通道信息、数据传输速率、速率分辨率、数据抖动参数和数据摆幅；

误码率单元，用于将测试数据和高速串行数据传输至预设的干扰模拟模型中，采集对应的模拟配置参数，并通过模拟配置参数，计算高速串行数据的误码率。

作为本发明的一种可选实施例：所述数据抖动参数至少包括高速串行数据的数据抖动类型、数据抖动频率和数据最大抖动幅度；

所述数据摆幅至少包括高速串行数据的数据输出摆幅、数据摆幅分辨率和数据摆幅精度。

作为本发明的一种可选实施例：所述误码率单元包括：

调制参数子单元，用于基于预设的干扰模拟模型，对高速串行数据进行干扰训练，计算对应的调制参数；

导引信号子单元，用于通过调制参数，对测试数据进行调制，并生成对应的导引信号；

导引信号用于通过调制参数生成对应的信号，对测试数据进行导引；

数据类型转换子单元，用于将导引信号添加至干扰模拟模型中，再次对高速串行数据进行训练，采集对应的模拟配置参数，同时对高速串行数据进行数据类型转换；

误码率子单元，用于通过模拟配置参数，计算数据类型转换后的高速串行数据的误码率。

作为本发明的一种可选实施例：所述调制参数子单元包括：

模拟传输信道子单元，用于基于预设的干扰模拟模型，生成模拟传输信道；

干扰参数子单元，用于采集历史高速串行数据的干扰因子，将干扰因子传输至干扰模拟模型进行训练，生成对应的第一干扰参数；

传输速率子单元，用于将第一干扰参数和模拟传输信道进行融合，生成对应的干扰模拟信道，并将高速串行数据传输至干扰模拟信道进行干扰训练，确定传输速率；

传输延迟参数子单元，用于将高速串行数据的传输速率和预设的传输阈值进行比较和计算，确定传输延迟参数；

调制参数子单元，用于基于干扰因子和传输延迟参数，计算对应的调制参数。

作为本发明的一种可选实施例：所述数据类型转换子单元包括：

目标模拟模型子单元，用于将导引信号添加至干扰模拟模型中，更新干扰模拟模型，生成对应的目标模拟模型；

第二干扰参数子单元，用于将高速串行数据传输至目标模拟模型进行训练，再次采集对应的第二干扰参数；

模拟配置参数子单元，用于计算第一干扰参数和第二干扰参数的误差，计算高速串行数据对应的模拟配置参数；

类型转换子单元，用于基于所述模拟配置参数，同时对高速串行数据进行数据类型转换。

作为本发明的一种可选实施例：所述校准模块包括：

误码偏差单元，用于获取同频干扰信号下的干扰率和误码率之间的误码偏差；

校准参数单元，用于通过误码偏差，计算对应的校准参数；

校准单元，用于通过校准参数，接收并校准高速串行芯片装置发送的高速串行数据；

作为本发明的一种可选实施例：所述校准单元包括：

传输信道子单元，用于获取高速串行芯片装置收发数据的传输信道；

干扰参数子单元，用于通过预设的干扰模拟模型，获取干扰因子，并确定对应的干扰参数；

信道损耗参数子单元，用于通过干扰因子和干扰参数，计算传输信道的信道损耗参数；

判断结果子单元，用于判断信道损耗参数是否大于预设的损耗阈值，确定判断结果；

第一结果单元，用于当判断结果为所述信道损耗参数大于预设的损耗阈值，将信道损耗参数反馈至预设的干扰模拟模型并进行干扰训练；

第二结果单元用于当判断结果为所述信道损耗参数小于等于预设的损耗阈值，通过校准参数，接收并校准高速串行芯片装置发送的高速串行数据。

一种高速串行芯片误码率测试方法，包括：

基于预设的FPGA收发器发送与接收高速串行数据；

通过预设的时钟源，测试和读取高速串行数据的误码率；

根据误码率生成对应的校准参数，并通过校准参数接收并校准高速串行芯片装置发送的高速串行数据；

接收用户指令，并通过接收用户指令，控制高速串行芯片、误码率测试模块和校准模块进行交互通信。

本发明的有益效果如下：

本发明实施例提供了一种高速串行芯片误码率测试系统，高速串行芯片装置用于基于预设的FPGA收发器发送与接收高速串行数据，高速串行芯片装置是高速串行芯片中的核心模块，用于对串行数据进行高速通行，误码率测试模块用于通过预设的时钟源，测试和读取高速串行数据的误码率，从参数的测量中，获取到高速串行数据由于噪声其他影响导致的误码率，校准模块用于根据所述误码率生成对应的校准参数，并通过所述校准参数接收并校准高速串行芯片装置发送的高速串行数据，减少高速串行数据的误码率，控制模块用于接收用户指令并发送至FPGA收发器，并通过所述接收用户指令，控制高速串行芯片、误码率测试模块和校准模块两两之间的通信，提高串行通信的通信速度和通信效率，减少由于时间延迟或者环境噪声造成的信息误码率。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书以及附图中所特别指出的结构来实现和获得。

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。

在附图中：

图1为本发明实施例中一种高速串行芯片误码率测试系统的系统模块图；

图2为本发明实施例中高速串行芯片装置的连接组成图；

图3为本发明实施例中误码率测试模块的模块组成图；

图4为本发明实施例中校准模块的模块组成图。

具体实施方式

以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。

需说明的是，当部件被称为“固定于”或“设置于”另一个部件，它可以直接在另一个部件上或者间接在该另一个部件上。当一个部件被称为是“连接于”另一个部件，它可以是直接或者间接连接至该另一个部件上。

需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序，“多个”的含义是两个或两个以上，除非另有明确具体的限定。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。

尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

根据图1所示，本发明实施例提供了一种高速串行芯片误码率测试系统，包括：

高速串行芯片装置：用于基于预设的FPGA收发器发送和接收高速串行数据；

误码率测试模块：用于通过预设的时钟源，测试和读取高速串行数据的误码率；

校准模块：用于根据误码率生成对应的校准参数，并通过校准参数接收并校准高速串行芯片装置发送的高速串行数据；

控制模块：用于接收用户指令，并通过接收用户指令控制高速串行芯片、误码率测试模块和校准模块进行交互通信。

可选的，本发明的测试系统是进行误码率的测试，因此高速串行芯片装置是接收数据串行数据，然后误码率测试模块和高速串行芯片装置连接对高数串行数据进行测试和读取，计算误码率，误码率计算出来之后，校准模块对高速串行芯片装置内的高速串行数据进行校准，校准模块是分别和误码率测试模块和高速串行芯片装置连接。控制模块是一种能够接受用户信息的通信控制装置，通过CPU芯片和通信模块组成，其内部植入安卓程序，用来接收用户指令。

本发明的有益效果为：

本发明实施例提供了一种高速串行芯片误码率测试系统，高速串行芯片装置用于基于预设的FPGA收发器发送与接收高速串行数据，高速串行芯片装置是高速串行芯片中的核心模块，用于对串行数据进行高速通行，误码率测试模块用于通过预设的时钟源，测试和读取高速串行数据的误码率，从参数的测量中，获取到高速串行数据由于噪声其他影响导致的误码率，校准模块用于根据所述误码率生成对应的校准参数，并通过所述校准参数接收并校准高速串行芯片装置发送的高速串行数据，减少高速串行数据的误码率，控制模块用于接收用户指令并发送至FPGA收发器，并通过所述接收用户指令，控制高速串行芯片、误码率测试模块和校准模块两两之间的通信，提高串行通信的通信速度和通信效率，减少由于时间延迟或者环境噪声造成的信息误码率。

可选的：本技术方案提供了一种实施例：

所述高速串行芯片装置包括FPGA收发器、时钟产生器、输入寄存器、编码器、移位寄存器和三对差分PECL输出器；其中，

FPGA收发器分别与时钟产生器、输入寄存器、编码器、移位寄存器、三对差分PECL输出器连接。

可选的，如附图2所示，FPGA收发器是高速串行芯片装置的核心装置，其内部设置有FPGA芯片，通过FPGA芯片分别和时钟产生器、输入寄存器、编码器、移位寄存器、三对差分PECL输出器连接。高速串行数据通过时钟产生器进行计时，然后进行高速串行数据采集，输入寄存器存储这些数据，校准模块和输入寄存器连接，对高速数据进行误差计算，校准模块通过编码器生成编码指令控制高速串行数据通过移位寄存器进行校准，最后基于三对差分PECL输出器，用于输出差分共模电压降低FPGA收发器的受到的干扰。

可选的：根据图3所示，本技术方案提供了一种实施例，所述误码率测试模块包括：

信号接收单元：用于通过FPGA收发器的输入口接收高速串行信号；

高速串行数据单元：用于通过预设的数字频率合成器，调节高速串行信号，并将所述高速串行信号转化为高速串行数据；

测试单元：用于对高速串行数据进行测试，获取测试数据；其中，

所述测试数据至少包括数据通道信息、数据传输速率、速率分辨率、数据抖动参数和数据摆幅；

误码率单元：用于将测试数据和高速串行数据传输至预设的干扰模拟模型中，采集对应的模拟配置参数，并通过模拟配置参数，计算高速串行数据的误码率。

上述技术方案的工作原理和有益效果为：

本技术方案的误码率测试模块包括信号接收单元、高速串行数据单元、测试单元和误码率单元，信号接收单元用于通过FPGA收发器的输入口接收高速串行信号；FPGA收发器用于提供一种高速收发数据的收发方式，高速串行数据单元用于通过预设的数字频率合成器，调节高速串行信号，并将所述高速串行信号转化为高速串行数据，通过对信号转化成数据，可以计算出数据传输过程中的误码率，测试单元用于对高速串行数据进行测试，获取测试数据；测试数据至少包括数据通道、数据传输速率、速率分辨率、数据抖动参数和数据摆幅，在实际信道中传输并测试，可以获取到数据的延误程度，将所述测试数据和高速串行数据传输至预设的干扰模拟模型中，采集对应的模拟配置参数，并通过所述模拟配置参数，计算高速串行数据的误码率，通过误码率的计算，为信道的校准提供原始数据，同时通过误码数据，也可以分析出误码的差值，从而通过信号的差值进行校准。

可选的：本技术方案提供了一种实施例，所述数据抖动参数至少包括高速串行数据的数据抖动类型、数据抖动频率和数据最大抖动幅度；所述数据摆幅至少包括高速串行数据的数据输出摆幅、数据摆幅分辨率和数据摆幅精度。

可选的，如附图3所示，本发明可以判断数据摆幅，计算数据的抖动类型，可以判断数据误码率，从而可以确定数据的偏差值，通过偏差值进行数据的校准。

可选的：根据图3所示，本技术方案提供了一种实施例，所述误码率单元，包括：

调制参数子单元：用于基于预设的干扰模拟模型，对高速串行数据进行干扰训练，计算对应的调制参数；

导引信号子单元：用于通过调制参数，对测试数据进行调制，并生成对应的导引信号；

导引信号用于通过调制参数生成对应的信号，对测试数据进行导引；

数据类型转换子单元：用于将导引信号添加至干扰模拟模型中，再次对高速串行数据进行训练，采集对应的模拟配置参数，同时对高速串行数据进行数据类型转换；

误码率子单元：用于通过模拟配置参数，计算数据类型转换后的高速串行数据的误码率。

上述技术方案的工作原理和有益效果为：

本技术方案的误码率单元，包括调制参数子单元、导引信号子单元、数据类型转换子单元和误码率子单元，调制参数子单元用于基于预设的干扰模拟模型，对高速串行数据进行干扰训练，计算对应的调制参数，从而用于对信号进行调制，导引信号子单元用于通过所述调制参数，对测试数据进行调制，并生成对应的导引信号；所述导引信号用于通过调制参数生成对应的信号，对测试数据进行导引；数据类型转换子单元用于将所述导引信号添加至干扰模拟模型中，再次对高速串行数据进行训练，从而计算出周期信号传输下的干扰参数的干扰波形，采集对应的模拟配置参数，同时对所述高速串行数据进行数据类型转换；误码率子单元用于通过所述模拟配置参数，计算数据类型转换后的高速串行数据的误码率，为后续误码率的纠正，数据的精准传输提供原始数据。

可选的：本技术方案提供了一种实施例，如附图3所示，所述调制参数子单元，包括：

模拟传输信道子单元：用于基于预设的干扰模拟模型，生成模拟传输信道；

干扰参数子单元：用于采集历史高速串行数据的干扰因子，将干扰因子传输至干扰模拟模型进行训练，生成对应的第一干扰参数；

传输速率子单元：用于将第一干扰参数和模拟传输信道进行融合，生成对应的干扰模拟信道，并将高速串行数据传输至干扰模拟信道进行干扰训练，确定传输速率；

传输延迟参数子单元：用于将高速串行数据的传输速率和预设的传输阈值进行比较和计算，确定传输延迟参数；

调制参数子单元：用于基于干扰因子和传输延迟参数，计算对应的调制参数。

上述技术方案的工作原理和有益效果为：

本技术方案的调制参数子单元，包括模拟传输信道子单元、干扰参数子单元、传输速率子单元、传输延迟参数子单元和调制参数子单元，模拟传输信道子单元用于基于预设的干扰模拟模型，生成模拟传输信道，用于对数据进行模拟，从而以便于稳定的获取数据效果和数据参数，干扰参数子单元用于采集历史高速串行数据的干扰因子，将所述干扰因子传输至所述干扰模拟模型进行训练，生成对应的第一干扰参数，第一干扰参数表示关于干扰模拟模型下，干扰因子提供的干扰数据参量；传输速率子单元用于将所述第一干扰参数和所述模拟传输信道进行融合，生成对应的干扰模拟信道，并将所述高速串行数据传输至所述干扰模拟信道进行干扰训练，确定传输速率，通过信道的模拟训练，计算高速串行数据的速率，传输延迟参数子单元用于将所述高速串行数据的传输速率和预设的传输阈值进行比较和计算，确定传输延迟参数，从而计算出高速串行数据的延迟，调制参数子单元用于基于所述干扰因子和传输延迟参数，计算对应的调制参数，针对高速串行数据的延迟，生成对应的调制数据，满足高速串行数据在传输时，调制出仿真模拟的信道环境，从而计算出对应的调制参数。

可选的：本技术方案提供了一种实施例，所述数据类型转换子单元包括：

目标模拟模型子单元：用于将导引信号添加至干扰模拟模型中，更新干扰模拟模型，生成对应的目标模拟模型；

第二干扰参数子单元：用于将高速串行数据传输至目标模拟模型进行训练，再次采集对应的第二干扰参数；

模拟配置参数子单元：用于计算第一干扰参数和第二干扰参数的误差，计算高速串行数据对应的模拟配置参数；

类型转换子单元：用于基于所述模拟配置参数，同时对高速串行数据进行数据类型转换。

上述技术方案的工作原理和有益效果为：

本技术方案的数据类型转换子单元，包括目标模拟模型子单元、第二干扰参数子单元、模拟配置参数子单元和类型转换子单元：目标模拟模型子单元用于将所述导引信号添加至干扰模拟模型中，更新干扰模拟模型，生成对应的目标模拟模型；第二干扰参数子单元用于将所述高速串行数据传输至目标模拟模型进行训练，再次采集对应的第二干扰参数；模拟配置参数子单元用于计算第一干扰参数和第二干扰参数的误差，计算高速串行数据对应的模拟配置参数；类型转换子单元用于基于所述模拟配置参数，同时对所述高速串行数据进行数据类型转换。

实施例8：

本技术方案提供了一种实施例，如附图4所示，所述校准模块，包括：

误码偏差单元：用于获取同频干扰信号下的干扰率和误码率之间的误码偏差；

其中，

代表误码偏差，P代表同频干扰下的干扰率，ρ代表误码率，G代表关于同频干扰的干扰增益，w(t)代表同频干扰信号的信号频率随周期的变化，t代表同频干扰信号的周期，

代表同频干扰下和周期相关的信号相位干扰幅度；

校准参数单元：用于通过所述误码偏差，计算对应的校准参数；

其中，p代表出现误码偏差的概率，

代表在周期为t频度范围为f下的校准参数，f代表不同频度的干扰信号的频度范围，

代表在周期为t-s_i频度范围为f下的校准参数，s_i代表关于i个周期t对应的相位误差，i代表接收到的周期t的总个数，

代表在周期为t-s_i-1频度范围为f下的校准参数，s_i-1代表关于i-1个周期t对应的相位误差，

代表关于误码偏差的,E_s代表关于相位误差的校准增益；

校准单元：用于通过所述校准参数，接收并校准高速串行芯片装置发送的高速串行数据。

上述技术方案的工作原理和有益效果为：

本技术方案通过校准高速串行芯片装置，提高高速串行数据的传输速度，减少误差延迟。

实施例9：

本技术方案提供了一种实施例，如附图4所示，所述校准单元，包括：

传输信道子单元：用于获取高速串行芯片装置收发数据的传输信道；

干扰参数子单元：用于通过预设的干扰模拟模型，获取干扰因子，并确定对应的干扰参数；

信道损耗参数子单元：用于通过干扰因子和干扰参数，计算传输信道的信道损耗参数；

判断结果子单元：用于判断信道损耗参数是否大于预设的损耗阈值，确定判断结果；

第一结果单元：用于当判断结果为所述信道损耗参数大于预设的损耗阈值，将信道损耗参数反馈至预设的干扰模拟模型并进行干扰训练；

第二结果单元：用于当判断结果为所述信道损耗参数小于等于预设的损耗阈值，通过校准参数，接收并校准高速串行芯片装置发送的高速串行数据。

上述技术方案的工作原理和有益效果为：

本技术方案校准单元，包括传输信道子单元、干扰参数子单元、信道损耗参数子单元、判断结果子单元、第一结果单元和第二结果单元，传输信道子单元用于获取高速串行芯片装置收发数据的传输信道，通过传输信道可以计算出是否高速串行数据存在延迟，干扰参数子单元用于通过预设的干扰模拟模型，获取干扰因子，并确定对应的干扰参数，从而计算出干扰模拟模型下的仿真干扰参数，以便数据化信道传输的延误率，信道损耗参数子单元用于通过所述干扰因子和干扰参数，计算传输信道的信道损耗参数，判断结果子单元用于判断所述信道损耗参数是否大于预设的损耗阈值，确定判断结果；第一结果单元用于当所述判断结果为所述信道损耗参数大于预设的损耗阈值，将所述信道损耗参数反馈至预设的干扰模拟模型并进行干扰训练；第二结果单元用于当所述判断结果为所述信道损耗参数小于等于预设的损耗阈值，通过所述校准参数，接收并校准高速串行芯片装置发送的高速串行数据，通过对信道损耗参数的计算，计算高速串行数据对应的校准参数，以便于对高速串行数据进行校准参数的计算。

实施例10：

本技术方案提供了一种实施例，包括：

基于预设的FPGA收发器发送与接收高速串行数据；

通过预设的时钟源，测试和读取高速串行数据的误码率；

根据误码率生成对应的校准参数，并通过校准参数接收并校准高速串行芯片装置发送的高速串行数据；

接收用户指令，并通过接收用户指令，控制高速串行芯片、误码率测试模块和校准模块进行交互通信。

上述技术方案的工作原理和有益效果为：

本发明实施例提供了一种高速串行芯片误码率测试方法，基于预设的FPGA收发器发送与接收高速串行数据，高速串行芯片装置是高速串行芯片中的核心模块，用于对串行数据进行高速通行，通过预设的时钟源，测试和读取高速串行数据的误码率，从参数的测量中，获取到高速串行数据由于噪声其他影响导致的误码率，根据所述误码率生成对应的校准参数，并通过所述校准参数接收并校准高速串行芯片装置发送的高速串行数据，减少高速串行数据的误码率，接收用户指令并发送至FPGA收发器，并通过所述接收用户指令，控制高速串行芯片、误码率测试模块和校准模块两两之间的通信，提高串行通信的通信速度和通信效率，减少由于时间延迟或者环境噪声造成的信息误码率。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种高速串行芯片误码率测试系统，其特征在于，包括：

高速串行芯片装置：用于基于预设的FPGA收发器发送和接收高速串行数据；

误码率测试模块：用于通过预设的时钟源，测试和读取高速串行数据的误码率；

校准模块：用于根据误码率生成对应的校准参数，并通过校准参数接收并校准高速串行芯片装置发送的高速串行数据；

控制模块：用于接收用户指令，并通过接收用户指令控制高速串行芯片、误码率测试模块和校准模块进行交互通信。

2.如权利要求1所述的一种高速串行芯片误码率测试系统，其特征在于，所述高速串行芯片装置包括FPGA收发器、时钟产生器、输入寄存器、编码器、移位寄存器和三对差分PECL器输出；其中，

FPGA收发器分别与时钟产生器、输入寄存器、编码器、移位寄存器、三对差分PECL输出器连接。

3.如权利要求1所述的一种高速串行芯片误码率测试系统，其特征在于，所述误码率测试模块包括：

信号接收单元：用于通过FPGA收发器的输入口接收高速串行信号；

高速串行数据单元：用于通过预设的数字频率合成器，调节高速串行信号，并将所述高速串行信号转化为高速串行数据；

测试单元：用于对高速串行数据进行测试，获取测试数据；其中，

所述测试数据至少包括数据通道信息、数据传输速率、速率分辨率、数据抖动参数和数据摆幅；

误码率单元：用于将测试数据和高速串行数据传输至预设的干扰模拟模型中，采集对应的模拟配置参数，并通过模拟配置参数，计算高速串行数据的误码率。

4.如权利要求3所述的一种高速串行芯片误码率测试系统，其特征在于，所述数据抖动参数至少包括高速串行数据的数据抖动类型、数据抖动频率和数据最大抖动幅度；

所述数据摆幅至少包括高速串行数据的数据输出摆幅、数据摆幅分辨率和数据摆幅精度。

5.如权利要求3所述的一种高速串行芯片误码率测试系统，其特征在于，所述误码率单元包括：

调制参数子单元：用于基于预设的干扰模拟模型，对高速串行数据进行干扰训练，计算对应的调制参数；

导引信号子单元：用于通过调制参数，对测试数据进行调制，并生成对应的导引信号；

导引信号用于通过调制参数生成对应的信号，对测试数据进行导引；

数据类型转换子单元：用于将导引信号添加至干扰模拟模型中，再次对高速串行数据进行训练，采集对应的模拟配置参数，同时对高速串行数据进行数据类型转换；

误码率子单元：用于通过模拟配置参数，计算数据类型转换后的高速串行数据的误码率。

6.如权利要求5所述的一种高速串行芯片误码率测试系统，其特征在于，所述调制参数子单元包括：

模拟传输信道子单元：用于基于预设的干扰模拟模型，生成模拟传输信道；

干扰参数子单元：用于采集历史高速串行数据的干扰因子，将干扰因子传输至干扰模拟模型进行训练，生成对应的第一干扰参数；

传输速率子单元：用于将第一干扰参数和模拟传输信道进行融合，生成对应的干扰模拟信道，并将高速串行数据传输至干扰模拟信道进行干扰训练，确定传输速率；

传输延迟参数子单元：用于将高速串行数据的传输速率和预设的传输阈值进行比较和计算，确定传输延迟参数；

调制参数子单元：用于基于干扰因子和传输延迟参数，计算对应的调制参数。

7.如权利要求5所述的一种高速串行芯片误码率测试系统，其特征在于，所述数据类型转换子单元包括：

目标模拟模型子单元：用于将导引信号添加至干扰模拟模型中，更新干扰模拟模型，生成对应的目标模拟模型；

第二干扰参数子单元：用于将高速串行数据传输至目标模拟模型进行训练，再次采集对应的第二干扰参数；

模拟配置参数子单元：用于计算第一干扰参数和第二干扰参数的误差，计算高速串行数据对应的模拟配置参数；

类型转换子单元：用于基于所述模拟配置参数，同时对高速串行数据进行数据类型转换。

8.如权利要求1所述的一种高速串行芯片误码率测试系统，其特征在于，所述校准模块包括：

误码偏差单元：用于获取同频干扰信号下的干扰率和误码率之间的误码偏差；

校准参数单元：用于通过误码偏差，计算对应的校准参数；

校准单元：用于通过校准参数，接收并校准高速串行芯片装置发送的高速串行数据。

9.如权利要求8所述的一种高速串行芯片误码率测试系统，其特征在于，所述校准单元包括：

传输信道子单元，用于获取高速串行芯片装置收发数据的传输信道；

干扰参数子单元：用于通过预设的干扰模拟模型，获取干扰因子，并确定对应的干扰参数；

信道损耗参数子单元：用于通过干扰因子和干扰参数，计算传输信道的信道损耗参数；

判断结果子单元：用于判断信道损耗参数是否大于预设的损耗阈值，确定判断结果；

第一结果单元：用于当判断结果为所述信道损耗参数大于预设的损耗阈值，将信道损耗参数反馈至预设的干扰模拟模型并进行干扰训练；

第二结果单元：用于当判断结果为所述信道损耗参数小于等于预设的损耗阈值，通过校准参数，接收并校准高速串行芯片装置发送的高速串行数据。

10.一种高速串行芯片误码率测试方法，其特征在于，包括：

基于预设的FPGA收发器发送与接收高速串行数据；

通过预设的时钟源，测试和读取高速串行数据的误码率；

根据误码率生成对应的校准参数，并通过校准参数接收并校准高速串行芯片装置发送的高速串行数据；

接收用户指令，并通过接收用户指令，控制高速串行芯片、误码率测试模块和校准模块进行交互通信。

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