CN112213622B - 高速外设系统及其控制方法 - Google Patents

Abstract

本发明揭示了一种高速外设系统及其控制方法，所述高速外设系统包括第一芯片及第二芯片，所述第一芯片连接所述第二芯片；所述第一芯片包括第一发射器、第一接收器、时钟发生器、时钟调整器、至少一发射缓冲单元、至少一发射延时调整器、至少一接收缓冲单元及至少一接收延时调整器；所述第二芯片包括第二接收器及第二发射器。本发明提出的高速外设系统及其控制方法，可在低成本的前提下提高延时量测精度。

Description

高速外设系统及其控制方法

技术领域

本发明属于微电子技术领域，涉及一种外设系统，尤其涉及一种高速外设系统及其控制方法。

背景技术

随着半导体不断演进，许多半导体组件都朝向专业分工的发展；例如市面上常见的内存、存储等芯片和主芯片通常是分开的，最后利用外设接口将各芯片连接在一起。与此同时，近年消费性电子产品的快速发展，为了提升用户体验，使得软件应用功能越来越多，计算延时也要求越来越短，因此主芯片利用外设接口在各芯片中传输数据的带宽要求越来越高。

常见的方式是利用提高外设接口时钟和增加更多引脚的方式来达成，但是提高时钟后，每一笔数据接收的最佳时间窗口就缩小了；而多引脚间的延时因为半导体的量产特性，在每一颗芯片上的延时并不相同。此外，当芯片工作温度或电压调整时也会导致不匹配，如何在高速外设接口正确传输数据变成芯片设计的一大痛点。尽管市面上的内存或存储芯片大多都宣称能够支持高性能的传输，但是实际量产时常常因为封装或印刷电路板上的走线不匹配，导致量产无法达到宣称的最高传输性能。

图1为现有主芯片与副芯片的连接示意图；请参阅图1，外设接口一般由时钟引脚和多个数据引脚所组成，主芯片产生时钟给副芯片，同时透过主芯片的发射器发送指令给副芯片的接收器，副芯片收到指令并解析是写入或读取的指令，若是写入的指令则持续利用副芯片接收器接收数据，若是读取的数据则利用副芯片的发射器传送数据回主芯片，最终由主芯片接收器接收数据。

图2为一个主芯片写入数据的示意图；主芯片在0T送出写入指令，并在1T和2T处送出资料，副芯片在0.5T收到指令后在1.5T和2.5T处各收到一笔资料。

图3为一个主芯片读取数据的示意图；主芯片在0T发送读取指令，副芯片在0.5T收到指令后在1T时间回传数据，主芯片在1.5T和2.5T处各读到一笔资料。

以下列出实际量产芯片外设接口无法在高速工作的成因:

(1)多引脚延迟不匹配。随着时钟频率的上升，每一个时钟的周期也缩得越来越小，此时主芯片和副芯片的联机延时就被放大了。图4是一个主芯片透过多引脚高速写入副芯片的示意图，在副芯片看到的讯号，因为每一个引脚和走线的延时不完全对齐，造成副芯片无法在同一时钟正确接收到数据的每一个比特。

(2)接收延时飘移。主芯片读取数据的延时主要有两个组成，副芯片收到指令后需要逻辑运算才能取出相对应的数据，再透过引脚走线回主芯片。一般副芯片手册只会定义芯片内部的最大延时，但是实际副芯片的真正的延时没有很好的手段量测出来，并且引脚上的接收延时会随着制程飘移，工作环境温度高低、电压高低、时钟快慢，而产生变化；由于高速外设的周期很短，一旦延时有飘移，就会让主芯片没办法在设计的时间点取到数据。例如图5原本主芯片设计在2T读取到副芯片回传的数据，可是实际上接收延时往后飘移后，需要等到2.5T才能正确读取数据。

(3)传送延时飘移。图6是一个外设接口的示意图，主芯片设计在时钟0T送出指令，而副芯片在0.5T取指令，1.5和2.5T取数据的，但是真实的副芯片看到讯号经过引脚走线，若传送延时正好在0.5T交会处前后飘移，则副芯片每次在0.5T，1.5T，2.5T取数据时，会取到正在转换不稳定的数据而发生错误。

有鉴于此，如今迫切需要设计一种新的高速外设系统，以便克服现有高速外设系统存在的上述至少部分缺陷。

发明内容

本发明提供一种高速外设系统及其控制方法，可在低成本的前提下提高延时量测精度。

为解决上述技术问题，根据本发明的一个方面，采用如下技术方案：

一种高速外设系统，所述高速外设系统包括第一芯片及第二芯片，所述第一芯片连接所述第二芯片；

所述第一芯片包括第一发射器、第一接收器、时钟发生器、时钟调整器、至少一发射缓冲单元、至少一发射延时调整器、至少一接收缓冲单元及至少一接收延时调整器；所述第二芯片包括第二接收器及第二发射器；

所述时钟发生器的输出端连接时钟调整器的输入端，时钟调整器的输出端连接第二接收器；

所述时钟发生器用以产生时钟信号，将产生的时钟信号发送至所述时钟调整器；所述时钟调整器用以调整时钟发生器输出的频率；

所述第一发射器用以供第一芯片发送信号；第一接收器用以供第一芯片接收信号；第二接收器用以供第二芯片接收信号；第二发射器用以供第二芯片发送信号；

所述第一发射器的输出端分别连接各发射缓冲单元的输入端，各发射缓冲单元的输出端连接对应的发射延时调整器的输入端，各发射延时调整器的输出端连接所述第二接收器；

所述发射缓冲单元用以在第一芯片发送指令后，能选择设定正源或负源时钟发送数据；所述发射延时调整器用以调整发送引脚延时；

所述第二发射器的输出端分别连接各接收延时调整器的输入端，各接收延时调整器的输出端连接对应的接收缓冲单元的输入端，各接收缓冲单元的输出端连接所述第一接收器；

所述接收延时调整器用以调整接收引脚延时；所述接收缓冲单元用以在第一芯片发送指令后，能选择设定正源或负源时钟接收数据。

作为本发明的一种实施方式，所述时钟发生器包括鉴频鉴相器及电荷泵、环路滤波器、压控振荡器、多模分频器以及差分积分调制器；

所述鉴频鉴相器及电荷泵的第一输入端接收输入频率fref，鉴频鉴相器及电荷泵的第二输入端连接多模分频器的输出端，鉴频鉴相器及电荷泵的输出端连接环路滤波器的输入端，环路滤波器的输出端连接压控振荡器的输入端；

所述压控振荡器的输出端连接多模分频器的第一输入端；所述差分积分调制器的输入端接收sdmin信号，差分积分调制器的输出端连接多模分频器的第二输入端。

Sdmin信号是差分积分调制器输入数字信号，所述时钟发生电路的输出时钟频率和sdmin信号线性相关，sdmin信号值变大，输出时钟频率变高。作为本发明的一种实施方式，所述发射延时调整器包括若干第一延时单元及第一选择器，各第一延时单元依次串联；各第一延时单元分别连接第一选择器；所述第一选择器用以确定是否需要连接第一延时单元以及需要连接的第一延时单元的数量；

所述接收延时调整器包括若干第二延时单元及第二选择器，各第二延时单元依次串联；各第二延时单元分别连接第二选择器；所述第二选择器用以确定是否需要连接第二延时单元以及需要连接的第二延时单元的数量。

作为本发明的一种实施方式，所述第一芯片包括第一时钟引脚及若干第一数据引脚；所述第一发射器、第一接收器分别设有至少一第一数据引脚；

所述第二芯片包括第二时钟引脚及若干第二数据引脚；所述第二发射器、第二接收器分别设有至少一第二数据引脚。

作为本发明的一种实施方式，所述系统进一步包括：

低速写入资料模块，用以控制第一芯片把时钟调整到设定低的频率透过发射器写入已知的数据到第二芯片；时钟在设定低的频率时每一个时钟周期大于设定值，接口引脚有延时或不匹配也不会影响到写入数据的正确性；

接收引脚接收延时量测模块，用以设定接收缓存的取样时间，从周期T开始，每次取样时间叠加0.5T，扫描到第一个正确收到已知数据的时刻并记录下来，得到接收缓存的取样时间范围[aT，(a+0.5)T]；其中，a为0.5的整数倍，a≥1；设定接收缓存的取样时间为aT，利用时钟调整器把时钟按照设定调整间隔调慢，扫描到第一个正确收到已知数据的时刻并记录，从而得到对应接收引脚的接收延时；

多引脚匹配校正模块，用以在得到每一个接收引脚的延时后，以接收引脚中最大的延时为准，调整接收延时调整器把每一个引脚延时增加到和引脚中最大的延时一致；

接收延时飘移校正模块，用以把时钟调回到外设最高能支持的频率，调整接收延时调整器把所有引脚的延时增加到和下一个时钟源时间对齐；

传送延时量测模块，用以量测出传送延时的大小，首先把时钟调整到较低的频率开始测试，透过第一芯片发送已知的数据给第二芯片，再从第二芯片读取已知的数据来比对数据的方式来判断正确性，配置传送调整器sdmin逐渐加大,时钟频率加快，直到第一个收到错误的数据时，记录延时，由此得到实际的传送延时为0.5T减去延时；

传送延时飘移校正模块，用以根据传送延时量测模块得到的传送延时，把这个延时配置到时钟的引脚上，如此时钟和数据对齐，此时的配置对第二芯片在0.5T来取样的余量最大，在0T到1T时间内飘移都能得到正确的数据；

延时动态校正模块；芯片第一次开机时利用低速写入资料模块、接收引脚接收延时量测模块、多引脚匹配校正模块、接收延时飘移校正模块、传送延时量测模块及传送延时飘移校正模块把芯片在当前环境的漂移余量校正到最大，之后为了适应芯片所在工作环境改变；所述延时动态校正模块用以间隔设定时间就重复做一次延时动态校正，或者当芯片中温度或电压传感器侦测到变化超过设定条件时，所述延时动态校正模块重新进行延时动态校正，确保芯片外设接口在任何工作环境都能以最高速度工作。

根据本发明的另一个方面，采用如下技术方案：

一种上述高速外设系统的控制方法，所述控制方法包括：

步骤S1、低速写入资料；第一芯片把时钟调整到设定低的频率透过发射器写入已知的数据到第二芯片；时钟在设定低的频率时每一个时钟周期大于设定值，接口引脚有延时或不匹配也不会影响到写入数据的正确性；

步骤S2、量测各接收引脚接收延时；设定接收缓存的取样时间，从周期T开始，每次取样时间叠加0.5T，扫描到第一个正确收到已知数据的时刻并记录下来，得到接收缓存的取样时间范围[aT，(a+0.5)T]；其中，a为0.5的整数倍，a≥1；设定接收缓存的取样时间为aT，利用时钟调整器把时钟按照设定调整间隔调慢，扫描到第一个正确收到已知数据的时刻并记录，从而得到对应接收引脚的接收延时；

步骤S3、多引脚匹配校正；得到每一个接收引脚的延时后，以接收引脚中最大的延时为准，调整接收延时调整器把每一个引脚延时增加到和引脚中最大的延时一致；

步骤S4、校正接收延时飘移；把时钟调回到外设最高能支持的频率，调整接收延时调整器把所有引脚的延时增加到和下一个时钟源时间对齐；

步骤S5、量测传送延时；量测出传送延时的大小，首先把时钟调整到较低的频率开始测试，透过第一芯片发送已知的数据给第二芯片，再从第二芯片读取已知的数据来比对数据的方式来判断正确性，配置传送调整器sdmin逐渐加大,时钟频率加快，直到第一个收到错误的数据时，记录延时，由此得到实际的传送延时为0.5T减去延时；

步骤S6、校正传送延时飘移；根据步骤S5中得到的传送延时，把这个延时配置到时钟的引脚上，如此时钟和数据就对齐，此时的配置对第二芯片在0.5T来取样的余量最大，在0T到1T时间内飘移都能得到正确的数据；

步骤S7、动态校正延时；芯片第一次开机时利用步骤S1到步骤S6把芯片在当前环境的漂移余量校正到最大，之后为了适应芯片所在工作环境改变；每间隔设定时间就重复做一次步骤S1到步骤S6的校正；或者当芯片中温度或电压传感器侦测到大改变时，重新校正，确保芯片外设接口在任何工作环境都能以最高速度工作。

根据本发明的又一个方面，采用如下技术方案：

一种高速外设系统的控制方法，所述控制方法包括：

第一芯片向第二芯片发送指令；

第二芯片将从第一芯片接收的指令解析,根据解析后的要求提取信息并回传至第一芯片，第一芯片量测各接收引脚接收延时；

多引脚匹配校正；得到每一个接收引脚的延时后，以接收引脚中最大的延时为准，利用接收延时调整器增加各接收引脚的延时；

校正接收延时飘移；把时钟调至设定频率，利用接收延时调整器增加所有接收引脚的延时，直至和下一个时钟源时间对齐；

量测传送延时。

作为本发明的一种实施方式，量测各接收引脚接收延时步骤包括：设定接收缓存的取样时间，从周期T开始，每次取样时间叠加0.5T，扫描到第一个正确收到已知数据的时刻并记录下来，得到接收缓存的取样时间范围[aT，(a+0.5)T]；其中，a为0.5的整数倍，a≥1；设定接收缓存的取样时间为aT，利用时钟调整器把时钟按照设定调整间隔调慢，扫描到第一个正确收到已知数据的时刻并记录，从而得到对应接收引脚的接收延时。

作为本发明的一种实施方式，量测传送延时步骤包括：量测出传送延时的大小，首先把时钟调整到较低的频率开始测试，透过第一芯片发送已知的数据给第二芯片，再从第二芯片读取已知的数据来比对数据的方式来判断正确性，配置传送调整器sdmin逐渐加大,时钟频率加快，直到第一个收到错误的数据时，把延时记录下来，由此得到实际的传送延时为0.5T时间减去延时。

作为本发明的一种实施方式，所述控制方法进一步包括：

低速写入资料；第一芯片把时钟调整到设定低的频率透过发射器写入已知的数据到第二芯片；时钟在设定低的频率时每一个时钟周期大于设定值，接口引脚有延时或不匹配也不会影响到写入数据的正确性；

校正传送延时飘移；根据量测传送延时步骤中得到的传送延时，把这个延时配置到时钟的引脚上，如此时钟和数据对齐，此时的配置对第二芯片在0.5T来取样的余量最大，在0T到1T时间内飘移都能得到正确的数据。

动态校正延时；间隔设定时间就重复做一次延时动态校正，或者当芯片中温度或电压传感器侦测到变化超过设定条件时，重新进行延时动态校正，确保芯片外设接口在任何工作环境都能以最高速度工作。

本发明的有益效果在于：本发明提出的高速外设系统及其控制方法，可在低成本的前提下提高延时量测精度。本发明的有益效果包括：

(1)提供低成本高精度延时量测方案。

传统作法对芯片高速外设接口量测延时需要在量产自动测试ATE流程使用高精度测试仪器，高精度的测试仪器会增加很多测试成本，并且探针的选择也要配套升级，本发明只要加入很小的电路，就能拥有很高的校正精度到微微秒picosecond等级，大幅减少测试成本。

(2)节省测试时间和存储空间。

本发明利用主芯片收发信号完成自我测试，主芯片每次开机即自动完成校正，不需要在量产自动测试ATE机台上测试，因为这个特性也不需要使用非挥发性存储来记录延时，同时节省存储和量产自动测试ATE测试成本。

(3)芯片能自适应工作环境。

传统在量产自动测试ATE校正延时的工作环境是固定的，但是终端客户所在的工作环境往往不同。例如在量产自动测试ATE工厂用常温测试芯片，但是终端客户在比较寒冷的区域使用，则芯片工作温度和电压都不同，此时就没有办法保证主芯片接口能在高速度正常工作，本发明每次开机都做校正，因此不管客户的工作环境是否改变，都能得到最佳的体验。

附图说明

图1为现有技术中主芯片与副芯片的连接示意图。

图2为现有技术中主芯片写入数据的示意图。

图3为现有技术中主芯片读取数据的示意图。

图4为现有技术中主芯片透过多引脚高速写入副芯片的示意图。

图5为现有技术中主芯片读取副芯片回传数据产生延时的示意图。

图6为现有技术中外设接口传送延时飘移的示意图。

图7为本发明一实施例中高速外设系统的组成示意图。

图8为本发明一实施例中高速外设系统时钟发生器的组成示意图。

图9为本发明一实施例中发射延时调整器的组成示意图。

图10为本发明一实施例中接收延时调整器的组成示意图。

图11为本发明一实施例中测量接收延时的示意图。

图12为本发明一实施例中校正多引脚不匹配的示意图。

图13为本发明一实施例中校正接收延时飘移的示意图。

图14为本发明一实施例中量测传送延时的示意图。

图15为本发明一实施例中校正传送延时飘移的示意图。

图16为本发明方法一实施例中高速外设系统控制方法的流程图。

具体实施方式

下面结合附图详细说明本发明的优选实施例。

为了进一步理解本发明，下面结合实施例对本发明优选实施方案进行描述，但是应当理解，这些描述只是为进一步说明本发明的特征和优点，而不是对本发明权利要求的限制。

该部分的描述只针对几个典型的实施例，本发明并不仅局限于实施例描述的范围。相同或相近的现有技术手段与实施例中的一些技术特征进行相互替换也在本发明描述和保护的范围内。

说明书中的“连接”既包含直接连接，也包含间接连接。

本发明揭示了一种高速外设系统，图7为本发明一实施例中高速外设系统的组成示意图；请参阅图7，所述高速外设系统包括第一芯片1及第二芯片2，所述第一芯片1连接所述第二芯片2。在一实施例中，第一芯片1可以为主芯片，第二芯片2可以为副芯片。

所述第一芯片1包括第一发射器101、第一接收器102、时钟发生器103、时钟调整器104、至少一发射缓冲单元105、至少一发射延时调整器106、至少一接收缓冲单元107及至少一接收延时调整器108；所述第二芯片2包括第二接收器201及第二发射器202。

所述时钟发生器103的输出端连接时钟调整器104的输入端，时钟调整器104的输出端连接第二接收器201。

所述时钟发生器103用以产生时钟信号，将产生的时钟信号发送至所述时钟调整器；所述时钟调整器104用以调整时钟发生器103输出的频率。

所述第一发射器101用以供第一芯片1发送信号；第一接收器102用以供第一芯片1接收信号；第二接收器201用以供第二芯片2接收信号；第二发射器202用以供第二芯片2发送信号。

所述第一发射器101的输出端分别连接各发射缓冲单元105的输入端，各发射缓冲单元105的输出端连接对应的发射延时调整器106的输入端，各发射延时调整器106的输出端连接所述第二接收器201。所述发射缓冲单元105用以在第一芯片1发送指令后，能选择设定正源或负源时钟发送数据；所述发射延时调整器106用以调整发送引脚延时。

所述第二发射器202的输出端分别连接各接收延时调整器108的输入端，各接收延时调整器108的输出端连接对应的接收缓冲单元107的输入端，各接收缓冲单元107的输出端连接所述第一接收器102。所述接收延时调整器108用以调整接收引脚延时；所述接收缓冲单元107用以在第一芯片1发送指令后，能选择设定正源或负源时钟接收数据。

图8为本发明一实施例中高速外设系统时钟发生器的组成示意图；请参阅图8，在本发明的一实施例中，所述时钟发生器103包括鉴频鉴相器及电荷泵1031、环路滤波器1032、压控振荡器1033、多模分频器1034以及差分积分调制器1035。

所述鉴频鉴相器及电荷泵1031的第一输入端接收输入频率fref，鉴频鉴相器及电荷泵1031的第二输入端连接多模分频器1034的输出端，鉴频鉴相器及电荷泵1031的输出端连接环路滤波器1032的输入端，环路滤波器1032的输出端连接压控振荡器1033的输入端。

所述压控振荡器1033的输出端连接多模分频器1034的第一输入端；所述差分积分调制器1035的输入端接收sdmin信号，差分积分调制器1035的输出端连接多模分频器1034的第二输入端。Sdmin信号是差分积分调制器输入数字信号，所述时钟发生电路的输出时钟频率和sdmin信号线性相关，sdmin信号值变大，输出时钟频率变高。

VCO输出频率fout和输入频率fref由下面公式决定：fout＝sdmin*fref，通过改变sdmin信号的值，控制小数锁相环的输出频率。

图9为本发明一实施例中发射延时调整器的组成示意图；请参阅图9，在本发明的一实施例中，所述发射延时调整器106包括若干第一延时单元1061及第一选择器1062，各第一延时单元1061依次串联；各第一延时单元1061分别连接第一选择器1062；所述第一选择器1062用以确定是否需要连接第一延时单元1061以及需要连接的第一延时单元1061的数量；还可以确定连接哪几个第一延时单元1061。

图10为本发明一实施例中接收延时调整器的组成示意图；请参阅图10，在本发明的一实施例中，所述接收延时调整器108包括若干第二延时单元1081及第二选择器1082，各第二延时单元1081依次串联；各第二延时单元1081分别连接第二选择器1082；所述第二选择器1082用以确定是否需要连接第二延时单元1081以及需要连接的第二延时单元1081的数量；还可以确定连接哪几个第二延时单元1081。

在本发明的一实施例中，所述第一芯片包括第一时钟引脚及若干第一数据引脚；所述第一发射器、第一接收器分别设有至少一第一数据引脚；所述第二芯片包括第二时钟引脚及若干第二数据引脚；所述第二发射器、第二接收器分别设有至少一第二数据引脚。

在本发明的一实施例中，所述系统进一步包括：低速写入资料模块、接收引脚接收延时量测模块、多引脚匹配校正模块、接收延时飘移校正模块、传送延时量测模块、传送延时飘移校正模块及延时动态校正模块。

低速写入资料模块用以控制第一芯片把时钟调整到设定低的频率透过发射器写入已知的数据到第二芯片；时钟在设定低的频率时每一个时钟周期大于设定值，接口引脚有延时或不匹配也不会影响到写入数据的正确性。

接收引脚接收延时量测模块用以设定接收缓存的取样时间，从周期T开始，每次取样时间叠加0.5T，扫描到第一个正确收到已知数据的时刻并记录下来，得到接收缓存的取样时间范围[aT，(a+0.5)T]；其中，a为0.5的整数倍，a≥1；设定接收缓存的取样时间为aT，利用时钟调整器把时钟按照设定调整间隔调慢，扫描到第一个正确收到已知数据的时刻并记录，从而得到对应接收引脚的接收延时。

多引脚匹配校正模块用以在得到每一个接收引脚的延时后，以接收引脚中最大的延时为准，调整接收延时调整器把每一个引脚延时增加到和引脚中最大的延时一致。

接收延时飘移校正模块用以把时钟调回到外设最高能支持的频率，调整接收延时调整器把所有引脚的延时增加到和下一个时钟源时间对齐。

传送延时量测模块用以量测出传送延时的大小，首先把时钟调整到较低的频率开始测试，透过第一芯片发送已知的数据给第二芯片，再从第二芯片读取已知的数据来比对数据的方式来判断正确性，配置传送调整器sdmin逐渐加大,时钟频率加快，直到第一个收到错误的数据时，记录延时，由此得到实际的传送延时为0.5T减去延时。

传送延时飘移校正模块用以根据传送延时量测模块得到的传送延时，把这个延时配置到时钟的引脚上，如此时钟和数据就对齐，此时的配置对第二芯片在0.5T来取样的余量最大，在0T到1T时间内飘移都能得到正确的数据。

延时动态校正模块用以在芯片第一次开机时利用低速写入资料模块、接收引脚接收延时量测模块、多引脚匹配校正模块、接收延时飘移校正模块、传送延时量测模块及传送延时飘移校正模块把芯片在当前环境的漂移余量校正到最大，之后为了适应芯片所在工作环境改变；软件间隔设定时间就重复做一次延时动态校正，或者当芯片中温度或电压传感器侦测到大改变时让软件重新进行延时动态校正，确保芯片外设接口在任何工作环境都能以最高速度工作。

本发明还揭示一种高速外设系统的控制方法，所述控制方法包括：

一种高速外设系统的控制方法，所述控制方法包括：

第一芯片向第二芯片发送指令；

第二芯片将从第一芯片接收的指令解析,根据解析后的要求提取信息并回传至第一芯片，第一芯片量测各接收引脚接收延时；

多引脚匹配校正；得到每一个接收引脚的延时后，以接收引脚中最大的延时为准，利用接收延时调整器增加各接收引脚的延时；

校正接收延时飘移；把时钟调至设定频率，利用接收延时调整器增加所有接收引脚的延时，直至和下一个时钟源时间对齐；

量测传送延时。

图13为本发明方法一实施例中高速外设系统控制方法的流程图；请参阅图13，在本发明的一实施例中，所述控制方法具体包括如下步骤：

步骤S1、低速写入资料；第一芯片把时钟调整到设定低的频率透过发射器写入已知的数据到第二芯片；时钟在设定低的频率时每一个时钟周期大于设定值，接口引脚有延时或不匹配也不会影响到写入数据的正确性。

步骤S2、量测各接收引脚接收延时；设定接收缓存的取样时间，从周期T开始，每次取样时间叠加0.5T，扫描到第一个正确收到已知数据的时刻并记录下来，得到接收缓存的取样时间范围[aT，(a+0.5)T]；其中，a为0.5的整数倍，a≥1；设定接收缓存的取样时间为aT，利用时钟调整器把时钟按照设定调整间隔调慢，扫描到第一个正确收到已知数据的时刻并记录，从而得到对应接收引脚的接收延时。

图11为本发明一实施例中测量接收延时的示意图；请参阅图11，为了补偿接收延时的问题,首先要知道目前每一个引脚的接收延时是多少,本实施例分两个步骤来达成：(1)配置接收缓存的取样时间,从1T,1.5T,2T,2.5T,…扫描到第一个正确收到已知数据的时刻并记录下来,如上图范例可以看到在2.5T时能够正确取样到资料,因此我们可以判断接收延时在2T～2.5T之间,以1T＝60MHz＝16.66ns为例,延时在16.66ns～24.99ns这个区间,因为这个区间还比较大,为了精准补偿延时,我们需要继续下一个步骤来得到更精准的数据。(2)配置接收缓存的取样时间为2T,并利用时钟调整器把时钟调慢,从-1％,-2％,-3％,…扫描到第一个正确收到已知数据的时刻并记录下来,如上图为例子,我们纪录到-12％是第一个取到正确的数据,因此可以算出接收延时为16.66x1.12＝18.65ns。只要反复以上的步骤,我们可以算出每一个接收引脚的延时精确的数值。

步骤S3、多引脚匹配校正。图12为本发明一实施例中校正多引脚不匹配的示意图；请参阅图12，在本发明的一实施例中，在得到每一个接收引脚的延时后，以接收引脚中最大的延时为准，调整接收延时调整器把每一个引脚延时增加到和引脚中最大的延时一致。

步骤S4、校正接收延时飘移；把时钟调回到外设最高能支持的频率，调整接收延时调整器把所有引脚的延时增加到和下一个时钟源时间对齐。图13为本发明一实施例中校正接收延时飘移的示意图；请参阅图13，在一实施例中，增加延时,此时得到配置3.5T来取样数据的余量最大,在3T到4T之间的飘移都能正确收到数据。

步骤S5、量测传送延时；量测出传送延时的大小，首先把时钟调整到较低的频率开始测试，透过第一芯片发送已知的数据给第二芯片，再从第二芯片读取已知的数据来比对数据的方式来判断正确性，配置传送调整器sdmin逐渐加大,时钟频率加快，直到第一个收到错误的数据时，记录延时，由此得到实际的传送延时为0.5T减去延时，如图14所示。

步骤S6、校正传送延时飘移；根据步骤S5中得到的传送延时，把这个延时配置到时钟的引脚上，如此时钟和数据就对齐，此时的配置对第二芯片在0.5T来取样的余量最大，在0T到1T时间内飘移都能得到正确的数据，如图12所示。

步骤S7、动态校正延时；芯片第一次开机时利用步骤S1到步骤S6把芯片在当前环境的漂移余量校正到最大，之后为了适应芯片所在工作环境改变(例如温度、电压、湿度等)；软件间隔设定时间就重复做一次步骤S1到步骤S6的校正，或者当芯片中温度或电压传感器侦测到大改变时让软件重新校正，确保芯片外设接口在任何工作环境都能以最高速度工作。

综上所述，本发明提出的高速外设系统及其控制方法，可在低成本的前提下提高延时量测精度。本发明的有益效果包括：

(1)提供低成本高精度延时量测方案。

传统作法对芯片高速外设接口量测延时需要在量产自动测试ATE流程使用高精度测试仪器，高精度的测试仪器会增加很多测试成本，并且探针的选择也要配套升级，本发明只要加入很小的电路，就能拥有很高的校正精度到微微秒picosecond等级，大幅减少测试成本。

(2)节省测试时间和存储空间。

本发明利用主芯片收发信号完成自我测试，主芯片每次开机即自动完成校正，不需要在量产自动测试ATE机台上测试，因为这个特性也不需要使用非挥发性存储来记录延时，同时节省存储和量产自动测试ATE测试成本。

(3)芯片能自适应工作环境。

传统在量产自动测试ATE校正延时的工作环境是固定的，但是终端客户所在的工作环境往往不同。例如在量产自动测试ATE工厂用常温测试芯片，但是终端客户在比较寒冷的区域使用，则芯片工作温度和电压都不同，此时就没有办法保证主芯片接口能在高速度正常工作，本发明每次开机都做校正，因此不管客户的工作环境是否改变，都能得到最佳的体验。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

这里本发明的描述和应用是说明性的，并非想将本发明的范围限制在上述实施例中。实施例中所涉及的效果或优点可因多种因素干扰而可能不能在实施例中体现，对于效果或优点的描述不用于对实施例进行限制。这里所披露的实施例的变形和改变是可能的，对于那些本领域的普通技术人员来说实施例的替换和等效的各种部件是公知的。本领域技术人员应该清楚的是，在不脱离本发明的精神或本质特征的情况下，本发明可以以其它形式、结构、布置、比例，以及用其它组件、材料和部件来实现。在不脱离本发明范围和精神的情况下，可以对这里所披露的实施例进行其它变形和改变。

Claims (7)

1.一种高速外设系统，其特征在于，所述高速外设系统包括第一芯片及第二芯片，所述第一芯片连接所述第二芯片；

所述第一芯片包括第一发射器、第一接收器、时钟发生器、时钟调整器、至少一发射缓冲单元、至少一发射延时调整器、至少一接收缓冲单元及至少一接收延时调整器；所述第二芯片包括第二接收器及第二发射器；

所述时钟发生器的输出端连接时钟调整器的输入端，时钟调整器的输出端连接第二接收器；

所述时钟发生器用以产生时钟信号，将产生的时钟信号发送至所述时钟调整器；所述时钟调整器用以调整时钟发生器输出的频率；

所述第一发射器用以供第一芯片发送信号；第一接收器用以供第一芯片接收信号；第二接收器用以供第二芯片接收信号；第二发射器用以供第二芯片发送信号；

所述第一发射器的输出端分别连接各发射缓冲单元的输入端，各发射缓冲单元的输出端连接对应的发射延时调整器的输入端，各发射延时调整器的输出端连接所述第二接收器；

所述发射缓冲单元用以在第一芯片发送指令后，能选择设定正源或负源时钟发送数据；所述发射延时调整器用以调整发送引脚延时；

所述第二发射器的输出端分别连接各接收延时调整器的输入端，各接收延时调整器的输出端连接对应的接收缓冲单元的输入端，各接收缓冲单元的输出端连接所述第一接收器；

所述接收延时调整器用以调整接收引脚延时；所述接收缓冲单元用以在第一芯片发送指令后，能选择设定正源或负源时钟接收数据；

所述系统进一步包括：

低速写入资料模块，用以控制第一芯片把时钟调整到设定低的频率，透过发射器写入已知的数据到第二芯片；时钟在设定低的频率时每一个时钟周期大于设定值，接口引脚有延时或不匹配也不会影响到写入数据的正确性；

接收引脚接收延时量测模块，用以设定接收缓存的取样时间，从周期T开始，每次取样时间叠加0.5T，扫描到第一个正确收到已知数据的时刻并记录下来，得到接收缓存的取样时间范围[aT，(a+0.5)T]；其中，a为0.5的整数倍，a≥1；设定接收缓存的取样时间为aT，利用时钟调整器把时钟按照设定调整间隔调慢，扫描到第一个正确收到已知数据的时刻并记录，从而得到对应接收引脚的接收延时；

多引脚匹配校正模块，用以在得到每一个接收引脚的延时后，以接收引脚中最大的延时为准，调整接收延时调整器把每一个引脚延时增加到和引脚中最大的延时一致；

接收延时飘移校正模块，用以把时钟调回到外设最高能支持的频率，调整接收延时调整器把所有引脚的延时增加到和下一个时钟源时间对齐；

传送延时量测模块，用以量测出传送延时的大小，首先把时钟调整到较低的频率开始测试，透过第一芯片发送已知的数据给第二芯片，再从第二芯片读取已知的数据来比对数据的方式来判断正确性，配置传送调整器sdmin逐渐加大,时钟频率加快，直到第一个收到错误的数据时，记录延时，由此得到实际的传送延时为0.5T减去延时；

传送延时飘移校正模块，用以根据传送延时量测模块得到的传送延时，把这个延时配置到时钟的引脚上，如此时钟和数据对齐，此时的配置对第二芯片在0.5T来取样的余量最大，在0T到1T时间内飘移都能得到正确的数据；

延时动态校正模块；芯片第一次开机时利用低速写入资料模块、接收引脚接收延时量测模块、多引脚匹配校正模块、接收延时飘移校正模块、传送延时量测模块及传送延时飘移校正模块把芯片在当前环境的漂移余量校正到最大，之后为了适应芯片所在工作环境改变；所述延时动态校正模块用以间隔设定时间就重复做一次延时动态校正，或者当芯片中温度或电压传感器侦测到变化超过设定条件时，所述延时动态校正模块重新进行延时动态校正，确保芯片外设接口在任何工作环境都能以最高速度工作。

2.根据权利要求1所述的高速外设系统，其特征在于：

所述时钟发生器包括鉴频鉴相器及电荷泵、环路滤波器、压控振荡器、多模分频器以及差分积分调制器；

所述鉴频鉴相器及电荷泵的第一输入端接收输入频率fref，鉴频鉴相器及电荷泵的第二输入端连接多模分频器的输出端，鉴频鉴相器及电荷泵的输出端连接环路滤波器的输入端，环路滤波器的输出端连接压控振荡器的输入端；

所述压控振荡器的输出端连接多模分频器的第一输入端；所述差分积分调制器的输入端接收sdmin信号，差分积分调制器的输出端连接多模分频器的第二输入端；

所述sdmin信号为差分积分调制器输入数字信号，所述时钟发生电路的输出时钟频率和sdmin信号线性相关；若sdmin信号值变大，则输出时钟频率变高。

3.根据权利要求1所述的高速外设系统，其特征在于：

所述发射延时调整器包括若干第一延时单元及第一选择器，各第一延时单元依次串联；各第一延时单元分别连接第一选择器；所述第一选择器用以确定是否需要连接第一延时单元以及需要连接的第一延时单元的数量；

所述接收延时调整器包括若干第二延时单元及第二选择器，各第二延时单元依次串联；各第二延时单元分别连接第二选择器；所述第二选择器用以确定是否需要连接第二延时单元以及需要连接的第二延时单元的数量。

4.根据权利要求1所述的高速外设系统，其特征在于：

所述第一芯片包括第一时钟引脚及若干第一数据引脚；所述第一发射器、第一接收器分别设有至少一第一数据引脚；

所述第二芯片包括第二时钟引脚及若干第二数据引脚；所述第二发射器、第二接收器分别设有至少一第二数据引脚。

5.一种权利要求1至4任一所述高速外设系统的控制方法，其特征在于，所述控制方法包括：

步骤S1、低速写入资料；第一芯片把时钟调整到设定低的频率透过发射器写入已知的数据到第二芯片；时钟在设定低的频率时每一个时钟周期大于设定值，接口引脚有延时或不匹配也不会影响到写入数据的正确性；

步骤S2、量测各接收引脚接收延时；设定接收缓存的取样时间，从周期T开始，每次取样时间叠加0.5T，扫描到第一个正确收到已知数据的时刻并记录下来，得到接收缓存的取样时间范围[aT，(a+0.5)T]；其中，a为0.5的整数倍，a≥1；设定接收缓存的取样时间为aT，利用时钟调整器把时钟按照设定调整间隔调慢，扫描到第一个正确收到已知数据的时刻并记录，从而得到对应接收引脚的接收延时；

步骤S3、多引脚匹配校正；得到每一个接收引脚的延时后，以接收引脚中最大的延时为准，利用接收延时调整器把每一个引脚延时增加到和引脚中最大的延时一致；

步骤S4、校正接收延时飘移；把时钟调回到外设最高能支持的频率，调整接收延时调整器把所有引脚的延时增加到和下一个时钟源时间对齐；

步骤S5、量测传送延时；量测出传送延时的大小，首先把时钟调整到较低的频率开始测试，透过第一芯片发送已知的数据给第二芯片，再从第二芯片读取已知的数据来比对数据的方式来判断正确性，配置传送调整器sdmin逐渐加大,时钟频率加快，直到第一个收到错误的数据时，记录延时，由此得到实际的传送延时为0.5T减去延时；

步骤S6、校正传送延时飘移；根据步骤S5中得到的传送延时，把这个延时配置到时钟的引脚上，如此时钟和数据就对齐，此时的配置对第二芯片在0.5T来取样的余量最大，在0T到1T时间内飘移都能得到正确的数据；

步骤S7、动态校正延时；芯片第一次开机时利用步骤S1到步骤S6把芯片在当前环境的漂移余量校正到最大，之后为了适应芯片所在工作环境改变；每间隔设定时间就重复做一次步骤S1到步骤S6的校正；或者当芯片中温度或电压传感器侦测到大改变时，重新校正，确保芯片外设接口在任何工作环境都能以最高速度工作。

6.一种高速外设系统的控制方法，其特征在于，所述控制方法包括：

第一芯片向第二芯片发送指令；

第二芯片将从第一芯片接收的指令解析,根据解析后的要求提取信息并回传至第一芯片，第一芯片量测各接收引脚接收延时；

多引脚匹配校正；得到每一个接收引脚的延时后，以接收引脚中最大的延时为准，利用接收延时调整器增加各接收引脚的延时；

校正接收延时飘移；把时钟调至设定频率，利用接收延时调整器增加所有接收引脚的延时，直至和下一个时钟源时间对齐；

量测传送延时；

量测各接收引脚接收延时步骤包括：设定接收缓存的取样时间，从周期T开始，每次取样时间叠加0.5T，扫描到第一个正确收到已知数据的时刻并记录下来，得到接收缓存的取样时间范围[aT，(a+0.5)T]；其中，a为0.5的整数倍，a≥1；设定接收缓存的取样时间为aT，利用时钟调整器把时钟按照设定调整间隔调慢，扫描到第一个正确收到已知数据的时刻并记录，从而得到对应接收引脚的接收延时；

量测传送延时步骤包括：量测出传送延时的大小，首先把时钟调整到较低的频率开始测试，透过第一芯片发送已知的数据给第二芯片，再从第二芯片读取已知的数据来比对数据的方式来判断正确性，配置传送调整器sdmin逐渐加大,时钟频率加快，直到第一个收到错误的数据时，把延时记录下来，由此得到实际的传送延时为0.5T时间减去延时。

7.根据权利要求6所述的控制方法，其特征在于：

所述控制方法进一步包括：

低速写入资料；第一芯片把时钟调整到设定低的频率透过发射器写入已知的数据到第二芯片；时钟在设定低的频率时每一个时钟周期大于设定值，接口引脚有延时或不匹配也不会影响到写入数据的正确性；

校正传送延时飘移；根据量测传送延时步骤中得到的传送延时，把这个延时配置到时钟的引脚上，如此时钟和数据对齐，此时的配置对第二芯片在0.5T来取样的余量最大，在0T到1T时间内飘移都能得到正确的数据；

动态校正延时；间隔设定时间就重复做一次延时动态校正，或者当芯片中温度或电压传感器侦测到变化超过设定条件时，重新进行延时动态校正，确保芯片外设接口在任何工作环境都能以最高速度工作。

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