CN103888136B - 广播系统芯片的无晶体时钟产生系统 - Google Patents
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Abstract
本发明提供一种广播系统芯片的无晶体时钟产生系统，所述系统包括：高频电感‑电容数字控制振荡器、第一分频器、分频器组、模拟锁相环、第二分频器、接收器、及数字信号处理器；第一分频器用于产生并输出所述模拟锁相环的基准时钟；分频器组用于产生并输出各种不同的数字时钟；模拟锁相环用于接收基准时钟，并产生振荡频率；第二分频器用于将模拟锁相环输出的频率进行分频，产生所需的本振频率；数字信号处理器用于接收和分析所述接收器输出的信号频率，得到本振频率和所接收到的信号频率的频率偏差，根据所述频率偏差调节高频电感‑电容数字控制振荡器。本发明无需片外晶体，就可以实现片内所需时钟，完成稳定频率输出。
Description
技术领域
本发明属于集成电路设计技术领域，涉及一种时钟产生系统，特别是涉及一种广播系统芯片的无晶体时钟产生系统。
背景技术
现代集成电路的发展方向是高集成度，是把原来需要多个器件实现的系统集成到一个芯片上。这些革命性的芯片给我们的生活带来了日新月异的变化，我们每个人都在享受科技带来的便捷生活。随集成度的提高，目前还比较难集成的器件有功放(PA)，天线开关(antenna switch)，声表滤波器(SAW filter)和晶体。尤其是晶体，近十五年来人们付出了许多努力试图把晶体的功能集成在芯片了。但是简单的集成是无法取代晶体稳定的频率输出，所以要想把晶体的功能取代，除了电路的设计，还要涉及系统的调整。
目前，广播系统芯片(Broadcast System-on-Chip)集成了具有数字解调器的射频(RF)调谐器(例如，接收器)，以及嵌入到单片机上的数字视频/音频解码器。调谐器的本振频率(LO，local oscillating frequency)是可调谐的，以便其能够覆盖整个广播频带，例如，DVB-C(数字视频广播电视)标准--111M赫兹至862M赫兹。同时，数字电路(解调器和解码器)需要固定时钟。现代集成电路常用的技术方案是使用两个锁相环(PLL)，这两个锁相环分别用于产生调谐器本振频率和数字时钟。锁相环的参考时钟的来自于片上晶体振荡器，但是晶体却是片外的。
当前广播系统芯片的的技术方案存在以下缺陷：
1、当前的广播系统芯片需要片外晶体，而片外晶体是声表面波(SAW)滤波器从物料清单(BOM)中移除后广播系统芯片中最昂贵的元件；
2.片外晶体限制了集成电路集成度的进一步提高。
3、用户拥有最终晶体的选择权。不同用户喜欢采用不用晶体谐振频率。要满足这一点，晶体振荡器、模拟锁相环(analog PLL)、数字锁相环(digital PLL)就不得不设计来支持多个晶体频率。但是糟糕的是，如果用户为了节省成本，最终选择低品质晶体，那么整个系统芯片的性能就会降低，并影响终端产品良率；
4、当前射频调谐器通常会采用Σ-Δ小数分频锁相环以便
(a)提供任意压控振荡(VCO)输出频率来支持多个广播标准或电路标准；
(b)采用大环路带宽(例如，1M赫兹)以满足集分相位噪声要求；
(c)用于锁相环频率校准的微调，例如，100赫兹最小调节精度。
Σ-Δ小数分频锁相环的参考时钟一般要求比较高，以便将Σ-Δ调制器带来的噪声推向高频远端，使锁相环相位噪声受Σ-Δ调制器影响很小。高频的Σ-Δ小数分频锁相环的参考时钟(例如大于50M赫兹)，往往不能从晶体直接获取，而需要晶振倍频技术。晶振倍频技术是广播系统芯片实现Σ-Δ小数分频锁相环的主要障碍之一；
5、需要两个锁相环(PLL)，花费更多设计资源。
6、片外晶体可能有潜在的PCB噪声耦合路径。
所以由于当前广播系统芯片存在以上诸多缺陷性和局限性，所以迫切的需要一种无晶体解决方案，来克服上述缺点。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种广播系统芯片的无晶体时钟产生系统，用于解决现有技术中需要嵌入成本较高的片外晶体来完成稳定频率输出的问题。
为实现上述目的及其他相关目的，本发明提供一种广播系统芯片的无晶体时钟产生系统。所述无晶体时钟产生系统包括：所述无晶体时钟产生系统包括：高频电感-电容数字控制振荡器、第一分频器、分频器组、模拟锁相环、第二分频器、接收器、及数字信号处理器；
高频电感-电容数字控制振荡器，用于输出振荡频率；
第一分频器与所述高频电感-电容数字控制振荡器连接，用于产生并输出所述模拟锁相环的基准时钟；
分频器组与所述高频电感-电容数字控制振荡器连接，用于产生并输出各种不同的数字时钟；
模拟锁相环与所述第一分频器连接，用于接收基准时钟，并产生振荡频率；
第二分频器与所述模拟锁相环连接，用于将模拟锁相环输出的频率进行分频，产生所需的本振频率；
接收器与所述第二分频器连接，用于接收射频信号，数字化射频信号；
数字信号处理器分别与所述接收器和所述高频电感-电容数字控制振荡器连接，用于接收和分析所述接收器输出的信号频率，得到本振频率和所接收到的信号频率的频率偏差，根据所述频率偏差调节高频电感-电容数字控制振荡器。
优选地，所述模拟锁相环的基准时钟的频率是可设计参数。
优选地，所述分频器组通过不同的分频比产生各种频率的数字时钟输出。
优选地，所述数字时钟由开环方式实现。
优选地，所述模拟锁相环包括鉴频鉴相器、电荷泵、低通环路滤波器、电感-电容压控振荡器、第三分频器。
优选地，所述模拟锁相环采用Σ-Δ小数分频锁相环，所述Σ-Δ小数分频锁相环包括Σ-Δ调制器。
优选地，所述接收器接收的射频信号通过模拟接收链降频，再通过模拟-数字转换器数字化。
优选地，所述模拟锁相环所产生的振荡频率是被提供给接收器，并作为本振频率的来源。
优选地，所述数字信号处理器采用自动频率控制方法将所述频率偏差反馈至所述高频电感-电容数字控制振荡器，调谐频率偏差信息使其校正所述高频电感-电容数字控制振荡器的频率。
如上所述，本发明所述的广播系统芯片的无晶体时钟产生系统，具有以下有益效果：
1、集成了片外晶体，降低成本；
2、仅采用模拟锁相环；
3、系统芯片不再受晶体品质的影响；
4、避免了晶体振荡带来的谐波；
5、去除了为数字电路提供数字时钟的锁相环，数字时钟由开环方式实现；
6、产生了高频基准时钟，帮助小数分频锁相环消除杂散；
7、自动频率控制提高了数字控制振荡器的频率准确度；
8、减少可能的片外干扰。
附图说明
图1显示为现有技术系统芯片的示意图。
图2显示为本发明的广播系统芯片的无晶体时钟产生系统的电路示意图。
图3显示为本发明的广播系统芯片的无晶体时钟产生系统的应用电路示意图。
元件标号说明
1 高频电感-电容数字控制振荡器
2 缓冲器
3 第一分频器
4 分频器组
5 模拟锁相环
6 第二分频器
7 接收器
8 数字信号处理器
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅附图。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
下面结合实施例和附图对本发明进行详细说明。
现有技术中广播系统芯片常用频率/时钟方案如图1所描述的，所述系统芯片上包括晶体、晶体振荡器、第一分频器/缓冲器、模拟锁相环、数字锁相环、第二分频器、第三分频器，所述模拟锁相环通过第二分频器产生本振频率，而所述数字锁相环通过第三分频器产生时钟。其中，所述模拟锁相环包括鉴频鉴相器(PFD)、电荷泵(CP)、低通环路滤波器(LPF)、电感-电容压控振荡器(LC-VCO)、以及分频器，将所有这些器件集成在一起。为了覆盖整个广播频段，电感-电容压控振荡器(LC VCO)的输出是可程控的，并且将电感-电容压控振荡器(LC VCO)的输出输入至第二分配分频器中以产生本振频率(LO)。数字锁相环具有类似于所述模拟锁相环的类似结构，包括鉴频鉴相器(PFD)、电荷泵(CP)、低通环路滤波器(LPF)、压控振荡器(LC-VCO)、以及分频器，不同的是通常数字锁相环的振荡器采用环形结构以减少占用面积。这种环形振荡器仅仅需要固定的输出频率，通过分频器组提供一组时钟。
本发明所述广播系统芯片的无晶体时钟产生系统无片外晶体，就可以实现片内所需的时钟，完成接收，在无晶体解决方案上实现了突破。
实施例
本实施例提供一种广播系统芯片的无晶体时钟产生系统，所述无晶体时钟产生系统图图2所示，包括：高频电感-电容数字控制振荡器1、缓冲器2、第一分频器3、分频器组4、模拟锁相环5、第二分频器6、接收器7、及数字信号处理器8。
高频电感-电容数字控制振荡器1是低相位噪声的电感-电容振荡器，用于输出振荡频率，所述高频电感-电容数字控制振荡器1是整个芯片最先启动的模块之一。在本实施例中高频电感-电容数字控制振荡器1采用9.216G赫兹的电感-电容数字控制振荡器，因为对于电感Q而言，采用9.216G赫兹的电感-电容数字控制振荡器比较好。
缓冲器2与所述高频电感-电容数字控制振荡器1连接，用于提高所述高频电感-电容数字控制振荡器1的隔离度。所述缓冲器2是可选可不选的元件。本实施例中采用二分频器作为缓冲器。
第一分频器3与所述缓冲器2连接或者直接与所述高频电感-电容数字控制振荡器1连接，用于产生并输出模拟锁相环的基准时钟。由于不受晶体谐振频率的限制，模拟锁相环的基准时钟的频率是可设计参数，所以它可以用于优化模拟锁相环的性能。本实施例中，所述第一分频器3支持具有多个选择，即72M,96M,128M或144MHz赫兹的模拟锁相环的基准时钟。在本实施例中，所述第一分频器3采用二分频器，输出信号分频到2304M赫兹再进一步分频送至模拟锁相环5。
分频器组4与所述缓冲器2连接或者直接与所述高频电感-电容数字控制振荡器1连接，用于产生并输出各种不同的数字时钟。由于高频电感-电容数字控制振荡器1输出的频率很高，所以分频器组4通过不同的分频比产生各种频率的时钟输出。在本实施例中，所述分频器组4采用一组分频器以便提供各种频率的CMOS时钟。在本实施例中，所述分频器组4使用一组分频器，输出信号进一步除3分频到1536M赫兹给数字时钟，即提供源自1536M赫兹的输入时钟的96M、128M、192M、256M、和384M赫兹CMOS时钟。所述数字时钟以开环方式产生。
模拟锁相环5通常是具有大于50M赫兹基准时钟的Σ-Δ小数分频锁相环，其与所述第一分频器3连接，用于接收基准时钟，并产生振荡频率。所产生的振荡频率是被提供给接收器7，并作为本振频率(LO)的来源。其中，所述模拟锁相环5包括鉴频鉴相器(PFD)51、电荷泵(CP)52、低通环路滤波器(LPF)53，电感-电容压控振荡器54、第三分频器55、Σ-Δ调制器56。当模拟锁相环接收到所述基准时钟后，就会根据所需要解调的频率，即射频信号的输入频率，产生压控振荡器的振荡频率。在多模多制式的广播系统芯片中，所述模拟锁相环5采用Σ-Δ小数分频锁相环，因为，所述Σ-Δ小数分频锁相环的基准时钟是可变参数，这种可变参数可用于规避小数杂散(fractional-spur)。而小数杂散是小数分频锁相环的设计难点之一。具体在本实施例中，所述Σ-Δ小数分频锁相环中电感-电容压控振荡器54采用5.6-8G赫兹的电感-电容压控振荡器，Σ-Δ调制器56采用22位Σ-Δ调制器，用于实现了小于1ppm(ppm,百万分之一)频率分辨率。电感-电容压控振荡器从5.6G赫兹运行至8G赫兹以便覆盖整个接收频带，并兼顾到压控器频率随工艺、温度、和电源电压的变化。
第二分频器6与所述模拟锁相环5连接，具体就是与模拟锁相环5中的电感-电容数字控制振荡器54连接，用于将模拟锁相环5输出的频率进行分频，产生所需的本振频率(LO)。
接收器7与所述第二分频器6连接，用于接收射频信号，数字化射频信号。所述射频信号通过模拟接收链降频，再通过模拟-数字转换器(ADC)数字化。
数字信号处理器8分别与所述接收器7和高频电感-电容数字控制振荡器1连接，用于接收所述接收器7输出的信号频率，分析接收到的信号频率，得到本振频率(LO)和所接收到的信号频率的频率偏差(FD)，根据频率偏差(FD)调节所述高频电感-电容数字控制振荡器1，使所述高频电感-电容数字控制振荡器1的频率接近理想值，即所述数字信号处理器8采用自动频率控制方法将得到本振频率(LO)和所接收到的信号频率的频率偏差(FD)反馈至高频电感-电容数字控制振荡器1，并调谐频率偏差信息使其校正高频电感-电容数字控制振荡器1的频率。
本实施例提供一种广播系统芯片的无晶体时钟产生系统如具体应用电路图图3所示，其的工作步骤如下：
首先9.216G赫兹的电感-电容数字控制振荡器1启动工作，输出较高的振荡频率，其基本上是在芯片通电后就会启动。当芯片需要接收时，其他电路就会开启。9.216G赫兹的电感-电容数字控制振荡器1输出的振荡频率经过缓冲器2(二分频器)缓存后分别进入第一分频器3和分频器组4，第一分频器3提供给Σ-Δ小数分频锁相环5基准时钟，分频器组4产生各种不同的时钟供数字时钟使用。由于9.216G赫兹的电感-电容数字控制振荡器1输出的频率很高，所以通过不同的分频比就可以产生各种频率的时钟输出。接着所述Σ-Δ小数分频锁相环5接收到基准时钟，根据所需要解调的射频输入频率产生压控振荡器的振荡频率，接收所述Σ-Δ小数分频锁相环5产生的振荡频率是提供给接收器7作为接收本振频率的来源。如果接收的本振频率和Σ-Δ小数分频锁相环产生振荡频率是同一频率，那么直接将Σ-Δ小数分频锁相环5输出供给接收器7；但是现在的接收器7采用零中频或低中频架构，Σ-Δ小数分频锁相环5产生的频率和本振频率并不相同。同时Σ-Δ小数分频锁相环5产生的频率只有两个相位，0和180度。如果是零中频，那么就需要至少四个相位，0、90、180、和270度。这些相位可以采用分频器产生，所以现代接收器7的设计中，一般会把锁相环产生的频率设计的比本振频率高2倍、3倍、4倍、乃至8倍、16倍、64倍等等，这样在Σ-Δ小数分频锁相环5和接收器7之间，会有第二分频器6，Σ-Δ小数分频锁相环5的输出送入分频器6，产生所需的本振频率。本振频率到达接收器7后，接收器7接收所需要的信号，数字信号处理器8根据对接收到的信号频率的分析，得到本振频率和接收到的信号频率的频率偏差(FD)。所述数字信号处理器8通过采用自动频率控制方法，根据频率偏差调节所述9.216G赫兹的电感-电容数字控制振荡器1，使9.216G赫兹的电感-电容数字控制振荡器1的频率接近理想值，这个步骤称做“采集”，其中采用自动频率控制方法以便提高数字控制振荡器的频率准确度。由于集成的9.216G赫兹的电感-电容数字控制振荡器1无法做到非常准确的频率，一般在几百ppm之内，直接使用无法满足广播系统解调的需要。通过所述“采集”过程，降低9.216G赫兹的电感-电容数字控制振荡器1时钟准确度的要求，只要采集到频率偏差即可，这时9.216G赫兹的电感-电容数字控制振荡器1即使有几百ppm的频偏也可以满足要求。并且该“采集”过程很快，完全可以满足切换频道的时间要求，一旦完成“采集”，9.216G赫兹的电感-电容数字控制振荡器1的频率偏差就可以控制在几个至十几个ppm之内，满足广播系统解调的要求。完成“采集”后，接收器7就可以正常接收信号频率。
广播电视系统中，正常的接受，FM系统需要大约200ppm的时钟准确度；数字有线电视(DVB-C)大约需要50ppm的时钟准确度。准确的时钟要求和解调的实现有关。这样的精度完全靠高频电感-电容数字控制振荡器1来实现非常困难。但是自动频率控制的“采集”过程，就对时钟准确度的要求大大放松了，使高频电感-电容数字控制振荡器1可以被集成。
在本发明中还需要注意对于数字控制振荡器的片上基准的另一挑战是近端(close-in)的相位噪声，《低相位噪声和低功耗的多波段CMOS压控振荡器》(A Low PhaseNoise and Low Power Multi-Band CMOS Voltage Controlled Oscillator)中描述到在10K赫兹偏频上，4.7G赫兹CMOS压控振荡器所测量的相位噪声是-80dBc/Hz。在4.7G赫兹上从10K赫兹到10M赫兹积分相位噪声是-40dBc。这表明片上基准时钟能够支持高性能、高信噪比的广播系统。
本发明所述的广播系统芯片的无晶体时钟产生系统无需片外晶体集成片外晶体，降低物料成本；提高芯片集成度；锁相环不用支持多个晶体频点；广播系统芯片不再受晶体品质的影响；避免了来自晶体振动的谐波；去除了为数字电路提供时钟的锁相环，数字时钟由开环方式实现；解决了高频基准时钟的产生问题，可以产生几个高频基准时钟，以便小数分频锁相环消除杂散；更高的集成度以减少片外干扰，例如，来自PCB的干扰。对于终端客户来讲，减少一个重要的元件，降低缺货风险，同时降低了生产成本和生成周期，提高了成品率。
综上所述，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (9)
1.一种广播系统芯片的无晶体时钟产生系统，其特征在于，所述无晶体时钟产生系统包括：高频电感-电容数字控制振荡器、第一分频器、分频器组、模拟锁相环、第二分频器、接收器、及数字信号处理器；
高频电感-电容数字控制振荡器，用于输出振荡频率；
第一分频器与所述高频电感-电容数字控制振荡器连接，用于产生并输出所述模拟锁相环的基准时钟；
分频器组与所述高频电感-电容数字控制振荡器连接，用于产生并输出各种不同的数字时钟；
模拟锁相环与所述第一分频器连接，用于接收基准时钟，并产生振荡频率；
第二分频器与所述模拟锁相环连接，用于将模拟锁相环输出的频率进行分频，产生所需的本振频率；
接收器与所述第二分频器连接，用于接收射频信号，数字化射频信号；
数字信号处理器分别与所述接收器和所述高频电感-电容数字控制振荡器连接，用于接收和分析所述接收器输出的信号频率，得到本振频率和所接收到的信号频率的频率偏差，根据所述频率偏差调节高频电感-电容数字控制振荡器。
2.根据权利要求1所述的广播系统芯片的无晶体时钟产生系统，其特征在于：所述模拟锁相环的基准时钟的频率是可设计参数。
3.根据权利要求1所述的广播系统芯片的无晶体时钟产生系统，其特征在于：所述分频器组通过不同的分频比产生各种频率的数字时钟输出。
4.根据权利要求3所述的广播系统芯片的无晶体时钟产生系统，其特征在于：所述数字时钟由开环方式实现。
5.根据权利要求1所述的广播系统芯片的无晶体时钟产生系统，其特征在于：所述模拟锁相环包括鉴频鉴相器、电荷泵、低通环路滤波器、电感-电容压控振荡器、第三分频器。
6.根据权利要求5所述的广播系统芯片的无晶体时钟产生系统，其特征在于：所述模拟锁相环采用Σ-Δ小数分频锁相环，所述Σ-Δ小数分频锁相环包括Σ-Δ调制器。
7.根据权利要求1所述的广播系统芯片的无晶体时钟产生系统，其特征在于：所述接收器接收的射频信号通过模拟接收链降频，再通过模拟-数字转换器数字化。
8.根据权利要求1所述的广播系统芯片的无晶体时钟产生系统，其特征在于：所述模拟锁相环所产生的振荡频率是被提供给接收器，并作为本振频率的来源。
9.根据权利要求1所述的广播系统芯片的无晶体时钟产生系统，其特征在于：所述数字信号处理器采用自动频率控制方法将所述频率偏差反馈至所述高频电感-电容数字控制振荡器，调谐频率偏差信息使其校正所述高频电感-电容数字控制振荡器的频率。
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