RU82888U1

RU82888U1 - Микропрограммный автомат

Info

Publication number: RU82888U1
Application number: RU2008149344/22U
Authority: RU
Inventors: Александр Юрьевич Мухопад; Юрий Федорович Мухопад
Priority date: 2008-12-15
Filing date: 2008-12-15
Publication date: 2009-05-10

Abstract

Микропрограммный автомат, содержащий операционное устройство, блок синхронизации, первую комбинационную схему, два регистра памяти, соединенных парафазной связью через блок схем И, дешифратор и вторую комбинационную схему, отличающийся тем, что дополнительно введены третья комбинационная схема с мультиплексором и два двухразрядных регистра памяти, соединенных парафазной связью через дополнительный блок схем И, причем первый выход блока синхронизации образует последовательную цепь блоков в виде первой комбинационной схемы, связанной m-разрядными выходами с первым регистром памяти, парафазной связью через блок схем И со вторым регистром памяти и m-разрядным входом первой комбинационной схемы, при этом m-разрядный выход второго регистра памяти образует две независимые цепи блоков в виде адресных входов дешифратора, второй комбинационной схемы, многоразрядные управляющие выходы которой связаны со входами операционного устройства и вторая цепь в виде w-разрядного входа третьей комбинационной схемы, связанной с адресными входами мультиплексора, выход которого соединен с первым входом первого дополнительного регистра, связанного через парафазные связи дополнительного блока схем И со вторым дополнительным регистром памяти, два выхода которого связаны с третьими 2-разрядными входами первой комбинационной схемы, причем выходы операционного устройства связаны с информационными входами мультиплексора, выход которого соединен со вторым входом первого дополнительного регистра, при этом второй выход блока синхронизации связан со входом синхронизации мультиплексора, а третий выход связан со вторыми входа

Description

Настоящая полезная модель относится к области вычислительной техники и дискретной автоматики и может быть использована для построения микропрограммных автоматов и устройств управления технологическими процессами. Структурные схемы микропрограммных автоматов известны по авторским свидетельствам и патентам: патенты на полезную модель №63588 БИ№15,2007; а.с. СССР, №1365986 БИ №1,1988; патент РФ №2071111.

Наиболее близким к предлагаемой полезной модели является общераспространенная (классическая) структура [1-4] микропрограммного автомата (МПА). МПА на фиг.1 изображен вместе с операционным устройством (ОУ), которым управляет МПА. На фиг.1 обозначено:

1) схема синхронизации (СС), формирующая два непересекающихся во времени импульса τ и (τ(t) & (t)=ф) с периодом повторения T;

2) комбинационная схема формирования переходов автомата из состояния d(t) в d(t+1) - F₁(2); 3) регистр памяти кода d(t+1);

4) блок-схем «И»; 5) регистр памяти кода d(t);

6) дешифратор (DC); 7) F₂ - схема формирования команд управления;

8) операционное устройство (ОУ), получающее команды A₀,A₁,...,A_k от МПА и формирующее логические условия α₁,α₂,...,α_q для МПА;

9) регистр памяти логических условий.

Функционирование и реализация автоматов Мура подробно описаны во всей учебной и научной литературе [1-4].

Реализация классической структуры начинается с перехода от граф-схемы заданного алгоритма управления (фиг.2) к графу автомата (фиг.3), из которого по известным [1,2,4] правилам выписываются булевы функции для реализации схем F₁ и F₂. Детально все процедуры описаны в [5].

Комбинационная схема F₂ - это набор элементов схем «ИЛИ», объединяющих выходы дешифратора (DC-6), соответствующие одинаковым командам А_i. Наиболее сложным блоком в МПА является комбинационная схема F₁, формирующая код следующего состояния d(t+1) по сводному коду (конкатенация) состояния d(t) и логических условий α₁,...,α_q. Для простых автоматов с m+q<12 (где m - разрядность кода d(t), q - число логических условий) схема F₁ реализуется в виде набора элементов логики. Для сложных автоматов (m+q>12) схема F₁ реализуется на ПЗУ, ПЛМ или ПЛИС [2, 3]. Сложность схемы F₁ оценивается количеством бит для реализации на ПЗУ; V=m2^m+q, где (2^m+q) - количество констант ПЗУ разрядностью m.

Реализация остальных блоков МПА общеизвестна [1,4].

В предлагаемом устройстве (фиг.2) первый выход а) блока синхронизации СС(1) образует последовательную цепь блоков в виде первой комбинационной схемы F₁(2), связанной m-разрядными выходами с первым регистром памяти Рг(3), парафазной связью через блок схем И(4) со вторым регистром

Рг(5) и со вторым m-разрядным входом первой комбинационной схемы F₁(2), причем m-разрядный выход второго регистра памяти Рг(5) образует две независимые цепи блоков в виде адресных входов дешифратора ДС(6), связанного своими выходами со второй комбинационной схемой F₂(7) многоразрядные управляющие выходы которой связаны со входами операционного устройства ОУ(8), и вторая последовательная цепь в виде w-разрядного входа третьей комбинационной схемы F₃(9), выходы которой связаны с адресными входами мультиплексора М(10), выход мультиплексора М(10) связан с первым входом первого дополнительного регистра памяти (11), причем второй одноразрядный выход комбинационной схемы F₃(9) связан со вторым входом первого дополнительного регистра (11), выходы первого дополнительного регистра (11) связаны со входами дополнительного блока схем «И»(12) и через второй дополнительный регистр (13) с третьими двухразрядными входами первой (F₁(2)) комбинационной схемы, при этом второй б) выход блока синхронизации СС(1) связан с независимым входом синхронизации мультиплексора М(10); выходы операционного устройства ОУ(8) связаны с информационными входами мультиплексора М(10), третий выход в) блока синхронизации СС(1) опрашивает по вторым входам все схемы «И» основного (4) и дополнительного (12) блоков схем «И», при этом блок синхронизации СС(1) имеет два внешних входа «Пуск» и «Останов».

Для обеспечения правильности функционирования автомата по структуре фиг.2 исходная блок-схема алгоритма (фиг.3) должна быть преобразована так, чтобы после любого логического условия α_i следующим был бы оператор действия (А_j или пустой оператор), а не новое логическое условие α_r. Это требование реализуется тривиально введением пустых операторов только в те места, где за α_i следует сразу α_j(i,j∈). Граф переходов такого автомата для примера фиг.4 приведен на фиг.5. При этом правильность функционирования автомата (следовательно, и правильность выдачи управляющих команд) не нарушается. Примечание: пустому оператору не соответствует никакая команда управления - это пропуск такта функционирования для перехода к следующему состоянию.

С целью снижения сложности МПА за счет упрощения комбинационных схем в полезной модели предлагается не изменяя структуры блоков 3,4,...,7,8 (фиг.1) ввести мультиплексор, на информационные входы которого подаются сигналы α₁,α₂,...,α_q. Для определения адреса мультиплексора по коду состояния d(t) вводится комбинационная схема F₃, причем выходом этого мультиплексора являются значения α(t) выбранного логического условия α_j(j=1,2,...,q). Кроме того, F₃ определяет значение разряда β(t), т.е. наличие или отсутствие безусловного перехода d(t)→d(t+1).

Эти выходы (αβ) образуют конкатенацию с кодом состояния d(t), т.е. код α(t)β(t)d(t), определяющий адрес схемы F₁. Для предлагаемой схемы МПА (фиг.2) схема синхронизации СС-1 должна теперь формировать три

непересекающихся во времени синхросигнала τ₁,τ₂,τ₃, т.е. τ₁(t)&τ₂(t)&τ₃(t)=φ.

По сравнению с графом фиг.4 в предложенной модели автомата (фиг.2) действительно из каждой вершины возможен безусловный переход к одной вершине или переход только к одной из двух вершин - в зависимости от единственного выбранного логического условия α_j (фиг.5).

Автомат функционирует в следующей последовательности. Перед командой «Пуск» производится установка в исходное «нулевое» состояние регистров 3, 5, 11, 13.

Первым импульсом а) блока синхронизации СС(1) производится параллельный опрос первой комбинационной схемы F₁(2) и третьей комбинационной схемы F₃(9), при этом через выходы схемы F₁(2) на Рг - (3) записывается код следующего состояния d(t+1), а через выходы F₃(9) записывается адрес мультиплексора М(10), одновременно по дополнительному выходу блока F₃(9) заносится по первому входу значение β(t) на первый дополнительный регистр (11). Вторым б) импульсом блока синхронизации СС(1) опрашивается мультиплексор и по второму входу первого дополнительного регистра (11) записывается значение логического условия α(t). Третьим в) импульсом блока синхронизации СС(1) опрашиваются блоки схем И(4, 12) и конкатенация кодов α(t+1)β(t+1)d(t+1) переносится на регистры 5 и 13, которые для следующего тактового импульса а) являются кодами α(t)β(t)d(t). При этом весь промежуток времени Т - 3τ (где Т - период следования импульсов синхронизации) код d(t) через DC(6) и F₂(7) преобразуется в управляющие команды длительностью (T - 3τ), которые и воздействуют на операционное устройство ОУ(8). В операционном устройстве ОУ(8) за время исполнения команды производятся действия (для роботов, например, выдвижение захвата детали, поворот и т.п.), которые изменяют показания датчиков (значения логических условий α_i) и тем самым подготавливается следующий цикл работы на другом периоде Т.

Согласно алгоритму (и графу переходов рис.5) автомат осуществляет переходы d(t)→d(t+1)→d(t)... до тех пор, пока снова не вернется в исходное нулевое состояние. При этом формируется сигнал «Останов» и автомат отключает сам себя от генератора синхроимпульсов блока СС(1). Программа управления выполнена. Сигнал «Останов» также может быть подан из внешней среды при фиксации наблюдателем наличия неправильно исполненной команды операционным устройством ОУ(8).

Рассмотрим реализацию схем F₁ и F₃. Для рассматриваемого примера система булевых функций F₁ выписывается (табл.1) на основании графа переходов (фиг.5). Более того, поскольку мультиплексор для каждого τd_i выбирает свое α_j, то система булевых функций переписывается в виде табл.2. Причем везде, где используется τd_i(t) без логического условия (f₀,f₁,f₂,f₃,f₅,f₆) Должен быть учтен также символ β.

Для данного простого примера вместо ПЗУ или ПЛМ может быть применена комбинационная схема F₁(2) на элементах логики И, ИЛИ, НЕ с отдельным дешифратором (16) на входе и шифратором (17) на выходе (фиг.7). Для упрощения чертежа соединения с β, α и обозначены соответствующими символами. Как видно, вся F₁(2) для примера реализуется одной микросборкой двухвходовых схем ИЛИ (8 штук в корпусе), тремя И (4 двухвходовых И в корпусе), дешифратором (15) - 1 корпус и шифратором (16) - 1 корпус, т.е. всего 7 типовых микросхем.

Построение схемы F₂ на элементах «ИЛИ» для автоматов Мура производится по типовой методике объединения входами схем «ИЛИ» тех выходов дешифратора (6), которым соответствуют одинаковые А_j Для рассматриваемого примера все операторы А_j различны и не повторяются в разных состояниях d(t) автомата, поэтому схема F₂(7) отсутствует, т.к. каждый выход DC(6) будет соответствовать своей команде A_j (табл.3).

Для построения схемы F₃ по графу (фиг.5) выпишем условия преобразования кодов d(t) в адрес мультиплексора и значение β (табл.4). По табл.4 для каждого кода состояний однозначно определяется код адреса мультиплексора для выбора α_j и значение β. Причем при наличии β=0 может быть ситуация α или , но при наличии α или не может быть β=1.

На основании табл.4 по типовой методике [1, 2] построены карты Карно для кода адреса Z₀Z₁Z₂ и β рис.8 (а, б, в, г), из которых составлена запись для булевых функций Z₀,Z₁,Z₂ и β. Реализация этих функций представлена для примера на фиг.9. Для упрощения чертежа соединения с инверсией переменных x₀x₁x₂x₃ обозначены соответствующими символами

Операционное устройство (8) не требует расшифровки при рассмотрении автомата управления, т.к. оно является для него внешним, формирующим логические сигналы - (в примере α₁÷α₆) и получающее от него команды управления А_j(А₁-А₁₄).

Реализация схемы синхронизации (СС) для формирования трех непересекающихся последовательных импульсов и формирования сигналов установки исходного состояния регистров и сигнала отключения от генератора по сигналу f_о тривиальна. По сути это типовой генератор импульсов длительностью т с двумя схемами задержки каждого из предыдущих импульсов на τ. Синхронизация пуска и останова осуществляется с помощью управляющего триггера и трех схем «И» [1, 5]. Прерывание последовательности импульсов командой «Останов» осуществляется возвратом управляющего триггера в исходное нулевое состояние по сигналу f₀.

Преимущества предложенной полезной модели автомата наиболее существенны для сложных автоматов с большим числом состояний (2^m≥32) и логических условий (q≥12), причем чем большее число логических условий

используется в автомате, тем более эффективна реализация автомата по схеме фиг.2. Сравнение затрат на комбинационные схемы проведем для трех вариантов МПА:

a)m=4	q=8	m+q=12	m+2=6
б)m=5	q=12	m+q=17	m+2=7
в)m=6	q=16	m+q=22	m+2=8

Для прототипа V(F₁)=m2^m+q. Для полезной модели V(F₁)=m2^m+2.

Кроме того, необходимо учесть затраты на F₃ и мультиплексор.

V(F₃)=(log₂q)2^m. Затраты на мультиплексор по инженерной оценке >V(F₃), но ≤2V(F₃). Положим их равными 2V (F₃).

Прототип	Полезная модель
а)V(F₁)=4·2¹²=2¹⁴	a)V(F₁)=4·2⁶=2⁸
а)V(F₁)=4·2¹²=2¹⁴	V(F₃)=3·2⁴.

Т.е. сложность комбинационных схем полезной модели в 40 раз ниже прототипа. Остальные блоки у них одинаковы.

Прототип	Полезная модель
б)V(F₁)=5·2¹⁷ но т.к. ПЗУ	б)V(F₁)=5·2⁷
с 5-тыо выходами отсутствуют,	V(F₃)=4·2⁵=2⁷.
необходимо взять реальное	V_p(F₁)=8·2⁷=2¹⁰
V_p(F₁)=8·2¹⁷=2²⁰	V_p(F₁)=8·2⁷=2¹⁰

Для очень сложных автоматов при большем числе логических условий выигрыш становится еще более значимым.

Например, для m=6, q=16, m+q=11, m+2=8 получим

в) V(F₁)=6·2²²	в) V(F₁)=6·2⁸
Реальное V(F₁)=8·2²²=2²⁵	Реальное V(F₁)=8·2⁸=2¹¹
Реальное V(F₁)=8·2²²=2²⁵	V(F₃)=4·2⁶=2⁸

Приведенные примеры подтверждают эффективность полезной модели даже для простых автоматов (m≤4,q≤8). Эффективность модели увеличивается в быстро нарастающей прогрессии для сложных автоматов m≥5, q≥12.

Литература

1. Сапожников В.В., Кравцов Ю.А., Сапожников Вл. В. Теория дискретных устройств железнодорожной автоматики, телемеханики и связи. М.:Транспорт, 2001. - 307 с.

2. Баранов С.И., Скляров В.А. Цифровые устройства на программируемых БИС с матричной структурой. - М.: Радио и связь, 1986. - 270 с.

3. Соловьев В.В. Проектирование цифровых систем на ПЛИС.- М.: Горячая линия - телеком, 2001. - 636 с.

4. Савельев А.Я. Прикладная теория автоматов. - М.'- Высшая школа, 1987. -272 с.

5. Мухопад Ю.Ф. Микроэлектронные информационно-управляющие системы. Иркутск: ИрГУПС, 2004. - 404 с.

6. Патенты РФ 2058041, 20449347, 2071112, 20779876, 20446396, 2046395, 2042190, 2042189, 2042188, 2018937.

Авторы

Мухопад Александр Юрьевич - аспирант ИрГУПС (11 публикаций, из них 1 патент на полезную модель).

Мухопад Юрий Федорович - доктор технических наук, профессор, заведующий кафедрой «Управление техническими системами» Иркутского государственного университета путей сообщения (~280 публикаций, из них>50 изобретений и патентов).

Таблица 1
f₀=τα₈	f₁=τα₀+ ₁τα₂
f₂=τα₁+ ₆τα₇	f₃=α₁τα₂+τα₁₂
f₄= ₂τα₃	f₅=(τα₄+τα₉+τα₁₀+τα₁₁)
f₆=τα₅	f₇=α₅τα₆	f₈=α₆τα₇
f₉= ₃τα₁₃	f₁₀= ₄τα₁₄	f₁₁=α₄τα₁₄
f₁₂= ₅τα₆	f₁₃=α₂τα₃	f₁₄=α₃τα₁₃

Таблица 2
f₀=βτα₈	f₁=βτα₀+τα₂
f₂=βτα₁+τα₇	f₃=ατα₂+βτα₁₂
f₄= ₂τα₃	f₅=β(τα₄+τα₉+τα₁₀+τα₁₁)
f₆=βτα₅	f₇=ατα₆	f₈=ατα₇
f₉=τα₁₃	f₁₀=τα₁₄	f₁₁=ατα₁₄
f₁₂=τα₆	f₁₃=ατα₃	f₁₄=ατα₁₃

Таблица 3
α(t)	А_i	Примечание
0	A₀
1	A₁
2	A₂
3	A₃
4	A₄
5	A₈
6	A₉
7	A₁₅	Пустой оператор
8	A₁₁
9	A₅
10	A₆
11	A₇
12	A₁₀
13	A₁₂	Пустой оператор
14	A₁₃	Пустой оператор

Таблица 4
Код α(t)	N₀	β	Код адреса
0001	1	1	0000
0010	2	-	0001
0011	3	-	0010
0100	4	1	0000
0101	5	1	0000
0110	6	-	0101
0111	7	-	0110
1000	8	1	0000
1001	9	1	0000
1010	10	1	0000
1011	11	1	0000
1100	12	1	0000
1101	13	-	0011
1110	14	-	0100
0000	0	1	0000
	N	β	Z₃z₂z₁z₀

Таблица 5

Claims

Микропрограммный автомат, содержащий операционное устройство, блок синхронизации, первую комбинационную схему, два регистра памяти, соединенных парафазной связью через блок схем И, дешифратор и вторую комбинационную схему, отличающийся тем, что дополнительно введены третья комбинационная схема с мультиплексором и два двухразрядных регистра памяти, соединенных парафазной связью через дополнительный блок схем И, причем первый выход блока синхронизации образует последовательную цепь блоков в виде первой комбинационной схемы, связанной m-разрядными выходами с первым регистром памяти, парафазной связью через блок схем И со вторым регистром памяти и m-разрядным входом первой комбинационной схемы, при этом m-разрядный выход второго регистра памяти образует две независимые цепи блоков в виде адресных входов дешифратора, второй комбинационной схемы, многоразрядные управляющие выходы которой связаны со входами операционного устройства и вторая цепь в виде w-разрядного входа третьей комбинационной схемы, связанной с адресными входами мультиплексора, выход которого соединен с первым входом первого дополнительного регистра, связанного через парафазные связи дополнительного блока схем И со вторым дополнительным регистром памяти, два выхода которого связаны с третьими 2-разрядными входами первой комбинационной схемы, причем выходы операционного устройства связаны с информационными входами мультиплексора, выход которого соединен со вторым входом первого дополнительного регистра, при этом второй выход блока синхронизации связан со входом синхронизации мультиплексора, а третий выход связан со вторыми входами всех схем И основного и дополнительного блоков схем И, блок синхронизации имеет два внешних входа «Пуск» и «Останов».