JPS6349947A - パリテイチエツク方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、パリティチェック方法に関するものである。

［従来の技術］ データ伝送においてはデータ符号の変換を必要とする場
合がしばしばある。これに関しでは例えば特開昭５９−
１００５６号公報に開示されＣいるように、８ビットの
データを１０ビットのデータに拡張する８Ｂ／１０Ｂ符
号変換方法が知られている。

この符号変換方法は、８ビットを５ビットと３ビットと
に分離し、それぞれを６ピツｊ〜と４ビットに拡張して
１０ビットを得ようとするものである。

第１表および第２表はデータとその拡張変換された数値
を示すもので、第１表は５ビットデークを６ビットデー
タに変換する場合を示し、第２表は３ビットデータを４
ビットデータに変換する場合を示す。

６表でＤｏは符号変換後の「１」とｒＯＪの数の差、す
なわらディスパリディを示すもので、「１」が多い場合
はく＋）、少ない場合は（−）、等しい場合は（０）で
表わされている。

第　　　２　　　表 ※Ｄｏ・・・符号変換された後の１とＯの数の差、ディ
スパリティ。

次に符号変換時の状態遷移図を第５図に示す。

図において状態１および状態２はディスパリティが（＋
）および（−）であることを示す。状態３および状ｒｌ
ｌＨ４はディスパリティが（十）であるか（−）である
かによって状態１と状ｆｉ２の間を遷移することを示す
。状態５と状態６はディスパリティが共に（０）であり
、状１１と状態２をそのまま保持することを示す。図の
各状態において、ディスパリティが不規則に生ずること
のないように符号化が行なわれるので、この法則を用い
て符号の誤り、すなわち符号則誤りが検出できることに
なる。

なおこの種技術に関しては、Ａ、　Ｘ、　Ｗｉｄｅｅｒ
、Ｐ、　Ａ、　Ｆｒａｎａｓｚｅｋ　　著：　”７　　
ティーシーパーｙンスド、パーティシコンド　ブロック
、８Ｂ／１０Ｂトランスミツシヨンコード″、 （“Ａ　　ＤＣ−Ｂａｌａｎｃｅｄ　、　Ｐａｒｔｉｔ
ｉｏｎｅｄ　−３１ｏｃｋ、８　Ｂ　／　１０　Ｂ　　
Ｔ　ｒａｎｓｍｉｓｓｉＯｎ　Ｃｏｄｅ”）ＩＢＭ　　
Ｊ、ＲＥＳ、ＤＥＶＥＬＯＰ、Ｖ○Ｌ２７に詳細に示さ
れている。

［発明が解決しようとづ′る問題点］ 上述したように従来の符号変換ではディスパリティの符
号法則に基づいて誤り検出が行なわれるが、しかし、こ
の誤りは必ずしも誤りの生じたブロックで検出できると
は限らない。第６図はこのときの状況を示すものである
。

図において、［）ａは８Ｂ／１０［３符号が５Ｂ／６Ｂ
ブロックおよび３Ｂ／４Ｂブロックと交互にくり返すと
きに生ずるディスパリディを表わし、上段が（＋）、中
段が（Ｏ）、下段が（−）の場合を表わす。

Ｄｂはディスパリティの状態を表わすもので、第５図の
状態３．４の場合に対応してディスパリティが（十）か
ら（−）に変化する場合を示す。

またＤｃは上述のＤａとＤｂから符号則エラーを検出す
る場合を表わす。

Ｄａ、Ｄｂ、Ｄｃの各場合とも実線はエラーのない状態
を表わしている。

いま同図Ｄａで破線ａに示すようにディスパリティが（
０）より（−）となるエラーを生じたとすると、Ｄｂに
示すようにディスパリティの状態は破線すに示すように
応答し、（・←）から（−）に変化することになる。し
かしこのディスパリティの状態Ｄｂはもともとく＋）か
ら（−）に遷移するので、破線すに示すような変化を生
じてもエラーと判別することができず、したがってエラ
ーを検出することはできない。この場合は破線ａと符号
則エラーＤＣに示される破線Ｃ１とによって検出が行な
われることになる。

また、従来の８［３／１０Ｂ符号は第１表、第２表を基
に復号されるので、１ビットの誤りはバーストエラーに
おいて最大数５の誤りを生ずることになる。

通常のパリティチェックでは、例えば７ビットのデータ
に対し１ビットのパリティを追加してデータの有効性を
チェックするが、８［３／１０Ｂ符号の場合は上述の問
題点よりこのようなパリティチェックを行なうことがで
きない。例えば［０００００１０１で示される７ビット
のデータに対し奇数パリティを附加して［０００００１
００］とし、これを第１表および第２表より８Ｂ／１０
Ｂ符号に変換１’　ルと［０１１０００１００１］とｈ
る。

いよこのピット列の左から６番目が革−誤りを生じたと
すると、このピッ１−列は［０１１００１１００１］と
なる。これを復号すると［０１１００１００１となり、
甲−の誤りであってもパリティによって誤りを検出する
ことができない。またこのビット列ｒ［０１１００１］
と［１００１１はともにディスパリティが（０）である
から８Ｂ７１０Ｂの符号則エラーで検出することができ
ない。

このように従来の８８／１０Ｂ符号変換では誤りの検出
が困難で、システム運用に支障を生ずる問題点があった
。

本発明の目的は、８Ｂ／１０Ｓ符丹変換において信頼性
の高いパリティチェック方法を提供することにある。

［問題点を解決するための手段］ 本発明は、３とットデータを４ビットデータに拡張する
３Ｂ／４Ｂブロックと５ビ・ソトデータを６ビットデー
タに拡張する５Ｂ／６Ｂブロックとを組合せて入力８ビ
ットデータを１０ビットデータに変換する８Ｂ／１０Ｂ
符号変換において、前記３　Ｂ／４　Ｂブロックの中か
らディスパリティが零とならない４ビットパターンを選
出し、同様に前記５Ｂ／６Ｂブロックの中からディスパ
リティが零とならない６ビットパターンを選出し、前記
変換された１０ビットデータに前記４ビットと前記６ビ
ットを加えて１０ビットおよび１０ビットの列とし、次
にこの１０ビットおよび１０ビット列を復号して８ビッ
トおよび８ビットの列に変換し、前記４ビットおよび６
ビットパターンに対応する前記復号された８ビットをパ
リティチェック信号として前記入力８ビットｆ−夕に生
ずるエラーの検出に用いることを特徴とし、信頼性の高
いパリティチェック方法が得られるようにして目的の達
成を計ったものである。

［作　　用］ 本発明のパリティチェック方法では、８ビットのデータ
を８８／１０Ｂ符号変換回路およびパリティジェネレー
タを用いて１０ビットのデータと１０ビットのパリティ
に変換して２０ビットのデータおよびパリティの列を形
成し、この２０ビット列を１０Ｂ／８Ｂ復号回路および
パリティジェネレータで８ビットデータと８ビットパリ
テイバイトとに変換し、この８ビットのパリティバイト
と上記の８ビットデータとを比較してデータに生ずるエ
ラーを検出するようにしであるので、信頼性の高いパリ
ティチェック方法が得られる。

［実　施　例コ 以下、本発明の一実施例を図により説明する。

第１図は本発明のパリティチェック方法を実現する一実
施例のパリティ生成回路図で、８ビットを１０ビットに
符号変換する回路である。

第２図は同じくパリティチェック回路図で、復号された
パリティバイトからエラーを検出する回路である。第１
図と同じ部分には同じ符号を用いている。

第１図において、７は入力データで、八を最下位ビット
として八からＨで表わされる８ビットのパラレルデータ
を示す。８はパリティジェネレータで、Ａ〜１→の入力
データ７を入力して奇数または偶数バリディを生成する
。９はパリティセレクト信号で、入力データ７にパリテ
ィを附加する場合は「１」、附加しない場合はｒＯＪを
入力する。

１０は８Ｂ／１０Ｂ符号変換回路で、５Ａ−８Ｈで表わ
される８ビットデータを１０ビットデータに変換する。

１１は変換された１０ビットの出力を示す。１２〜２１
ｊはゲート回路で、入力データ八〜Ｈを入力信号として
出力信号Ｓ八〜ＳＨを生ずる。２２はデータリード信号
で、８Ｂ／１０Ｂ符号変換回路１０が信号＄八〜ＳＨを
読み込むタイミングを表わす。２３．３３よび２４はＤ
型フリップフロップで、フリップフロップ２３はゲート
回路１２〜２０を制郊する。フリップフロップ２４はパ
リティジェネレータ８により入力データ７から生成する
パリディを記憶する。２５は論理積ゲートで、パリティ
セレクト信号９が「１」のときフリップフロップ２３を
反転させるものである。

このパリティ生成回路では、フリップフロップ２３のＱ
出力が「０」、Ｑ出力が「１」のときは、ゲート回路１
２および１４〜２１がオンとなり、各ゲート回路は入力
データ７のＡ〜１１のデータを通過させ、出力Ｓ八〜Ｓ
Ｈを符号変換回路１０に入力する。

ｏ、’ｃの出力が反転すると、ゲート回路１３が動作し
てフリップフロップ２４の出力、すなわちパリティジェ
ネレータ８の出力バリティを通過させることになる。

このようにしてパリティジェネレータ８からパリティが
出力されると、８ビットの入力データに続いて左側を最
下位ピッ１〜とする［００００００００］または［１０
００００００１が８Ｂ／１０Ｂ変換回路１０に入力され
ることになる。［００００００００］および［１０００
０００］を第１表および第２表により符号化するとそれ
ぞれ［０１１００００１００］、Ｎ　０００１００１０
０］となり、５Ｂ／６Ｂブロックおよび３Ｂ／４Ｂブロ
ックともディスパリティＤＯが（０）とならない符号に
変換され出力されることになる。

以上の動作は第３図のタイミング図に示される。

図においてＤＲはデータリード信号、Ｄｉは入力データ
、ＤＳはゲート回路出力５Ａ−８Ｈ，ｔは時間を表わす
。

いま、データリード信号ＤＲが「１」であり第１図のパ
リティセレクト信号９が「０」とすると、入力データＤ
１は８Ｂ／１０Ｂ符号変換回路１０に入力され符号変換
される。パリティセレクト信号９が「１」の場合は、入
力データＤｉは通常のデータとパリティを附加するのに
必要なダミーデータとが交互に入力される。通常のデー
タ部分は同図ＤＳに示すようにそのまま符ｑ変換される
が、ダミーデータ部分は直前の８ビットデータのパリテ
ィにしたがって１６進数表記により（００）１６または
（０１）１６（以後パリティバイトと称する）に変換さ
れ符号化されることになる。

以上のようにして８ビットデータに８ビットのパリティ
バイト（００）１６または（０１Ｌ１６を附加すること
ができる。

次に、第２図のパリティチェック回路において、２６は
１０Ｂ／８Ｂ復号回路で、８Ｂ／１０Ｂ符号変換回路出
力１１の１０ビットが入力される。

２７および２８はＤ形フリップフロップで、フリップフ
ロップ２７はパリティジェネレータ８の出力側パリティ
を記憶し、フリップフロップ２８はデータとパリティバ
イトを区別するのに用いられる。２９はセットリセット
形フリップフロップで、８Ｂ／１０Ｂ符号則エラーＦを
記憶する。３０は排他的論理和ゲートで、フリップフロ
ップ２７の出力、すなわちパリティジェネレータ８のパ
リティ出力と復号された入力データの最下位ビット八と
を比較し、異なるときに「１」を出力する。

３１．３２は論理和ゲートで、ゲート３１はパリティバ
イトのＢからＨを入力し、そのいづれかに「１」が生ず
れば「１」を出力する。ゲート３２はゲート３０．３１
で検出されたエラー信号の論理和をとるものである。３
３．３４は論理積ゲートで、ゲート３３はパリティセレ
クト信号９が「１ｊのときフリップフロップ２８を動作
させ、ゲート３４はフリップフロップ２８の出力とゲー
ト３２の出力とを入力し、パリティチェックエラーを出
力する。３５は論理和ゲート回路で、ゲート３４の出力
と符号則エラーＦとフリップフロップ２９のＱ出力とを
入力とし、出力３６にエラー信号を生ずる。３７はデー
タライト信号で、復号回路２６の動作タイミングを示す
ものである。

このパリティチェック回路では、パリティセレクト信号
９が「０」のときは、データライト信号（ＤＷ）３７が
「１」に変化するのと同期して１０Ｂ／８Ｂ復号回路２
６から復号データＡ−Ｈが出力される。このときエラー
検出端子３６には符号則エラーＦが出力される。

パリティセレクト信号９が「１」になると、フリップフ
ロップ２８が動作してＱ出力がオンとなり、ゲート回路
３２の出力が「１」、すなわちエラーがあるとぎにゲー
ト回路３４をオンとし、出力端子３６にエラー信号を生
ずることになる。

第４図は以上の動作を表わすタイミング図を示すもので
、ＤＷはデータライト信号、ＤＯは復号データ出力Ａ〜
ｌ」、Ｅｒはエラー信号、ｔは時間を示す。

データライト信号ＤＷが「１」となり復号データ出力り
。にパリティ信号を生じた場合にエラー信号Ｅｒが出力
されることを示している。

以上、パリティ生成回路、バリディチェック回路および
それぞれの動作について説明したが、本実施例によるパ
リティチェックの方法は次のようにして行なわれる。

第１図の８Ｂ／１０Ｂ符号変換回路１０の出力側８Ｂ１
０Ｂ符号１１のデータが（ＡＩ）（［３１）（Ａ２＞（
８２）と２０ビットで表わされるものとする。ここで（
Ａ１）、（Ａ２）はそれぞれ５８６Ｂブロックの６ビッ
トを表わし、（Ｂ１）（Ｂ２）はそれぞれ３８４Ｂブロ
ックの４ビットを表わすものとする。また、（Ａ１）（
Ｂ１）は通常のデータバイトを表わし、（Ａ２）（Ｂ２
）がパリティバイトを表わすものとする。

また、（ＡＩ）（Ｂｌ）（Ａ２）はパリティ（Ａ２）で
チェックされ、さらに（Ａ２）はパリティ（Ｂ２〉でチ
ェックされるものとする。（Ａ１）（Ｂ１）（Ａ２）で
エラーを検出するには奇数個のエラーを検出することが
必要で、これには（Ａ２）に奇数個、（Ａ１）（Ｂｌ）
に偶数個のエラーがある場合と、（Ａｌ）（８１）に奇
数個、（Ａ２）に偶数個のエラーがある場合との二つの
場合がある。

前者の場合は（Ａ２）に奇数個のエラーがあればデータ
のＢ−Ｅの中に「１」が表わされるので、第２図のゲー
ト回路３１〜３５が動作してエラーを検出することがで
きる。

後者の場合は、（Ａ２）にエラーがないとしても、（Ａ
１）（Ｂｌ）に奇数個のエラーがあるから、このエラー
によって第１表、第２表で８Ｂ／１０Ｂ符号のディスパ
リティが異常となりまた（Ａ２）のディスパリティが（
０）でないので８８／１０Ｂ符号則エラーＦで検出され
ることになる。

（Ａ１）（Ｂ１）に奇数個のエラーが生ずると第５図で
説明したようにディスパリティの状態が４反転するが、
この場合、（Ａ２）に偶数個のエラーがあり、この偶数
個のエラーがあたかも（Ａ１）（Ｂ１）のエラーを補償
するように生じたときはエラーの検出は困難となる。例
えば（Ａ２）が［０１１０００１から［０１１１，０１
，１に変化したりまたは［１０００１０］から［１００
１１１］に変化したりすると（これと「１」、ｒＯＪが
反対に変化することも考えられる）、（Ａｌ）（Ｂ１）
（Ａ２）でエラーを検出できないことになるが、この場
合は（Ｂ２）で８Ｂ／１０Ｂ符号則エラーを生じ、エラ
ーの検出が可能となる。

（Ｂ２）でエラーの検出ができないのは（Ｂ２）が四重
誤りを生じた場合である。

すなわち（ＡＩ）（Ｂｌ）で奇数個のエラーが生じた場
合および（Ａ１）（Ｂ１）（Ａ２）（Ｂ２）で奇数個の
エラーが生じてこれが上型未満の場合はエラーの検出が
可能となる。また本実施例では偶数個のエラーを検出す
ることも可能となる。

なお、上述の説明ではパリティチェックに第１表の０番
と１番のビット列を用いたが、これはディスパリティが
（０）でない任意の二種を選択ずればよい。また第２表
を用いる場合はディスパリティが（０）でない任意の一
種を選択して用いればよい。

以上、本実施例の方法を用いて次のような効果が得られ
る。（１）　　８［３／１０Ｂ符号変換においてパリテ
ィチェックによってエラー検出を行なうことができる。

（２）８ビット毎にパリティによってエラー検出ができ
るので、エラー発生からエラー検出までの遅れを８ビッ
ト以内にすることがＣきる。（３）　　パリティチェッ
クを８ビット叩位で行なうことができるからマイクロコ
ンピユータのデータと整合させることができる。

［発明の効果１ 本発明によれば、８Ｂ／１０Ｂ符号交換において信頼性
の高いパリティチェック方法を提供することができる。

【図面の簡単な説明】

第１図は本発明のパリティチェック方法を実現する一実
施例のパリブイ生成回路図、第２図は同じくパリティチ
ェック回路図、第３図は第１図の動作説明図、第４図は
第２図の動作説明図、第５図は８Ｂ／１０Ｂ符号変換に
おける状態遷移図、第６図は第５図におけるエラー発生
時の説明図である。 ７：入力デー　タ、 ８：パリティジェネレータ、 １０　：　８Ｂ／１０Ｂ符号変換回路、２６：１０Ｂ／
８Ｂ復合回路。 第　１　図 鷺　３　凹 む 第　２　図 蔦　４　口 見　Ｓ　図 第　６［１ ＢＩＴ１１

Claims (1)

【特許請求の範囲】
1. （１）３ビットデータを４ビットデータに拡張する３Ｂ
   ／４Ｂブロックと５ビットデータを６ビットデータに拡
   張する５Ｂ／６Ｂブロックとを組合せて入力８ビットデ
   ータを１０ビットデータに変換する８Ｂ／１０Ｂ符号変
   換において、前記３Ｂ／４Ｂブロックの中からディスパ
   リテイが零とならない４ビットパターンを選出し、同様
   に前記５Ｂ／６Ｂブロックの中からディスパリテイが零
   とならない６ビットパターンを選出し、前記変換された
   １０ビットデータに前記４ビットと前記６ビットを加え
   て１０ビットと１０ビットの列とし、次に、該１０ビッ
   トと１０ビット列を復号して８ビットと８ビットの列に
   変換し、前記４ビットおよび６ビットパターンに対応し
   て復号された前記復号８ビットをパリテイチェック信号
   として前記入力８ビットデータに生ずるエラーの検出に
   用いることを特徴とするパリテイチェック方法。