JPH08223048A - データ変換方式 - Google Patents
データ変換方式Info
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- JPH08223048A JPH08223048A JP7030691A JP3069195A JPH08223048A JP H08223048 A JPH08223048 A JP H08223048A JP 7030691 A JP7030691 A JP 7030691A JP 3069195 A JP3069195 A JP 3069195A JP H08223048 A JPH08223048 A JP H08223048A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
- H03M5/145—Conversion to or from block codes or representations thereof
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc Digital Transmission (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【目的】 ビット数の増加を伴うことなく直流成分除去
のための制御をなし得るＲＬＬ符号を生成するデータ変
換方式を提供する。 【構成】 自然数ｍ，ｎ，ｄ，ｋ，ｋ1 はｍ＜ｎ，ｄ＜
ｋ≦ｋ1 を充足し、２進符号による入力データ系列をｍ
ビット毎のブロックに区切り、変換後に隣接する「１」
の間の「０」の個数が最小ｄ個、最大ｋ個、となるよう
所定変換規則でｍビット対ｎビットの比率で１あるいは
複数ブロック毎に符号語に順次変換し、所定変換規則に
よる符号語系列における所定のビット・パターンにおい
て値が「１」であってかつその値を「０」にしたときに
所定変換規則では生じないビット・パターンを生じさせ
る所定のビットを制御ビットとし、制御ビットの値を選
択的に「０」あるいは「１」に定め、隣接する「１」の
間の「０」の個数が最小ｄ個、最大ｋ1 個でかつ直流成
分の制御が可能な新たな符号語系列を生成する。
のための制御をなし得るＲＬＬ符号を生成するデータ変
換方式を提供する。 【構成】 自然数ｍ，ｎ，ｄ，ｋ，ｋ1 はｍ＜ｎ，ｄ＜
ｋ≦ｋ1 を充足し、２進符号による入力データ系列をｍ
ビット毎のブロックに区切り、変換後に隣接する「１」
の間の「０」の個数が最小ｄ個、最大ｋ個、となるよう
所定変換規則でｍビット対ｎビットの比率で１あるいは
複数ブロック毎に符号語に順次変換し、所定変換規則に
よる符号語系列における所定のビット・パターンにおい
て値が「１」であってかつその値を「０」にしたときに
所定変換規則では生じないビット・パターンを生じさせ
る所定のビットを制御ビットとし、制御ビットの値を選
択的に「０」あるいは「１」に定め、隣接する「１」の
間の「０」の個数が最小ｄ個、最大ｋ1 個でかつ直流成
分の制御が可能な新たな符号語系列を生成する。
Description
【０００１】
【産業上の利用分野】本発明は、データを記録媒体へ高
密度記録したり帯域制限された伝送系にて伝送する際に
行われる、データ変換の方式に関する。
密度記録したり帯域制限された伝送系にて伝送する際に
行われる、データ変換の方式に関する。
【０００２】
【従来の技術】一般に、２進符号のデータ系列を高密度
に記録媒体に記録したり伝送系に伝送するために、デー
タ系列をｍビット毎のブロックに区切り、変換後におい
て隣接するビット値「１」の間のビット値「０」の個数
が最小ｄ個、最大ｋ個、となるように、１ブロック当た
りｎビットとして１あるいは複数ブロック毎に符号語に
順次変換するデータ変換方式が用いられる。このような
データ変換方式によって生成される符号語の集合はＲＬ
Ｌ（Run Length Limited)符号と呼ばれ、これまでに多
くのＲＬＬ符号が発表されている。ＲＬＬ符号に望まれ
る重要な性質の一つに直流成分のないことが挙げられる
が、これまでの高記録密度あるいは伝送用のＲＬＬ符号
には直流成分を含むものも多く、直流除去対策が必要と
なる。直流除去対策としては、特開昭５８−７５３５３
号公報や特開平４−１１５７５１号公報に開示された方
法があるが、いずれの対策も直流除去のためにビット数
の増加を生じ、所定のビットレートの下での記録媒体や
伝送系に記録あるいは伝送し得る情報データ量の減少を
もたらす。
に記録媒体に記録したり伝送系に伝送するために、デー
タ系列をｍビット毎のブロックに区切り、変換後におい
て隣接するビット値「１」の間のビット値「０」の個数
が最小ｄ個、最大ｋ個、となるように、１ブロック当た
りｎビットとして１あるいは複数ブロック毎に符号語に
順次変換するデータ変換方式が用いられる。このような
データ変換方式によって生成される符号語の集合はＲＬ
Ｌ（Run Length Limited)符号と呼ばれ、これまでに多
くのＲＬＬ符号が発表されている。ＲＬＬ符号に望まれ
る重要な性質の一つに直流成分のないことが挙げられる
が、これまでの高記録密度あるいは伝送用のＲＬＬ符号
には直流成分を含むものも多く、直流除去対策が必要と
なる。直流除去対策としては、特開昭５８−７５３５３
号公報や特開平４−１１５７５１号公報に開示された方
法があるが、いずれの対策も直流除去のためにビット数
の増加を生じ、所定のビットレートの下での記録媒体や
伝送系に記録あるいは伝送し得る情報データ量の減少を
もたらす。
【０００３】
【発明が解決しようとする課題】そこで、本発明は、ビ
ット数の増加を伴うことなく直流成分除去のための制御
をなし得るＲＬＬ符号を生成するデータ変換方式を提供
することを目的としている。
ット数の増加を伴うことなく直流成分除去のための制御
をなし得るＲＬＬ符号を生成するデータ変換方式を提供
することを目的としている。
【０００４】
【課題を解決するための手段】本発明によるデータ変換
方式は、ｍ，ｎ，ｄ，ｋ，ｋ1をｍ＜ｎ，ｄ＜ｋ≦ｋ1の
関係を有する自然数とし、２進符号によって表された入
力データ系列をｍビット毎のブロックに区切り、変換後
において隣接する「１」の間の「０」の個数が最小ｄ
個、最大ｋ個、となるように、所定の変換規則でｍビッ
ト対ｎビットの比率で前記ブロックの１個あるいは複数
個毎に符号語に順次変換し、前記所定の変換規則による
符号語系列における所定のビット・パターンにおいて値
が「１」であってかつその値を「０」にしたときに前記
所定の変換規則では生じないビット・パターンを生じさ
せる所定のビットを制御ビットとし、前記制御ビットの
値を選択的に「０」あるいは「１」に定めることによ
り、隣接する「１」の間の「０」の個数が最小ｄ個、最
大ｋ1個でかつ直流成分の制御が可能な新たな符号語系
列を生成することを特徴としている。
方式は、ｍ，ｎ，ｄ，ｋ，ｋ1をｍ＜ｎ，ｄ＜ｋ≦ｋ1の
関係を有する自然数とし、２進符号によって表された入
力データ系列をｍビット毎のブロックに区切り、変換後
において隣接する「１」の間の「０」の個数が最小ｄ
個、最大ｋ個、となるように、所定の変換規則でｍビッ
ト対ｎビットの比率で前記ブロックの１個あるいは複数
個毎に符号語に順次変換し、前記所定の変換規則による
符号語系列における所定のビット・パターンにおいて値
が「１」であってかつその値を「０」にしたときに前記
所定の変換規則では生じないビット・パターンを生じさ
せる所定のビットを制御ビットとし、前記制御ビットの
値を選択的に「０」あるいは「１」に定めることによ
り、隣接する「１」の間の「０」の個数が最小ｄ個、最
大ｋ1個でかつ直流成分の制御が可能な新たな符号語系
列を生成することを特徴としている。
【０００５】
【作用】本発明のデータ変換方式によれば、直流除去さ
れていないＲＬＬ符号に対して、隣接する「１」の間の
「０」の最小個数はそのままで最大個数の増加を許容す
るものとして、符号語系列に所定のビット・パターンが
発生した場合に、その中の所定のビットの値として制御
ビットとして、より直流成分が減少するように制御ビッ
トを「０」あるいは「１」の一方が選択される。
れていないＲＬＬ符号に対して、隣接する「１」の間の
「０」の最小個数はそのままで最大個数の増加を許容す
るものとして、符号語系列に所定のビット・パターンが
発生した場合に、その中の所定のビットの値として制御
ビットとして、より直流成分が減少するように制御ビッ
トを「０」あるいは「１」の一方が選択される。
【０００６】
【実施例】以下、ｍ＝２，ｎ＝３，ｄ＝１，ｋ＝７の２
種類のＲＬＬ符号（以下、（１，７）ＲＬＬ符号と称す
る）に本発明を適用した実施例について図に基づいて詳
細に説明する。図１は、入力データ系列から（１，７）
ＲＬＬ符号へのデータ変換規則の一例を表す表を示して
おり、「Ｘ」は変換後の直前のビットの補数を表す。換
言すれば、Ｘは直前の符号語における当該Ｘの隣接ビッ
トの補数を表す。変換された符号語は「１」を反転、
「０」を非反転とした波形（ＮＲＺＩ波形）で記録ある
いは伝送される。図１の変換規則によれば、変換後にお
いて「０・０００・００」というビット・パターンは出
現しない。但し、「・」はブロック境界に対応する位置
を示す。そこで、図１の変換規則により導かれるビット
・パターンのうちの所定のビット・パターンに同じ長さ
の「０・０００・００」を含むビット・パターンを対応
させ、何れか一方を選択することを許すことにより、一
意に復号可能でかつ反転の有無が選択可能なＲＬＬ符号
とすることができる。
種類のＲＬＬ符号（以下、（１，７）ＲＬＬ符号と称す
る）に本発明を適用した実施例について図に基づいて詳
細に説明する。図１は、入力データ系列から（１，７）
ＲＬＬ符号へのデータ変換規則の一例を表す表を示して
おり、「Ｘ」は変換後の直前のビットの補数を表す。換
言すれば、Ｘは直前の符号語における当該Ｘの隣接ビッ
トの補数を表す。変換された符号語は「１」を反転、
「０」を非反転とした波形（ＮＲＺＩ波形）で記録ある
いは伝送される。図１の変換規則によれば、変換後にお
いて「０・０００・００」というビット・パターンは出
現しない。但し、「・」はブロック境界に対応する位置
を示す。そこで、図１の変換規則により導かれるビット
・パターンのうちの所定のビット・パターンに同じ長さ
の「０・０００・００」を含むビット・パターンを対応
させ、何れか一方を選択することを許すことにより、一
意に復号可能でかつ反転の有無が選択可能なＲＬＬ符号
とすることができる。
【０００７】具体的には図２のように、図１に従って得
られる所定のビット・パターンＩとこのビット・パター
ンＩと同じ長さで「０・０００・００」を含むビット・
パターンIIとを１対１に対応させ、アンダーラインで示
すようにこれらパターンにおける特定の位置のビットを
制御ビットとみなし、パターンＩに当たる符号語への変
換の際もしくはパターンＩに当たる符号語が生じた場合
は何れか一方のビット・パターンを新たな符号語ビット
・パターンとして選択することにより制御ビットの反転
を制御する。
られる所定のビット・パターンＩとこのビット・パター
ンＩと同じ長さで「０・０００・００」を含むビット・
パターンIIとを１対１に対応させ、アンダーラインで示
すようにこれらパターンにおける特定の位置のビットを
制御ビットとみなし、パターンＩに当たる符号語への変
換の際もしくはパターンＩに当たる符号語が生じた場合
は何れか一方のビット・パターンを新たな符号語ビット
・パターンとして選択することにより制御ビットの反転
を制御する。
【０００８】なお、図２において、「Ｙ」は「１」また
は「０」のどちらかであり、ｋ1はそのビット・パター
ンを使用したときのＲＬＬ符号における隣接するビット
値「１」の間のビット値「０」の最大連続個数である。
また、図２の対応関係ではｋ 1＝１０まで示したが、そ
れ以上の値のｋ1についても同様に、互いに対応するビ
ット・パターンが得られる。（１，７）ＲＬＬ符号にお
いては、各ビット・パターンそれぞれの出現確率があ
り、要求される条件ないしは仕様に応じて、反転制御に
使用するビット・パターンを決めれば良い。
は「０」のどちらかであり、ｋ1はそのビット・パター
ンを使用したときのＲＬＬ符号における隣接するビット
値「１」の間のビット値「０」の最大連続個数である。
また、図２の対応関係ではｋ 1＝１０まで示したが、そ
れ以上の値のｋ1についても同様に、互いに対応するビ
ット・パターンが得られる。（１，７）ＲＬＬ符号にお
いては、各ビット・パターンそれぞれの出現確率があ
り、要求される条件ないしは仕様に応じて、反転制御に
使用するビット・パターンを決めれば良い。
【０００９】すなわち、反転制御が行える確率を大きく
する場合には、ｋ1の上限を大きくして多くのビット・
パターンを使用し、ｋ1の上限が抑えられている場合
は、その条件を満足するビット・パターンのみを使用
し、反転制御が行える確率もそこで制限される。また、
ビット・パターンによって誤り伝搬長も異なるので、こ
の誤り伝搬長の条件によって使用するビット・パターン
を決めても良い。直流成分を除去するための反転の制御
の判断基準は限定されないが、例えば、波形の「Ｈ」
（高レベル）、「Ｌ」（低レベル）の各１ビットをそれ
ぞれ＋１，−１として累積加算した値をＤＳＶ（Digita
l Sum Value)とし、制御ビットの前の所定位置でのＤＳ
Ｖの絶対値がより小さくなるように、その制御ビットの
値を決定すれば良い。
する場合には、ｋ1の上限を大きくして多くのビット・
パターンを使用し、ｋ1の上限が抑えられている場合
は、その条件を満足するビット・パターンのみを使用
し、反転制御が行える確率もそこで制限される。また、
ビット・パターンによって誤り伝搬長も異なるので、こ
の誤り伝搬長の条件によって使用するビット・パターン
を決めても良い。直流成分を除去するための反転の制御
の判断基準は限定されないが、例えば、波形の「Ｈ」
（高レベル）、「Ｌ」（低レベル）の各１ビットをそれ
ぞれ＋１，−１として累積加算した値をＤＳＶ（Digita
l Sum Value)とし、制御ビットの前の所定位置でのＤＳ
Ｖの絶対値がより小さくなるように、その制御ビットの
値を決定すれば良い。
【００１０】以上の例では制御ビットの位置を「０・０
００・００」のビット・パターンの先頭から５ビット目
としたが、他の位置に定めても良く、例えば図３のよう
に先頭から２ビット目としても良い。次に、他の変換規
則による（１，７）ＲＬＬ符号への本発明の適用につい
て説明する。
００・００」のビット・パターンの先頭から５ビット目
としたが、他の位置に定めても良く、例えば図３のよう
に先頭から２ビット目としても良い。次に、他の変換規
則による（１，７）ＲＬＬ符号への本発明の適用につい
て説明する。
【００１１】図４は入力データ系列から（１，７）ＲＬ
Ｌ符号を生成するための変換規則の他の例を示してお
り、「・」は変換前のブロックの境界に対応する位置を
示し、変換しようとするブロックとその次のブロックが
２ブロックの変換に対応するときは２ブロックの変換を
行い、それ以外では、変換しようとするブロックを１ブ
ロック変換するものとする。図４の場合は、変換後にお
いて「０００・０００」というビット・パターンが出現
しない。そこで図１の場合と同様に、図５のようにビッ
ト・パターンを対応させ、アンダーラインの付された制
御ビットによる波形系列における反転制御を可能にす
る。
Ｌ符号を生成するための変換規則の他の例を示してお
り、「・」は変換前のブロックの境界に対応する位置を
示し、変換しようとするブロックとその次のブロックが
２ブロックの変換に対応するときは２ブロックの変換を
行い、それ以外では、変換しようとするブロックを１ブ
ロック変換するものとする。図４の場合は、変換後にお
いて「０００・０００」というビット・パターンが出現
しない。そこで図１の場合と同様に、図５のようにビッ
ト・パターンを対応させ、アンダーラインの付された制
御ビットによる波形系列における反転制御を可能にす
る。
【００１２】反転制御に使用するビット・パターンの決
め方は図１の場合と同様である。また、制御ビットの位
置についても図１と同様に他の位置に定めても良く、例
えば図６のようにしても良い。図７に、上述したデータ
変換を実現するためのデータ変換回路の一例を示す。本
実施例では直流制御ビットの挿入間隔は一定でなく、そ
の最大間隔も制限されていないので、図７では同期信号
に必ず直流制御ビットを含ませるものとする。こうする
と、最悪でも同期信号の挿入間隔で直流除去のための波
形系列における反転制御が行われ、さらに同期信号の間
の符号語系列においても上述の如き所定のビット・パタ
ーンが出現したときにはその間の符号語系列に含まれる
直流制御ビットによって当該反転制御が適宜行われるこ
とになる。なお、同期信号は一定の間隔でＲＬＬ符号の
符号語系列に挿入されるものとし、ある同期信号中の直
流制御ビットから次の同期信号中の直流制御ビットの直
前のビットまでを１同期区間とする。また、ある直流制
御ビットから次の直流制御ビットの直前のビットまでを
１直流制御区間とする。
め方は図１の場合と同様である。また、制御ビットの位
置についても図１と同様に他の位置に定めても良く、例
えば図６のようにしても良い。図７に、上述したデータ
変換を実現するためのデータ変換回路の一例を示す。本
実施例では直流制御ビットの挿入間隔は一定でなく、そ
の最大間隔も制限されていないので、図７では同期信号
に必ず直流制御ビットを含ませるものとする。こうする
と、最悪でも同期信号の挿入間隔で直流除去のための波
形系列における反転制御が行われ、さらに同期信号の間
の符号語系列においても上述の如き所定のビット・パタ
ーンが出現したときにはその間の符号語系列に含まれる
直流制御ビットによって当該反転制御が適宜行われるこ
とになる。なお、同期信号は一定の間隔でＲＬＬ符号の
符号語系列に挿入されるものとし、ある同期信号中の直
流制御ビットから次の同期信号中の直流制御ビットの直
前のビットまでを１同期区間とする。また、ある直流制
御ビットから次の直流制御ビットの直前のビットまでを
１直流制御区間とする。
【００１３】図７の入力信号はＮＲＺ波形に変換された
直流成分を含むＲＬＬ符号であり、同期信号が挿入され
ているものとする。入力ＲＬＬ符号について、区間ＤＳ
Ｖ計算回路１１は１直流制御区間毎のＤＳＶ（区間ＤＳ
Ｖ）を計算し、累積ＤＳＶ計算回路１２は、先頭のビッ
トから現在までの累積ＤＳＶを出力ＲＬＬ符号について
計算する。ＥＸ−ＯＲゲート１３は区間ＤＳＶの値と累
積ＤＳＶの値のそれぞれの正負の符号から反転決定信号
ａを生成し、ビット・パターン検出回路１４は入力ＲＬ
Ｌ符号に含まれる上記の直流制御ビットを含むビット・
パターンと同期信号とを検出する。タイミング信号発生
回路１５は各回路に各種タイミング信号及び制御信号を
供給する。遅延回路１６は、入力ＲＬＬ符号に含まれる
直流制御ビットの入力時点から、その直流制御ビットに
対する反転制御信号ｂがタイミング信号発生回路１５か
ら出力されるまでの時間に亘り、入力ＲＬＬ符号を遅延
させる。ＥＸ−ＯＲゲート１７はタイミング信号発生回
路１５からの反転制御信号ｂにより、遅延回路１６の出
力信号を反転せしめ、直流分の低減された新たなＲＬＬ
符号語系列として出力する。
直流成分を含むＲＬＬ符号であり、同期信号が挿入され
ているものとする。入力ＲＬＬ符号について、区間ＤＳ
Ｖ計算回路１１は１直流制御区間毎のＤＳＶ（区間ＤＳ
Ｖ）を計算し、累積ＤＳＶ計算回路１２は、先頭のビッ
トから現在までの累積ＤＳＶを出力ＲＬＬ符号について
計算する。ＥＸ−ＯＲゲート１３は区間ＤＳＶの値と累
積ＤＳＶの値のそれぞれの正負の符号から反転決定信号
ａを生成し、ビット・パターン検出回路１４は入力ＲＬ
Ｌ符号に含まれる上記の直流制御ビットを含むビット・
パターンと同期信号とを検出する。タイミング信号発生
回路１５は各回路に各種タイミング信号及び制御信号を
供給する。遅延回路１６は、入力ＲＬＬ符号に含まれる
直流制御ビットの入力時点から、その直流制御ビットに
対する反転制御信号ｂがタイミング信号発生回路１５か
ら出力されるまでの時間に亘り、入力ＲＬＬ符号を遅延
させる。ＥＸ−ＯＲゲート１７はタイミング信号発生回
路１５からの反転制御信号ｂにより、遅延回路１６の出
力信号を反転せしめ、直流分の低減された新たなＲＬＬ
符号語系列として出力する。
【００１４】図８は、図７のデータ変換回路の動作例を
示すタイミング・チャートである。タイミング信号発生
回路１５は、ビット・パターン検出回路１４からの同期
信号検出パルスｃにより内部動作を同期区間に同期させ
る。タイミング信号発生回路１５はまた、ビット・パタ
ーン検出パルスｄに応答して区間ＤＳＶ計算回路１１を
リセットするとともにＥＸ−ＯＲゲート１３の出力を内
部に取り込む。このときのＥＸ−ＯＲゲート１３の出力
ａは、リセットされる前の区間ＤＳＶ値と累積ＤＳＶ値
の各々の正負の符号から図９にしたがって生成した反転
決定信号ａとなっており、「１」（高レベル）で非反
転、「０」（低レベル）で反転を示している。取り込ま
れた反転決定信号ａは、少なくともその反転決定信号に
よって生成された反転制御信号ｂが出力されるまでは、
タイミング信号発生回路１５に保持される。累積ＤＳＶ
計算回路１２は、初期リセットの後の先頭ビットから現
在に至るまでの累積ＤＳＶを出力ＲＬＬ符号について計
算するとともにその値を記憶しており、区間ＤＳＶ計算
回路１１のリセット時に図９にしたがって区間ＤＳＶと
累積ＤＳＶとの加算又は減算を行い、記憶すべき累積Ｄ
ＳＶを更新する。タイミング信号発生回路１５は、取り
込んだ反転決定信号ａにしたがって、入力ＲＬＬ符号に
対して１同期区間に所定の時間を加えた遅延時間で、反
転は「１」、非反転は「０」とした反転制御信号ｂを出
力する。この遅延時間を１同期区間以上とするのは、各
同期区間に含まれる直流制御ビットの数及び位置によら
ず、各直流制御区間毎にその直流制御区間の終端をＤＳ
Ｖ評価点として直流制御ビットの値が決定できるように
するためである。タイミング信号発生回路１５が反転制
御信号ｂを出力するとき、前述のように遅延回路１６か
らはこの遅延時間に合わせて対応する直流制御ビットが
出力され、ＥＸ−ＯＲゲート１７によって直流制御区間
毎に反転あるいは非反転されて出力される。
示すタイミング・チャートである。タイミング信号発生
回路１５は、ビット・パターン検出回路１４からの同期
信号検出パルスｃにより内部動作を同期区間に同期させ
る。タイミング信号発生回路１５はまた、ビット・パタ
ーン検出パルスｄに応答して区間ＤＳＶ計算回路１１を
リセットするとともにＥＸ−ＯＲゲート１３の出力を内
部に取り込む。このときのＥＸ−ＯＲゲート１３の出力
ａは、リセットされる前の区間ＤＳＶ値と累積ＤＳＶ値
の各々の正負の符号から図９にしたがって生成した反転
決定信号ａとなっており、「１」（高レベル）で非反
転、「０」（低レベル）で反転を示している。取り込ま
れた反転決定信号ａは、少なくともその反転決定信号に
よって生成された反転制御信号ｂが出力されるまでは、
タイミング信号発生回路１５に保持される。累積ＤＳＶ
計算回路１２は、初期リセットの後の先頭ビットから現
在に至るまでの累積ＤＳＶを出力ＲＬＬ符号について計
算するとともにその値を記憶しており、区間ＤＳＶ計算
回路１１のリセット時に図９にしたがって区間ＤＳＶと
累積ＤＳＶとの加算又は減算を行い、記憶すべき累積Ｄ
ＳＶを更新する。タイミング信号発生回路１５は、取り
込んだ反転決定信号ａにしたがって、入力ＲＬＬ符号に
対して１同期区間に所定の時間を加えた遅延時間で、反
転は「１」、非反転は「０」とした反転制御信号ｂを出
力する。この遅延時間を１同期区間以上とするのは、各
同期区間に含まれる直流制御ビットの数及び位置によら
ず、各直流制御区間毎にその直流制御区間の終端をＤＳ
Ｖ評価点として直流制御ビットの値が決定できるように
するためである。タイミング信号発生回路１５が反転制
御信号ｂを出力するとき、前述のように遅延回路１６か
らはこの遅延時間に合わせて対応する直流制御ビットが
出力され、ＥＸ−ＯＲゲート１７によって直流制御区間
毎に反転あるいは非反転されて出力される。
【００１５】次に、図９の反転決定と累積ＤＳＶの計算
について説明する。本実施例では、各直流制御区間にお
いてその直流制御区間の先頭の直流制御ビットだけの値
を変えることにより直流制御を行っている。すなわち、
ＤＳＶの絶対値がより小さくなるように、各直流制御区
間毎にその直流制御区間全体の波形を反転するか否かを
決定する。各直流制御区間毎のＤＳＶは反転によって絶
対値は変わらず正負の符号のみが変わるので、累積ＤＳ
Ｖと同符号の時は反転、異符号の時は非反転とすれば、
その直流制御区間の終端での累積ＤＳＶの絶対値がより
小さくなるように選択したことになる。累積ＤＳＶは、
出力ＲＬＬ符号に対して直流制御区間毎にそのＤＳＶ値
を累積加算してその値を更新していくが、出力ＲＬＬ符
号において反転された直流制御区間のＤＳＶ値は区間Ｄ
ＳＶ計算回路１１による区間ＤＳＶ値とは正負の符号が
逆になるので、更新の際の演算を、その直流制御区間が
反転の場合は「累積ＤＳＶ（Ａ）−区間ＤＳＶ
（Ｂ）」、非反転の場合は「累積ＤＳＶ（Ａ）＋区間Ｄ
ＳＶ（Ｂ）」とする。
について説明する。本実施例では、各直流制御区間にお
いてその直流制御区間の先頭の直流制御ビットだけの値
を変えることにより直流制御を行っている。すなわち、
ＤＳＶの絶対値がより小さくなるように、各直流制御区
間毎にその直流制御区間全体の波形を反転するか否かを
決定する。各直流制御区間毎のＤＳＶは反転によって絶
対値は変わらず正負の符号のみが変わるので、累積ＤＳ
Ｖと同符号の時は反転、異符号の時は非反転とすれば、
その直流制御区間の終端での累積ＤＳＶの絶対値がより
小さくなるように選択したことになる。累積ＤＳＶは、
出力ＲＬＬ符号に対して直流制御区間毎にそのＤＳＶ値
を累積加算してその値を更新していくが、出力ＲＬＬ符
号において反転された直流制御区間のＤＳＶ値は区間Ｄ
ＳＶ計算回路１１による区間ＤＳＶ値とは正負の符号が
逆になるので、更新の際の演算を、その直流制御区間が
反転の場合は「累積ＤＳＶ（Ａ）−区間ＤＳＶ
（Ｂ）」、非反転の場合は「累積ＤＳＶ（Ａ）＋区間Ｄ
ＳＶ（Ｂ）」とする。
【００１６】なお、特開平４−１１５７５１号公報に開
示された直流除去法では、ある一定間隔で確実に反転制
御を行うのに対し、本発明による直流除去法では符号語
系列のなかに確率的に反転制御が生じるものであるが、
本発明による直流除去法で十分である場合が多く、有用
であると言える。上記実施例では、図１や図４の変換規
則を用いたが、上述した趣旨と同様の他の変換規則を用
いても良い。また上記実施例では、ｍ，ｎ，ｄ，ｋをそ
れぞれ２，３，１，７としたが、これらが他の値であっ
ても本発明は適用可能である。
示された直流除去法では、ある一定間隔で確実に反転制
御を行うのに対し、本発明による直流除去法では符号語
系列のなかに確率的に反転制御が生じるものであるが、
本発明による直流除去法で十分である場合が多く、有用
であると言える。上記実施例では、図１や図４の変換規
則を用いたが、上述した趣旨と同様の他の変換規則を用
いても良い。また上記実施例では、ｍ，ｎ，ｄ，ｋをそ
れぞれ２，３，１，７としたが、これらが他の値であっ
ても本発明は適用可能である。
【００１７】
【発明の効果】以上のように本発明によれば、直流成分
を含むＲＬＬ符号の符号語系列において、所定のビット
・パターンが発生したとき、その中の所定のビットを制
御ビットとして、波形系列における直流分がより減少す
るように、制御ビットの値として「０」あるいは「１」
を選択することにより、ビット数の増加なしに直流除去
されたＲＬＬ符号を得ることができる。また、元の値が
「１」でその値を「０」にしたときに上記の直流成分を
含むＲＬＬ符号の変換規則では生じないビット・パター
ンを生じさせるビットを制御ビットとしているので、制
御ビットの値を「０」としたときに他の符号語と同一の
パターンとなることがなく、一意に復号可能である。
を含むＲＬＬ符号の符号語系列において、所定のビット
・パターンが発生したとき、その中の所定のビットを制
御ビットとして、波形系列における直流分がより減少す
るように、制御ビットの値として「０」あるいは「１」
を選択することにより、ビット数の増加なしに直流除去
されたＲＬＬ符号を得ることができる。また、元の値が
「１」でその値を「０」にしたときに上記の直流成分を
含むＲＬＬ符号の変換規則では生じないビット・パター
ンを生じさせるビットを制御ビットとしているので、制
御ビットの値を「０」としたときに他の符号語と同一の
パターンとなることがなく、一意に復号可能である。
【図１】 本発明を適用するＲＬＬ符号変換規則の一例
を示す図表。
を示す図表。
【図２】 図１の変換規則により得られる「０・０００
・１０」の符号語ビット・パターンＩ及びこのパターン
の制御ビットの値を変えて得られる符号語ビット・パタ
ーンIIを示す図。
・１０」の符号語ビット・パターンＩ及びこのパターン
の制御ビットの値を変えて得られる符号語ビット・パタ
ーンIIを示す図。
【図３】 図１の変換規則により得られる「０・１００
・００」の符号語ビット・パターンＩ及びこのパターン
の制御ビットの値を変えて得られる符号語ビット・パタ
ーンIIを示す図。
・００」の符号語ビット・パターンＩ及びこのパターン
の制御ビットの値を変えて得られる符号語ビット・パタ
ーンIIを示す図。
【図４】 本発明を適用するＲＬＬ符号変換規則の他の
例を示す図表。
例を示す図表。
【図５】 図４の変換規則により得られる「０００・１
００」の符号語ビット・パターンＩ及びこのパターンの
制御ビットの値を変えて得られる符号語ビット・パター
ンIIを示す図。
００」の符号語ビット・パターンＩ及びこのパターンの
制御ビットの値を変えて得られる符号語ビット・パター
ンIIを示す図。
【図６】 図４の変換規則により得られる「００１・０
００」の符号語ビット・パターンＩ及びこのパターンの
制御ビットの値を変えて得られる符号語ビット・パター
ンIIを示す図。
００」の符号語ビット・パターンＩ及びこのパターンの
制御ビットの値を変えて得られる符号語ビット・パター
ンIIを示す図。
【図７】 本発明によるデータ変換装置の構成を示すブ
ロック図。
ロック図。
【図８】 図７のデータ変換装置の動作を示すタイムチ
ャート。
ャート。
【図９】 図７のデータ変換装置における反転決定及び
累積ＤＳＶの計算の態様を示す図表。
累積ＤＳＶの計算の態様を示す図表。
１１ 区間ＤＳＶ計算回路 １２ 累積ＤＳＶ計算回路 １３，１７ ＥＸ−ＯＲゲート １４ ビット・パターン検出回路 １５ タイミング信号発生回路 １６ 遅延回路 ａ 反転決定信号 ｂ 反転制御信号
Claims (3)
- 【請求項１】 ｍ，ｎ，ｄ，ｋ，ｋ1 をｍ＜ｎ，ｄ＜ｋ
≦ｋ1 の関係を有する自然数とし、２進符号によって表
された入力データ系列をｍビット毎のブロックに区切
り、変換後において隣接する「１」の間の「０」の個数
が最小ｄ個、最大ｋ個、となるように、所定の変換規則
でｍビット対ｎビットの比率で前記ブロックの１個ある
いは複数個毎に符号語に順次変換し、前記所定の変換規
則による符号語系列における所定のビット・パターンに
おいて値が「１」であってかつその値を「０」にしたと
きに前記所定の変換規則では生じないビット・パターン
を生じさせる所定のビットを制御ビットとし、前記制御
ビットの値を選択的に「０」あるいは「１」に定めるこ
とにより、隣接する「１」の間の「０」の個数が最小ｄ
個、最大ｋ1 個でかつ直流成分の制御が可能な新たな符
号語系列を生成することを特徴とするデータ変換方式。 - 【請求項２】 前記ｍ，ｎ，ｄ，ｋをそれぞれ２，３，
１，７とし、各ブロックの２ビットで表される４種類の
情報を第１ないし第４情報とし、表１の変換規則で符号
語に順次変換し、変換後において前記制御ビットを選択
的に「０」にしたときに「０・０００・００」のビット
・パターンが生じることを特徴とする請求項１記載のデ
ータ変換方式。 【表１】 但し、「・」は変換前のブロックの境界に対応する位置
を示し、「Ｘ」は変換後の符号語における直前のビット
の補数を表し、ａ，ｂ，ｃ，ｄは互いに異なる１から４
の整数のいずれかが割り当てられる。 - 【請求項３】 前記ｍ，ｎ，ｄ，ｋをそれぞれ２，３，
１，７とし、前記入力データ系列における各ブロックの
２ビットで表される４種類の情報を第１ないし第４情報
とし、表２の変換規則で符号語に順次変換し、変換後に
おいて前記制御ビットを選択的に「０」にしたときに
「０００・０００」のビット・パターンが生じることを
特徴とする請求項１記載のデータ変換方式。 【表２】 但し、「・」は変換前のブロックの境界に対応する位置
を示し、変換しようとするブロックとその次のブロック
が２ブロックの変換に対応するときは２ブロックの変換
を行い、それ以外では、変換しようとするブロックを１
ブロック変換する。
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|---|---|---|---|
| JP03069195A JP3243140B2 (ja) | 1995-02-20 | 1995-02-20 | データ変換方式 |
| US08/599,963 US5742243A (en) | 1995-02-20 | 1996-02-14 | Method and apparatus for reducing DC component of RLL codes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03069195A JP3243140B2 (ja) | 1995-02-20 | 1995-02-20 | データ変換方式 |
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| Publication Number | Publication Date |
|---|---|
| JPH08223048A true JPH08223048A (ja) | 1996-08-30 |
| JP3243140B2 JP3243140B2 (ja) | 2002-01-07 |
Family
ID=12310712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03069195A Expired - Fee Related JP3243140B2 (ja) | 1995-02-20 | 1995-02-20 | データ変換方式 |
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|---|---|
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| JP (1) | JP3243140B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100871848B1 (ko) * | 2002-05-30 | 2008-12-03 | 삼성전자주식회사 | 광기록매체상의 데이터 변조 방법 및 장치 |
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| US6104754A (en) | 1995-03-15 | 2000-08-15 | Kabushiki Kaisha Toshiba | Moving picture coding and/or decoding systems, and variable-length coding and/or decoding system |
| JP2853672B2 (ja) * | 1996-09-11 | 1999-02-03 | 日本電気株式会社 | 演算処理装置 |
| US6195764B1 (en) * | 1997-01-30 | 2001-02-27 | Fujitsu Network Communications, Inc. | Data encoder/decoder for a high speed serial link |
| JP3717024B2 (ja) * | 1997-12-12 | 2005-11-16 | ソニー株式会社 | 復調装置および方法 |
| US7034719B2 (en) * | 2002-09-27 | 2006-04-25 | Samsung Electronics Co., Ltd. | Data modulating method and apparatus, data demodulating method and apparatus, and code arranging method |
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| US6297753B1 (en) * | 1999-01-29 | 2001-10-02 | Victor Company Of Japan, Ltd. | Eight-to-fifteen modulation using no merging bit and optical disc recording or reading systems based thereon |
| US6504493B1 (en) | 2000-10-31 | 2003-01-07 | Marvell International, Ltd. | Method and apparatus for encoding/decoding data |
| JP2002271205A (ja) * | 2001-03-09 | 2002-09-20 | Victor Co Of Japan Ltd | 変調方法、変調装置、復調方法、復調装置、情報記録媒体、情報伝送方法および情報伝送装置 |
| US6577255B2 (en) * | 2001-10-29 | 2003-06-10 | Victor Company Of Japan, Ltd. | Method and apparatus for encoding digital data |
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| JP2004213767A (ja) * | 2002-12-27 | 2004-07-29 | Toshiba Corp | データ変換装置及びデータ変換方法 |
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| US7084789B2 (en) * | 2003-11-17 | 2006-08-01 | Seagate Technology Llc | DC-free code having limited error propagation and limited complexity |
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| DE102006056903B4 (de) * | 2006-12-02 | 2008-07-17 | Semikron Elektronik Gmbh & Co. Kg | Verfahren zur digitalen Kommunikation zwischen zwei Funktionsblöcken eines leistungselektronischen Bauteils |
| JP2011091700A (ja) * | 2009-10-23 | 2011-05-06 | Sony Corp | データ復調装置および方法、並びにプログラム |
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| US4675650A (en) * | 1985-04-22 | 1987-06-23 | Ibm Corporation | Run-length limited code without DC level |
| NL8601603A (nl) * | 1986-06-20 | 1988-01-18 | Philips Nv | Kanaalcoderingsinrichting. |
| JP3083011B2 (ja) * | 1992-12-28 | 2000-09-04 | キヤノン株式会社 | データ記録方法及び装置 |
-
1995
- 1995-02-20 JP JP03069195A patent/JP3243140B2/ja not_active Expired - Fee Related
-
1996
- 1996-02-14 US US08/599,963 patent/US5742243A/en not_active Expired - Fee Related
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Also Published As
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| US5742243A (en) | 1998-04-21 |
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