JP2853672B2

JP2853672B2 - 演算処理装置

Info

Publication number: JP2853672B2
Application number: JP23962596A
Authority: JP
Inventors: 良之上島
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1996-09-11
Filing date: 1996-09-11
Publication date: 1999-02-03
Anticipated expiration: 2016-09-11
Also published as: JPH1093639A; US6008744A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は演算処理装置に関
し、特に無線ＬＡＮにおいて用いられるホワイトナ・エ
ンコーダの演算処理装置に関する。

【０００２】

【従来の技術】無線ＬＡＮ（ＬｏｃａｌＡｒｅａＮ
ｅｔｗｏｒｋ）は、ＩＥＥＥ８０２．１１委員会におい
て標準化が進められている。そして、刊行物“Ｗｉｒｅ
ｌｅｓｓＬＡＮＭｅｄｉｕｍＡｃｃｅｓｓＣｏ
ｎｔｒｏｌ（ＭＡＣ）ａｎｄＰｈｙｓｉｃａｌ
Ｌａｙｅｒ（ＰＨＹ）Ｓｐｅｃｉｆｉｃａｔｉｏｎ
ｓ” ＤｒａｆｔＳｔａｎｄａｒｄＩＥＥＥ８０
２．１１［発行年月日：２５Ｊａｎｕａｒｙ１９９
６（Ｐ８０２．１１０３），著者：Ｉｎｓｔｉｔｕｔｅ
ｏｆＥｌｅｃｔｒｉｃａｌａｎｄＥｌｅｃｔｏ
ｒｏｎｉｃｓＥｎｇｉｎｅｅｒｓ，Ｉｎｃ．］の１７
９〜１８０頁及び１８３〜１８４頁並びに１８９頁に
は、ホワイトナ・エンコーダに関するアルゴリズムが示
されている。

【０００３】まず、図７を用いて、無線ＬＡＮで用いら
れる送信フレームに関して説明する。“１”と“０”の
繰返しであるプリアンブル５３に続いてスタートフレー
ムデリミタ（以下、ＳＦＤと称する）５４を送信し、こ
のあと有効なデータが続くことを受信側に示す。ＳＦＤ
５４に続いて、送信データ長や送信フレームに関する情
報を含んだヘッダ５５が送られた後、実際に送りたい送
信データ５６を送ることになる。

【０００４】送信データ５６は可変長である。次に、ホ
ワイトナ・エンコーダによって、３２ビット毎に１ビッ
トのスタッフビット５２が挿入されて送信される。送信
フレームのＤＣバイアスを抑制するため、ホワイトナ・
エンコーダによって、ある３２ビット間のデータは実際
の送信データ５６に対して“１”と“０”を反転した送
信データ５６が送信される。

【０００５】このとき、送信データ５６がビット反転さ
れている３２ビット区間の前に挿入されるスタッフビッ
ト５２は“１”となる。このため、受信側ではスタッフ
ビット５２が“１”のときは、送信データ５６を再度ビ
ット反転することによって、正しいデータを受信するこ
とができる。なお、送信フレームの最後にはエラーチェ
ック用のＣＲＣ（ＣｙｃｌｉｃＲｅｄｕｎｄａｎｃｙ
Ｃｈｅｃｋ）５７が付加される。

【０００６】図８は、従来の演算処理装置の構成を示す
ブロック図である。同図の演算処理装置は、前述のＩＥ
ＥＥ８０２．１１で示されているホワイトナ・エンコー
ディング・アルゴリズムに従って構成されている。

【０００７】以下、図８及び図７を参照して、従来の演
算処理装置の動作について説明する。

【０００８】まず、入力されたパラレルデータ形式の送
信データは、パラレル・シリアル変換回路１１によっ
て、シリアルデータ形式に変換される。次に、シリアル
データ形式に変換された送信デ一タは、スクランブラ１
２によってランダムされる。

【０００９】スクランブルされたデータはｎビット・シ
フトレジスタ１３に入力される。ここではｎ＝３２とす
る。シフトレジスタ１３では、送信フレームの送信デー
タ５６から３２ビット毎にデータが取出される。そし
て、この取出された３２ビットのデータに対しては、加
算回路３１によって各ビット毎にウェイトを付けられ、
加算される。これは前述のＩＥＥＥ８０２．１１のアル
ゴリズムにおける「ｂｉａｓ＿ｎｅｘｔ＿ｂｌｏｃｋ＝
Ｓｕｍ｛ｗｅｉｇｈｔ（ｂ（０）），…，ｗｅｉｇｈｔ
（ｂ（３２））｝」を実行することになる。

【００１０】このｂ（１）からｂ（３２）は、３２ビッ
トシフトレジスタ１３によって取出されたデータであ
る。ｂ（０）はスタッフビット５２である。このスタッ
フビット５２は、スタッフビット挿入回路１４によっ
て、フレーム中に３２ビット毎に１ビット挿入されるビ
ットである。なお、スタッフビット５２の初期値は、ｂ
（０）＝０である。

【００１１】ウェイトは、送信データ５６が“１”のと
き＋２で、送信データ５６が“０”のとき−２である。
例えば、ｂ（１）＝１のときはｗｅｉｇｈｔ（ｂ
（１））＝＋２で、ｂ（２）＝０のときはｗｅｉｇｈｔ
（ｂ（１））＝−２である。

【００１２】加算回路３１は、フレーム送信開始時にリ
セットされる他、３２ビッ卜毎に演算を行った後にリセ
ットされる。このリセットによって、加算回路３１の値
は“０”となる。

【００１３】ここで、加算回路３１によって計算された
結果を「ｂｉａｓ」とし、加算回路３２によって計算さ
れた結果を「ａｃｃｕｍ」とすると、比較回路３３によ
って、ｂｉａｓ＊ａｃｃｕｍ＞０かどうかを判定する。
これは前述のアルゴリズムにおける「ＩＦ｛［ａｃｃｕ
ｍ＊ｂｉａｓ＿ｎｅｘｔ＿ｂｌｏｃｋ＞０］ｔｈｅｎ
…」を実行することになる。判定結果がｂｉａｓ＊ａｃ
ｃｕｍ＞０のとき比較回路の出力を“０”とし、ｂｉａ
ｓ＊ａｃｃｕｍ＜０のとき比較回路３３の出力を“１”
とする。

【００１４】比較回路３３の出力が“０”のときには、
ｂｉａｓの演算に用いた３２ビット間のデータに対し
て、各ビットが送出されるときに、ビット反転回路１５
によってビット反転が行われる。これは、前述のアルゴ
リズムにおける「Ｉｎｖｅｒｔ｛ｂ（０），…，ｂ
（Ｎ）｝」を実行することになる。一方、比較回路３３
の出力が“１”のときはビットの反転は行われない。

【００１５】また、比較回路３３の出力が“０”のと
き、符号反転回路３４によって、加算回路３１の出力で
あるｂｉａｓの符号の反転を行う。これは前述のアルゴ
リズムにおける「ｂｉａｓ＿ｎｅｘｔ＿ｂｌｏｃｋ＝−
ｂｉａｓ＿ｎｅｘｔ＿ｂｌｏｃｋ」を実行することにな
る。一方、比較回路３３の出力が“１”のときはビット
の反転は行わない。

【００１６】以上のように加算回路３１では、ある３２
ビット区間毎に送信データを加算し、加算回路３２で加
算回路３１で得た結果を加算する。加算回路３２の結果
はレジスタ３５に保存され、３２ビット区間毎に加算回
路３１とレジスタ３５との値が比較回路３３によって比
較される。この比較回路３３の結果に従って、符号反転
回路３４では加算回路３１の結果の符号を反転し、ビッ
ト反転回路１５では送信データ“１”と“０”との反転
を行うように動作する。このビット反転回路１５の出力
が送信データＴＸとなる。

【００１７】次に、図９及び図１０のタイミングチャー
ト並びに図８のブロック図を参照して、従来のホワイト
ナ・エンコーダの動作を説明する。図９及び図１０に
は、ヘッダ（図９中のＡ１区間及びＡ２区間の部分）と
して８９ｈ（ｈは１６進数であることを示す、以下同
じ），７５ｈ，Ｅ７ｈ，Ｂ６ｈというデータを最下位ビ
ット（以下、「ＬＳＢ」と称する）から順に送信し、ス
クランブル後の送信データ（図９及び図１０中のＢ１、
Ｃ１、Ｂ２、Ｃ２の部分）として１９ｈ，５９ｈ，０５
ｈ，３１ｈ，２６ｈ，Ｂ１ｈ，９Ａｈ，４ＣｈをＬＳＢ
から送信する場合の例が示されている。例えば、１９ｈ
をＬＳＢから送信すると、「１００１１０００」と送信
される。

【００１８】ここで、図９及び図１０ではＡ１区間のデ
ータが描かれていないが、Ａ２区間のデータと同じであ
る。Ｂ１区間のデータは、３２ビット・シフトレジスタ
１３によって３２ビット分シフトされ、Ｂ２区間におい
て送信データとして送信される。同様に、Ｃ１区間のデ
ータはＣ２区間において送信されることになる。

【００１９】このように３２ビット分シフトするのは、
ある３２ビット間のデータをもとに、後述するウェイト
の演算方法にしたがってウェイトを計算した後に、その
データをビット反転するかどうか、を判断してから送信
しなければならないためである。

【００２０】加算回路３１は、３２ビット間のデータ
を、ウェイトを付けて加算する。ウェイトは、データが
“１”のときは＋２で、“０”のときは−２である。例
えば、上述した１９ｈをウェイ卜を付けて加算すると、
＋２−２−２＋２＋２−２−２−２＝−４となる。

【００２１】図９ののタイミングにおいて、加算回路
３１によって、Ａ１区間では“１”が１９個で“０”が
１３個であるので、（＋２×１９）＋（−２×１３）＝
＋１２という加算結果が得られる。Ａ１区間つまりヘッ
ダ部分に関しては、加算回路３１の結果がそのままレジ
スタに蓄積される。

【００２２】図９ののタイミングでは、加算回路３１
によってスタッフビットＳＢを含むＢ１区間のデータが
加算される。ここでは、“１”が１２個で“０”が２１
個であるので、（＋２×１２）＋（−２×２１）＝−１
８という結果が得られる。

【００２３】また、このタイミングで、加算回路３１の
加算結果とレジスタ３５の値とが比較回路３３によって
比較される。この場合、加算回路３１の出力×レジスタ
３５の出力＜０という結果になるので、符号反転回路３
４及びビット反転回路１５に対して、データを反転させ
る信号は出力しない。

【００２４】図９では、比較回路３３の出力は“１”で
ある。つまり、データの反転は行わないので、符号反転
回路３４の出力は「−１８」であり、Ｂ２の区間ではＢ
１区間のデータをビット反転せずにそのまま送信する。
加算回路３２では、符号反転回路３４の出力「−１８」
とレジスタ３５の出力「＋１２」とを加算し、−６とい
う値を得る。この加算回路３２の加算結果は、レジスタ
３５に蓄積される。

【００２５】同様に、図１０ののタイミングでは、加
算回路３１によってスタッフビットを含むＣ１区間のデ
ータが加算される。ここでは、“１”が１４個で“０”
が１９個であるので、（＋２×１４）＋（−２×１９）
＝−１０という結果が得られる。また、このタイミング
で、加算回路３１の加算結果とレジスタ３５の値とが比
較回路３３によって比較される。この場合、加算回路３
１の出力「−１０」×レジスタ３５の出力「−６」＞０
という結果になるので、比較回路３３は符号反転回路３
４及びビット反転回路１５に対して、データを反転させ
る信号を出力する。

【００２６】図１０では、比較回路３３の出力が“０”
である。つまり、データの反転を行うので、符号反転回
路３４の出力は＋１０となり、Ｃ２区間の送信データは
Ｃ１区間のデータをビット反転したものとなる。加算回
路３２では、符号反転回路３４の出力「＋１０」とレジ
スタ３５の出力「−６」とを加算し、「＋４」という値
を得る。この加算回路３２の結果は、レジスタ３５に蓄
積される。

【００２７】送信データがビット反転されている区間
は、スタッフビットＳＢが“１”となるので、受信側で
は、スタッフビットＳＢを判断して“１”であれば、そ
れに続く３２ビットのデータを再度反転して戻すことに
なる。

【００２８】ホワイトナ・エンコーダによるＤＣバイア
ス抑制の効果は、例えば、Ｃ２区間を反転しなかった場
合には、Ｃ２区間が終了した後のレジスタ３５の出力の
値は＋１２−１８−１０＝−１６となり、送信データが
“０”側に片寄ってしまう。そこで、Ｃ２区間をビット
反転すると、前述のように、レジスタの値は＋１２−１
８＋１０＝＋４となる。この場合、逆に“１”側に片寄
るが、大きく片寄ることはない。

【００２９】以上のようにして、送信データ中の“１”
と“０”との数を調整することにより、送信データのＤ
Ｃバイアスを抑制することができる。

【００３０】

【発明が解決しようとする課題】上述したように従来の
装置は、シフトレジスタやスタッフビット挿入回路の他
に、ウェイト演算を行うための２つの加算回路、ウェイ
ト演算結果を反転するための符号反転回路、過去のウェ
イト演算結果を保存するためのレジスタ、送信データを
反転するかどうかを判断する比較回路等で構成されてい
た。このため、演算処理装置の回路構成が大きくなって
しまうという欠点がある。以下、この回路構成の大きさ
について述べる。

【００３１】まず、２つの加算回路３１及び３２の内部
構成について説明する。

【００３２】加算回路３１の構成例が図１１〜図１７に
示されている。これらの各図において同等部分は、同一
符号により示されている。

【００３３】図１１に示されている端子ｄ１５〜ｄ２
８，図１４に示されている端子ｄ０〜ｄ１０，図１６に
示されている端子ｄ２９並びに図１７に示されている端
子ｄ１１〜ｄ１４，ｄ３０及びｄ３１が入力端子であ
る。

【００３４】また、これらの各図中の「＞＞」で示され
ている出力端子は、その端子に付されている符号と同じ
符号が付され「＞＞」で示されている入力端子に接続さ
れているものとする。

【００３５】さらにまた、図１７における端子ＳＵＭが
６ビットのバス状の出力端子であり、作図の都合上太線
で示されている。この図１７における６ビットの端子Ｓ
ＵＭのうちの１ビットは、図１５の出力側から図１７の
入力側に続いている。

【００３６】かかる構成からなる加算回路３１は、上述
した動作を行う。この他、各種のゲートを用いて同等の
回路を構成できることは明らかである。なお、これら図
１１〜図１７から構成される加算回路３１のゲート数
は、約３３０である。

【００３７】一方、加算回路３２の構成例が図１８に示
されている。この加算回路３２は、２つの入力端子ｄｉ
ｎａ及びｄｉｎｂと、出力端子ｄｏｕｔとを含んで構成
されている。入力端子ｄｉｎａ及びｄｉｎｂは６ビット
のバス状、出力端子ｄｏｕｔは７ビットのバス状であ
り、いずれも作図の都合上太線で示されている。出力端
子ｄｏｕｔの７ビットのうち最上位ビットは使用せず、
その他の６ビットを用いるものとする。なお、同図に示
されている加算回路３２のゲート数は、約３９である。

【００３８】また、上述した従来の演算処理装置では、
これら加算回路３１及び３２の他に、レジスタ３５及び
比較回路３３を含んで構成されている。レジスタ３５の
ゲート数は約３４、比較回路３３のゲート数は約６０〜
７０である。

【００３９】したがって従来の装置では、加算回路３
１，加算回路３２，レジスタ３５及び比較回路３３の合
計のゲート数は、３３０＋３９＋３４＋６０＝４６３程
度であり、回路規模が非常に大きいという欠点がある。

【００４０】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は構成が簡易で
回路規模の小さい演算処理装置を提供することである。

【００４１】

【課題を解決するための手段】本発明による演算処理装
置は、順次入力されるｎ（ｎは正の整数、以下同じ）ビ
ットのデータ中のｍ（ｍは１からｎまでの全ての数、以
下同じ）番目のビットが“１”及び“０”のいずれか一
方であるときアップカウントしかつ他方であるときダウ
ンカウントする第１のカウント手段と、前記データの入
力前に入力されたｎビット中のｍ番目のビットが“１”
及び“０”のいずれか一方であるときアップカウントし
かつ他方であるときダウンカウントする第２のカウント
手段と、これら第１及び第２のカウント手段のカウント
値の符号同士が一致しているとき前記ｎビットのデータ
の各ビットの値を反転するビット反転手段とを含むこと
を特徴とする。

【００４２】すなわち、ホワイトナ・エンコーディング
を行う本発明の演算処理装置は、現在対象としているｎ
ビット区間のウェイト演算を行うカウンタと、送出済み
のデータに対してウェイト演算を行うカウンタと、送信
デ一タを反転するかどうかの判断を行う比較回路とを有
する。そして、ホワイトナ・エンコーダのウェイト演算
を２つのカウンタを用いて行う。

【００４３】この場合、一方のカウンタは、現在対象と
しているｎビット区間のウェイト演算を、送信データが
“１”のときはアップカウント（＋１）をし、“０”の
ときはダウンカウント（−１）することで行う。もう一
方のカウンタは、送出済みのデータに対してウェイト演
算を、同様に送信データが“１”のときはアップカウン
ト（＋１）をし、“０”のときはダウンカウント（−
１）することで行う。また、比較回路は、送信データを
反転するかどうかの判断を、カウンタの符号ビットであ
る最上位ビットのみを比較することで行う。

【００４４】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００４５】図１は本発明による演算処理装置の実施の
形態を示すブロック図であり、図８と同等部分は同一符
号により示されている。ホワイトナ・エンコーディング
を行う本演算処理装置は、送信データをパラレルデータ
からシリアルデータに変換するパラレル・シリアル変換
回路１１と、送信データをランダム化するスクランブラ
１２と、入力されたｎビット分のデータを順次シフトし
出力するｎビットシフトレジスタ１３と、送信データ中
にｎビット毎に１ビット挿入するスタッフビット挿入回
路１４と、比較回路１８からの指示に従って、送信デー
タを１ビット毎に反転させるビット反転回路１５とを含
んで構成されている。なお、本装置においても、ｎ＝３
２として説明する。

【００４６】また、本装置は、ｎビットシフトレジスタ
１３に入力データである現在対象としているｎビット区
間の送信データＴＸの値が“１”か“０”かによってア
ップダウン・カウントを行うカウンタ１６と、ビット反
転回路１５の出力である送出済みの送信データが“１”
か“０”かによってアップダウン・カウントを行うカウ
ンタ１７と、送信データを反転するかどうかの判断を行
う比較回路１８とを含んで構成されている。

【００４７】この比較回路１８は、入力データが共に
“１”か“０”のとき、すなわち入力データが一致した
ときは“０”を出力する。また、この比較回路１８は、
入力データの一方が“０”で他方が“１”のとき、すな
わち入力データが不一致のときは“１”を出力する。ビ
ット反転回路１５は比較回路１８からの出力が“０”の
ときｎビット区間の送信データを１ビッ卜毎に反転し、
同出力が“１”のときは送信データの反転は行わない。

【００４８】次に、図１に示されている本発明の実施の
形態の動作について詳細に説明する。

【００４９】まず、パラレルデータ形式の送信データ
は、パラレル・シリアル変換回路１１によって、シリア
ルデータ形式に変換される。次に、シリアルデータ形式
に変換され送信データはスクランブラ１２に入力され、
スクランブラ１２によって送信データはランダムデータ
化される。スクランブラ１２の出力はｎビットシフトレ
ジスタ１３に入力される。

【００５０】ｎビットシフトレジスタ１３は、送信デー
タを送信する前にｎビット分の送信データの蓄積・遅延
を行う。ｎビット間の送信データから演算して、そのｎ
ビット間の送信データを反転するかどうかを判断しなく
てはならないからである。このｎビットシフトレジスタ
１３からの出力は、スタッフビット挿入回路１４に入力
される。

【００５１】スタッフビット挿入回路１４では、スタッ
フビットが、送信フレーム中のデータフィールドに対
し、ｎビット毎に１ビット挿入される。このスタッフビ
ット挿入回路１４の出力はビット反転回路１５に入力さ
れる。ビット反転回路１５では、比較回路１８からの指
示によって、送信データを反転した後で送信するか、又
はそのまま反転せずに送信する。

【００５２】カウンタ１６及びカウンタ１７は、共にア
ップダウンカウンタである。スクランブラ１２の出力で
あるスクランブルされた送信データは、カウンタ１６に
入力される。そして、カウンタ１６は、送信データが
“１”のときアップカウントし、送信データが“０”の
ときダウンカウントするように動作する。同様に、カウ
ンタ１７は、ビット反転回路１５の出力である既に送信
されたデータが“１”のときはアップカウントし、デー
タが“０”のときはダウンカウントするように動作す
る。

【００５３】なお、カウンタ１６は、３２ビット毎にリ
セットされるものとする。一方、カウンタ１７は、過去
に送信したデータによる値を蓄積していくため、１つの
フレームの送信が終了するまではリセットされないもの
とする。

【００５４】従来装置の場合と同様に、送信データのＤ
Ｃバイアスを抑制するために、ビット反転回路１５にて
送信データを反転させる。ただし、従来装置の場合とは
異なり、データを反転するかどうかは、比較回路１８に
おいてカウンタ１６及びカウンタ１７の両出力の符号ビ
ットである最上位ビット同士を比較し、両カウンタの符
号ビットが等しいときにビット反転回路１５を動作させ
るものとする。

【００５５】かかる構成において、カウンタ１６は、６
ビットのアップダウンカウンタであり、送信データ１ビ
ット毎にカウント動作を行う。このカウンタ１６は、送
信データが“１”のときはアップカウント（＋１）し、
送信データが“０”のときはダウンカウント（−１）す
る。初期値は１６進数で１Ｆｈ（２進数で０１１１１１
ｂ）である。なお、以下の説明において、「ｂ」は２進
数を表すものとする。カウンタ１６の最上位ビットは符
号を表し、最上位ビットが“１”のときは正を示し、最
上位ビットが“０”のときは負を示すものとする。

【００５６】同様に、カウンタ１７も、６ビットのアッ
プダウンカウンタであり、送信データ１ビット毎にカウ
ント動作を行う。送信データが“１”のときはアップカ
ウント（＋１）し、送信データが“０”のときはダウン
カウント（−１）する。初期値は１Ｆｈ（０１１１１１
ｂ）である。カウンタ１６の最上位ビットが“０”のと
きは符号を表し、最上位ビットが“１”のときは正を示
し、最上位ビットが“０”のときは負を示すものとす
る。

【００５７】ここで、本発明の演算処理装置のより詳細
な構成が図２に示されている。同図に示されているよう
に、比較回路１８は、エクスクルーシブオアゲート（排
他的論理和回路）によって構成される。そして、この比
較回路１８は、カウンタ１６とカウンタ１７との符号ビ
ットである最上位ビット同士を比較する。

【００５８】比較の結果、両カウンタの最上位ビット
が、共に“０”又は“１”のとき、つまり（カウンタ１
６の符号＊（カウンタ１７の符号）＞０のとき（符号同
士が一致）、比較回路１８は“０”を出力する。比較回
路１８の出力が“０”のとき、ビット反転回路１５で送
信データの反転を行う。

【００５９】逆に、両カウンタの最上位ビットが、一方
が“０”でもう一方が“１”のとき、つまり（カウンタ
１６の符号）＊（カウンタ１７の符号）＜０のとき（符
号同士が不一致）、比較回路１８は“１”を出力する。

【００６０】ｎビットシフトレジスタ１３は、本例では
３２ビットシフトレジスタである。したがって、３２ビ
ット区間毎に、スタッフビット挿入回路１４による送信
データへのスタッフビット１ビットの挿入と、比較回路
１８での比較とが行われることになる。

【００６１】図３及び図４は本演算処理装置の動作を示
すタイミングチャートであり、図９及び図１０と同等部
分は同一符号により示されている。以下、図３及び図４
のタイミングチャート並びに図１のブロック図を参照し
て本発明の実施例の動作を説明する。

【００６２】図３及び図４では、ヘッダ（図中のＡ１区
間及びＡ２区間の部分）として８９ｈ，７５ｈ，Ｅ７
ｈ，Ｂ６ｈというデータを最下位ビット（ＬＳＢ）から
順に送信し、スクランブル後の送信データ（図中のＢ１
区間、Ｃ１区間、Ｂ２区間、Ｃ２区間の部分）として１
９ｈ，５９ｈ，０５ｈ，３１ｈ，２６ｈ，Ｂ１ｈ，９Ａ
ｈ，４ＣｈをＬＳＢから送信する場合の例が示されてい
る。例えば、１９ｈをＬＳＢから送信すると、「１００
１１０００」と送信される。ここで、図９ではＡ１区間
のデータが描かれていないが、Ａ２区間のデータと同じ
である。

【００６３】Ｂ１区間のデータは、３２ビットシフトレ
ジスタによって３２ビット分シフトし、送信データとし
てはＢ２区間に送信される。同様に、Ｃ１区間のデータ
はＣ２区間に送信されることになる。３２ビット分シフ
トするのは、ある３２ビット間のデータをもとに、後述
するウェイトの演算方法にしたがってウェイトを計算し
後に、そのデータをビット反転するかどうかを判断して
から送信しなければならないためである。

【００６４】カウンタ１６は３２ビット間のデータをカ
ウントする。送信データが“１”のときはアップカウン
トして＋１され、“０”のときはダウンカウントして−
１される。カウンタ１６は３２ビット間全て“１”又は
“０”という場合を考えて５ビット、さらに符号ビット
を１ビット付加して、６ビットカウンタとする。また、
カウンタ１６のリセット時の値は１Ｆｈとし、スタッフ
ビットを送信データ列中に挿入するタイミングでリセッ
トを行う。例えば、リセット後１９ｈをカウンタ１６で
カウントすると、図３に示されている通り、カウンタ１
６の値は１Ｆｈ、２０ｈ、１Ｆｈ、…、１Ｄｈと変化す
る。カウンタ１６はホワイトナ・エンコーダを通す前の
データに対してカウント動作を行う。

【００６５】カウンタ１７はヘッダ部のデータ以降のデ
ータをカウントする。カウントの方法はカウンタ１６と
同様に、データが“１”のときはアップカウントして＋
１され、“０”のときはダウンカウントして−１され
る。カウンタ１７も３２ビット間全て“１”又は“０”
という場合を考えて５ビット、さらに符号ビットを１ビ
ット付加して、６ビットカウンタとする。また、カウン
タ１７のリセット時の値も１Ｆｈとし、ヘッダ部のデー
タをカウントするよりも前のタイミングでリセットを行
い、１つのフレームが送信完了するまでは再度リセット
は行わない。カウンタ１７はビット反転が行われた後つ
まりＤＣバイアスが抑制された後のデータに対してカウ
ント動作を行う。

【００６６】図３ののタイミングでは、カウンタ１６
によってスタッフビットを含むＢ１区間のデータがカウ
ントされる。スタッフビットのタイミングでカウンタ１
６はリセットされ、カウンタ１６の初期値は１Ｆｈとな
る。このあとデ一タは１００１１０００…であるので、
カウンタ１６は２０ｈ、１Ｆｈ、１Ｅｈ、１Ｆｈ、２０
ｈ、１Ｆｈ、１Ｅｈ、１Ｄｈ…と変化する。最終的に
のタイミングにおいては、１７ｈという結果が得られ
る。

【００６７】また、カウンタ１７によって、Ａ２区間つ
まりヘッダ部分のデータがカウントされる。カウンタ１
７はリセットされ、カウンタ１７の初期値は１Ｆｈとな
る。このあとデータは１００１０００１…であるので、
カウンタ１６は２０ｈ、１Ｆｈ、１Ｅｈ、１Ｆ、１Ｅ
ｈ、１Ｄｈ、１Ｃｈ、１Ｄｈ…と変化する。最終的に
のタイミングにおいては、２５ｈという結果が得られ
る。

【００６８】こののタイミングでは、カウンタ１６の
最上位ビットは“０”であり、カウンタ１７の最上位ビ
ットは“１”である。そして、比較回路１８のエクスク
ルーシブオアゲートによって、これらの２つの最上位ビ
ットのエクスクルーシブオア論理をとると“１”という
結果が得られる。

【００６９】こののタイミングでエクスクルーシブオ
アゲートの出力が“１”のときは、Ｂ１区間のデータを
送信するときつまりＢ２区間のデータは、ビット反転を
行わない。これは、これから送信しようとしているＢ１
区間のデータは“０”の方が多く、すでに送信してしま
ったＡ２区間のデータは“１”の方が多いということを
示している。したがって、Ａ２区間に続けてＢ２区間を
送信するときに、Ｂ１区間のデータはビット反転せずに
そのまま送信すれば、“１”と“０”との数が平均化さ
れるわけである。

【００７０】同様に、図４ののタイミングでは、カウ
ンタ１６によってスタッフビットを含むＣ１区間のデー
タがカウントされ、１Ｂｈという結果が得られる。ま
た、カウンタ１７によってＡ２区間とＢ２区間のデータ
がカウントされ、１Ｃｈという結果が得られる。ここ
で、Ａ２区間を送信したときには“１”の方にバイアス
されていたのが、Ｂ２区間のデータを反転せずに送信す
ることによって、“０”の方にバイアスされていること
がわかる。

【００７１】この図４ののタイミングでは、カウンタ
１６の最上位ビットは“０”であり、カウンタ１７の最
上位ビットも“０”である。そして、比較回路１８のエ
クスクルーシブオアゲートによって、これらの２つの最
上位ビットのエクスクルーシブオア論理をとると“０”
という結果が得られる。

【００７２】こののタイミングでエクスクルーシブオ
アゲートの出力が“０”のときは、Ｃ１区間のデータを
送信するときつまりＣ２区間のデータは、ビット反転を
行う。これは、これから送信しようとしているＣ１区間
のデータは“０”の方が多く、すでに送信してしまった
Ａ２区間＋Ｂ２区間のデータも“０”の方が多いという
ことを示している。したがって、Ｂ２区間に続けてＣ２
区間を送信するときに、Ｃ１区間のデータについてビッ
ト反転を行って送信すれば、“１”と“０”との数が平
均化されるわけである。

【００７３】実際にＣ２区間を送り終わった後のカウン
タ１７の値は２１ｈであるので、カウンタ１７の初期値
である１Ｆｈに近づき、ＤＣバイアスが抑制されている
ことがわかる。

【００７４】図４ではＣ１区間（Ｃ２区間）で送信デー
タが終了しているが更に送信データがある場合には、２
つのカウンタとエクスクルーシブオアゲートとによっ
て、前述のカウンタ操作とビット反転するかどうかの判
断とを３２ビット毎に繰返すことになる。

【００７５】送信データがビット反転されている区間
は、その区間の直前に挿入されたスタッフビットが
“１”となる。したがって受信側では、スタッフビット
を判断し、このスタッフビットが“１”であれば、それ
に続く３２ビットのデータを再度反転してもとに戻す。
つまり、スタッフビットはビット反転の有無を示す情報
であり、これによって受信側において正しいデータを得
ることができるのである。

【００７６】従来のホワイトナ・エンコーダでは、Ｂ２
区間ではデータを反転せずにＣ２区間ではデータの反転
していた。同様に、本発明のホワイトナ・エンコーダ
も、Ｂ２区間ではデータを反転せずにＣ２区間ではデー
タを反転するという結果が得られる。従って、送信デー
タ中の“１”と“０”との数が調整され、送信データの
ＤＣバイアスを抑制することができるのである。

【００７７】次に、本発明の他の実施の形態について、
図面を参照して詳細に説明する。

【００７８】図５は、本発明の他の実施例の演算処理装
置を示すブロック図である。図２では比較回路１８がエ
クスクルーシブオアゲートで構成されているのに対し、
図５では比較回路１８が２つのノアゲート１８１及び１
８２と１つのアンドゲート１８０とで構成されている。

【００７９】この図５における比較回路１８も、カウン
タ１６及びカウンタ１７の２つのカウンタの出力の最上
位ビットが共に“０”又は“１”のとき（最上位ビット
が一致）は“０”を出力し、２つのカウンタの最上位ビ
ットの一方が“０”でもう一方が“１”のとき（最上位
ビットが不一致）は“１”を出力する。したがって、図
２の場合のように、比較回路１８にエクスクルーシブオ
アゲートを使用した場合と同等の結果が得られる。

【００８０】ここで、上述した演算処理装置における各
カウンタ１６及び１７の構成例について説明する。図１
及び図２並びに図５に示されている各カウンタ１６及び
１７は、図６に示されているように、６個のＤ型フリッ
プフロップ（以下、ＤＦＦと呼ぶ）及び各種のゲートに
よって構成されている。同図に示されているカウンタ
は、アップダウンカウント入力端子ｕｐｄｎと、クロッ
ク入力端子ｃｌｋと、リセット端子ｒｅｓｅｔと、カウ
ント出力端子ｃｏｕｎｔとを含んで構成されている。な
お、出力端子ｃｏｕｎｔは６ビットのバス状であり、作
図の都合上太線で示されている。

【００８１】かかるカウンタは、６個のＤＦＦＤ１〜Ｄ
６によってカウント値を保持し、このカウント値に対し
てアップカウント又はダウンカウントを行うのである。
その他、各種のゲートを利用することによって同等なア
ップダウンカウンタを構成できることは明らかである。

【００８２】この図６に示されているカウンタは、ＤＦ
Ｆを含めて約６６ゲートで構成することができる。本装
置では、このカウンタを２つ用いているので、両カウン
タのゲート数は、６６×２＝１３２程度になる。なお、
図２における比較回路１８のゲート数は１、図５におけ
る比較回路１８のゲート数は３である。

【００８３】次に、上述した各演算処理装置の規模（ゲ
ート数）を、従来の装置の規模と比較する。まず、両装
置の異なる部分に着目する。従来の装置では、２つの加
算回路、レジスタ、比較回路等を用いている。一方、本
発明の装置では、これらの回路の代わりに、２つのカウ
ンタ及び比較回路を用いている。この構成上の違いに着
目する。

【００８４】まず従来の装置では、加算回路３１，加算
回路３２，レジスタ３５及び比較回路３３の合計のゲー
ト数は、３３０＋３９＋３４＋６０＝４６３程度であ
る。これに対し、本発明の装置ではカウンタ１６，カウ
ンタ１７及び比較回路１８の合計のゲート数は、６６×
２＋１＝１３３程度である。よって、本発明の装置によ
れば、回路の規模を非常に小さくすることができるので
ある。

【００８５】要するに、送信データを反転するかどうか
の判断は、３２ビット区間の送信データ中の“１”と
“０”との数がどちらが多いかと、既に送信された送信
データ中の“１”と“０”の数がどちらが多いかとによ
って決まる。このため、従来装置のように、第１の加算
回路によって３２ビット分の送信データにウェイトを付
けて加算した結果を使用しなくても、本装置のように第
１のカウンタによって送信データを１ビット毎にアップ
ダウン・カウントした結果の符号ビットを使用して正負
を判断することにより、同等のＤＣバイアス抑制効果を
得ることができるのである。

【００８６】以上のように本発明では、ホワイトナ・エ
ンコーディングを行う演算処理装置において、２つの加
算回路、レジスタ、符号反転回路及び比較回路で構成し
ていた部分を、２つのカウンタとエクスクルーシブオア
ゲート等で構成しているのである。この場合、送信デー
タを反転するかどうかの判断は、３２ビット区間の送信
データ中の“１”と“０”との数がどちらが多いか、
と、既に送信された送信データ中の“１”と“０”の数
がどちらが多いかによって決まるので、第１の加算回路
によって３２ビット分の送信データにウェイトを付けて
加算した結果を使用しなくても、第１のカウンタによっ
て送信データを１ビット毎にアップダウン・カウントし
た結果の符号ビットを使用して正負を判断すれば、従来
装置と同等のＤＣバイアス抑制効果を得ることができ
る。したがって、本発明の装置によれば、演算処理装置
の回路構成を簡易化できるのである。

【００８７】また従来の装置では、３２ビット区間の送
信データを第１の加算回路で加算した結果を、第２の加
算回路で過去に加算した結果に対して更に加算して、レ
ジスタに保存していた。これに対し本装置では、第２の
カウンタで既に送信された送信データを１ビット毎にア
ップダウン・カウントした結果を使用している。したが
って、従来と同等のＤＣバイアス抑制効果を得ると共
に、回路構成を従来装置よりも簡易化することができる
のである。

【００８８】ここで、以上はｎ＝３２，すなわち３２ビ
ット単位でカウントを行う場合について説明したが、ｎ
の値は３２に限定されるものではない。ただし、ｎの値
があまり大きい場合は、ＤＣバイアス抑制の効果が小さ
くなる。一方、ｎの値が小さい場合は、スタッフビット
すなわち反転の有無を示す情報を多数付加しなければな
らず、データ転送効率が低下する。

【００８９】請求項の記載に関連して本発明は更に次の
態様をとりうる。

【００９０】（４）前記比較回路は、前記第１及び第２
のカウント手段のカウント値の両符号ビットを入力とし
これらビットの値の排他的論理和の値を前記反転回路に
与えるエクスクルーシブオアゲートであることを特徴と
する請求項２又は３記載の演算処理装置。

【００９１】（５）前記比較回路は、前記第１及び第２
のカウント手段のカウント値の両符号ビットを入力とし
これらビットの値の論理積の値を出力するアンドゲート
と、前記第１及び第２のカウント手段のカウント値の両
符号ビットを入力としこれらビットの値の論理和の反転
値を出力する第１のノアゲートと、前記アンドゲートの
出力及び前記第１のノアゲートの出力を入力としこれら
の論理和の反転値を出力する第２のノアゲートとを含
み、前記第２のノアゲートの出力を前記反転回路に与え
ることを特徴とする請求項２又は３記載の演算処理装
置。

【００９２】（６）前記ビット反転手段による反転の有
無を示す情報を前記データに付加して送出する手段を更
に含むことを特徴とする請求項１〜５のいずれかに記載
の演算処理装置。

【００９３】

【発明の効果】以上説明したように本発明は、カウンタ
によって送信データを１ビット毎にアップダウン・カウ
ントした結果の符号ビットを使用して正負を判断しＤＣ
バイアスを抑制することにより、回路を構成するゲート
数を削減し回路構成を簡易化できるという効果がある。

【００９４】また、本発明では、３２ビット区間の送信
データを第１の加算回路で加算した結果を、第２の加算
回路で過去に加算した結果に対して更に加算して、レジ
スタに保存しておくのではなく、第２のカウンタで既に
送信された送信データを１ビット毎にアップダウン・カ
ウントした結果を使用しているので、回路を構成するゲ
ート数を削減し回路構成を簡易化できるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態による演算処理装置の構成
を示すブロック図である。

【図２】図１の演算処理装置のより詳細な構成を示すブ
ロック図である。

【図３】図２の演算処理装置の動作を示すタイムチャー
トの一部である。

【図４】図２の演算処理装置の動作を示すタイムチャー
トの一部である。

【図５】本発明の他の実施の形態による演算処理装置の
構成を示すブロック図である。

【図６】図１、図２又は図５中の各カウンタの内部構成
を示すブロック図である。

【図７】無線ＬＡＮのフレーム・フォーマットを示す図
である。

【図８】従来の演算処理装置の構成を示すブロック図で
ある。

【図９】図８の演算処理装置の動作を示すタイムチャー
トの一部である。

【図１０】図８の演算処理装置の動作を示すタイムチャ
ートの一部である。

【図１１】図８中の加算回路３１の内部構成の一部を示
すブロック図である。

【図１２】図８中の加算回路３１の内部構成の一部を示
すブロック図である。

【図１３】図８中の加算回路３１の内部構成の一部を示
すブロック図である。

【図１４】図８中の加算回路３１の内部構成の一部を示
すブロック図である。

【図１５】図８中の加算回路３１の内部構成の一部を示
すブロック図である。

【図１６】図８中の加算回路３１の内部構成の一部を示
すブロック図である。

【図１７】図８中の加算回路３１の内部構成の一部を示
すブロック図である。

【図１８】図８中の加算回路３２の内部構成の一部を示
すブロック図である。

【符号の説明】

１１パラレル・シリアル変換回路１２スクランブラ１３ｎビット・シフトレジスタ１４スタッフビット挿入回路１５ビット反転回路１６，１７カウンタ１８比較回路

Claims

(57)【特許請求の範囲】

【請求項１】順次入力されるｎ（ｎは正の整数、以下
同じ）ビットのデータ中のｍ（ｍは１からｎまでの全て
の数、以下同じ）番目のビットが“１”及び“０”のい
ずれか一方であるときアップカウントしかつ他方である
ときダウンカウントする第１のカウント手段と、前記デ
ータの入力前に入力されたｎビット中のｍ番目のビット
が“１”及び“０”のいずれか一方であるときアップカ
ウントしかつ他方であるときダウンカウントする第２の
カウント手段と、これら第１及び第２のカウント手段の
カウント値の符号同士が一致しているとき前記ｎビット
のデータの各ビットの値を反転するビット反転手段とを
含むことを特徴とする演算処理装置。
【請求項２】前記ビット反転手段は、前記第１及び第
２のカウント手段のカウント値の符号同士を比較する比
較回路と、この比較結果に応じて前記データの各ビット
の値を反転する反転回路とを含むことを特徴とする請求
項１記載の演算処理装置。
【請求項３】前記反転回路は、前記比較回路による比
較結果が一致を示したとき前記データの各ビットの値を
反転し、該比較結果が不一致を示したとき各ビットの値
を反転しないことを特徴とする請求項２記載の演算処理
装置。