JP3243140B2 - データ変換方式 - Google Patents

データ変換方式

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JP3243140B2
JP3243140B2 JP03069195A JP3069195A JP3243140B2 JP 3243140 B2 JP3243140 B2 JP 3243140B2 JP 03069195 A JP03069195 A JP 03069195A JP 3069195 A JP3069195 A JP 3069195A JP 3243140 B2 JP3243140 B2 JP 3243140B2
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    • H03M5/02Conversion to or from representation by pulses
    • H03M5/04Conversion to or from representation by pulses the pulses having two levels
    • H03M5/14Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
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  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Detection And Correction Of Errors (AREA)
  • Dc Digital Transmission (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、データを記録媒体へ高
密度記録したり帯域制限された伝送系にて伝送する際に
行われる、データ変換の方式に関する。
【0002】
【従来の技術】一般に、2進符号のデータ系列を高密度
に記録媒体に記録したり伝送系に伝送するために、デー
タ系列をmビット毎のブロックに区切り、変換後におい
て隣接するビット値「1」の間のビット値「0」の個数
が最小d個、最大k個、となるように、1ブロック当た
りnビットとして1あるいは複数ブロック毎に符号語に
順次変換するデータ変換方式が用いられる。このような
データ変換方式によって生成される符号語の集合はRL
L(Run Length Limited)符号と呼ばれ、これまでに多
くのRLL符号が発表されている。RLL符号に望まれ
る重要な性質の一つに直流成分のないことが挙げられる
が、これまでの高記録密度あるいは伝送用のRLL符号
には直流成分を含むものも多く、直流除去対策が必要と
なる。直流除去対策としては、特開昭58−75353
号公報や特開平4−115751号公報に開示された方
法があるが、いずれの対策も直流除去のためにビット数
の増加を生じ、所定のビットレートの下での記録媒体や
伝送系に記録あるいは伝送し得る情報データ量の減少を
もたらす。
【0003】
【発明が解決しようとする課題】そこで、本発明は、ビ
ット数の増加を伴うことなく直流成分除去のための制御
をなし得るRLL符号を生成するデータ変換方式を提供
することを目的としている。
【0004】
【課題を解決するための手段】本発明によるデータ変換
方式は、m,n,d,k,k1をm<n,d<k≦k1
関係を有する自然数とし、2進符号によって表された入
力データ系列をmビット毎のブロックに区切り、変換後
において隣接する「1」の間の「0」の個数が最小d
個、最大k個、となるように、所定の変換規則でmビッ
ト対nビットの比率で前記ブロックの1個あるいは複数
個毎に符号語に順次変換し、前記所定の変換規則による
符号語系列における所定のビット・パターンにおいて値
が「1」であってかつその値を「0」にしたときに前記
所定の変換規則では生じないビット・パターンを生じさ
せる所定のビットを制御ビットとし、前記制御ビットの
値を選択的に「0」あるいは「1」に定めることによ
り、隣接する「1」の間の「0」の個数が最小d個、最
大k1個でかつ直流成分の制御が可能な新たな符号語系
列を生成することを特徴としている。
【0005】
【作用】本発明のデータ変換方式によれば、直流除去さ
れていないRLL符号に対して、隣接する「1」の間の
「0」の最小個数はそのままで最大個数の増加を許容す
るものとして、符号語系列に所定のビット・パターンが
発生した場合に、その中の所定のビットの値として制御
ビットとして、より直流成分が減少するように制御ビッ
トを「0」あるいは「1」の一方が選択される。
【0006】
【実施例】以下、m=2,n=3,d=1,k=7の2
種類のRLL符号(以下、(1,7)RLL符号と称す
る)に本発明を適用した実施例について図に基づいて詳
細に説明する。図1は、入力データ系列から(1,7)
RLL符号へのデータ変換規則の一例を表す表を示して
おり、「X」は変換後の直前のビットの補数を表す。換
言すれば、Xは直前の符号語における当該Xの隣接ビッ
トの補数を表す。変換された符号語は「1」を反転、
「0」を非反転とした波形(NRZI波形)で記録ある
いは伝送される。図1の変換規則によれば、変換後にお
いて「0・000・00」というビット・パターンは出
現しない。但し、「・」はブロック境界に対応する位置
を示す。そこで、図1の変換規則により導かれるビット
・パターンのうちの所定のビット・パターンに同じ長さ
の「0・000・00」を含むビット・パターンを対応
させ、何れか一方を選択することを許すことにより、一
意に復号可能でかつ反転の有無が選択可能なRLL符号
とすることができる。
【0007】具体的には図2のように、図1に従って得
られる所定のビット・パターンIとこのビット・パター
ンIと同じ長さで「0・000・00」を含むビット・
パターンIIとを1対1に対応させ、アンダーラインで示
すようにこれらパターンにおける特定の位置のビットを
制御ビットとみなし、パターンIに当たる符号語への変
換の際もしくはパターンIに当たる符号語が生じた場合
は何れか一方のビット・パターンを新たな符号語ビット
・パターンとして選択することにより制御ビットの反転
を制御する。
【0008】なお、図2において、「Y」は「1」また
は「0」のどちらかであり、k1はそのビット・パター
ンを使用したときのRLL符号における隣接するビット
値「1」の間のビット値「0」の最大連続個数である。
また、図2の対応関係ではk 1=10まで示したが、そ
れ以上の値のk1についても同様に、互いに対応するビ
ット・パターンが得られる。(1,7)RLL符号にお
いては、各ビット・パターンそれぞれの出現確率があ
り、要求される条件ないしは仕様に応じて、反転制御に
使用するビット・パターンを決めれば良い。
【0009】すなわち、反転制御が行える確率を大きく
する場合には、k1の上限を大きくして多くのビット・
パターンを使用し、k1の上限が抑えられている場合
は、その条件を満足するビット・パターンのみを使用
し、反転制御が行える確率もそこで制限される。また、
ビット・パターンによって誤り伝搬長も異なるので、こ
の誤り伝搬長の条件によって使用するビット・パターン
を決めても良い。直流成分を除去するための反転の制御
の判断基準は限定されないが、例えば、波形の「H」
(高レベル)、「L」(低レベル)の各1ビットをそれ
ぞれ+1,−1として累積加算した値をDSV(Digita
l Sum Value)とし、制御ビットの前の所定位置でのDS
Vの絶対値がより小さくなるように、その制御ビットの
値を決定すれば良い。
【0010】以上の例では制御ビットの位置を「0・0
00・00」のビット・パターンの先頭から5ビット目
としたが、他の位置に定めても良く、例えば図3のよう
に先頭から2ビット目としても良い。次に、他の変換規
則による(1,7)RLL符号への本発明の適用につい
て説明する。
【0011】図4は入力データ系列から(1,7)RL
L符号を生成するための変換規則の他の例を示してお
り、「・」は変換前のブロックの境界に対応する位置を
示し、変換しようとするブロックとその次のブロックが
2ブロックの変換に対応するときは2ブロックの変換を
行い、それ以外では、変換しようとするブロックを1ブ
ロック変換するものとする。図4の場合は、変換後にお
いて「000・000」というビット・パターンが出現
しない。そこで図1の場合と同様に、図5のようにビッ
ト・パターンを対応させ、アンダーラインの付された制
御ビットによる波形系列における反転制御を可能にす
る。
【0012】反転制御に使用するビット・パターンの決
め方は図1の場合と同様である。また、制御ビットの位
置についても図1と同様に他の位置に定めても良く、例
えば図6のようにしても良い。図7に、上述したデータ
変換を実現するためのデータ変換回路の一例を示す。本
実施例では直流制御ビットの挿入間隔は一定でなく、そ
の最大間隔も制限されていないので、図7では同期信号
に必ず直流制御ビットを含ませるものとする。こうする
と、最悪でも同期信号の挿入間隔で直流除去のための波
形系列における反転制御が行われ、さらに同期信号の間
の符号語系列においても上述の如き所定のビット・パタ
ーンが出現したときにはその間の符号語系列に含まれる
直流制御ビットによって当該反転制御が適宜行われるこ
とになる。なお、同期信号は一定の間隔でRLL符号の
符号語系列に挿入されるものとし、ある同期信号中の直
流制御ビットから次の同期信号中の直流制御ビットの直
前のビットまでを1同期区間とする。また、ある直流制
御ビットから次の直流制御ビットの直前のビットまでを
1直流制御区間とする。
【0013】図7の入力信号はNRZ波形に変換された
直流成分を含むRLL符号であり、同期信号が挿入され
ているものとする。入力RLL符号について、区間DS
V計算回路11は1直流制御区間毎のDSV(区間DS
V)を計算し、累積DSV計算回路12は、先頭のビッ
トから現在までの累積DSVを出力RLL符号について
計算する。EX−ORゲート13は区間DSVの値と累
積DSVの値のそれぞれの正負の符号から反転決定信号
aを生成し、ビット・パターン検出回路14は入力RL
L符号に含まれる上記の直流制御ビットを含むビット・
パターンと同期信号とを検出する。タイミング信号発生
回路15は各回路に各種タイミング信号及び制御信号を
供給する。遅延回路16は、入力RLL符号に含まれる
直流制御ビットの入力時点から、その直流制御ビットに
対する反転制御信号bがタイミング信号発生回路15か
ら出力されるまでの時間に亘り、入力RLL符号を遅延
させる。EX−ORゲート17はタイミング信号発生回
路15からの反転制御信号bにより、遅延回路16の出
力信号を反転せしめ、直流分の低減された新たなRLL
符号語系列として出力する。
【0014】図8は、図7のデータ変換回路の動作例を
示すタイミング・チャートである。タイミング信号発生
回路15は、ビット・パターン検出回路14からの同期
信号検出パルスcにより内部動作を同期区間に同期させ
る。タイミング信号発生回路15はまた、ビット・パタ
ーン検出パルスdに応答して区間DSV計算回路11を
リセットするとともにEX−ORゲート13の出力を内
部に取り込む。このときのEX−ORゲート13の出力
aは、リセットされる前の区間DSV値と累積DSV値
の各々の正負の符号から図9にしたがって生成した反転
決定信号aとなっており、「1」(高レベル)で非反
転、「0」(低レベル)で反転を示している。取り込ま
れた反転決定信号aは、少なくともその反転決定信号に
よって生成された反転制御信号bが出力されるまでは、
タイミング信号発生回路15に保持される。累積DSV
計算回路12は、初期リセットの後の先頭ビットから現
在に至るまでの累積DSVを出力RLL符号について計
算するとともにその値を記憶しており、区間DSV計算
回路11のリセット時に図9にしたがって区間DSVと
累積DSVとの加算又は減算を行い、記憶すべき累積D
SVを更新する。タイミング信号発生回路15は、取り
込んだ反転決定信号aにしたがって、入力RLL符号に
対して1同期区間に所定の時間を加えた遅延時間で、反
転は「1」、非反転は「0」とした反転制御信号bを出
力する。この遅延時間を1同期区間以上とするのは、各
同期区間に含まれる直流制御ビットの数及び位置によら
ず、各直流制御区間毎にその直流制御区間の終端をDS
V評価点として直流制御ビットの値が決定できるように
するためである。タイミング信号発生回路15が反転制
御信号bを出力するとき、前述のように遅延回路16か
らはこの遅延時間に合わせて対応する直流制御ビットが
出力され、EX−ORゲート17によって直流制御区間
毎に反転あるいは非反転されて出力される。
【0015】次に、図9の反転決定と累積DSVの計算
について説明する。本実施例では、各直流制御区間にお
いてその直流制御区間の先頭の直流制御ビットだけの値
を変えることにより直流制御を行っている。すなわち、
DSVの絶対値がより小さくなるように、各直流制御区
間毎にその直流制御区間全体の波形を反転するか否かを
決定する。各直流制御区間毎のDSVは反転によって絶
対値は変わらず正負の符号のみが変わるので、累積DS
Vと同符号の時は反転、異符号の時は非反転とすれば、
その直流制御区間の終端での累積DSVの絶対値がより
小さくなるように選択したことになる。累積DSVは、
出力RLL符号に対して直流制御区間毎にそのDSV値
を累積加算してその値を更新していくが、出力RLL符
号において反転された直流制御区間のDSV値は区間D
SV計算回路11による区間DSV値とは正負の符号が
逆になるので、更新の際の演算を、その直流制御区間が
反転の場合は「累積DSV(A)−区間DSV
(B)」、非反転の場合は「累積DSV(A)+区間D
SV(B)」とする。
【0016】なお、特開平4−115751号公報に開
示された直流除去法では、ある一定間隔で確実に反転制
御を行うのに対し、本発明による直流除去法では符号語
系列のなかに確率的に反転制御が生じるものであるが、
本発明による直流除去法で十分である場合が多く、有用
であると言える。上記実施例では、図1や図4の変換規
則を用いたが、上述した趣旨と同様の他の変換規則を用
いても良い。また上記実施例では、m,n,d,kをそ
れぞれ2,3,1,7としたが、これらが他の値であっ
ても本発明は適用可能である。
【0017】
【発明の効果】以上のように本発明によれば、直流成分
を含むRLL符号の符号語系列において、所定のビット
・パターンが発生したとき、その中の所定のビットを制
御ビットとして、波形系列における直流分がより減少す
るように、制御ビットの値として「0」あるいは「1」
を選択することにより、ビット数の増加なしに直流除去
されたRLL符号を得ることができる。また、元の値が
「1」でその値を「0」にしたときに上記の直流成分を
含むRLL符号の変換規則では生じないビット・パター
ンを生じさせるビットを制御ビットとしているので、制
御ビットの値を「0」としたときに他の符号語と同一の
パターンとなることがなく、一意に復号可能である。
【図面の簡単な説明】
【図1】 本発明を適用するRLL符号変換規則の一例
を示す図表。
【図2】 図1の変換規則により得られる「0・000
・10」の符号語ビット・パターンI及びこのパターン
の制御ビットの値を変えて得られる符号語ビット・パタ
ーンIIを示す図。
【図3】 図1の変換規則により得られる「0・100
・00」の符号語ビット・パターンI及びこのパターン
の制御ビットの値を変えて得られる符号語ビット・パタ
ーンIIを示す図。
【図4】 本発明を適用するRLL符号変換規則の他の
例を示す図表。
【図5】 図4の変換規則により得られる「000・1
00」の符号語ビット・パターンI及びこのパターンの
制御ビットの値を変えて得られる符号語ビット・パター
ンIIを示す図。
【図6】 図4の変換規則により得られる「001・0
00」の符号語ビット・パターンI及びこのパターンの
制御ビットの値を変えて得られる符号語ビット・パター
ンIIを示す図。
【図7】 本発明によるデータ変換装置の構成を示すブ
ロック図。
【図8】 図7のデータ変換装置の動作を示すタイムチ
ャート。
【図9】 図7のデータ変換装置における反転決定及び
累積DSVの計算の態様を示す図表。
【符号の説明】 11 区間DSV計算回路 12 累積DSV計算回路 13,17 EX−ORゲート 14 ビット・パターン検出回路 15 タイミング信号発生回路 16 遅延回路 a 反転決定信号 b 反転制御信号

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 m,n,d,k,k1 をm<n,d<k
    ≦k1 の関係を有する自然数とし、2進符号によって表
    された入力データ系列をmビット毎のブロックに区切
    り、変換後において隣接する「1」の間の「0」の個数
    が最小d個、最大k個、となるように、所定の変換規則
    でmビット対nビットの比率で前記ブロックの1個ある
    いは複数個毎に符号語に順次変換し、前記所定の変換規
    則による符号語系列における所定のビット・パターンに
    おいて値が「1」であってかつその値を「0」にしたと
    きに前記所定の変換規則では生じないビット・パターン
    を生じさせる所定のビットを制御ビットとし、前記制御
    ビットの値を選択的に「0」あるいは「1」に定めるこ
    とにより、隣接する「1」の間の「0」の個数が最小d
    個、最大k1 個でかつ直流成分の制御が可能な新たな符
    号語系列を生成することを特徴とするデータ変換方式。
  2. 【請求項2】 前記m,n,d,kをそれぞれ2,3,
    1,7とし、各ブロックの2ビットで表される4種類の
    情報を第1ないし第4情報とし、表1の変換規則で符号
    語に順次変換し、変換後において前記制御ビットを選択
    的に「0」にしたときに「0・000・00」のビット
    ・パターンが生じることを特徴とする請求項1記載のデ
    ータ変換方式。 【表1】 但し、「・」は変換前のブロックの境界に対応する位置
    を示し、「X」は変換後の符号語における直前のビット
    の補数を表し、a,b,c,dは互いに異なる1から4
    の整数のいずれかが割り当てられる。
  3. 【請求項3】 前記m,n,d,kをそれぞれ2,3,
    1,7とし、前記入力データ系列における各ブロックの
    2ビットで表される4種類の情報を第1ないし第4情報
    とし、表2の変換規則で符号語に順次変換し、変換後に
    おいて前記制御ビットを選択的に「0」にしたときに
    「000・000」のビット・パターンが生じることを
    特徴とする請求項1記載のデータ変換方式。 【表2】 但し、「・」は変換前のブロックの境界に対応する位置
    を示し、変換しようとするブロックとその次のブロック
    が2ブロックの変換に対応するときは2ブロックの変換
    を行い、それ以外では、変換しようとするブロックを1
    ブロック変換する。
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