JPH0537389A - デイジタル変調装置 - Google Patents
デイジタル変調装置Info
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- JPH0537389A JPH0537389A JP19024591A JP19024591A JPH0537389A JP H0537389 A JPH0537389 A JP H0537389A JP 19024591 A JP19024591 A JP 19024591A JP 19024591 A JP19024591 A JP 19024591A JP H0537389 A JPH0537389 A JP H0537389A
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Abstract
(57)【要約】
【目的】 直流成分および同一ビットの連続を抑えるこ
とができるディジタル変調装置を提供する。 【構成】 入力信号ａはランダム信号発生器１５によっ
て発生するランダム信号ｂによってＭＯＤ２加算され
る。スクランブルされた信号ｃ，ｄは、冗長ビット付加
回路１３にてｎビットごとのブロックに分割され、ｅ，
ｆに示すようにその先頭に冗長ビットが付加され、ｇに
示すようにＮＲＺＩ変換される。この信号をブロックデ
ータと呼ぶ。このブロックデータは、１ブロック分のブ
ロックデータをメモリできるバッファメモリ１６と、Ｄ
ＳＶ計測制御回路１７に送られる。ＤＳＶ計測制御回路
１７では、変調された前ブロックデータ終端でのＤＳＶ
を記憶しており、現在のブロックデータの表パターンｇ
と裏パターンｈを出力した場合のＤＳＶを計算し、ＤＳ
Ｖの絶対値が小さくなるように、バッファメモリ１６に
記憶されているブロックデータを反転するかしないかを
判断し、スイッチ１８の切換えによっていずれかを選択
的に出力する。
とができるディジタル変調装置を提供する。 【構成】 入力信号ａはランダム信号発生器１５によっ
て発生するランダム信号ｂによってＭＯＤ２加算され
る。スクランブルされた信号ｃ，ｄは、冗長ビット付加
回路１３にてｎビットごとのブロックに分割され、ｅ，
ｆに示すようにその先頭に冗長ビットが付加され、ｇに
示すようにＮＲＺＩ変換される。この信号をブロックデ
ータと呼ぶ。このブロックデータは、１ブロック分のブ
ロックデータをメモリできるバッファメモリ１６と、Ｄ
ＳＶ計測制御回路１７に送られる。ＤＳＶ計測制御回路
１７では、変調された前ブロックデータ終端でのＤＳＶ
を記憶しており、現在のブロックデータの表パターンｇ
と裏パターンｈを出力した場合のＤＳＶを計算し、ＤＳ
Ｖの絶対値が小さくなるように、バッファメモリ１６に
記憶されているブロックデータを反転するかしないかを
判断し、スイッチ１８の切換えによっていずれかを選択
的に出力する。
Description
【０００１】
【産業上の利用分野】この発明はディジタルデータを記
録するときに用いられるディジタル変調に関し、特に直
流成分および同一ビットの連続を抑えることができるデ
ィジタル変調装置に関する。
録するときに用いられるディジタル変調に関し、特に直
流成分および同一ビットの連続を抑えることができるデ
ィジタル変調装置に関する。
【０００２】
【従来の技術】従来、一般的なディジタルＶＴＲの変調
方式として、たとえばＮＲＺＩ（Ｎｏｎ−Ｒｅｔｕｒｍ
ｔｏ Ｚｅｒｏ Ｉｎｖｅｒｔｅｄ）変調が挙げられ
る。図１０にこの変調方式のタイミング図を示す。この
変調方式は、入力信号ａ，ｂが“１”であればその信号
を反転させ、“０”であればその状態を保つ変調方式
で、ｃ，ｄが変調出力となる。復調時には、変調出力
ｃ，ｄすなわち再生信号が反転している部分を“１”
に、反転していない部分を“０”に対応させることによ
り、復調信号ｅ，ｆ、すなわち入力信号を再現する。
方式として、たとえばＮＲＺＩ（Ｎｏｎ−Ｒｅｔｕｒｍ
ｔｏ Ｚｅｒｏ Ｉｎｖｅｒｔｅｄ）変調が挙げられ
る。図１０にこの変調方式のタイミング図を示す。この
変調方式は、入力信号ａ，ｂが“１”であればその信号
を反転させ、“０”であればその状態を保つ変調方式
で、ｃ，ｄが変調出力となる。復調時には、変調出力
ｃ，ｄすなわち再生信号が反転している部分を“１”
に、反転していない部分を“０”に対応させることによ
り、復調信号ｅ，ｆ、すなわち入力信号を再現する。
【０００３】
【発明が解決しようとする課題】従来の上記ＮＲＺＩ変
調では、データに“０”の連続があると、その連続プラ
ス１ビット分、ＮＲＺＩ変調したデータに、同一ビット
の連続が生じる。その結果、セルフクロックでクロック
抽出を行なう際、誤差が大きくなり、データに対してク
ロックがずれてしまう現象（ビットスリップ）が生じ
る。また、データに直流成分が多くなると、ロータリー
トンランス、イコライザ等の特性により、再生波形に歪
みが生じ、変調される信号に誤りが発生しやすくなる。
調では、データに“０”の連続があると、その連続プラ
ス１ビット分、ＮＲＺＩ変調したデータに、同一ビット
の連続が生じる。その結果、セルフクロックでクロック
抽出を行なう際、誤差が大きくなり、データに対してク
ロックがずれてしまう現象（ビットスリップ）が生じ
る。また、データに直流成分が多くなると、ロータリー
トンランス、イコライザ等の特性により、再生波形に歪
みが生じ、変調される信号に誤りが発生しやすくなる。
【０００４】これを解決する方法として、スクランブル
ドＮＲＺＩ方式がある。この方式によれば、データにＭ
系列のランダム信号（以下単にランダム信号と呼ぶ）を
ＭＯＤ２加算して、同一ビットの連続および直流成分を
抑圧して記憶する。再生時には、同一のランダム信号を
同一タイミングでＭＯＤ２加算して、もとのデータを得
る。しかしながら、スクランブルドＮＲＺＩ変調におい
ては、同一ビットの連続および直流成分は、ランダム信
号の関係に依存しており、完全に直流成分の発生を抑圧
することは不可能であった。
ドＮＲＺＩ方式がある。この方式によれば、データにＭ
系列のランダム信号（以下単にランダム信号と呼ぶ）を
ＭＯＤ２加算して、同一ビットの連続および直流成分を
抑圧して記憶する。再生時には、同一のランダム信号を
同一タイミングでＭＯＤ２加算して、もとのデータを得
る。しかしながら、スクランブルドＮＲＺＩ変調におい
ては、同一ビットの連続および直流成分は、ランダム信
号の関係に依存しており、完全に直流成分の発生を抑圧
することは不可能であった。
【０００５】また、特開平２−９６９８２には、Ｍスク
ランブル回路が開示されている。同公報によれば、ラン
ダム信号を複数用意して同一ビットの連続および直流成
分が最良の条件になるランダム信号を選択してデータに
ＭＯＤ２加算が行なわれる。同時に、選択されたランダ
ム信号に対応する情報が付加されて変調が行なわれる。
再生時には、付加された情報をもとにランダム信号を選
択し、再生信号とＭＯＤ２加算することにより、もとの
データが再現される。しかしながら、同方式において
も、再生時において付加された情報に誤りが生じると、
誤ったランダム信号が選択され、誤りの伝搬が発生する
という問題がある。
ランブル回路が開示されている。同公報によれば、ラン
ダム信号を複数用意して同一ビットの連続および直流成
分が最良の条件になるランダム信号を選択してデータに
ＭＯＤ２加算が行なわれる。同時に、選択されたランダ
ム信号に対応する情報が付加されて変調が行なわれる。
再生時には、付加された情報をもとにランダム信号を選
択し、再生信号とＭＯＤ２加算することにより、もとの
データが再現される。しかしながら、同方式において
も、再生時において付加された情報に誤りが生じると、
誤ったランダム信号が選択され、誤りの伝搬が発生する
という問題がある。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、直流成分および同一ビットの連
続を抑えることができ、かつ誤りの伝搬が生じないディ
ジタル変調装置を提供することを目的とする。
ためになされたもので、直流成分および同一ビットの連
続を抑えることができ、かつ誤りの伝搬が生じないディ
ジタル変調装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るディジタ
ル変調装置は、ディジタルデータをｎビットのブロック
に分割する分割手段と、分割されたｎビットのデータの
先頭に冗長ビットを付加する付加手段と、付加すること
によって生成された（ｎ＋１）ビットデータをＮＲＺＩ
変換した表パターン（第１の変換データ）と裏パターン
（第２の変換データを作成する変換手段と、第１および
第２の変換データのうち、ブロック終端での直流成分の
絶対値が小さくなるように、第１および第２のいずれか
の変換データを選択して出力する選択手段と、選択され
たデータを逆ＮＲＺＩ変換する逆ＮＲＺＩ変換手段と、
逆ＮＲＺＩ変換されたデータのうち、付加された冗長ビ
ットに相当するデータを削除する削除手段とを含む。
ル変調装置は、ディジタルデータをｎビットのブロック
に分割する分割手段と、分割されたｎビットのデータの
先頭に冗長ビットを付加する付加手段と、付加すること
によって生成された（ｎ＋１）ビットデータをＮＲＺＩ
変換した表パターン（第１の変換データ）と裏パターン
（第２の変換データを作成する変換手段と、第１および
第２の変換データのうち、ブロック終端での直流成分の
絶対値が小さくなるように、第１および第２のいずれか
の変換データを選択して出力する選択手段と、選択され
たデータを逆ＮＲＺＩ変換する逆ＮＲＺＩ変換手段と、
逆ＮＲＺＩ変換されたデータのうち、付加された冗長ビ
ットに相当するデータを削除する削除手段とを含む。
【０００８】
【作用】ＮＲＺＩ変換手段によって変換された第１およ
び第２の変換データのうち、ブロック単位の直流成分の
絶対値が小さくなるよう第１および第２の変換データの
うちいずれかの変換データが選択されるため、ＤＳＶ
（Ｄｉｇｉｔａｌ ＳｕｍＶａｒｉａｔｉｏｎ）の片寄
りを抑えることができる。
び第２の変換データのうち、ブロック単位の直流成分の
絶対値が小さくなるよう第１および第２の変換データの
うちいずれかの変換データが選択されるため、ＤＳＶ
（Ｄｉｇｉｔａｌ ＳｕｍＶａｒｉａｔｉｏｎ）の片寄
りを抑えることができる。
【０００９】本発明によるディジタル変調装置は、ＮＲ
ＺＩ変換の性質である反転部分に情報を持たせ、その反
転が正から負、負から正のどちらでも構わない点に着目
したものである。本変調装置の原理を図１および図２を
参照して以下に詳細に説明する。
ＺＩ変換の性質である反転部分に情報を持たせ、その反
転が正から負、負から正のどちらでも構わない点に着目
したものである。本変調装置の原理を図１および図２を
参照して以下に詳細に説明する。
【００１０】図１および図２を参照して、入力信号をａ
とすると、この信号をｎビットごとにブロック分割す
る。図１ではｎ＝５としている。次に分割したブロック
の先頭に１ビットの冗長ビットを付加し、ｎ＋１ビット
を１ブロックとする。冗長ビット付加後の信号をｂ，ｃ
に示す。この信号をＮＲＺＩ変換するとｄおよび、その
反転パターンとしてｆのような２通りの信号を得ること
ができる。ここでｄを表パターン、ｆを裏パターンとす
る。この例では冗長ビットとして“１”を挿入したた
め、表パターン、裏パターンどちらもブロックの境界で
反転した信号となっている。
とすると、この信号をｎビットごとにブロック分割す
る。図１ではｎ＝５としている。次に分割したブロック
の先頭に１ビットの冗長ビットを付加し、ｎ＋１ビット
を１ブロックとする。冗長ビット付加後の信号をｂ，ｃ
に示す。この信号をＮＲＺＩ変換するとｄおよび、その
反転パターンとしてｆのような２通りの信号を得ること
ができる。ここでｄを表パターン、ｆを裏パターンとす
る。この例では冗長ビットとして“１”を挿入したた
め、表パターン、裏パターンどちらもブロックの境界で
反転した信号となっている。
【００１１】ｅ，ｇに表パターン、裏パターンそれぞれ
を変調出力した場合のブロック終端でのＤＳＶを示す。
これを見ると、ＤＳＶに大きな片寄りが生じている。こ
の表パターン、裏パターンを逆ＮＲＺＩ変換したものは
全く同じ信号になり、ｈ，ｉとなる。これは当然、ｂ，
ｃを完全に復元できることを意味している。
を変調出力した場合のブロック終端でのＤＳＶを示す。
これを見ると、ＤＳＶに大きな片寄りが生じている。こ
の表パターン、裏パターンを逆ＮＲＺＩ変換したものは
全く同じ信号になり、ｈ，ｉとなる。これは当然、ｂ，
ｃを完全に復元できることを意味している。
【００１２】図２のｊは、本変調方式の記録パターンを
示したもので、ブロック終端でのＤＳＶの絶対値が小さ
くなるように、ブロックごとに表パターン、裏パターン
を選択して変調出力としている。こうすることにより、
ｋに示すように、ＤＳＶの片寄りを抑えることができ
る。
示したもので、ブロック終端でのＤＳＶの絶対値が小さ
くなるように、ブロックごとに表パターン、裏パターン
を選択して変調出力としている。こうすることにより、
ｋに示すように、ＤＳＶの片寄りを抑えることができ
る。
【００１３】このようにして変調した場合、ブロックの
境界部分で、表パターンから裏パターン、または裏パタ
ーンから表パターンに切換わると、冗長ビット“１”を
付加したことによる反転がなくなり、逆ＮＲＺＩ変換す
るとｍ，ｎに示すように、冗長ビットの“１”が“０”
に変化してしまい、ｂ，ｃを完全に復元することはでき
ないが、ｂに示すように、冗長ビットを削除することに
より、入力信号を再現することができる。
境界部分で、表パターンから裏パターン、または裏パタ
ーンから表パターンに切換わると、冗長ビット“１”を
付加したことによる反転がなくなり、逆ＮＲＺＩ変換す
るとｍ，ｎに示すように、冗長ビットの“１”が“０”
に変化してしまい、ｂ，ｃを完全に復元することはでき
ないが、ｂに示すように、冗長ビットを削除することに
より、入力信号を再現することができる。
【００１４】変調時に付加する冗長ビットは、“０”で
も構わない。冗長ビットとして“０”を付加した場合、
ＮＲＺＩ変換後の表パターン、裏パターンは、ブロック
の境界で反転しない。これを、本変調方式で表パター
ン、裏パターンをブロックごとに選択すると、表パター
ンと裏パターンの切替わり部分で反転が生じ、これを逆
ＮＲＺＩ変換すると、冗長ビットが“０”から“１”に
変化する。これをｎからｐへの処理と同様、冗長ビット
を削除することにより、入力信号を再現できる。また、
この冗長ビットに誤りが生じても、再生時には何の意味
もないビットであるため、誤りが伝搬することはない。
も構わない。冗長ビットとして“０”を付加した場合、
ＮＲＺＩ変換後の表パターン、裏パターンは、ブロック
の境界で反転しない。これを、本変調方式で表パター
ン、裏パターンをブロックごとに選択すると、表パター
ンと裏パターンの切替わり部分で反転が生じ、これを逆
ＮＲＺＩ変換すると、冗長ビットが“０”から“１”に
変化する。これをｎからｐへの処理と同様、冗長ビット
を削除することにより、入力信号を再現できる。また、
この冗長ビットに誤りが生じても、再生時には何の意味
もないビットであるため、誤りが伝搬することはない。
【００１５】
【実施例】図３にこの発明に係るディジタル変調器の要
部を示すブロック図を、図４にタイミング図の一例を示
す。なお、図４においてｎ＝５としている。
部を示すブロック図を、図４にタイミング図の一例を示
す。なお、図４においてｎ＝５としている。
【００１６】図３および図４を参照して、入力信号ａ
は、ランダム信号発生器１５によって発生するランダム
信号ｂによってＭＯＤ２加算（スクランブル）される。
スクランブルされた信号ｃ，ｄは、冗長ビット付加回路
１３にてｎビットごとのブロックに分割され、ｅ，ｆに
示すように、その先頭に冗長ビットが付加され、ｇに示
すようにＮＲＺＩ変換される。以下この信号をブロック
データと呼ぶ。なお、図４では、冗長ビットとして
“１”を付加しているが、“０”を付加しても構わな
い。
は、ランダム信号発生器１５によって発生するランダム
信号ｂによってＭＯＤ２加算（スクランブル）される。
スクランブルされた信号ｃ，ｄは、冗長ビット付加回路
１３にてｎビットごとのブロックに分割され、ｅ，ｆに
示すように、その先頭に冗長ビットが付加され、ｇに示
すようにＮＲＺＩ変換される。以下この信号をブロック
データと呼ぶ。なお、図４では、冗長ビットとして
“１”を付加しているが、“０”を付加しても構わな
い。
【００１７】このブロックデータは、１ブロック分のブ
ロックデータをメモリできるバッファメモリ１６と、Ｄ
ＳＶ計測制御回路１７に送られる。ＤＳＶ計測制御回路
１７では、変調された、前ブロックデータ終端でのＤＳ
Ｖを記憶しており、現在のブロックデータの表パターン
ｇと裏パターンｈを出力した場合のＤＳＶを計算する。
そしてＤＳＶの絶対値が小さくなるように、バッファメ
モリ１６にメモリされているブロックデータを反転する
（裏パターンを選択する）かしないか（表パターンを選
択する）を判断し、スイッチ１８の切換えによって裏パ
ターンか表パターンかを選択的に出力する。
ロックデータをメモリできるバッファメモリ１６と、Ｄ
ＳＶ計測制御回路１７に送られる。ＤＳＶ計測制御回路
１７では、変調された、前ブロックデータ終端でのＤＳ
Ｖを記憶しており、現在のブロックデータの表パターン
ｇと裏パターンｈを出力した場合のＤＳＶを計算する。
そしてＤＳＶの絶対値が小さくなるように、バッファメ
モリ１６にメモリされているブロックデータを反転する
（裏パターンを選択する）かしないか（表パターンを選
択する）を判断し、スイッチ１８の切換えによって裏パ
ターンか表パターンかを選択的に出力する。
【００１８】ただし、パターン内の“１”と“０”個数
が同じ場合、および前ブロックデータ終端でのＤＳＶが
０の場合は、どちらのパターンを選択しても、次のブロ
ックデータ終端でのＤＳＶの絶対値は同じなので、ブロ
ック間で反転するパターンを選択する。同期信号発生回
路１２で発生する同期信号は、これら複数のブロックデ
ータの先頭に付加される。すなわち、１つの同期ブロッ
クの中に複数個のｎ＋１ビットのブロックデータが含ま
れている構成となる。
が同じ場合、および前ブロックデータ終端でのＤＳＶが
０の場合は、どちらのパターンを選択しても、次のブロ
ックデータ終端でのＤＳＶの絶対値は同じなので、ブロ
ック間で反転するパターンを選択する。同期信号発生回
路１２で発生する同期信号は、これら複数のブロックデ
ータの先頭に付加される。すなわち、１つの同期ブロッ
クの中に複数個のｎ＋１ビットのブロックデータが含ま
れている構成となる。
【００１９】次に図５および図６を参照して復調時の信
号の処理について説明する。図５に復調器のブロック図
を、図６にタイミング図の一例を示す。
号の処理について説明する。図５に復調器のブロック図
を、図６にタイミング図の一例を示す。
【００２０】入力された再生信号ａは、同期検出回路２
２にてその同期信号が検出され、冗長ビット削除タイミ
ング発生回路２４にて、冗長ビットが挿入されている場
所を示すタイミングパルスが作られる。一方再生信号ａ
は、ｂ，ｃに示すようにラッチ２１およびＭＯＤ１によ
り逆ＮＲＺＩ変換され、冗長ビット削除回路２３に送ら
れる。逆ＮＲＺＩ変換された信号ｂ，ｃは、図４の変調
時における冗長ビット付加後の信号ｂ，ｆと完全に一致
せず、ブロックデータの先頭に変調時の表パターンと裏
パターンの切換えによって生じる誤りが発生する。
２にてその同期信号が検出され、冗長ビット削除タイミ
ング発生回路２４にて、冗長ビットが挿入されている場
所を示すタイミングパルスが作られる。一方再生信号ａ
は、ｂ，ｃに示すようにラッチ２１およびＭＯＤ１によ
り逆ＮＲＺＩ変換され、冗長ビット削除回路２３に送ら
れる。逆ＮＲＺＩ変換された信号ｂ，ｃは、図４の変調
時における冗長ビット付加後の信号ｂ，ｆと完全に一致
せず、ブロックデータの先頭に変調時の表パターンと裏
パターンの切換えによって生じる誤りが発生する。
【００２１】しかし、冗長ビット削除回路２３で冗長ビ
ット削除タイミング発生回路２４からのタイミングパル
スに従って、冗長ビットを削除することにより、ｄ，ｅ
に示すように、図４の変調時における冗長ビットの付加
前の信号ｃ，ｄ（スクランブル後の信号）と一致させる
ことができる。さらに、変調時と同じランダム信号ｆを
同一タイミングでＭＯＤ２加算（デスクランブル）すれ
ば、ｇに示すようにもとの信号を再現することができ
る。
ット削除タイミング発生回路２４からのタイミングパル
スに従って、冗長ビットを削除することにより、ｄ，ｅ
に示すように、図４の変調時における冗長ビットの付加
前の信号ｃ，ｄ（スクランブル後の信号）と一致させる
ことができる。さらに、変調時と同じランダム信号ｆを
同一タイミングでＭＯＤ２加算（デスクランブル）すれ
ば、ｇに示すようにもとの信号を再現することができ
る。
【００２２】また、図７および図８に示すように、入力
信号ａ，ｂをスクランブルする前に、ｃ，ｄに示すよう
に冗長ビットを付加してＮＲＺＩ変換し（ｅ）、ランダ
ム信号ｆと反転したランダム信号ｈでスクランブルする
ことにより、表パターンｇと裏パターンｉを作り、どち
らかを選択することにより、ｊとして変調出力する方法
などが考えられるが、再生時には何の意味も持たない冗
長ビットを、変調時に付加することには変わりがない。
この場合、再生信号ｍをまずランダム信号ｎでデスクラ
ンブルした後（ｂ）、逆ＮＲＺＩ変換し（ｑ，ｒ）、冗
長ビットを削除すれば、入力信号を再現できる（ｓ，
ｔ）。
信号ａ，ｂをスクランブルする前に、ｃ，ｄに示すよう
に冗長ビットを付加してＮＲＺＩ変換し（ｅ）、ランダ
ム信号ｆと反転したランダム信号ｈでスクランブルする
ことにより、表パターンｇと裏パターンｉを作り、どち
らかを選択することにより、ｊとして変調出力する方法
などが考えられるが、再生時には何の意味も持たない冗
長ビットを、変調時に付加することには変わりがない。
この場合、再生信号ｍをまずランダム信号ｎでデスクラ
ンブルした後（ｂ）、逆ＮＲＺＩ変換し（ｑ，ｒ）、冗
長ビットを削除すれば、入力信号を再現できる（ｓ，
ｔ）。
【００２３】次に、この発明に係る変調装置における効
果について説明する。図９はｎ＝８（１ブロック９ビッ
ト）の場合のＤＳＶおよび同一ビットの連続の最悪パタ
ーンを示す図である。
果について説明する。図９はｎ＝８（１ブロック９ビッ
ト）の場合のＤＳＶおよび同一ビットの連続の最悪パタ
ーンを示す図である。
【００２４】ＤＳＶの最悪パターンとして表パターン
ａ，裏パターンｂのようなデータが来た場合、この発明
に係る変調装置のアルゴリズムによると、変調出力とし
てｃが得られる。したがって、ブロック終端でのＤＳＶ
の絶対値をＤｂｌｏｃｋ、ビットごとのＤＳＶ絶対値を
Ｄｂｉｔとすると、ｎ＝８の場合、Ｄｂｌｏｃｋの最大
値は９、Ｄｂｉｔの最大値は１３となり、これを一般化
すると次の式が成り立つ。
ａ，裏パターンｂのようなデータが来た場合、この発明
に係る変調装置のアルゴリズムによると、変調出力とし
てｃが得られる。したがって、ブロック終端でのＤＳＶ
の絶対値をＤｂｌｏｃｋ、ビットごとのＤＳＶ絶対値を
Ｄｂｉｔとすると、ｎ＝８の場合、Ｄｂｌｏｃｋの最大
値は９、Ｄｂｉｔの最大値は１３となり、これを一般化
すると次の式が成り立つ。
【００２５】 Ｄｂｌｏｃｋ≦ｎ＋１ Ｄｂｉｔ＜３（ｎ＋１）／２ また、同一ビットの連続の最悪パターンとして表パター
ンｆ，裏パターンｇのようなデータが来た場合、変調出
力としてｈが得られる。同一ビットの連続数をＲＬとす
ると、ｎ＝８の場合、ＲＬの最大値は２１となり、これ
を一般的すると次の式が成り立つ。
ンｆ，裏パターンｇのようなデータが来た場合、変調出
力としてｈが得られる。同一ビットの連続数をＲＬとす
ると、ｎ＝８の場合、ＲＬの最大値は２１となり、これ
を一般的すると次の式が成り立つ。
【００２６】ＲＬ＜（５ｎ＋３）／２ すなわち、ｎの値によってＤｂｌｏｃｋ、Ｄｂｉｔ、Ｒ
Ｌを制限することが可能で、ｎを直流成分および同一ビ
ットの連続による誤りが生じにくい範囲に制限されるよ
うに設定すれば、より少ない冗長度で変調することがで
きる。
Ｌを制限することが可能で、ｎを直流成分および同一ビ
ットの連続による誤りが生じにくい範囲に制限されるよ
うに設定すれば、より少ない冗長度で変調することがで
きる。
【００２７】なお、上記実施例ではｎ＝５およびｎ＝８
の場合の例について説明したが、直流成分および同一ビ
ットの連続による誤りが発生しにくい範囲にｎを設定す
ることにより、より少ない冗長度で直流成分および同一
ビットの連続を抑えることができる。たとえば、ｎ＝２
４に設定した場合を例にとると、冗長度は次の式で表わ
される。
の場合の例について説明したが、直流成分および同一ビ
ットの連続による誤りが発生しにくい範囲にｎを設定す
ることにより、より少ない冗長度で直流成分および同一
ビットの連続を抑えることができる。たとえば、ｎ＝２
４に設定した場合を例にとると、冗長度は次の式で表わ
される。
【００２８】（１−（ｎ／（ｎ＋１）））×１００ すなわち、（１−２４／２５）×１００＝４％となる。
【００２９】記録密度比ＤＲ（Ｄｅｎｓｉｔｙ Ｒａｔ
ｉｏ）は、ｎ／（ｎ＋１）で表わされる。すなわち２４
／２５＝０．９６となる。また、記録再生時の信号ート
も（ｎ＋１）／ｎ倍すなわち約１．０４倍となり、信号
レートの上昇を最小限に抑えて変調することができる。
ｉｏ）は、ｎ／（ｎ＋１）で表わされる。すなわち２４
／２５＝０．９６となる。また、記録再生時の信号ート
も（ｎ＋１）／ｎ倍すなわち約１．０４倍となり、信号
レートの上昇を最小限に抑えて変調することができる。
【００３０】さらに、回路規模もＲＯＭテーブル参照法
を利用した従来のブロック変調方式と比較して、小規模
な回路構成で実現できる。
を利用した従来のブロック変調方式と比較して、小規模
な回路構成で実現できる。
【００３１】
【発明の効果】以上のようにこの発明によれば、ＮＲＺ
Ｉ変換手段によって作成された第１および第２の変換デ
ータのうち、ブロック終端での直流成分の絶対値が小さ
くなるように第１および第２の変換データのうちのいず
れかが選択されるため、ＤＳＶの片寄りを抑えることが
できる。その結果、直流成分および同一ビットの連続を
抑えることができる。また、選択された第１または第２
の変換データが逆ＮＲＺＩ変換され、付加された冗長ビ
ットに相当するデータが削除されるため、この冗長ビッ
トに誤りが生じても、再生時には何の意味も持たないビ
ットであるため、誤りが伝搬することはない。その結
果、直流成分および同一ビットの連続が抑えられ、かつ
誤りが伝搬することのないディジタル変調装置を提供で
きる。
Ｉ変換手段によって作成された第１および第２の変換デ
ータのうち、ブロック終端での直流成分の絶対値が小さ
くなるように第１および第２の変換データのうちのいず
れかが選択されるため、ＤＳＶの片寄りを抑えることが
できる。その結果、直流成分および同一ビットの連続を
抑えることができる。また、選択された第１または第２
の変換データが逆ＮＲＺＩ変換され、付加された冗長ビ
ットに相当するデータが削除されるため、この冗長ビッ
トに誤りが生じても、再生時には何の意味も持たないビ
ットであるため、誤りが伝搬することはない。その結
果、直流成分および同一ビットの連続が抑えられ、かつ
誤りが伝搬することのないディジタル変調装置を提供で
きる。
【図１】この発明に係る変調装置の原理を説明するタイ
ミング図の一例である。
ミング図の一例である。
【図２】この発明に係る変調装置の原理を説明するタイ
ミング図の一例である。
ミング図の一例である。
【図３】この発明に係る変調装置の要部を示すブロック
図である。
図である。
【図４】変調時のタイミング図の一例を示す図である。
【図５】この発明に係る変調装置の復調時のブロック図
の一例である。
の一例である。
【図６】復調時のタイミング図の一例である。
【図７】変調時および復調時のタイミング図の他の一例
である。
である。
【図８】変調時および復調時のタイミング図の他の一例
である。
である。
【図９】この発明に係る変調装置のＤＳＶおよび同一ビ
ットの連続の最悪パターンを示す図である。
ットの連続の最悪パターンを示す図である。
【図１０】従来のＮＲＺＩ変調のタイミング図である。
１１ ラッチ １２ 同期信号発生回路 １３ 冗長ビット付加回路 １４ 冗長ビット付加タイミング発生回路 １５ ランダム信号発生回路 １６ バッファメモリ １７ ＤＳＶ計測制御回路 １８ スイッチ
Claims (1)
- 【特許請求の範囲】 【請求項１】 ディジタルデータをｎビットのブロック
に分割する分割手段と、 前記分割されたｎビットのデータの先頭に冗長ビットを
付加する付加手段と、 前記付加することによって生成された（ｎ＋１）ビット
データをＮＲＺＩ変換した表パターン（第１の変換デー
タ）と裏パターン（第２の変換データ）を作成する変換
手段と、 前記第１および第２の変換データのうち、前記ブロック
終端での直流成分の絶対値が小さくなるように前記第
１，第２のいずれかの変換データを選択する選択手段
と、 前記選択されたデータを逆ＮＲＺＩ変換されたデータの
うち、前記付加された冗長ビットに相当するデータを削
除する削除手段とを含む、ディジタル変調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19024591A JPH0537389A (ja) | 1991-07-30 | 1991-07-30 | デイジタル変調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19024591A JPH0537389A (ja) | 1991-07-30 | 1991-07-30 | デイジタル変調装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537389A true JPH0537389A (ja) | 1993-02-12 |
Family
ID=16254929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19024591A Withdrawn JPH0537389A (ja) | 1991-07-30 | 1991-07-30 | デイジタル変調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537389A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100407496B1 (ko) * | 2001-04-02 | 2003-12-01 | 엘지전자 주식회사 | 일련의 데이터 워드를 변조신호로 변환하는 방법 및 장치 |
| EP1414035A2 (en) * | 2002-10-21 | 2004-04-28 | Ricoh Company, Ltd. | Data recording/reproducing device |
| JP2006157269A (ja) * | 2004-11-26 | 2006-06-15 | Pioneer Electronic Corp | 送信装置および受信装置 |
| KR20120082756A (ko) * | 2011-01-14 | 2012-07-24 | 엘지전자 주식회사 | 살균 정수기 |
| WO2022004376A1 (ja) * | 2020-06-30 | 2022-01-06 | ソニーセミコンダクタソリューションズ株式会社 | 符号化装置、符号化方法、復号装置、復号方法、およびプログラム |
-
1991
- 1991-07-30 JP JP19024591A patent/JPH0537389A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1414035A3 (en) * | 2002-10-21 | 2004-08-04 | Ricoh Company, Ltd. | Data recording/reproducing device |
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| US7382708B2 (en) | 2002-10-21 | 2008-06-03 | Ricoh Company, Ltd. | Data recording/reproducing device |
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| JP4533111B2 (ja) * | 2004-11-26 | 2010-09-01 | パイオニア株式会社 | 送信装置および受信装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |