JP2818936B2 - ２進データ処理方法および回路 - Google Patents
２進データ処理方法および回路Info
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、一般的に光学繊維伝送設備におけるパルス
符号変調（PCM）情報の伝送に関し、そしてさらに詳細
には２進ワードを符号化２進ワードに冗長符号化する方
法、並びに符号化機能と復号化機能を行いかつ符号化２
進データを通信するための回路に関する。 従来の技術及び発明が解決しようとする問題点 ２進データを使用する光学繊維伝送設備は単純なON−
OFF方法で動作することができる光学的送信器及び受信
器回路の設計を簡単化するので、例えばバイポーラ・デ
ータに対立するものとして２進データを使用する光学繊
維伝送設備においてデータを伝送することが望まれてい
ることは一般的に知られている。しかし、受信器におい
てデータの同期回復を許容するために、受信器における
クロックの抽出を許容するのに充分なエッジを提供する
方法で、生の２進データが符号化されなければならな
い。 ２進データ伝送の更に他の必要要件は、信号が少なく
ともほぼ平衡していなければならない、即ちそれはほぼ
同数の１パルスと０パルスを含まなければならない、と
いうことである。これは、AC結合を許容することによっ
て受信器の増幅器の設計をより単純にするのに役立つ。
それはまた、伝送される平均パワーがピークパワーの２
分の１で一定であり、これによってその仕様を超えるこ
となしに発光ダイオード又はレーザ・ドライバに対して
高位ピークパワーを達成することを可能にすることを意
味する。また、伝送機構が伝送エラーの検出を提供する
ことが望まれる。 現代の遠距離通信システムは音声情報とデータ情報を
デジタル形式で取り扱うので、通常、情報はブロック又
はチャネルで取り扱われる。例えば、全北アメリカにお
いて現在使用されている１つのそのようなデジタル・シ
ステムは、各々８ビットPCMサンプル、信号ビット、及
びパリティビットを含む10ビット・チャネルで扱われ
る。このように、本発明は、２進データを光学繊維伝送
線におけるそのような２進データの透過伝送に適した形
式へのブロック冗長符号化に対する方法、及び２進デー
タを符号化２進データに変換及びこの逆に変換する回路
に向けられている。 ２進データの冗長符号化の既知システムは、PCM2進デ
ータのチャネル化（channelized）直列伝送に適してい
ないか、又はそれらが機能の実現において１つ以上の主
要問題で悩んでいる。 １つのそのようなシステムは、1984年６月22日出願、
本譲受人に譲渡されたダブリュー・デー・グローバー
（W.D.Grover）によるカナダ特許出願第457、327号に記
載されている。それは、光学繊維伝送設備において冗長
符号化２進データを通信する方法を記載している。ｎ−
ビット２進データは、読み取り専用メモリ（ROM）を使
用してｍ−ビット２進データに符号化される。ROMは、
実行長に対するあらかじめ決められた基準を反映するワ
ードのセットに分割された2mの２進ワードを含む。ｎ−
ビットのワードは、伝送線においてDC平衡信号を提供す
るために、ROMにおいて翻訳テーブル（translation tab
le）から選択されたセットの対を使用して対応するｍ−
ビットの２進ワードに翻訳（translate）される。デー
タのフレーム同期は、ROMにおける翻訳テーブルからあ
らかじめ決められた異なるデータ・セットを使用して、
ｎ−ビットのワードをｍ−ビットの２進ワードに翻訳す
ることによって達成される。受信器は、ｍ−ビットのワ
ードが引き出される翻訳セットを認識することによって
フレーム情報を認識するように適合される。１つ以上の
そのようなｍ−ビットのワードは、受信器と送信器の間
の同期を確認するために使用される。そのようなシステ
ムは、いくつかの環境の下では適切に機能するが、同期
機構の粗さ（robustness）は他の環境の下では受け入れ
られない。 従って、粗い（robust）同期特性を示す冗長符号化２
進データの通信のためのシステムを提供することが本発
明の目的である。 本発明目的はの2nの２進ワードのセットを2mの２進ワ
ードのセットに符号化するための方法を提供することで
あり、この場合、ｍ＞ｎであり、かつワードの２セット
が相互にｘ個の不変ビットを有し、これによって翻訳テ
ーブルのサイズを最小化する。翻訳ROMのサイズはま
た、ラインコードのワードの残りの（ｍ−ｘ）ビットを
２進ワードの（ｎ−ｘ）ビットにマップすることによっ
て最小化される。本発明の方法によって生成される冗長
２進コードはまた、２進データ伝送にとって望ましいDC
平衡特性と固有クロック情報を提供する。 問題点を解決するための手段 本発明によれば、ｍがｎより大である時、2nの２進ワ
ードのセットを2mの符号化２進ワードに冗長符号化する
方法が提供されこの場合ｍはｎより大である。方法は、
2mのワードのセットから同期ワード（sync−word）とし
て使用する１つのｍ−ワードとその（距離−１）近傍を
含むワードの第１サブセットを選択する段階を含む。同
期ワードは、１のビットの内部最大ランレングスとDCバ
ランスのためのあらかじめ決められた基準を満たすよう
に選択される。１のビットのヘッド最大実行長、テール
最大ランレングス、及び全体内部最大ランレングスのた
めのあらかじめ決められた基準を満たすワードの第２サ
ブセットはまた、2mのワードのセットから選択される。
このサブセットは、ワードの第１サブセットを除外す
る。それから、ワードの第３サブセットは、チャネル境
界におけるワードの第１セットからの任意の１ワードに
対応する非整合のコード・ワードを生成することができ
るすべてのｍコード・ワードをワードの第２サブセット
から取り除くことによって生成される。それから、それ
ら自身と2nの２進ワードのセットのワードの間にｘ個の
不変ビットを与えるワードの第４サブセットは、ワード
の第３サブセットから選択される。ｍワードの第４サブ
セットからのワードの各々は、ワードの第４サブセット
の（ｍ−ｘ）ビットが2nの２進ワードのセットにおける
ワードの残りの（ｎ−ｘ）ビットに一様にマップされる
ように、2nの２進ワードのセットの１ワードに割り当て
られる。 結果として生ずるマップされたセットは、その符号化
２進ワードが伝送に対するすべての望ましい特性を有す
る翻訳テーブル並びに粗い同期機構に役立つ同期ワード
を提供する。同期ワードは即時に受信器において認識さ
れる；即ち、それはまた、他の符号化ワードとは少なく
とも２ビットの誤差があり、そして符号化ワードのワー
ドシーケンスによって模擬されることができない。 また、発明によれば、2nの２進ワードのセットを冗長
符号化２進ｍ−ワードに翻訳するための回路が提供され
ている。複数ｎの入力端子と複数ｍの出力端子並びに複
数のｍ−ワードを記憶する手段が提供される。記憶手段
は、符号化ワードのあらかじめ決められたワードを出力
するために入力端子に出現する2nのワードの任意のワー
ドに応答する。記憶手段はｎデータ入力を有し、各入力
がそれぞれの入力端子に接続されたｎデータ入力と、
（ｍ−ｘ）データ出力のみとを有しており、この場合、
ｘはｎ−ビットのワードとｍ−ビットのワードの間の不
変ビットの数を表す。記憶手段の（ｍ−ｘ）データ出力
は、出力端子のあらかじめ決められたそれぞれの端子に
接続され、そしてｘビットに対応する記憶手段の入力は
それぞれの伝送ゲートを通り残りの出力端子に接続され
る。複数ｍの伝送ゲートは、出力端子のそれぞれの端子
に接続されたそれ等の出力と、１又は０のそれぞれの源
に接続されたそれ等の入力とを有しており、この場合、
１及び０のパターンは所定の特殊なコードワードを規定
している。特殊ワード選択回路は、記憶手段とｘ不変伝
送ゲートの出力を抑制し、そして複数の伝送ゲートをイ
ネーブルし、これによりあらかじめ決められた特殊コー
ド・ワードを複数の出力端子に出現させるための制御信
号に応答する。 また、発明によれば、符号化２進ｍワードを2nの２進
ワードに翻訳する回路が提供されている。回路は複数ｍ
の入力端子と複数ｎの出力端子と、並びに複数の（ｎ−
ｘ）ビットのワードを記憶するためのROMとを具備す
る。ROMは、出力端子におけるｎ−ビットのワードのあ
らかじめ決められた（ｎ−ｘ）ビット部分を出力するた
めに入力端子に出現するｍ−ビットのワードの（ｍ−
ｘ）ビット部分に応答する。入力のｍワードのｘ個のビ
ットは、ROMの周りをバイパスされ、そして出力端子に
不変のまま出現する。ROMはまた、特殊フラッグ・ワー
ドの識別並びに入力端子で受信された無効ラインコード
・ワードのエラー識別も提供する。 発明の符号化方法は、こうして、受信器と送信器の間
で粗い同期を有し、かつ非常に削減されたサイズの翻訳
テーブル記憶手段を必要とするチャネル化冗長符号化２
進データに対する伝送システムの実現を許容する。発明
はまた、受信データに対するエラー検出の手段を提供す
る。 実施例 発明の実施態様の例を、図面を参照して説明する。 説明を明らかにするために、発明は、各々８−ビット
PCM、１パリティビットと１信号ビットとして分割され
た10ビットを含む512チャネルの伝送フレームを使用す
るシステムの文脈において説明する。この２進データ
は、ファイバー・リンクにおける伝送のために12−ビッ
トのワードに冗長符号化され、そして受信器において10
−ビットのデータに復号される。 第１図は、ｎ＝10、ｍ＝12、かつ、ｍワードが上記の
ようにまた第1A図の第１ブロックにおいて記載されたよ
うなあらかじめ決められた特性を示す時、可能な2nの２
進ワードをｍワードに符号化するために使用される方法
を示す。 可能なｍ−ビットのコード・ワード（4096）の小部分
のみが、ｎ−ビットのデータ（1024ワード）を伝送する
ために必要とされるので、残りの有効コードワードのあ
る部分が、エラー検出、フレーム同期、及び特殊リンク
条件又は警報の表示のために使用することができる。発
明のシステムにおいては、ラインコードの引き出された
セットはこれらの可能性のすべて３つの使用に役立つ。
不使用又は不法ビット・パターンは、受信器において検
出され、そして保守の目的のためにリンク・ビット・エ
ラー率の推定を与えるためにカウントされる。特殊12−
ビットSYNCコード・ワードは、データのコード化のため
に使用される1024コードワードのセットに包含されない
が、送信器において周期的に生成され、そしてチャネル
境界を確立かつ維持するために受信器において検出され
る。それはまた、チャネル０の位置を指示することによ
ってPCMフレーム・タイミングを得るためにも使用され
る。この方法は、同期化が即時に達成される効果を有す
る。チャネルとフレーム境界を同期化させるために特殊
SYNCワードを使用する機構は、SYNCワードがデータのコ
ードワードと異なるだけでなく、またそれは隣接データ
のコードワードのいかなる非チャネル整合ウィンドーに
おいてもシミュレートされることができないことを必要
とする。さらに、ビット・エラーを許容するSYNCコード
を選ぶことによって、機構をできるだけ粗に（robust）
することが望まれる。 第１図において示されたような希望するコードワード
・セットを生成する方法を、以下に説明する。コード・
セット生成の原理は、4096コード・ワードの完全セット
で開始し、そしてそれからあらかじめ決められた基準を
満たさないコードワードを連続的に取り除くことであ
る。実際には、データの希望セットは、一般用コンピュ
ータを使用して2nのワードの完全セットにおいて多数の
再帰的対話ステップを実行することによって得られる。
残りのセットが、各々64コードワードの16サブセットに
分割される少なくとも1024のコード・ワードを含むなら
ば、使用可能なコード・セットが見い出される。 ステップ１ 2nの２進ワードのセットから、重みとランレングスに
関してあらかじめ決められた基準を満たす全ｍワードを
選択する。この例においては、ワードの最小重みと最大
重みは、重み約６の統計的DC平衡伝送を達成するため
に、それぞれ５と７にセットされた。コードワードに内
的な最大ランレングスは、４にセットされ、コードワー
ドの開始即ちヘッドにおける最大ランレングスは２にセ
ットされ、そしてコードワードの終了即ちテールにおけ
る最大ランレングスもまた２にセットされた。最大内
部、ヘッド、テールランレングスのこの組合せは、４の
実行長がデータ・シーケンスに拘わらず決して超されな
いことを保証する。 ステップ２ ステップ１において識別された2mのワードのセットか
ら、あらかじめ決められた重みを有すると共にヘッドラ
ンレングスとテールランレングスに対するあらかじめ決
められた基準を満たすSYNCワードを選択する。その時、
SYNCワードのｍ（12）（距離−１）近傍（禁止コードワ
ード）が識別される。この実施例の実施態様において
は、SYNCワードは最終的に16進法の782に選択された。 ステップ３ ステップ１において生成された候補セット（candidat
e set）から、禁止セットに等しいか、又はチャネル境
界における非整合の禁止コードワードを生成することが
できるすべてのコードワードを取り除く。この手順は、
有効コードワードのシーケンスがSYNCコードに等しいか
又はそれに類似（１ビット内）する直列データ・ストリ
ームのどこにも12−ビットシーケンスを含まないことを
保証する。従って、次のテストのどれかを満たすなら
ば、12−ビットのコードは除去される。 Ｃの最初の11ビット＝Fiの最後の11ビット Ｃの最初の10ビット＝Fiの最後の10ビット Ｃの最初の９ビット＝Fiの最後の９ビット Ｃの最初の８ビット＝Fiの最後の７ビット Ｃの最初の７ビット＝Fiの最後の７ビット Ｃの最初の６ビット＝Fiの最後の６ビット Ｃの最後の７ビット＝Fiの最初の７ビット Ｃの最後の８ビット＝Fiの最初の８ビット Ｃの最後の９ビット＝Fiの最初の９ビット Ｃの最後の10ビット＝Fiの最初の10ビット Ｃの最後の11ビット＝Fiの最初の11ビット Ｃの全12ビット＝Fiの全12ビット ここで、Ｃ＝テストされるコードワード Ｆ（ｉ＝１から13）＝コードワードの禁止セット この除去ステップが候補セットにおける1024コードワ
ードよりも結果的に少ないことになれば、別のSYNCワー
ドが選択されなければならず、そしてこの手順は少なく
とも1024コードワードが識別されるまで繰り返される。 ステップ４ それから、ｎ−ビットのワードと上記の選択されたｍ
−ビットのワードとの間にｘ個の不変ビットを提供する
コードワードのセットが識別される。この実施態様にお
いては、ｘ＝４が選択された。 12ビットからｘビットのすべての可能な組合せに対し
て、候補セットのワードを、各サブセットがｘビットに
おいて同じ値を有する候補セットのコードワードを包含
するように、少なくとも2(10-x)＝（64）メンバの2x＝
（16）の可能なサブセットに分割する。結果得られたサ
ブセットは、12−ビットのコードワードのｘビットが10
−ビットのコードワードのｘビットに等しい時、翻訳
（translation）テーブルを作成するために必要な情報
を提供する。ｘ＝４により、これは８−ビット幅翻訳テ
ーブルが符号器にとって充分であることを意味する。一
般に、16サブセットの各々における残りのビットがサブ
セットにおいて同じではないために、テーブルはなお10
24エントリーを包含する。コードワードの候補セット
は、10−ビットから12−ビットへのマッピングにおいて
４個の不変ビットの位置を識別する。 ステップ５ この実施例の実施態様においては、前のステップは、
239の異なる８−ビットのパターンを含む1183有効コー
ドワードの全体を包含する候補セットを提供した。８−
ビットのワードの16サブセットは、同じではないが、し
かしそれらは殆どのサブセットが最小64メンバより多く
を含む程度に冗長である。それから、４ビットが不変で
あるばかりか、12−ビットのコードワードの残りの８ビ
ットが10−ビットのデータワードの残りの６ビットに一
様にマップされるように、12−ビットから10−ビットの
マッピングを選択することが可能である。４個の不変ビ
ットは、サブセット識別子によって与えられ、そして残
りの８ビットは翻訳ROMによって６−ビットのワードに
復号されるワードを形成する。それから、６−ビットの
復号ワードは、次のように８−ビットのワードに任意に
割り当てることができる。同じ８−ビット値がすべての
サブセットに存在するならば、それは割り当てられ、そ
してリストから除去される。すべての16サブセットが網
羅されるが各サブセットはテストされる２つ以上の値の
ただ１つのみを含むというように、２つ以上の８−ビッ
ト値が存在するならば、これらの値は１つの６−ビット
復号ワードに割り当てられ、そしてリストから除去され
る。リストに残された８−ビット値の中で、記載された
ように組み合わせが選択されるが、サブセットにおける
多重発生が許容される。 この動作シーケンスは、64の可能な６−ビット復号値
の各々に対し１つ以上の８−ビット値を重複なしに割り
当てる。これは、復号の一意性を保証し、そして（４個
の不変ビットを仮定して）4096×６−ビットROMの代わ
りに256×６−ビット復号ROMの使用を許容する。 1024データ・コードワードが有効12−ビットのコード
ワードのセットから選択された後、多数のコードが帯域
外フラッグを実現するために使用される予備として残さ
れる。これらは、データの代わりに送出され、受信端に
おいて即時に復号され、そして警報条件を指示したり又
は保守機能を制御するために使用される。次の15の特殊
コード又はフラッグ・コードは、それらがラインコード
の８ビットを単に見るだけである（後に記載されるよう
な）復号ROMで容易に認識されるために、この実施態様
において選択された。コードは16進法で示されている。 発明の記載された実施態様において使用された1024翻
訳ワードが、開示の終わりにおける表１に示されてい
る。このリストは16進法で示されている。第１例は10−
ビットのコードワードを列挙し、そしてすべての行は１
つの10−ビットのワードと共にその対応しかつ保証する
７つの12−ビットのワードを列挙している。この実施態
様において選択されたSYNCコードはH782であった。 第２図は、上記の方法に従って10−ビットのデータワ
ードを12−ビットのデータワードに符号化するための回
路を示す。ROM20は、上記のような1024×８−ビットの
翻訳テーブルを含むように適合される。10−ビットのデ
ータワードが、ROM20の対応する入力に接続される入力
端子21に加えられる。ROMの出力は、各々、出力端子22
のあらかじめ決められた出力に接続される。４個の不変
ビットに対応する入力端子21（０、１、８、９）は、伝
送ゲート23を通り出力端子22（１、３、７、11）に接続
される。複数の伝送ゲート24は、それらの出力が出力端
子22のそれぞれの端子に接続され、そしてそれらの入力
がデータ源に接続される。ゲート24の入力におけるビッ
トのシーケンスは、上記のようにSYNCワード又は特殊制
御ワードの１つである特殊12−ビットのコードワードを
表わしている。特殊ワード選択回路25は、リード26を経
てROMからの出力ワードとゲート23の出力を抑制するた
めに、例えば制御器からの制御信号に応答する。回路25
はまた、出力端子22においてゲート24の入力に接続され
た特殊ワードの出現を許容するための制御信号に応答す
る。 上で示されたように、12−ビットのコードにおける不
変ビットの位置は、コード・セットの構造から与えられ
る。しかし、10−ビットのコードにおけるそれらの割り
当ては、自由に選択することができる。この場合、選択
はエラーの最小インパクトに基づいて行われた。他の６
個のデータビットは、不変ではない８個のコードビット
におけるラインコードに出現する。こうして、これらの
ビットに影響を与えるラインエラーは、復号の後に、６
個のデータビットに変化を起こさないか、６個のデータ
ビットのあるもの又はすべてにおいて潜在的に変化を引
き起こす。平均して、単一のそのようなラインエラーは
（同じバイト内において）多重データエラーを引き起こ
すことが期待される。しかし、不変ビットに影響を与え
るラインエラーは復号によって掛け算されず、直接に出
力に伝搬される。このため、与えられたエラーレートに
対して、４つの不変ビットは、平均して、他のコード化
ビットよりもより少ないデータエラーを示す。従って、
不変ビットはより重大な情報を表すビットに割り当てら
れるべきである。この場合、４つの不変ビットは10−ビ
ットのデータワードのビット０、１、８と９に割り当て
られる。これらのビットは、それぞれ、パリティビッ
ト、信号又は制御ビット、PCMバイトの最上位のビット
かつ符号ビットに対応する。 第３図は、12−ビットのラインコードを10−ビットの
２進ワードに復号するための復号器回路を示す。256x8
ビットを含むようになっているROM30は、８つの入力（A
0−A7）を有しており、これ等は不変ではない12−ビッ
トのコードワードにおけるビットに対応する入力端子31
（０、２、４、５、６、８、９、10）に接続される。RO
M30の出力（D0−D5）は、不変ではない10−ビットのワ
ードにおけるビット位置に対応する出力端子32（２、
３、４、５、６、７）に接続される。入力端子31（１、
３、７、11）は、ROM30を迂回し、そして10−ビットの
ワードにおける不変ビット位置に対応する出力端子32
（０、１、８、９）に直接に接続される。ROM30が特殊
制御ワードを認識する時は常に、それはフラッグ・レジ
スター33をセットするために端子D6に信号を出力する。
制御信号の識別は、ROM30の出力D0−D3からビットのシ
ーケンスによって表わされる。これらは、出力端子32
（２、３、４、５）から利用できる。 ROM30は無効入力コードを検出する時は常に、それは
端子D7のエラー信号をORゲート35を経てエラー・レジス
ター34に出力する。同様に論理ゲート36、37、及び38、
39は、符号化12−ビットのヘッド実行長及びテール実行
長のためのあらかじめ決められた基準の違反を検出する
ために、ビット位置０、１、２、及び９、10、11におけ
る入力端子31に接続される。 10−ビット対12−ビットのコードに固有の冗長性は、
エラーが有効コードワードを無効コードワード（50％）
に変換する程度に理論的に制限される一定量のエラー検
出能力を提供する。復号器のインプリメンテーションが
妥当性の完全なテストを行なわないならば、検出能力は
さらに削減される。第３図の回路においては、８つの不
定ビットを６つのデータビットに変換するデータ復号RO
Mは、単に17の無効８−ビット組み合わせを検出するこ
とができる。ゲート35乃至39で構成された別々の追加論
理回路は、12−ビットのワードの最上位又は最下位ビッ
ト位置のどちらかにおける３つの等しい１と０によって
示されるすべてのエラーを検出する。これら２つの回路
の組み合わせは、ランダム単一ビット・エラーの18パー
セント及び２ビット・エラーの31パーセントを検出す
る。これは実際にデータ保全を保護するために不充分で
あるが、それはライン／回路エラーレート、及びシステ
ムの一般的健全さを監視するための非常に単純かつ効果
的な方法を提供する。追加の論理回路は、12−ビットの
ワード内の重さ又は内部ランレングスのような他のコー
ド構成規則の違反を調べるために使用される。 第４図は、第３図の復号器に対する代りの実施態様で
ある。それは、12−ビット・コードの完全無効検出を提
供する4096x8ビットのデータを含むようになっているRO
Mを示す。エラーが検出される時、エラー・レジスター
が制御器に発生を知らせるようにセットされている。回
路の残りは、第３図の回路に同一である。 第５図は、12−ビット・ラインコードの通信に必要な
伝送システムの要素を示している。それは、例えば第２
図の出力端子22であることができる複数の入力端子50を
示している。これらは、入力端子50から12−ビット・ワ
ードを受け取りそしてクロック信号の制御下でそれをチ
ャネル化（channelized）直列２進データに変換するた
めに、クロック源53から駆動された12分割カウンター52
からのロード・パルス信号に応答する従来の並列／直列
レジスター51に接続される。上記のように、符号化回
路、例えば第２図の回路、は周期的（例えば、すべての
フレームにおいてチャネル０）に符号化２進ワードの代
わりにSYNCワードを挿入する。直列データは、従来のク
ロック回復回路を含む受信回路56によって受信されるた
めに、リンク55における伝送用送信機54に送り込まれ
る。直列２進ワードは、直列データを、12分割回路59に
よって回復されたクロックから引き出されたロード・パ
ルスの制御下において、ラッチ回路58に一時的に記憶さ
れる並列データに変換するために、回復クロック信号に
応答する直列／並列変換器回路57に送り込まれる。論理
ゲート回路60は、分割回路59をリセットするために回路
57の並列出力に出現するSYNCコードを表現するワードに
応答する。この発生は、制御器（図示されていない）へ
の伝送用端子61に出現する。リセット・パルスは、現在
受信されているワードがチャネル０に対するデータ・ワ
ードであり、従ってデータの新フレームの開始であるこ
とを指示する。その時、カウンター59は、次のSYNCコー
ドワードが検出されるまで、チャネル・パルスをマーク
し続ける。PCM情報の伝送に適合したシステムにおいて
は、フレームは125マイクロ秒毎に報告する。512チャネ
ル・システムに対しては、チャネルレート（channel ra
te）は4.096MHzであり、そして伝送コード速度は49.152
Mbsである。 発明の方法と回路は、非常に粗い（robust）同期化シ
ステムとなる。SYNCコードワードの誘導は、そのビット
・パターンが有効データワードの任意の直列組合せによ
って模擬されることが出来ず、そしてそれは非常に歪ん
だデータによってのみ模擬されうることを保証する。ま
た、SYNCコードワードは即時に回路構成によって認識さ
れるので、同期化は即時に達成される。同期化の損失の
際、その回復は125マイクロ秒以内で行われる。さら
に、発明に従って符号化された２進ワードは、統計的分
散DC平衡、及び受信端子において効果的なクロック回復
に適するエッジ密度を有している。さらに、符号化機構
は、従来の設計より期待されたものよりも非常に削減さ
れたサイズを有する翻訳ROMの使用を許容する。
符号変調（PCM）情報の伝送に関し、そしてさらに詳細
には２進ワードを符号化２進ワードに冗長符号化する方
法、並びに符号化機能と復号化機能を行いかつ符号化２
進データを通信するための回路に関する。 従来の技術及び発明が解決しようとする問題点 ２進データを使用する光学繊維伝送設備は単純なON−
OFF方法で動作することができる光学的送信器及び受信
器回路の設計を簡単化するので、例えばバイポーラ・デ
ータに対立するものとして２進データを使用する光学繊
維伝送設備においてデータを伝送することが望まれてい
ることは一般的に知られている。しかし、受信器におい
てデータの同期回復を許容するために、受信器における
クロックの抽出を許容するのに充分なエッジを提供する
方法で、生の２進データが符号化されなければならな
い。 ２進データ伝送の更に他の必要要件は、信号が少なく
ともほぼ平衡していなければならない、即ちそれはほぼ
同数の１パルスと０パルスを含まなければならない、と
いうことである。これは、AC結合を許容することによっ
て受信器の増幅器の設計をより単純にするのに役立つ。
それはまた、伝送される平均パワーがピークパワーの２
分の１で一定であり、これによってその仕様を超えるこ
となしに発光ダイオード又はレーザ・ドライバに対して
高位ピークパワーを達成することを可能にすることを意
味する。また、伝送機構が伝送エラーの検出を提供する
ことが望まれる。 現代の遠距離通信システムは音声情報とデータ情報を
デジタル形式で取り扱うので、通常、情報はブロック又
はチャネルで取り扱われる。例えば、全北アメリカにお
いて現在使用されている１つのそのようなデジタル・シ
ステムは、各々８ビットPCMサンプル、信号ビット、及
びパリティビットを含む10ビット・チャネルで扱われ
る。このように、本発明は、２進データを光学繊維伝送
線におけるそのような２進データの透過伝送に適した形
式へのブロック冗長符号化に対する方法、及び２進デー
タを符号化２進データに変換及びこの逆に変換する回路
に向けられている。 ２進データの冗長符号化の既知システムは、PCM2進デ
ータのチャネル化（channelized）直列伝送に適してい
ないか、又はそれらが機能の実現において１つ以上の主
要問題で悩んでいる。 １つのそのようなシステムは、1984年６月22日出願、
本譲受人に譲渡されたダブリュー・デー・グローバー
（W.D.Grover）によるカナダ特許出願第457、327号に記
載されている。それは、光学繊維伝送設備において冗長
符号化２進データを通信する方法を記載している。ｎ−
ビット２進データは、読み取り専用メモリ（ROM）を使
用してｍ−ビット２進データに符号化される。ROMは、
実行長に対するあらかじめ決められた基準を反映するワ
ードのセットに分割された2mの２進ワードを含む。ｎ−
ビットのワードは、伝送線においてDC平衡信号を提供す
るために、ROMにおいて翻訳テーブル（translation tab
le）から選択されたセットの対を使用して対応するｍ−
ビットの２進ワードに翻訳（translate）される。デー
タのフレーム同期は、ROMにおける翻訳テーブルからあ
らかじめ決められた異なるデータ・セットを使用して、
ｎ−ビットのワードをｍ−ビットの２進ワードに翻訳す
ることによって達成される。受信器は、ｍ−ビットのワ
ードが引き出される翻訳セットを認識することによって
フレーム情報を認識するように適合される。１つ以上の
そのようなｍ−ビットのワードは、受信器と送信器の間
の同期を確認するために使用される。そのようなシステ
ムは、いくつかの環境の下では適切に機能するが、同期
機構の粗さ（robustness）は他の環境の下では受け入れ
られない。 従って、粗い（robust）同期特性を示す冗長符号化２
進データの通信のためのシステムを提供することが本発
明の目的である。 本発明目的はの2nの２進ワードのセットを2mの２進ワ
ードのセットに符号化するための方法を提供することで
あり、この場合、ｍ＞ｎであり、かつワードの２セット
が相互にｘ個の不変ビットを有し、これによって翻訳テ
ーブルのサイズを最小化する。翻訳ROMのサイズはま
た、ラインコードのワードの残りの（ｍ−ｘ）ビットを
２進ワードの（ｎ−ｘ）ビットにマップすることによっ
て最小化される。本発明の方法によって生成される冗長
２進コードはまた、２進データ伝送にとって望ましいDC
平衡特性と固有クロック情報を提供する。 問題点を解決するための手段 本発明によれば、ｍがｎより大である時、2nの２進ワ
ードのセットを2mの符号化２進ワードに冗長符号化する
方法が提供されこの場合ｍはｎより大である。方法は、
2mのワードのセットから同期ワード（sync−word）とし
て使用する１つのｍ−ワードとその（距離−１）近傍を
含むワードの第１サブセットを選択する段階を含む。同
期ワードは、１のビットの内部最大ランレングスとDCバ
ランスのためのあらかじめ決められた基準を満たすよう
に選択される。１のビットのヘッド最大実行長、テール
最大ランレングス、及び全体内部最大ランレングスのた
めのあらかじめ決められた基準を満たすワードの第２サ
ブセットはまた、2mのワードのセットから選択される。
このサブセットは、ワードの第１サブセットを除外す
る。それから、ワードの第３サブセットは、チャネル境
界におけるワードの第１セットからの任意の１ワードに
対応する非整合のコード・ワードを生成することができ
るすべてのｍコード・ワードをワードの第２サブセット
から取り除くことによって生成される。それから、それ
ら自身と2nの２進ワードのセットのワードの間にｘ個の
不変ビットを与えるワードの第４サブセットは、ワード
の第３サブセットから選択される。ｍワードの第４サブ
セットからのワードの各々は、ワードの第４サブセット
の（ｍ−ｘ）ビットが2nの２進ワードのセットにおける
ワードの残りの（ｎ−ｘ）ビットに一様にマップされる
ように、2nの２進ワードのセットの１ワードに割り当て
られる。 結果として生ずるマップされたセットは、その符号化
２進ワードが伝送に対するすべての望ましい特性を有す
る翻訳テーブル並びに粗い同期機構に役立つ同期ワード
を提供する。同期ワードは即時に受信器において認識さ
れる；即ち、それはまた、他の符号化ワードとは少なく
とも２ビットの誤差があり、そして符号化ワードのワー
ドシーケンスによって模擬されることができない。 また、発明によれば、2nの２進ワードのセットを冗長
符号化２進ｍ−ワードに翻訳するための回路が提供され
ている。複数ｎの入力端子と複数ｍの出力端子並びに複
数のｍ−ワードを記憶する手段が提供される。記憶手段
は、符号化ワードのあらかじめ決められたワードを出力
するために入力端子に出現する2nのワードの任意のワー
ドに応答する。記憶手段はｎデータ入力を有し、各入力
がそれぞれの入力端子に接続されたｎデータ入力と、
（ｍ−ｘ）データ出力のみとを有しており、この場合、
ｘはｎ−ビットのワードとｍ−ビットのワードの間の不
変ビットの数を表す。記憶手段の（ｍ−ｘ）データ出力
は、出力端子のあらかじめ決められたそれぞれの端子に
接続され、そしてｘビットに対応する記憶手段の入力は
それぞれの伝送ゲートを通り残りの出力端子に接続され
る。複数ｍの伝送ゲートは、出力端子のそれぞれの端子
に接続されたそれ等の出力と、１又は０のそれぞれの源
に接続されたそれ等の入力とを有しており、この場合、
１及び０のパターンは所定の特殊なコードワードを規定
している。特殊ワード選択回路は、記憶手段とｘ不変伝
送ゲートの出力を抑制し、そして複数の伝送ゲートをイ
ネーブルし、これによりあらかじめ決められた特殊コー
ド・ワードを複数の出力端子に出現させるための制御信
号に応答する。 また、発明によれば、符号化２進ｍワードを2nの２進
ワードに翻訳する回路が提供されている。回路は複数ｍ
の入力端子と複数ｎの出力端子と、並びに複数の（ｎ−
ｘ）ビットのワードを記憶するためのROMとを具備す
る。ROMは、出力端子におけるｎ−ビットのワードのあ
らかじめ決められた（ｎ−ｘ）ビット部分を出力するた
めに入力端子に出現するｍ−ビットのワードの（ｍ−
ｘ）ビット部分に応答する。入力のｍワードのｘ個のビ
ットは、ROMの周りをバイパスされ、そして出力端子に
不変のまま出現する。ROMはまた、特殊フラッグ・ワー
ドの識別並びに入力端子で受信された無効ラインコード
・ワードのエラー識別も提供する。 発明の符号化方法は、こうして、受信器と送信器の間
で粗い同期を有し、かつ非常に削減されたサイズの翻訳
テーブル記憶手段を必要とするチャネル化冗長符号化２
進データに対する伝送システムの実現を許容する。発明
はまた、受信データに対するエラー検出の手段を提供す
る。 実施例 発明の実施態様の例を、図面を参照して説明する。 説明を明らかにするために、発明は、各々８−ビット
PCM、１パリティビットと１信号ビットとして分割され
た10ビットを含む512チャネルの伝送フレームを使用す
るシステムの文脈において説明する。この２進データ
は、ファイバー・リンクにおける伝送のために12−ビッ
トのワードに冗長符号化され、そして受信器において10
−ビットのデータに復号される。 第１図は、ｎ＝10、ｍ＝12、かつ、ｍワードが上記の
ようにまた第1A図の第１ブロックにおいて記載されたよ
うなあらかじめ決められた特性を示す時、可能な2nの２
進ワードをｍワードに符号化するために使用される方法
を示す。 可能なｍ−ビットのコード・ワード（4096）の小部分
のみが、ｎ−ビットのデータ（1024ワード）を伝送する
ために必要とされるので、残りの有効コードワードのあ
る部分が、エラー検出、フレーム同期、及び特殊リンク
条件又は警報の表示のために使用することができる。発
明のシステムにおいては、ラインコードの引き出された
セットはこれらの可能性のすべて３つの使用に役立つ。
不使用又は不法ビット・パターンは、受信器において検
出され、そして保守の目的のためにリンク・ビット・エ
ラー率の推定を与えるためにカウントされる。特殊12−
ビットSYNCコード・ワードは、データのコード化のため
に使用される1024コードワードのセットに包含されない
が、送信器において周期的に生成され、そしてチャネル
境界を確立かつ維持するために受信器において検出され
る。それはまた、チャネル０の位置を指示することによ
ってPCMフレーム・タイミングを得るためにも使用され
る。この方法は、同期化が即時に達成される効果を有す
る。チャネルとフレーム境界を同期化させるために特殊
SYNCワードを使用する機構は、SYNCワードがデータのコ
ードワードと異なるだけでなく、またそれは隣接データ
のコードワードのいかなる非チャネル整合ウィンドーに
おいてもシミュレートされることができないことを必要
とする。さらに、ビット・エラーを許容するSYNCコード
を選ぶことによって、機構をできるだけ粗に（robust）
することが望まれる。 第１図において示されたような希望するコードワード
・セットを生成する方法を、以下に説明する。コード・
セット生成の原理は、4096コード・ワードの完全セット
で開始し、そしてそれからあらかじめ決められた基準を
満たさないコードワードを連続的に取り除くことであ
る。実際には、データの希望セットは、一般用コンピュ
ータを使用して2nのワードの完全セットにおいて多数の
再帰的対話ステップを実行することによって得られる。
残りのセットが、各々64コードワードの16サブセットに
分割される少なくとも1024のコード・ワードを含むなら
ば、使用可能なコード・セットが見い出される。 ステップ１ 2nの２進ワードのセットから、重みとランレングスに
関してあらかじめ決められた基準を満たす全ｍワードを
選択する。この例においては、ワードの最小重みと最大
重みは、重み約６の統計的DC平衡伝送を達成するため
に、それぞれ５と７にセットされた。コードワードに内
的な最大ランレングスは、４にセットされ、コードワー
ドの開始即ちヘッドにおける最大ランレングスは２にセ
ットされ、そしてコードワードの終了即ちテールにおけ
る最大ランレングスもまた２にセットされた。最大内
部、ヘッド、テールランレングスのこの組合せは、４の
実行長がデータ・シーケンスに拘わらず決して超されな
いことを保証する。 ステップ２ ステップ１において識別された2mのワードのセットか
ら、あらかじめ決められた重みを有すると共にヘッドラ
ンレングスとテールランレングスに対するあらかじめ決
められた基準を満たすSYNCワードを選択する。その時、
SYNCワードのｍ（12）（距離−１）近傍（禁止コードワ
ード）が識別される。この実施例の実施態様において
は、SYNCワードは最終的に16進法の782に選択された。 ステップ３ ステップ１において生成された候補セット（candidat
e set）から、禁止セットに等しいか、又はチャネル境
界における非整合の禁止コードワードを生成することが
できるすべてのコードワードを取り除く。この手順は、
有効コードワードのシーケンスがSYNCコードに等しいか
又はそれに類似（１ビット内）する直列データ・ストリ
ームのどこにも12−ビットシーケンスを含まないことを
保証する。従って、次のテストのどれかを満たすなら
ば、12−ビットのコードは除去される。 Ｃの最初の11ビット＝Fiの最後の11ビット Ｃの最初の10ビット＝Fiの最後の10ビット Ｃの最初の９ビット＝Fiの最後の９ビット Ｃの最初の８ビット＝Fiの最後の７ビット Ｃの最初の７ビット＝Fiの最後の７ビット Ｃの最初の６ビット＝Fiの最後の６ビット Ｃの最後の７ビット＝Fiの最初の７ビット Ｃの最後の８ビット＝Fiの最初の８ビット Ｃの最後の９ビット＝Fiの最初の９ビット Ｃの最後の10ビット＝Fiの最初の10ビット Ｃの最後の11ビット＝Fiの最初の11ビット Ｃの全12ビット＝Fiの全12ビット ここで、Ｃ＝テストされるコードワード Ｆ（ｉ＝１から13）＝コードワードの禁止セット この除去ステップが候補セットにおける1024コードワ
ードよりも結果的に少ないことになれば、別のSYNCワー
ドが選択されなければならず、そしてこの手順は少なく
とも1024コードワードが識別されるまで繰り返される。 ステップ４ それから、ｎ−ビットのワードと上記の選択されたｍ
−ビットのワードとの間にｘ個の不変ビットを提供する
コードワードのセットが識別される。この実施態様にお
いては、ｘ＝４が選択された。 12ビットからｘビットのすべての可能な組合せに対し
て、候補セットのワードを、各サブセットがｘビットに
おいて同じ値を有する候補セットのコードワードを包含
するように、少なくとも2(10-x)＝（64）メンバの2x＝
（16）の可能なサブセットに分割する。結果得られたサ
ブセットは、12−ビットのコードワードのｘビットが10
−ビットのコードワードのｘビットに等しい時、翻訳
（translation）テーブルを作成するために必要な情報
を提供する。ｘ＝４により、これは８−ビット幅翻訳テ
ーブルが符号器にとって充分であることを意味する。一
般に、16サブセットの各々における残りのビットがサブ
セットにおいて同じではないために、テーブルはなお10
24エントリーを包含する。コードワードの候補セット
は、10−ビットから12−ビットへのマッピングにおいて
４個の不変ビットの位置を識別する。 ステップ５ この実施例の実施態様においては、前のステップは、
239の異なる８−ビットのパターンを含む1183有効コー
ドワードの全体を包含する候補セットを提供した。８−
ビットのワードの16サブセットは、同じではないが、し
かしそれらは殆どのサブセットが最小64メンバより多く
を含む程度に冗長である。それから、４ビットが不変で
あるばかりか、12−ビットのコードワードの残りの８ビ
ットが10−ビットのデータワードの残りの６ビットに一
様にマップされるように、12−ビットから10−ビットの
マッピングを選択することが可能である。４個の不変ビ
ットは、サブセット識別子によって与えられ、そして残
りの８ビットは翻訳ROMによって６−ビットのワードに
復号されるワードを形成する。それから、６−ビットの
復号ワードは、次のように８−ビットのワードに任意に
割り当てることができる。同じ８−ビット値がすべての
サブセットに存在するならば、それは割り当てられ、そ
してリストから除去される。すべての16サブセットが網
羅されるが各サブセットはテストされる２つ以上の値の
ただ１つのみを含むというように、２つ以上の８−ビッ
ト値が存在するならば、これらの値は１つの６−ビット
復号ワードに割り当てられ、そしてリストから除去され
る。リストに残された８−ビット値の中で、記載された
ように組み合わせが選択されるが、サブセットにおける
多重発生が許容される。 この動作シーケンスは、64の可能な６−ビット復号値
の各々に対し１つ以上の８−ビット値を重複なしに割り
当てる。これは、復号の一意性を保証し、そして（４個
の不変ビットを仮定して）4096×６−ビットROMの代わ
りに256×６−ビット復号ROMの使用を許容する。 1024データ・コードワードが有効12−ビットのコード
ワードのセットから選択された後、多数のコードが帯域
外フラッグを実現するために使用される予備として残さ
れる。これらは、データの代わりに送出され、受信端に
おいて即時に復号され、そして警報条件を指示したり又
は保守機能を制御するために使用される。次の15の特殊
コード又はフラッグ・コードは、それらがラインコード
の８ビットを単に見るだけである（後に記載されるよう
な）復号ROMで容易に認識されるために、この実施態様
において選択された。コードは16進法で示されている。 発明の記載された実施態様において使用された1024翻
訳ワードが、開示の終わりにおける表１に示されてい
る。このリストは16進法で示されている。第１例は10−
ビットのコードワードを列挙し、そしてすべての行は１
つの10−ビットのワードと共にその対応しかつ保証する
７つの12−ビットのワードを列挙している。この実施態
様において選択されたSYNCコードはH782であった。 第２図は、上記の方法に従って10−ビットのデータワ
ードを12−ビットのデータワードに符号化するための回
路を示す。ROM20は、上記のような1024×８−ビットの
翻訳テーブルを含むように適合される。10−ビットのデ
ータワードが、ROM20の対応する入力に接続される入力
端子21に加えられる。ROMの出力は、各々、出力端子22
のあらかじめ決められた出力に接続される。４個の不変
ビットに対応する入力端子21（０、１、８、９）は、伝
送ゲート23を通り出力端子22（１、３、７、11）に接続
される。複数の伝送ゲート24は、それらの出力が出力端
子22のそれぞれの端子に接続され、そしてそれらの入力
がデータ源に接続される。ゲート24の入力におけるビッ
トのシーケンスは、上記のようにSYNCワード又は特殊制
御ワードの１つである特殊12−ビットのコードワードを
表わしている。特殊ワード選択回路25は、リード26を経
てROMからの出力ワードとゲート23の出力を抑制するた
めに、例えば制御器からの制御信号に応答する。回路25
はまた、出力端子22においてゲート24の入力に接続され
た特殊ワードの出現を許容するための制御信号に応答す
る。 上で示されたように、12−ビットのコードにおける不
変ビットの位置は、コード・セットの構造から与えられ
る。しかし、10−ビットのコードにおけるそれらの割り
当ては、自由に選択することができる。この場合、選択
はエラーの最小インパクトに基づいて行われた。他の６
個のデータビットは、不変ではない８個のコードビット
におけるラインコードに出現する。こうして、これらの
ビットに影響を与えるラインエラーは、復号の後に、６
個のデータビットに変化を起こさないか、６個のデータ
ビットのあるもの又はすべてにおいて潜在的に変化を引
き起こす。平均して、単一のそのようなラインエラーは
（同じバイト内において）多重データエラーを引き起こ
すことが期待される。しかし、不変ビットに影響を与え
るラインエラーは復号によって掛け算されず、直接に出
力に伝搬される。このため、与えられたエラーレートに
対して、４つの不変ビットは、平均して、他のコード化
ビットよりもより少ないデータエラーを示す。従って、
不変ビットはより重大な情報を表すビットに割り当てら
れるべきである。この場合、４つの不変ビットは10−ビ
ットのデータワードのビット０、１、８と９に割り当て
られる。これらのビットは、それぞれ、パリティビッ
ト、信号又は制御ビット、PCMバイトの最上位のビット
かつ符号ビットに対応する。 第３図は、12−ビットのラインコードを10−ビットの
２進ワードに復号するための復号器回路を示す。256x8
ビットを含むようになっているROM30は、８つの入力（A
0−A7）を有しており、これ等は不変ではない12−ビッ
トのコードワードにおけるビットに対応する入力端子31
（０、２、４、５、６、８、９、10）に接続される。RO
M30の出力（D0−D5）は、不変ではない10−ビットのワ
ードにおけるビット位置に対応する出力端子32（２、
３、４、５、６、７）に接続される。入力端子31（１、
３、７、11）は、ROM30を迂回し、そして10−ビットの
ワードにおける不変ビット位置に対応する出力端子32
（０、１、８、９）に直接に接続される。ROM30が特殊
制御ワードを認識する時は常に、それはフラッグ・レジ
スター33をセットするために端子D6に信号を出力する。
制御信号の識別は、ROM30の出力D0−D3からビットのシ
ーケンスによって表わされる。これらは、出力端子32
（２、３、４、５）から利用できる。 ROM30は無効入力コードを検出する時は常に、それは
端子D7のエラー信号をORゲート35を経てエラー・レジス
ター34に出力する。同様に論理ゲート36、37、及び38、
39は、符号化12−ビットのヘッド実行長及びテール実行
長のためのあらかじめ決められた基準の違反を検出する
ために、ビット位置０、１、２、及び９、10、11におけ
る入力端子31に接続される。 10−ビット対12−ビットのコードに固有の冗長性は、
エラーが有効コードワードを無効コードワード（50％）
に変換する程度に理論的に制限される一定量のエラー検
出能力を提供する。復号器のインプリメンテーションが
妥当性の完全なテストを行なわないならば、検出能力は
さらに削減される。第３図の回路においては、８つの不
定ビットを６つのデータビットに変換するデータ復号RO
Mは、単に17の無効８−ビット組み合わせを検出するこ
とができる。ゲート35乃至39で構成された別々の追加論
理回路は、12−ビットのワードの最上位又は最下位ビッ
ト位置のどちらかにおける３つの等しい１と０によって
示されるすべてのエラーを検出する。これら２つの回路
の組み合わせは、ランダム単一ビット・エラーの18パー
セント及び２ビット・エラーの31パーセントを検出す
る。これは実際にデータ保全を保護するために不充分で
あるが、それはライン／回路エラーレート、及びシステ
ムの一般的健全さを監視するための非常に単純かつ効果
的な方法を提供する。追加の論理回路は、12−ビットの
ワード内の重さ又は内部ランレングスのような他のコー
ド構成規則の違反を調べるために使用される。 第４図は、第３図の復号器に対する代りの実施態様で
ある。それは、12−ビット・コードの完全無効検出を提
供する4096x8ビットのデータを含むようになっているRO
Mを示す。エラーが検出される時、エラー・レジスター
が制御器に発生を知らせるようにセットされている。回
路の残りは、第３図の回路に同一である。 第５図は、12−ビット・ラインコードの通信に必要な
伝送システムの要素を示している。それは、例えば第２
図の出力端子22であることができる複数の入力端子50を
示している。これらは、入力端子50から12−ビット・ワ
ードを受け取りそしてクロック信号の制御下でそれをチ
ャネル化（channelized）直列２進データに変換するた
めに、クロック源53から駆動された12分割カウンター52
からのロード・パルス信号に応答する従来の並列／直列
レジスター51に接続される。上記のように、符号化回
路、例えば第２図の回路、は周期的（例えば、すべての
フレームにおいてチャネル０）に符号化２進ワードの代
わりにSYNCワードを挿入する。直列データは、従来のク
ロック回復回路を含む受信回路56によって受信されるた
めに、リンク55における伝送用送信機54に送り込まれ
る。直列２進ワードは、直列データを、12分割回路59に
よって回復されたクロックから引き出されたロード・パ
ルスの制御下において、ラッチ回路58に一時的に記憶さ
れる並列データに変換するために、回復クロック信号に
応答する直列／並列変換器回路57に送り込まれる。論理
ゲート回路60は、分割回路59をリセットするために回路
57の並列出力に出現するSYNCコードを表現するワードに
応答する。この発生は、制御器（図示されていない）へ
の伝送用端子61に出現する。リセット・パルスは、現在
受信されているワードがチャネル０に対するデータ・ワ
ードであり、従ってデータの新フレームの開始であるこ
とを指示する。その時、カウンター59は、次のSYNCコー
ドワードが検出されるまで、チャネル・パルスをマーク
し続ける。PCM情報の伝送に適合したシステムにおいて
は、フレームは125マイクロ秒毎に報告する。512チャネ
ル・システムに対しては、チャネルレート（channel ra
te）は4.096MHzであり、そして伝送コード速度は49.152
Mbsである。 発明の方法と回路は、非常に粗い（robust）同期化シ
ステムとなる。SYNCコードワードの誘導は、そのビット
・パターンが有効データワードの任意の直列組合せによ
って模擬されることが出来ず、そしてそれは非常に歪ん
だデータによってのみ模擬されうることを保証する。ま
た、SYNCコードワードは即時に回路構成によって認識さ
れるので、同期化は即時に達成される。同期化の損失の
際、その回復は125マイクロ秒以内で行われる。さら
に、発明に従って符号化された２進ワードは、統計的分
散DC平衡、及び受信端子において効果的なクロック回復
に適するエッジ密度を有している。さらに、符号化機構
は、従来の設計より期待されたものよりも非常に削減さ
れたサイズを有する翻訳ROMの使用を許容する。
【図面の簡単な説明】
第1A図、第1B図、及び第1C図は、発明による２進データ
を冗長符号化する方法を示す流れ図。 第２図は、発明の方法による２進データを冗長符号化２
進データに翻訳するための回路のブロック論理図。 第３図は、発明の方法による冗長符号化２進データを２
進データに翻訳するための回路のブロック論理図。 第４図は、第３図の回路によって達成された機能を行う
ための代りの論理回路を示す図。 第５図は、発明による冗長符号化２進データを伝送する
ための伝送システムのブロック回路図。 25……特殊ワード選択回路 33……フラグレジスター 34……エラーレジスター 51……並列入力／直列出力 57……直列入力／並列出力 58……ラッチ
を冗長符号化する方法を示す流れ図。 第２図は、発明の方法による２進データを冗長符号化２
進データに翻訳するための回路のブロック論理図。 第３図は、発明の方法による冗長符号化２進データを２
進データに翻訳するための回路のブロック論理図。 第４図は、第３図の回路によって達成された機能を行う
ための代りの論理回路を示す図。 第５図は、発明による冗長符号化２進データを伝送する
ための伝送システムのブロック回路図。 25……特殊ワード選択回路 33……フラグレジスター 34……エラーレジスター 51……並列入力／直列出力 57……直列入力／並列出力 58……ラッチ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭57−121382（ＪＰ，Ａ)
特開 昭59−200562（ＪＰ，Ａ)
特開 昭60−93857（ＪＰ，Ａ)
特開 昭59−65912（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.6，ＤＢ名)
H03M 7/14
Claims (1)
- (57)【特許請求の範囲】 １．ｍがｎより大であって、2nの２進ワードのセットを
2mの符号化２進ワードに冗長符号化する方法において； 2mの２進ワードのセットから、内部最大ランレングスに
対するあらかじめ決められた基準を満たしている同期ワ
ードとして使用する１ワードとその（距離−１）近傍と
を含むワードの第１サブセットを選択し、 2mのワードのセットから、ヘッド最大ランレングス、テ
ール最大ランレングスと全体内部最大ランレングスに対
するあらかじめ決められた基準を満たし、ワードの第１
サブセットを除外しているワードの第２サブセットを選
択し、 ワードの第２サブセットから、チャネル境界におけるワ
ードの第１サブセットの非整合のコード・ワードを生ず
るすべてのｍコード・ワードを取り除くことによってワ
ードの第３サブセットを生成し、 ワードの第３サブセットから、それら自身と2nの２進ワ
ードのセットのワードの間にｘ不変ビットを供給するワ
ードの第４サブセットを選択することを特徴とする冗長
符号化データの２進データ処理方法。 ２．ワードの第４サブセットの（ｍ−ｘ）ビットが2nの
２進ワードのセットにおけるワードの残りの（ｎ−ｘ）
ビットにユニークにマップするように、ワードの第４サ
ブセットの各コード・ワードを2nの２進ワードのセット
の１ワードに割り当てるステップをさらに具備する特許
請求の範囲第１項記載の冗長符号化データの２進データ
処理方法。 ３．ｎ＝10ビット、ｍ＝12ビットであり、同期ワードが
４の内部最大ランレングスを有し、12ビットのワードが
２のヘッド最大ランレングスとテール最大ランレング
ス、及び４の全体内部最大ランレングスを有し、そして
ｘの値は４である特許請求の範囲第１項記載の冗長符号
化データの２進データ処理方法。 ４．２進データのチャネル化直列伝送に先行して２進デ
ータを処理する方法において： ｍがｎより大であって、2nの２進ワードの各々を対応す
るｍビットの符号化２進ワードに冗長符号化し、符号化
２進ワードがあらかじめ決められたヘッド、テール、及
び全体最大ランレングスを有し、符号化２進ワードはそ
れら自身と2nの２進ワードの間にｘ個の不変ビットを供
給するように選択され、 あらかじめ決められた内部ランレングスを有するｍビッ
トのフレーム同期２進ワードを生成し、 該同期ワードと複数の該符号化２進ワードを含む２進デ
ータのフレームを生成することを特徴とする２進データ
処理方法。 ５．2mの符号化２進ワードの（ｍ−ｘ）ビットがｎ個の
２進ワードの（ｎ−ｘ）ビットにユニークにマップされ
る特許請求の範囲第４項記載の伝送に先行して２進デー
タを処理する２進データ処理方法。 ６．2nの２進ワードの各々が、符号ビット、パリティビ
ット、及び信号ビットを含むPCMサンプルを表わし、ｘ
個の不変ビットが、平均して、受信データにおけるより
少ないデータ・エラーを有するような各ｎワードにおけ
るビットに対応するように選択される特許請求の範囲第
５項に記載の２進データを処理する２進データ処理方
法。 ７．ｘ個の不変ビットが、信号ビット、パリティビッ
ト、符号ビット、及びPCMサンプルの最上位から最下位
ビットの優先順位に従う各ｎワードのビットに割り当て
られる特許請求の範囲第６項記載の２進データを処理す
る２進データ処理方法。 ８．ｎ＝10ビット、ｍ＝12ビットであり、12ビットが２
のヘッド最大ランレングスとテール最大ランレングス、
及び４の全体内部最大ランレングスを有し、同期ワード
が５の内部最大ランレングスを有し、ｘの値が４であ
り、そしてｘビットが信号ビット、パリティビット、符
号ビット、及びPCMサンプルの最上位ビットに対応する
特許請求の範囲第７項に記載の２進データを処理する２
進データ処理方法。 ９．2nの２進ワードのセットに冗長符号化された２進ｍ
ワードに翻訳する回路において； 複数ｎの入力端子と、 複数のｍワードを記憶する手段とを有し、該記憶手段が
符号化ワードのあらかじめ決められたワードを出力する
ための2nのワードの任意のワードに応答し、該記憶手段
は各データがそれぞれの入力端子に接続されたｎデータ
入力と（ｍ−ｘ）データ出力のみとを有し、この場合ｘ
はｎビットのワードとｍビットのワードの間の不変ビッ
トの数を表している、 更に、記憶手段の（ｍ−ｘ）データ出力が出力端子のあ
らかじめ決められたそれぞれの入力に接続され、そして
ｘビットに対応する記憶手段の入力はそれぞれの伝達ゲ
ートにより残りの出力端子に接続されている、複数ｍの
出力端子と、出力端子のそれぞれの端子に接続された出
力と、１又は０レベルのそれぞれのソースに接続された
入力とを有しており、１と０のパターンがあらかじめ決
められた特殊コード・ワードを規定している、複数の伝
送ゲートと、記憶手段とｘ個の不変伝送ゲートの出力を
抑止し、かつ複数の伝送ゲートをイネーブルし、これに
よりあらかじめ決められた特殊コード・ワードを複数の
出力端子に出現させるための制御信号に応答する特殊ワ
ード選択回路とを具備することを特徴とする２進データ
処理回路。 １０．複数の伝送ゲートの入力に接続された１と０のデ
ータ・ビットのパターンが同期コード・ワードを表わす
特許請求の範囲第９項記載の２進ワードを冗長符号化２
進ワードに翻訳する２進データ処理回路。 １１．記憶手段が読み取り専用メモリである特許請求の
範囲第10項記載の２進ワードを冗長符号化２進ワードに
翻訳する２進データ処理回路。 １２．ｎ＝10、ｍ＝12、そして記憶手段が1K×８ビット
の読み取り専用メモリである特許請求の範囲第11項記載
の２進ワードを冗長符号化２進ワードに翻訳する２進デ
ータ処理回路。 １３．符号化２進ｍワードを2nの２進ワードに翻訳する
回路において； 複数の入力端子と、 複数の出力端子と、 ｘがｎビットのワードとｍビットのワードとの間の不変
ビットの数を表しており、複数の（ｍ−ｘ）ビットのワ
ードを記憶する手段とを具備し、 該記憶手段が対応する（ｎ−ｘ）ワードを出力するため
の（ｍ−ｘ）ワードに応答し、該記憶手段の（ｍ−ｘ）
入力が入力端子のあらかじめ決められたそれぞれの端子
に接続されており、そして該記憶手段の（ｎ−ｘ）出力
が出力端子のあらかじめ決められた端子に接続され、ｘ
ビット位置に対応する入力端子が出力端子の対応するあ
らかじめ決められた端子に接続されていることを特徴と
する２進データ処理回路。 １４．該記憶手段が読み取り専用メモリである特許請求
の範囲第13項記載の2mの符号化２進ワードを2nの２進ワ
ードに翻訳する２進データ処理回路。 １５．ｍ＝12、ｎ＝10であり、そして該記憶手段が256
×８ビットの読み取り専用メモリである特許請求の範囲
第14項記載の2mの符号化２進ワードを2nの２進ワードに
翻訳する２進データ処理回路。 １６．入力端子の３つの最下位位置に接続された第1AND
ゲート手段と、入力端子の３つの最上位位置に接続され
た第2ANDゲート手段と、 入力端子に出現するｍ個の２進ワードのヘッド部分又は
テール部分において違法ランレングスを指示するエラー
信号を生成するために第１及び第2ANDゲート手段からの
出力に応答するORゲート手段とを具備する特許請求の範
囲第13項記載の2mの符号化２進ワードを2nの２進ワード
に翻訳する２進データ処理回路。 １７．該ORゲート手段が、記憶手段の入力に出現するビ
ットのパターンが許容されるコードに対応しないことを
指示する該記憶手段からのエラー信号にさらに応答する
特許請求の範囲第16項記載の2mの符号化２進ワードを2n
の２進ワードに翻訳する２進データ処理回路。 １８．入力端子に出現するｍワードが複数の特殊データ
・ワードの１つであることを指示するために該記憶手段
からのフラッグ信号に応答するフラッグ・レジスター手
段をさらに具備する特許請求の範囲第17項記載の2mの符
号化２進ワードを2nの２進ワードに翻訳する２進データ
処理回路。 １９．フラッグ信号の発生のときに、該記憶手段の出力
に出現するあらかじめ決められた複数のビットが特殊デ
ータ・ワードの同一性を表わしている特許請求の範囲第
18項記載の2mの符号化２進ワードを2nの２進ワードに翻
訳する２進データ処理回路。
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