JPH0681166B2 - デイジタル伝送装置 - Google Patents
デイジタル伝送装置Info
- Publication number
- JPH0681166B2 JPH0681166B2 JP59059713A JP5971384A JPH0681166B2 JP H0681166 B2 JPH0681166 B2 JP H0681166B2 JP 59059713 A JP59059713 A JP 59059713A JP 5971384 A JP5971384 A JP 5971384A JP H0681166 B2 JPH0681166 B2 JP H0681166B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- input terminal
- exclusive
- input
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0041—Arrangements at the transmitter end
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0045—Arrangements at the receiver end
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0061—Error detection codes
- H04L1/0063—Single parity check
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
Description
【発明の詳細な説明】 本発明は、符号化装置を有する送信部と、復号装置を有
する受信部とを備えるディジタル伝送装置であって、符
号化装置の入出力端子間に少なくとも１個のコード変換
マトリックス装置を設け、かつ復号装置の入出力端子間
に少なくとも１個のコード変換マトリックス装置を設
け、更に、コード変換監視手段を備えるディジタル伝送
装置に関する。
する受信部とを備えるディジタル伝送装置であって、符
号化装置の入出力端子間に少なくとも１個のコード変換
マトリックス装置を設け、かつ復号装置の入出力端子間
に少なくとも１個のコード変換マトリックス装置を設
け、更に、コード変換監視手段を備えるディジタル伝送
装置に関する。
例えばパルス符号変調信号の如きディジタル信号を長距
離にわたり伝送する場合、伝送媒体に適合した伝送コー
ドが得られるように、ディジタル伝送装置の送信部にお
いて符号化を行いかつ受信部において復号するようにす
るのが普通である。
離にわたり伝送する場合、伝送媒体に適合した伝送コー
ドが得られるように、ディジタル伝送装置の送信部にお
いて符号化を行いかつ受信部において復号するようにす
るのが普通である。
伝送媒体は、例えば、対称同軸ケーブル又は光ファイバ
又はその他で構成することができる。かかる符号化及び
復号の目的は、通常は直流成分を抑圧してディジタル伝
送装置において交流結合を使用できるようにするにあ
り、再生回路には伝送ケーブルを介して直流電流を供給
することが可能となる。かかる符号化及び復号の他の目
的としては、元の２元コードに対し伝送媒体におけるパ
ルス密度を増大するか、又は場合によりパルス密度を再
生回路に必要なクロック信号を抽出できる最小パルス密
度にすることがしばしばある。
又はその他で構成することができる。かかる符号化及び
復号の目的は、通常は直流成分を抑圧してディジタル伝
送装置において交流結合を使用できるようにするにあ
り、再生回路には伝送ケーブルを介して直流電流を供給
することが可能となる。かかる符号化及び復号の他の目
的としては、元の２元コードに対し伝送媒体におけるパ
ルス密度を増大するか、又は場合によりパルス密度を再
生回路に必要なクロック信号を抽出できる最小パルス密
度にすることがしばしばある。
従って、符号化装置においては、例えば刊行物Philips
Telecommunication Review,Vol.34,No.2,June 1976,第7
2〜86頁に記載されたテーブルの如きコード変換テーブ
ルが使用される。符号化装置の入力端には直並列変換器
を設け、この直並列変換器はその入力端子に供給された
ビット列を一定ビット数ｎを有し従って２ｎ個の組合せ
が可能である順次のブロックに変換する。従ってテーブ
ルの長さ２ｎである。然る後、ｎビット・ブロックをコ
ード変換マトリックス装置を介し所定の命令に従って新
たなｍビット・ブロックに変換する。符号化装置の出力
端ではｍビット・ブロックを並直列変換器を介してビッ
ト列に再度変換し、これが伝送媒体（ケーブル等）を介
してディジタル伝送装置の受信部へ伝送される。受信部
では供給されたビット列につき符号化装置で行われたの
と逆の動作が行われる。符号化装置及び復号装置の例
は、例えば刊行物Proceedings 17th Internationl Scie
ntific Congress on Electronics,Rome 16−18 March 1
970,第275〜283頁に記載されている。
Telecommunication Review,Vol.34,No.2,June 1976,第7
2〜86頁に記載されたテーブルの如きコード変換テーブ
ルが使用される。符号化装置の入力端には直並列変換器
を設け、この直並列変換器はその入力端子に供給された
ビット列を一定ビット数ｎを有し従って２ｎ個の組合せ
が可能である順次のブロックに変換する。従ってテーブ
ルの長さ２ｎである。然る後、ｎビット・ブロックをコ
ード変換マトリックス装置を介し所定の命令に従って新
たなｍビット・ブロックに変換する。符号化装置の出力
端ではｍビット・ブロックを並直列変換器を介してビッ
ト列に再度変換し、これが伝送媒体（ケーブル等）を介
してディジタル伝送装置の受信部へ伝送される。受信部
では供給されたビット列につき符号化装置で行われたの
と逆の動作が行われる。符号化装置及び復号装置の例
は、例えば刊行物Proceedings 17th Internationl Scie
ntific Congress on Electronics,Rome 16−18 March 1
970,第275〜283頁に記載されている。
コード変換の適正動作を監視するるため、ディジタル伝
送装置の送信部における符号化以前に２元データ列に付
加的キャラクタを時分割多重（T.D,M.）操作で付加する
ことができる。その場合かかる付加的キャラクタは受信
部における復号後２元データ列から時分割多重分離（T.
D.D）操作で除去され、従ってかかる付加的キャラクタ
を時分割多重操作で付加されたルールにつきチェックす
ることができる。この方法は一定フレーム構造を有する
時分割多重ライン装置においてしばしば使用される。
送装置の送信部における符号化以前に２元データ列に付
加的キャラクタを時分割多重（T.D,M.）操作で付加する
ことができる。その場合かかる付加的キャラクタは受信
部における復号後２元データ列から時分割多重分離（T.
D.D）操作で除去され、従ってかかる付加的キャラクタ
を時分割多重操作で付加されたルールにつきチェックす
ることができる。この方法は一定フレーム構造を有する
時分割多重ライン装置においてしばしば使用される。
上記方法は、付加的な時分割多重／時分割多重分離操作
のため信号処理速度を若干増大する必要があり、それに
必要な装置によりディジタル伝送装置全体がかなり大き
くなり、従ってディジタル伝送装置の価格及び消散損が
かなり大きくなるという欠点を有している。
のため信号処理速度を若干増大する必要があり、それに
必要な装置によりディジタル伝送装置全体がかなり大き
くなり、従ってディジタル伝送装置の価格及び消散損が
かなり大きくなるという欠点を有している。
本発明の目的は上記欠点を除去したディジタル伝送装置
を提供するにあり、かかる目的を達成する本発明のディ
ジタル伝送装置は、受信部及び／又は送信部におけるコ
ード変換監視手段が、符号化装置及び／又は復号装置の
コード変換マトリックス装置の入出力端子に結合したパ
リティ検出器を備えることを特徴とする。
を提供するにあり、かかる目的を達成する本発明のディ
ジタル伝送装置は、受信部及び／又は送信部におけるコ
ード変換監視手段が、符号化装置及び／又は復号装置の
コード変換マトリックス装置の入出力端子に結合したパ
リティ検出器を備えることを特徴とする。
次に図面につき本発明の実施例を説明する。
第１図に示した実施例において参照数字１はデータ伝送
装置の送信部Ｉのインタフェース復号装置を示し、参照
数字３はスクランブラを示す。スクランブラ３の出力端
子は符号化装置４の直並列変換器５の入力端子に接続す
る。直並列変換器５の複数の出力端子はコード変換マト
リックス装置７の同様な個数の入力端子に接続する。コ
ード変換マトリックス装置７の複数の出力端子は並直列
変換器８の同様な個数の入力端子に接続する。符号化装
置４の出力端子11は伝送媒体Ｍを介して伝送装置の受信
部IIの入力端子12に接続し、この入力端子12は復号装置
20の直並列変換器21の入力端子に接続する。直並列変換
器21の複数の出力端子はコード変換マトリックス装置23
の同様な個数の入力端子に接続し、このコード変換マト
リックス装置の複数の出力端子は並直列変換器24の同様
な個数の入力端子に接続する。並直列変換器24の出力端
子は直列接続したデスクランプ25及びインタフェース符
号化装置26を介して伝送装置の出力端子30に接続する。
直並列変換器21の出力端子及び並直列変換器24の入力端
子はパリティ検出器28の同様な個数の入力端子にそれぞ
れ接続し、このパリティ検出器の出力端子は監視装置29
に接続する。符号化４装置の直並列変換器５の出力端子
及び並直列変換器８の入力端子はパリティ検出器６の同
様な個数の入力端子にそれぞれ接続する。
装置の送信部Ｉのインタフェース復号装置を示し、参照
数字３はスクランブラを示す。スクランブラ３の出力端
子は符号化装置４の直並列変換器５の入力端子に接続す
る。直並列変換器５の複数の出力端子はコード変換マト
リックス装置７の同様な個数の入力端子に接続する。コ
ード変換マトリックス装置７の複数の出力端子は並直列
変換器８の同様な個数の入力端子に接続する。符号化装
置４の出力端子11は伝送媒体Ｍを介して伝送装置の受信
部IIの入力端子12に接続し、この入力端子12は復号装置
20の直並列変換器21の入力端子に接続する。直並列変換
器21の複数の出力端子はコード変換マトリックス装置23
の同様な個数の入力端子に接続し、このコード変換マト
リックス装置の複数の出力端子は並直列変換器24の同様
な個数の入力端子に接続する。並直列変換器24の出力端
子は直列接続したデスクランプ25及びインタフェース符
号化装置26を介して伝送装置の出力端子30に接続する。
直並列変換器21の出力端子及び並直列変換器24の入力端
子はパリティ検出器28の同様な個数の入力端子にそれぞ
れ接続し、このパリティ検出器の出力端子は監視装置29
に接続する。符号化４装置の直並列変換器５の出力端子
及び並直列変換器８の入力端子はパリティ検出器６の同
様な個数の入力端子にそれぞれ接続する。
例えば、34Mb/s及び140Mb/sライン伝送装置において使
用できる第１図に示した実施例では、信号処理レートを
低減するため、通常4B/3Tコード変換と呼ばれる変換が
しばしば使用され、この変換については、例えば前記刊
行物Philis Telecommunication Review,Vol.34,No.2,Ju
ne 1976,第79〜83頁に記載されている。このコード変換
を介して２元符号化データ信号は３元符号化信号に変換
され、４ビット２元ワードは３ビット３元ワードに変換
される。実行ディジタル和（Running Digital Sum,以下
R.D.S.と称する）の値を制限することによりDC（直流
分）抑圧が達成され、ここでR.D.S.は所定の開始瞬間時
におけるR.D.S.カウンタの内容と、前記開始瞬時から伝
送された記号（シンボル）の離散値との代数和を意味
し、このカウンタの内容は順次更新され、これらについ
て前記刊行物に記載されている。R.D.S.値の数を制限す
るように、バランス・コードにしばしば２以上の符号化
モードが使用され、これら符号化モードから、使用すべ
きモードを適切に選定して、先行記号の後又はブロック
・コードの場合先行記号ブロックの後にR.D.S.値を介し
て前記制限が達成されるようにする。更に、制限された
数のR.D.S.値をそのコーードと共に使用することによ
り、中間再生器及び受信ステーションにおける“エラー
・コート”測定と通常呼ばれる動作を行うことが可能に
なる。かかる“エラー・レート”測定はスクランブル動
作を使用することにより更に改善される。前記4B/3Tコ
ードに加えて、ライン伝送装置においてはCCITTにより
正確に規定されたか又は規定されるであろう例えばHDB3
及びCMIのごとき通常インターフェース・コードと呼ば
れるコードがしばしば使用される。かかる形式のコード
を介すれば構成は異なるが同一ビット・レートを有する
伝送装置を結合することができる。
用できる第１図に示した実施例では、信号処理レートを
低減するため、通常4B/3Tコード変換と呼ばれる変換が
しばしば使用され、この変換については、例えば前記刊
行物Philis Telecommunication Review,Vol.34,No.2,Ju
ne 1976,第79〜83頁に記載されている。このコード変換
を介して２元符号化データ信号は３元符号化信号に変換
され、４ビット２元ワードは３ビット３元ワードに変換
される。実行ディジタル和（Running Digital Sum,以下
R.D.S.と称する）の値を制限することによりDC（直流
分）抑圧が達成され、ここでR.D.S.は所定の開始瞬間時
におけるR.D.S.カウンタの内容と、前記開始瞬時から伝
送された記号（シンボル）の離散値との代数和を意味
し、このカウンタの内容は順次更新され、これらについ
て前記刊行物に記載されている。R.D.S.値の数を制限す
るように、バランス・コードにしばしば２以上の符号化
モードが使用され、これら符号化モードから、使用すべ
きモードを適切に選定して、先行記号の後又はブロック
・コードの場合先行記号ブロックの後にR.D.S.値を介し
て前記制限が達成されるようにする。更に、制限された
数のR.D.S.値をそのコーードと共に使用することによ
り、中間再生器及び受信ステーションにおける“エラー
・コート”測定と通常呼ばれる動作を行うことが可能に
なる。かかる“エラー・レート”測定はスクランブル動
作を使用することにより更に改善される。前記4B/3Tコ
ードに加えて、ライン伝送装置においてはCCITTにより
正確に規定されたか又は規定されるであろう例えばHDB3
及びCMIのごとき通常インターフェース・コードと呼ば
れるコードがしばしば使用される。かかる形式のコード
を介すれば構成は異なるが同一ビット・レートを有する
伝送装置を結合することができる。
第２図の表には4B/3Tコードの一例を示してある。本例
は通常FOMOT Vコードと呼ばれるコードに関し、その詳
細は前記刊行物に記載されている。この表には２元ワー
ド（a,b,c,d）及びこれに対応する３元ワードに関連す
るすべてのキャラクタのパリティＰを各列に示してあ
る。なお、ここに云うパリティとはコード変換マトリツ
クス装置の入／出力信号の内で、０以外の論理値を有す
る入／出力信号の数の奇偶性のことである。パリティＰ
の例から明らかように、パリティＰは、３元ワード＋０
＋又は、−０−に対応する２元ワード0110に対するもの
を除き奇数となる。この例外的状態を別にすれば、極め
て有用な監視基準Ｐ＝奇数が得られる。この目的のため
パリティ検出器28は例えば第３図に示すように構成する
ことができる。本例のパリティ検出器は６個の排他的論
理和ゲート40,…,45と、ANDゲート46と、ORゲート47と
を備える。信号Ｂ及びＣはゲート40の入力端子に供給す
るのでゲート40の出力端子には信号Ｃが生じ、これを
ゲート43の一方の入力端子に供給する。信号Ａ及びａは
ゲート41の入力端子に供給するのでこのゲートの出力端
子には信号Ａａが生じ、これをゲート43の他方入力端
子に供給する。ゲート43の出力端子に生じた信号ＡＢ
Ｃａはゲート45の一方の入力端子に供給する。ゲー
ト42の入力端子には信号ｂ及びｃを供給するので、この
ゲートの出力端子には信号ｂｃが生じ、これをゲート
44の一方の入力端子に供給する。このゲート44の他方入
力端子には信号ｄを供給するので、このゲート44の出力
端子には信号ｂｃｄが生じ、これをゲート45の他方
入力端子に供給する。従ってゲート45の出力端子には信
号 Ｐ＝ＡＢＣａｂｃｄ ……（１） が生ずる。第２図の表から明らかなように、２元ワード
0110に対する以外はＰ＝１である。すべての２元ワード
に対し１となる関数をゲート46及び47によって発生す
るようにする。この目的のためANDゲート46の入力端子
A,,C,,b,c及びを供給する。従って２元ワード011
0及び対応する３元ワード101が生じた場合このゲート46
の出力端子には論理値１が生じ、これをORゲート47の一
方の入力端子に供給する。その場合ORゲート47の他方入
力端子にはＰ＝Ｏが供給されるので、このゲート47の出
力端子には＝１が生ずる。FOMOT復号装置20において
一時的又は永続的なエラーが発生した場合、このエラー
が存在する限り≠１になる。復号装置20においては信
号処理方向ははFOMOTからBINAIRに向う方向であるの
で、不当ブロック000を調べる必要がある。以下に述べ
る状態では、３元ワードを復号装置20に供給することが
できる。１ワードに関連する３個の正しい３元キャラク
タを復号装置に供給するための再同期が擾乱された場
合、ワード000は確率ｐ0.025で発生する。FOMOTコー
ドを使用した場合、これにより２元ワード1001が生ず
る。従って関係式（１）からＰ＝０となり従って＝０
となる（（警報状態）。従ってパリティ検出器28は警報
信号を発生する。符号化装置４及び復号装置20の間の接
続遮断の結果ブロック000が生じた場合にも、パリティ
検出器28は警報信号を発生し、その原因は復号装置20に
先行する伝送装置における他の警報機能により局部化さ
れる。従って、一方においては信号処理時におけるブロ
ック同期喪失を助長するために不当ブロック000を維持
することができ、他方おいては第２図に示した表はブロ
ック000によって拡張することができる。例えばそれに
２元ブロック0100を付加することができ、その結果パリ
ティはすべての２元ワードに対し同一の値となる。復号
装置20に既に存在する論理機能を用いることによってパ
リティ検出器28の寸法を復号装置20全体の寸法に比べ極
めて小さくすることができ、これは一層高次のライン伝
送装置における価格、信頼性及び消散損につき極めて重
要である。
は通常FOMOT Vコードと呼ばれるコードに関し、その詳
細は前記刊行物に記載されている。この表には２元ワー
ド（a,b,c,d）及びこれに対応する３元ワードに関連す
るすべてのキャラクタのパリティＰを各列に示してあ
る。なお、ここに云うパリティとはコード変換マトリツ
クス装置の入／出力信号の内で、０以外の論理値を有す
る入／出力信号の数の奇偶性のことである。パリティＰ
の例から明らかように、パリティＰは、３元ワード＋０
＋又は、−０−に対応する２元ワード0110に対するもの
を除き奇数となる。この例外的状態を別にすれば、極め
て有用な監視基準Ｐ＝奇数が得られる。この目的のため
パリティ検出器28は例えば第３図に示すように構成する
ことができる。本例のパリティ検出器は６個の排他的論
理和ゲート40,…,45と、ANDゲート46と、ORゲート47と
を備える。信号Ｂ及びＣはゲート40の入力端子に供給す
るのでゲート40の出力端子には信号Ｃが生じ、これを
ゲート43の一方の入力端子に供給する。信号Ａ及びａは
ゲート41の入力端子に供給するのでこのゲートの出力端
子には信号Ａａが生じ、これをゲート43の他方入力端
子に供給する。ゲート43の出力端子に生じた信号ＡＢ
Ｃａはゲート45の一方の入力端子に供給する。ゲー
ト42の入力端子には信号ｂ及びｃを供給するので、この
ゲートの出力端子には信号ｂｃが生じ、これをゲート
44の一方の入力端子に供給する。このゲート44の他方入
力端子には信号ｄを供給するので、このゲート44の出力
端子には信号ｂｃｄが生じ、これをゲート45の他方
入力端子に供給する。従ってゲート45の出力端子には信
号 Ｐ＝ＡＢＣａｂｃｄ ……（１） が生ずる。第２図の表から明らかなように、２元ワード
0110に対する以外はＰ＝１である。すべての２元ワード
に対し１となる関数をゲート46及び47によって発生す
るようにする。この目的のためANDゲート46の入力端子
A,,C,,b,c及びを供給する。従って２元ワード011
0及び対応する３元ワード101が生じた場合このゲート46
の出力端子には論理値１が生じ、これをORゲート47の一
方の入力端子に供給する。その場合ORゲート47の他方入
力端子にはＰ＝Ｏが供給されるので、このゲート47の出
力端子には＝１が生ずる。FOMOT復号装置20において
一時的又は永続的なエラーが発生した場合、このエラー
が存在する限り≠１になる。復号装置20においては信
号処理方向ははFOMOTからBINAIRに向う方向であるの
で、不当ブロック000を調べる必要がある。以下に述べ
る状態では、３元ワードを復号装置20に供給することが
できる。１ワードに関連する３個の正しい３元キャラク
タを復号装置に供給するための再同期が擾乱された場
合、ワード000は確率ｐ0.025で発生する。FOMOTコー
ドを使用した場合、これにより２元ワード1001が生ず
る。従って関係式（１）からＰ＝０となり従って＝０
となる（（警報状態）。従ってパリティ検出器28は警報
信号を発生する。符号化装置４及び復号装置20の間の接
続遮断の結果ブロック000が生じた場合にも、パリティ
検出器28は警報信号を発生し、その原因は復号装置20に
先行する伝送装置における他の警報機能により局部化さ
れる。従って、一方においては信号処理時におけるブロ
ック同期喪失を助長するために不当ブロック000を維持
することができ、他方おいては第２図に示した表はブロ
ック000によって拡張することができる。例えばそれに
２元ブロック0100を付加することができ、その結果パリ
ティはすべての２元ワードに対し同一の値となる。復号
装置20に既に存在する論理機能を用いることによってパ
リティ検出器28の寸法を復号装置20全体の寸法に比べ極
めて小さくすることができ、これは一層高次のライン伝
送装置における価格、信頼性及び消散損につき極めて重
要である。
伝送装置の送信部Ｉにおけるコード変換はパリティ検出
器６によって監視することができ、このパリティ検出器
６は受信部IIのパリティ検出器28と同様に構成するが、
パリティ検出器６においては３元ブロック000に関する
付加的手段を必要としない。
器６によって監視することができ、このパリティ検出器
６は受信部IIのパリティ検出器28と同様に構成するが、
パリティ検出器６においては３元ブロック000に関する
付加的手段を必要としない。
以上においては、３元ワード及び対応する２元ワードの
パリティ・チェックを介してFOMOT符号化装置及び／又
は復号装置におけるコード変換を監視する態様を説明し
た。別の4B/3Tコードうち狭義においては4B/3Tコード
（２モード）、MS43コード（３モード）及びMMS43（４
モード）が既知である。FOMOTコードに対するより多く
の要素を必要とするが、これらのコードに対するパリテ
ィ監視も実現することができる。
パリティ・チェックを介してFOMOT符号化装置及び／又
は復号装置におけるコード変換を監視する態様を説明し
た。別の4B/3Tコードうち狭義においては4B/3Tコード
（２モード）、MS43コード（３モード）及びMMS43（４
モード）が既知である。FOMOTコードに対するより多く
の要素を必要とするが、これらのコードに対するパリテ
ィ監視も実現することができる。
代案として上記マルチレベル・コードに代え1B/2B及び5
B/6Bの如き２レベル・コードを使用することもできる。
第４図ａは1B/2Bコードのコード変換表を示し、この表
では全体のパリティを列Ｐに示し、m1及びm2は時間に対
する変化態様を示してある。この表は、パリティＰの内
在（intrinsic）値が方向1B→2Bに対し常に同一になる
ことを示している。符号化装置４に欠陥がある場合には
最早やこのようにはならない。方向2B→1Bに対しては、
代案として、表に示してない不当ブロック10を使用する
ことができる。このデュアル例外パリティはFOMOTコー
ドにつき前述したのと同一態様で検出しかつ反転するこ
とができる。コード変換表を第４図ｂに示す如く拡張す
ることもでき、その場合、パリティＰは２元ワードに対
し再び同じ値となる。
B/6Bの如き２レベル・コードを使用することもできる。
第４図ａは1B/2Bコードのコード変換表を示し、この表
では全体のパリティを列Ｐに示し、m1及びm2は時間に対
する変化態様を示してある。この表は、パリティＰの内
在（intrinsic）値が方向1B→2Bに対し常に同一になる
ことを示している。符号化装置４に欠陥がある場合には
最早やこのようにはならない。方向2B→1Bに対しては、
代案として、表に示してない不当ブロック10を使用する
ことができる。このデュアル例外パリティはFOMOTコー
ドにつき前述したのと同一態様で検出しかつ反転するこ
とができる。コード変換表を第４図ｂに示す如く拡張す
ることもでき、その場合、パリティＰは２元ワードに対
し再び同じ値となる。
第５図は別の２レベル・コード、いわゆる5B/6Bコード
変換表を示す。この変換表は、５ビット・ワードの第１
ビットＡが０に等しい場合５ビット・ワードの５ビット
のモジュロ２和Ｐ（５）は６ビット・ワードの６ビット
のモジュロ２和Ｐ（６）の反転値に等しくなることを示
している。
変換表を示す。この変換表は、５ビット・ワードの第１
ビットＡが０に等しい場合５ビット・ワードの５ビット
のモジュロ２和Ｐ（５）は６ビット・ワードの６ビット
のモジュロ２和Ｐ（６）の反転値に等しくなることを示
している。
またこの変換表は、５ビット・ワードの第１ビットＡが
１に等しい場合５ビット・ワードの５ビットのモジュロ
２和Ｐ（５）は６ビット・ワードの６ビットのモジュロ
２和Ｐ（６）に等しくなることを示している。これは、
ワード00111,▲▼,011011及び▲
▼をのぞくすべての５ビット・ワードに対して成立つ。
これら最後の２つのワードを排除した場合、コード変換
のための適切なな監視基準が再び得られる。
１に等しい場合５ビット・ワードの５ビットのモジュロ
２和Ｐ（５）は６ビット・ワードの６ビットのモジュロ
２和Ｐ（６）に等しくなることを示している。これは、
ワード00111,▲▼,011011及び▲
▼をのぞくすべての５ビット・ワードに対して成立つ。
これら最後の２つのワードを排除した場合、コード変換
のための適切なな監視基準が再び得られる。
第６図は5B/6B符号化装置４においてコード変換監視用
パリティ検出器６を実現する態様を詳細に示す。符号化
装置４の入力端子70に５ビット・データを供給し、この
入力端子はゲート50の入力端子に接続し、このゲートの
出力端子51には５ビット・データがそのまま発生し、か
つこのゲートの出力端子52には５ビット・データが反転
された形で発生する。ゲート50の２個の出力端子51及び
52はスイッチ53のスイッチング接点にそれぞれ接続し、
このスイッチの主接点は直並列変換器５の入力端子に接
続する。直並列変換器５の出力端子はコード変換マトリ
ックス装置（コード変換回路網）７の入力端子に接続
し、このコード変換マトリックス装置の出力端子並直列
変換器８の入力端子に接続する。並直列変換器８の出力
端子はゲート56の入力端子に接続し、このゲートの出力
端子58には６ビット・データが発生し、かつ、このゲー
トの出力端子57には同じ６ビット・データの反転値で発
生する。ゲート56の出力端子57及び58はスイッチ59のス
イッチング接点にそれぞれ接続し、このスイッチの主接
点は符号化装置４の出力端子71に接続する。またゲート
50の出力端子51はメモリ54の入力端子に接続し、このメ
モリの出力端子はメモリ55の入力端子に接続する。メモ
リ54の出力信号はスイッチ53に対する制御信号として使
用する。メモリ55の出力信号はスイッチ59に対する制御
信号として使用する。パリティ検出器６は排他的論理和
ゲート、60,62及び64と、双安定トリガ回路61及び63
と、ANDゲート48及び49と、ORゲート47と、スイッチ67
及び68とを備える。ゲート60の一方の入力端子をスイッ
チ66の主接点に接続し、このスイッチの２個のスイッチ
ング接点はゲート50の出力端子51及び52にそれぞれ接続
する。ゲート60の他方入力端子はスイッチ67を介して双
安定トリガ回路61の出力端子に接続する。ゲート60の出
力端子は双安定トリガ回路61の入力端子に接続する。符
号化装置４の出力端子71はゲート64の一方の入力端子に
接続し、このゲートの他方入力端子はスイッチ68を介し
て双安定トリガ回路63の出力端子に接続する。ゲート64
の出力端子は双安定トリガ回路63の入力端子に接続す
る。双安定トリガ回路61及び63の出力端子は排他的論理
和ゲート62の入力端子に接続し、このゲートの出力端子
はORゲート47の入力端子に接続する。ANDゲート48の入
力端子には信号,C,D,Eが供給され、このゲートの出力
端子はORゲート47の入力端子に接続する。ANDゲート49
の入力端子には信号B,,D,Eが供給され、このゲートの
出力端子もORゲート47の入力端子に接続する。ORゲート
47の出力端子は監視装置10に接続する。
パリティ検出器６を実現する態様を詳細に示す。符号化
装置４の入力端子70に５ビット・データを供給し、この
入力端子はゲート50の入力端子に接続し、このゲートの
出力端子51には５ビット・データがそのまま発生し、か
つこのゲートの出力端子52には５ビット・データが反転
された形で発生する。ゲート50の２個の出力端子51及び
52はスイッチ53のスイッチング接点にそれぞれ接続し、
このスイッチの主接点は直並列変換器５の入力端子に接
続する。直並列変換器５の出力端子はコード変換マトリ
ックス装置（コード変換回路網）７の入力端子に接続
し、このコード変換マトリックス装置の出力端子並直列
変換器８の入力端子に接続する。並直列変換器８の出力
端子はゲート56の入力端子に接続し、このゲートの出力
端子58には６ビット・データが発生し、かつ、このゲー
トの出力端子57には同じ６ビット・データの反転値で発
生する。ゲート56の出力端子57及び58はスイッチ59のス
イッチング接点にそれぞれ接続し、このスイッチの主接
点は符号化装置４の出力端子71に接続する。またゲート
50の出力端子51はメモリ54の入力端子に接続し、このメ
モリの出力端子はメモリ55の入力端子に接続する。メモ
リ54の出力信号はスイッチ53に対する制御信号として使
用する。メモリ55の出力信号はスイッチ59に対する制御
信号として使用する。パリティ検出器６は排他的論理和
ゲート、60,62及び64と、双安定トリガ回路61及び63
と、ANDゲート48及び49と、ORゲート47と、スイッチ67
及び68とを備える。ゲート60の一方の入力端子をスイッ
チ66の主接点に接続し、このスイッチの２個のスイッチ
ング接点はゲート50の出力端子51及び52にそれぞれ接続
する。ゲート60の他方入力端子はスイッチ67を介して双
安定トリガ回路61の出力端子に接続する。ゲート60の出
力端子は双安定トリガ回路61の入力端子に接続する。符
号化装置４の出力端子71はゲート64の一方の入力端子に
接続し、このゲートの他方入力端子はスイッチ68を介し
て双安定トリガ回路63の出力端子に接続する。ゲート64
の出力端子は双安定トリガ回路63の入力端子に接続す
る。双安定トリガ回路61及び63の出力端子は排他的論理
和ゲート62の入力端子に接続し、このゲートの出力端子
はORゲート47の入力端子に接続する。ANDゲート48の入
力端子には信号,C,D,Eが供給され、このゲートの出力
端子はORゲート47の入力端子に接続する。ANDゲート49
の入力端子には信号B,,D,Eが供給され、このゲートの
出力端子もORゲート47の入力端子に接続する。ORゲート
47の出力端子は監視装置10に接続する。
第５図のコード変換表を更に分析すると、m1モードにお
ける00000から01111までの６ビット・ワードはm2モード
における11111から10000までの６ビット・ワードの反転
ワードであり、かつm2モードにおける00000から01111ま
での６ビット・ワードはm1モードにおける11111から100
00までの６ビット・ワードの反転ワードであることが判
る。コード変換表のこの特性を第６図に示した符号化装
置の実施例に適用した場合につき以下に詳細に説明す
る。
ける00000から01111までの６ビット・ワードはm2モード
における11111から10000までの６ビット・ワードの反転
ワードであり、かつm2モードにおける00000から01111ま
での６ビット・ワードはm1モードにおける11111から100
00までの６ビット・ワードの反転ワードであることが判
る。コード変換表のこの特性を第６図に示した符号化装
置の実施例に適用した場合につき以下に詳細に説明す
る。
５ビット・ワードA,B,C,D,Eの第１ビットＡはメモリ54
に供給し、このメモリの出力信号はスイッチ53,66及び6
7を制御するのに使用する。更に、この出力信号はメモ
リ55に供給し、このメモリの出力信号はスイッチ59及び
68を制御するのに使用する。５ビット・ワードの第１ビ
ットＡがＯに等しい場合、メモリ54の出力信号によりス
イッチ53は図示の位置に配置される。従ってこの５ビッ
ト・ワードの後続４ビットB,C,D,Eはそのまま直並列変
換器５の入力端子に供給される。これら４ビットはコー
ド変換マトリックス装置７を介して６ビット・ワードa,
b,c,d,e,fに変換する。この６ビット・ワードは並直列
変換器８に供給し、この並直列変換器の出力端子はゲー
ト56の入力端子に接続する。５ビット・ワードの第１ビ
ットＡがＯに等しい場合メモリ55はスイッチ59を図示の
位置に配置する制御信号を発生する。従って符号化装置
４の出力端子71はゲート56の出力端子58に接続され、６
ビット・ワードは反転されずに出力端子71へ供給され
る。
に供給し、このメモリの出力信号はスイッチ53,66及び6
7を制御するのに使用する。更に、この出力信号はメモ
リ55に供給し、このメモリの出力信号はスイッチ59及び
68を制御するのに使用する。５ビット・ワードの第１ビ
ットＡがＯに等しい場合、メモリ54の出力信号によりス
イッチ53は図示の位置に配置される。従ってこの５ビッ
ト・ワードの後続４ビットB,C,D,Eはそのまま直並列変
換器５の入力端子に供給される。これら４ビットはコー
ド変換マトリックス装置７を介して６ビット・ワードa,
b,c,d,e,fに変換する。この６ビット・ワードは並直列
変換器８に供給し、この並直列変換器の出力端子はゲー
ト56の入力端子に接続する。５ビット・ワードの第１ビ
ットＡがＯに等しい場合メモリ55はスイッチ59を図示の
位置に配置する制御信号を発生する。従って符号化装置
４の出力端子71はゲート56の出力端子58に接続され、６
ビット・ワードは反転されずに出力端子71へ供給され
る。
５ビット・ワードの第１ビットＡが１に等しい場合には
メモリ54の出力信号によりスイッチ53は図示と反対の位
置に配置される。従って直並列変換器５の入力端子はゲ
ート50の反転出力端子52に接続され、５ビット・ワード
の後続４ビットB,C,D,Eは反転された形で直並列変換器
５に供給される。これらビット,,，，はコード
変換マトリックス装置７を介して６ビット・ワード，
，，，，に変換し、これを並直列変換器８に
供給する。この６ビット・ワードはゲート56に供給す
る。この場合メモリ55の出力信号により、符号化装置４
の出力端子71はゲート56の反転出力端子57に接続され
る。この場合この６ビット・ワードは反転された後この
反転６ビット・ワードが符号化装置４の出力端子71に供
給される。Ａ＝１に対するデータ処理過程を第７図の表
に詳細に示してある。
メモリ54の出力信号によりスイッチ53は図示と反対の位
置に配置される。従って直並列変換器５の入力端子はゲ
ート50の反転出力端子52に接続され、５ビット・ワード
の後続４ビットB,C,D,Eは反転された形で直並列変換器
５に供給される。これらビット,,，，はコード
変換マトリックス装置７を介して６ビット・ワード，
，，，，に変換し、これを並直列変換器８に
供給する。この６ビット・ワードはゲート56に供給す
る。この場合メモリ55の出力信号により、符号化装置４
の出力端子71はゲート56の反転出力端子57に接続され
る。この場合この６ビット・ワードは反転された後この
反転６ビット・ワードが符号化装置４の出力端子71に供
給される。Ａ＝１に対するデータ処理過程を第７図の表
に詳細に示してある。
最も少ない数の要素と共にパリティ・チェックを行える
ようするため、通常モジュロ２カウンタと呼ばれる装置
を使用する。５ビット・ワードのモジュロ２カウンタは
排他的論理和ゲート60、双安定トリガ回路61及びスイッ
チ67で構成する。６ビット・ワードのモジュロ２カウン
タは排他的論理和ゲート64、双安定トリガ回路63及びス
イッチ68で構成する。パリティ・チェックを可能ならし
めるためには６ビット・モジュロ２和Ｐ（６）が５ビッ
ト・モジュロ２和Ｐ（５）に常に等しくなるようにする
必要があるから、５ビット・ワードの第１ビットが１に
等しい場合には和Ｐ（５）を反転するようにする。これ
はスイッチ66を介して実現する。５ビット・ワードドの
第１ビットＡがＯに等しい場合スイッチ66は図示の位置
にあり、ゲート60の一方の（図面で下側の）信号入力端
子はゲート50の非反転出力端子51に接続される。５ビッ
ト・ワードの第１ビットＡが１に等しい場合には、スイ
ッチ66は図示と反対位置に配置され、ゲート60の上記信
号入力端子はゲート50の反転出力端子に接続される。各
５ビット・ワードの第１ビットに当りスイッチ67は開放
され、第１ビットＡは双安定トリガ回路61に書込まれ
る。第１ビットＡが供給された後スイッチ67は閉成され
る。従って双安定トリガ回路61の出力端子には、 Ａ＝０なら ＡＢＣＤＥ＝Ｐ（５） Ａ＝１なら Ａ＝▲▼ によって規定される信号が発生する（第５図参照）対応
する各６ビット・ワードの第１ビットａに当りスイッチ
68は開放され、この第１ビットａが双安定トリガ回路63
に書込まれる。この第１ビットａが供給された後スイッ
チ68が開放される。従って双安定トリガ回路63の出力端
子には ａｂｃｄｅｆ＝Ｐ（６） によって規定される信号が発生する。ゲート47の出力端
子にはモジュロ２和Ｈ即ち が発生する。このモジュロ２和Ｈは、２元ブロック0011
1,▲▼,01011及び▲▼を除くすべ
ての２元ブロックに対し１に等しくなる。これら２元ブ
ロックの排除はANDゲート48及び49を介して実現する。
その場合、 ANDゲート48の入力端子には４ビット,C,DおよびＥを
供給するようにする。これにより、符号化装置４の入力
端子70に５ビット・ワード00111及び11000が供給された
場合ANDゲート48の入力端子には４ビット0111が供給さ
れ、その理由は後者の５ビット・ワード11000の４ビッ
トB,C,D,Eは上述したようにスイッチ53を介して反転さ
れて0111となるからである。上記両方の５ビット・ワー
ドの場合に、ORゲート47の出力端子には、排他的論理和
ゲート62の出力端子に生ずる信号とは無関係に論理値１
が発生する。
ようするため、通常モジュロ２カウンタと呼ばれる装置
を使用する。５ビット・ワードのモジュロ２カウンタは
排他的論理和ゲート60、双安定トリガ回路61及びスイッ
チ67で構成する。６ビット・ワードのモジュロ２カウン
タは排他的論理和ゲート64、双安定トリガ回路63及びス
イッチ68で構成する。パリティ・チェックを可能ならし
めるためには６ビット・モジュロ２和Ｐ（６）が５ビッ
ト・モジュロ２和Ｐ（５）に常に等しくなるようにする
必要があるから、５ビット・ワードの第１ビットが１に
等しい場合には和Ｐ（５）を反転するようにする。これ
はスイッチ66を介して実現する。５ビット・ワードドの
第１ビットＡがＯに等しい場合スイッチ66は図示の位置
にあり、ゲート60の一方の（図面で下側の）信号入力端
子はゲート50の非反転出力端子51に接続される。５ビッ
ト・ワードの第１ビットＡが１に等しい場合には、スイ
ッチ66は図示と反対位置に配置され、ゲート60の上記信
号入力端子はゲート50の反転出力端子に接続される。各
５ビット・ワードの第１ビットに当りスイッチ67は開放
され、第１ビットＡは双安定トリガ回路61に書込まれ
る。第１ビットＡが供給された後スイッチ67は閉成され
る。従って双安定トリガ回路61の出力端子には、 Ａ＝０なら ＡＢＣＤＥ＝Ｐ（５） Ａ＝１なら Ａ＝▲▼ によって規定される信号が発生する（第５図参照）対応
する各６ビット・ワードの第１ビットａに当りスイッチ
68は開放され、この第１ビットａが双安定トリガ回路63
に書込まれる。この第１ビットａが供給された後スイッ
チ68が開放される。従って双安定トリガ回路63の出力端
子には ａｂｃｄｅｆ＝Ｐ（６） によって規定される信号が発生する。ゲート47の出力端
子にはモジュロ２和Ｈ即ち が発生する。このモジュロ２和Ｈは、２元ブロック0011
1,▲▼,01011及び▲▼を除くすべ
ての２元ブロックに対し１に等しくなる。これら２元ブ
ロックの排除はANDゲート48及び49を介して実現する。
その場合、 ANDゲート48の入力端子には４ビット,C,DおよびＥを
供給するようにする。これにより、符号化装置４の入力
端子70に５ビット・ワード00111及び11000が供給された
場合ANDゲート48の入力端子には４ビット0111が供給さ
れ、その理由は後者の５ビット・ワード11000の４ビッ
トB,C,D,Eは上述したようにスイッチ53を介して反転さ
れて0111となるからである。上記両方の５ビット・ワー
ドの場合に、ORゲート47の出力端子には、排他的論理和
ゲート62の出力端子に生ずる信号とは無関係に論理値１
が発生する。
またANDゲート49の入力端子には４ビットB,,D,Eを供
給するようにする。従って符号化装置４の入力端子70に
５ビット・ワード01011及び10100が供給された場合AND
ゲート49の入力端子には４ビット1011が供給され、その
理由は後者の５ビット・ワード10100の４ビットB,C,D,E
は上述したように反転されて1011となるからである。こ
れら両方の５ビット・ワードの場合に、ORゲート47の出
力端子には、排他的論理和ゲート62の出力端子に生ずる
信号とは無関係に、論理値１が発生する。従って5B/6B
符号化装置４において一時的又は永続的エラーが発生し
た場合、はこのエラー発生時に１に等しくなくなる。
この場合パリティ検出器６により監視装置10に警報信号
が供給される。
給するようにする。従って符号化装置４の入力端子70に
５ビット・ワード01011及び10100が供給された場合AND
ゲート49の入力端子には４ビット1011が供給され、その
理由は後者の５ビット・ワード10100の４ビットB,C,D,E
は上述したように反転されて1011となるからである。こ
れら両方の５ビット・ワードの場合に、ORゲート47の出
力端子には、排他的論理和ゲート62の出力端子に生ずる
信号とは無関係に、論理値１が発生する。従って5B/6B
符号化装置４において一時的又は永続的エラーが発生し
た場合、はこのエラー発生時に１に等しくなくなる。
この場合パリティ検出器６により監視装置10に警報信号
が供給される。
なお本発明は第１及び６図に示した実施例に限定されな
いこと勿論である。これらの実施例ではデータビット列
を符号化装置に直列に供給するので、符号化動作に直並
列変換器及び並直列変換器を必要とする。しかし、情報
を初めから並列に供給され、従って直並列変換器及び並
直列変換器を必要としない例えばMULDEX伝送装置及び波
長多重伝送装置の如き伝送装置もあり、本発明は特別の
手段を講ずることなくこれらの形式の伝送装置にも適用
することができる。
いこと勿論である。これらの実施例ではデータビット列
を符号化装置に直列に供給するので、符号化動作に直並
列変換器及び並直列変換器を必要とする。しかし、情報
を初めから並列に供給され、従って直並列変換器及び並
直列変換器を必要としない例えばMULDEX伝送装置及び波
長多重伝送装置の如き伝送装置もあり、本発明は特別の
手段を講ずることなくこれらの形式の伝送装置にも適用
することができる。
第１図は本発明の実施例を示すブロック図、 第２図は第１図におけるコード変換の一例の説明図、 第３図は第１図のパリティ検出器の実施例を示すブロッ
ク図、 第４図はコード変換の他の例の説明図、 第５図はコード変換の他の例の説明図、 第６図は第５図による送信部の実施例を示すブロック
図、 第７図は第６図の作動説明図である。 Ｉ……送信部、II……受信部 Ｍ……伝送媒体 １……インタフェース復号装置 ３……スクランブラ、４……符号化装置 ５……直並列変換器、６……パリティ検出器 ７……コード変換マトリックス装置 ８……並直列変換部、10……監視装置 20……復号装置、21……直並列変換器 23……コード変換マトリックス装置 24……並直列変換器、25……デスクランブラ 26……インタフェース符号化装置 28……パリティ検出器、29……監視装置 40〜45……排他的論理和ゲート 54,55……メモリ、61,63……双安定トリガ回路
ク図、 第４図はコード変換の他の例の説明図、 第５図はコード変換の他の例の説明図、 第６図は第５図による送信部の実施例を示すブロック
図、 第７図は第６図の作動説明図である。 Ｉ……送信部、II……受信部 Ｍ……伝送媒体 １……インタフェース復号装置 ３……スクランブラ、４……符号化装置 ５……直並列変換器、６……パリティ検出器 ７……コード変換マトリックス装置 ８……並直列変換部、10……監視装置 20……復号装置、21……直並列変換器 23……コード変換マトリックス装置 24……並直列変換器、25……デスクランブラ 26……インタフェース符号化装置 28……パリティ検出器、29……監視装置 40〜45……排他的論理和ゲート 54,55……メモリ、61,63……双安定トリガ回路
Claims (5)
- 【請求項１】符号化装置を有する送信部と、復号装置を
有する受信部とを備えるディジタル伝送装置であって、
符号化装置の入出力端子間に少なくとも１個のコード変
換マトリツクス装置を設け、かつ復号装置の入出力端子
間に少なくとも個のコード変換マトリツクス装置を設
け、更に、コード変換監視手段を備えるディジタル伝送
装置において、受信部及び／又は送信部におけるコード
変換監視手段が、符号化装置及び／又は復号装置のコー
ド変換マトリツクス装置の入出力端子に結合したパリテ
ィ検出器を備えることを特徴とするディジタル伝送装
置。 - 【請求項２】パリティ検出器が、符号化装置及び復号装
置によって使用される変換コードからデュアル例外パリ
ティのルールを検出及び反転する手段を備える特許請求
の範囲第１項記載のディジタル伝送装置。 - 【請求項３】FOMOTコードを符号化装置及び復号装置に
おいて変換コードとして使用し、４個の２元ディジット
a,b,c,dから成るブロックを３個の元ディジットA,B,Cか
ら成る新たなブロックに変換するか又はこれと逆の変換
を行う特許請求の範囲第１又は２項記載のディジタル伝
送装置において、パリティ検出部ではディジットB,C、
ディジットA,a及びディジットb,cを第1,第２及び第３排
他的論理和ゲートの入力端子にそれぞれ供給し、第１及
び第２排他的論理和ゲートの出力端子を第４排他的論理
和ゲートの入力端子に接続し、第３排他的論理和ゲート
の出力端子を第５排他的論理和ゲートの一方の入力端子
に接続し、 その他方入力端子にはディジットｄを供給し、第４及び
第５排他的論理和ゲートの出力端子を第６排他的論理和
ゲートの入力端子に接続し、その出力端子をORゲートの
一方の入力端子に接続し、その他方入力端子を、論理信
号A,,C,,b,cが入力端子に供給されるANDゲートの
出力端子に接続するディジタル伝送装置。 - 【請求項４】符号化装置において5B/6Bコードを変換コ
ードとして使用し、５個の２元ディジットA,B,C,D,Eか
ら成るブロックを６個の３元ディジットa,b,c,d,e,fか
ら成る新たなブロックに変換する特許請求の範囲第１又
は２項記載のディジタル伝送装置において、パリティ検
出器が第１排他的論理和ゲートを備え、その一方の入力
端子を第１スイッチを介して符号化装置の入力端子に結
合し、かつその他方入力端子を第２スイッチを介して第
１双安定トリガ回路の出力端子に接続し、第１双安定ト
リガ回路の入力端子を第１排他的論理和ゲートの出力端
子に接続し、パリティ検出器が第２排他的論理和ゲート
も備え、その一方の入力端子を符号化装置の出力端子に
接続し、かつ他方入力端子を第３スイッチを介して第２
双安定トリガ回路の出力端子に接続し、第２双安定トリ
ガ回路の入力端子を第２排他的論理和ゲートの出力端子
に接続し、第１及び第２双安定トリガ回路の出力端子を
第３排他的論理和ゲートトの入力端子に接続し、第３排
他的論理和ゲートの出力端子をORゲートの入力端子に接
続するディジタル伝送装置。 - 【請求項５】パリティ検出器がが２元ディジット,C,
D,Eを入力端子に供給されるANDゲートと、２元ディジッ
トB,,D,Eを入力端子に供給される第2ANDゲートとを備
え、第１及び第2ANDゲートの出力端子を前記ORゲートの
入力端子に接続する特許請求の範囲第４項記載のディジ
タル伝送装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8301098 | 1983-03-29 | ||
| NL8301098A NL8301098A (nl) | 1983-03-29 | 1983-03-29 | Digitaal transmissiesysteem. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59183559A JPS59183559A (ja) | 1984-10-18 |
| JPH0681166B2 true JPH0681166B2 (ja) | 1994-10-12 |
Family
ID=19841618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59059713A Expired - Lifetime JPH0681166B2 (ja) | 1983-03-29 | 1984-03-29 | デイジタル伝送装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4606028A (ja) |
| EP (1) | EP0122655B1 (ja) |
| JP (1) | JPH0681166B2 (ja) |
| CA (1) | CA1214879A (ja) |
| DE (1) | DE3460852D1 (ja) |
| DK (1) | DK162675C (ja) |
| NL (1) | NL8301098A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH666150A5 (de) * | 1984-09-28 | 1988-06-30 | Bbc Brown Boveri & Cie | Verfahren zur zusaetzlichen uebertragung von informationen ueber einen digitalen hilfskanal sowie anwendung des verfahrens. |
| US5488653A (en) * | 1991-09-04 | 1996-01-30 | Comsat Corporation | Facsimile interface unit (FIU) enhanced capabilities negotiation |
| JPH0622334U (ja) * | 1992-05-25 | 1994-03-22 | 株式会社日本健康増進研究会 | プラスター |
| US5390197A (en) * | 1992-12-04 | 1995-02-14 | Hughes Aircraft Company | Vestigial identification for co-channel interference in cellular communications |
| US5424881A (en) | 1993-02-01 | 1995-06-13 | Cirrus Logic, Inc. | Synchronous read channel |
| US5623517A (en) * | 1994-06-21 | 1997-04-22 | U.S. Philips Corporation | Transmission system with improved decoding of a block code |
| US5768295A (en) * | 1995-03-10 | 1998-06-16 | Nec Corporation | System for parity calculation based on arithemtic difference between data |
| GB9506471D0 (en) * | 1995-03-29 | 1995-05-17 | Sgs Thomson Microelectronics | Coding scheme for transmitting data |
| WO1997001888A1 (en) * | 1995-06-27 | 1997-01-16 | Philips Electronics N.V. | Transmission system with improved decoding of a block code |
| KR101422006B1 (ko) * | 2007-09-17 | 2014-07-23 | 엘지전자 주식회사 | 데이터의 인코딩/디코딩 방법, 데이터의 검출방법 및데이터의 기록/재생 방법 |
| US7774314B1 (en) * | 2007-12-31 | 2010-08-10 | Emc Corporation | Active directory container recovery |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3113204A (en) * | 1958-03-31 | 1963-12-03 | Bell Telephone Labor Inc | Parity checked shift register counting circuits |
| US3102253A (en) * | 1958-07-02 | 1963-08-27 | Commercial Controls Corp | Coded-information translating system |
| NL6502975A (ja) * | 1964-03-10 | 1965-09-13 | ||
| GB1156279A (en) * | 1967-12-20 | 1969-06-25 | Standard Telephones Cables Ltd | Data Transmission Terminal |
| DE2131787C3 (de) * | 1971-06-26 | 1973-12-20 | Ibm Deutschland Gmbh, 7000 Stuttgart | Schaltungsanordnung zur Fehlerfeststellung bei Datenverarbeitungssystemen |
| US4016409A (en) * | 1976-03-01 | 1977-04-05 | Burroughs Corporation | Longitudinal parity generator for use with a memory |
| JPS53132929A (en) * | 1977-04-26 | 1978-11-20 | Mitsubishi Electric Corp | Supervisory unit for transmitting-receiving operation of data transmitter |
| US4118686A (en) * | 1977-09-06 | 1978-10-03 | Gte Automatic Electric Laboratories, Incorporated | Error correction for signals employing the modified duobinary code |
| US4155070A (en) * | 1977-12-01 | 1979-05-15 | Northern Telecom Limited | Code-converter with preservation of parity |
-
1983
- 1983-03-29 NL NL8301098A patent/NL8301098A/nl unknown
-
1984
- 1984-02-24 DK DK102684A patent/DK162675C/da active
- 1984-03-14 US US06/589,901 patent/US4606028A/en not_active Expired - Fee Related
- 1984-03-26 DE DE8484200425T patent/DE3460852D1/de not_active Expired
- 1984-03-26 CA CA000450454A patent/CA1214879A/en not_active Expired
- 1984-03-26 EP EP84200425A patent/EP0122655B1/en not_active Expired
- 1984-03-29 JP JP59059713A patent/JPH0681166B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| NL8301098A (nl) | 1984-10-16 |
| DK162675C (da) | 1992-04-13 |
| US4606028A (en) | 1986-08-12 |
| DK102684A (da) | 1984-09-30 |
| DK102684D0 (da) | 1984-02-24 |
| EP0122655B1 (en) | 1986-10-01 |
| EP0122655A1 (en) | 1984-10-24 |
| CA1214879A (en) | 1986-12-02 |
| DK162675B (da) | 1991-11-25 |
| DE3460852D1 (en) | 1986-11-06 |
| JPS59183559A (ja) | 1984-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5396239A (en) | Data and forward error control coding techniques for digital signals | |
| EP0824817B1 (en) | Apparatus and method for communicating data word blocks together with control words | |
| AU633642B2 (en) | Error detection for fiber distributed interfaced optic link | |
| EP0977411B1 (en) | Block code with limited disparity | |
| US3873971A (en) | Random error correcting system | |
| US5892466A (en) | Coding scheme for transmitting data | |
| JPH0681166B2 (ja) | デイジタル伝送装置 | |
| EP0731586B1 (en) | Balanced ternary code | |
| US5818362A (en) | 5B4T coding scheme | |
| KR100281738B1 (ko) | 니블 반전 및 블록 반전 부호의 부호화 및 복호화 방법, 그 부호 및 복호장치 | |
| JPH0715484A (ja) | データ通信方法および装置 | |
| EP0414368B1 (en) | Apparatus for data and forward error correction coding for low DC-offset and short run length | |
| US11888962B2 (en) | System and method for transition encoding with flexible word-size | |
| US6438728B1 (en) | Error character generation | |
| JPH08501429A (ja) | データの符号化 | |
| KR100727690B1 (ko) | 확장형 부분 응답 최대 확률(ｅｐｒｍｌ) 채널을 구현하기 위한 장치 | |
| JPH03297236A (ja) | データ伝送方式 | |
| Chatterjee et al. | Line Codes for Optical Fibre Communication Systems | |
| JPS6048939B2 (ja) | デ−タ伝送方式 | |
| GB2291315A (en) | 5B/6T data encoding | |
| Kim et al. | An improved DC-and Nyquist-free error control line code | |
| JPS6232737A (ja) | 符号変換伝送方式 |