JPH0273738A - 直列コードの文字境界検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は直列コードの文字同期に関し、さらに具体的に
は直列コードのバイト境界の判定に関するものである。

Ｂ、従来技術 伝送コードの主目的は、刻時を容易に回復することがで
き、かつＡＣ（交流）結合が可能なように、直列データ
・ストリームの周波数スペクトルを変換することである
。このコードは、文字同期、フレーム区切り文字、さら
に多分、打切り、リセット、遊休、診断等の機能のため
のデータ文字以外の特殊文字も提供する。このコードは
また、信号スペクトルを特定のチャネル要件に一層厳密
に適合させるため、信号波形整形と組み合わされて使用
されることがよくある。大部分の場合、伝送媒体、特に
電磁ケーブル、または帯域制限受信装置の歪みを減少さ
せ、かつ固有ノイズに対する影響を減少させるために、
高周波成分及び低周波成分に対して制限を加えて帯域幅
を減少することが望ましい。

光ファイバ・リンク及びワイヤ・リンクでは、多くの理
由から、２レベル・コード群に関心が集中している。ワ
イヤ長については、駆動及び受信回路のための伝送回線
を、通常は変圧器によって直流的に絶縁し、回線上での
信号の歪みを減少させるため、ＤＣ（直流）成分を含ま
ず、かつ低周波成分をほとんど含まないコードが好まし
い。これらの要素は光ファイバの場合には適用されない
とはいえ、コードの良好な低周波特性は幾つかの理由か
ら佇用である。

高利得光フアイバ受信装置はフロント・エンドの近くに
ＡＣ結合段を必要とする。それが平均信号電力（特に最
高速度における）に基づくことができる場合は、駆動レ
ベル、受信装置利得及び等化の制御が単純になり、制御
の精度が向上する。

ＤＣ復元回路はデータ速度の上昇と共に精度を失い、送
信装置中で必要となる他の回路に対する最大速度より低
い速度で適正な動作を停止する傾向がある。最後に、受
信装置のフロント・エンドにおける寄生容量と関連する
時定数がボー間隔に匹敵するかまたはそれよりも長い場
合は、低周波成分が減少した信号は歪みが少な（なり、
等化回路なしに多数のリンクを動作させることができる
。

マンチェスター・コード及びそれに関連するコードは簡
単な２レベル・コードであり、刻時及び低周波の問題を
も解決する。それらのコードは伝送のため各ビットを２
ビットに変換し、高い刻時速度のために論理回路または
アナログ回路、変換器中で、あるいは伝送回路上で間型
が起こらないときは常に適切な選択となる。それらのコ
ードはまた、各データ・ビットごとに２ビットをコード
化するので、伝送速度が１／２に減少する。

簡単な５ビット／６ビット・コードは、５個の２進ビッ
トを６個の２進ビットに変換し、ボー間隔ごとに伝送さ
れる情報の数を０．８３３倍にする。あいにく、バイト
本位（８ビット）システムで５ビット／６ビット・コー
ドを実施すると、複雑さという負担をもたらす。米国特
許第４４８６７３９号（特願昭５８−６８４９８号）に
記載された８ビット／１０ビット（８／１０）区分ブロ
ック伝送コードが、８ビット・システムを扱う際に非常
に望ましいのはこのためである。このシステムでは、そ
れを実施するための２進ＤＣバランス・コード・エンコ
ーダ回路が記載されている。これは、夕、イミング及び
低周波の制限を受ける電磁または光伝送回線を介する伝
送のため、８ビット・バイトの情報を１０ビットに変換
するものであった。このフードの意味は、実施すべき低
回路カウントを、暴動に関して測定された限界に近いす
ぐれた性能と組み合わせることにある。８ビット／１０
ビット・コードは、５ビット／６ビット・ブロック＋３
ビット／４ビット・ブロックのコードに区分され、この
両ブロックを一緒に使用すると、データ・バイト及びｒ
ＫＪビットと呼ばれる制御ビットを１０ビットにコード
化することが可能になる。得られたコード化データを直
列データ・ストリームに挿入する応用例では、データは
最下位ビットから先に直列データ・ストリームに挿入さ
れる。この直列データの受信装置は、コードの１０個の
ビットがそれぞれ直列データ・ストリームのどこにある
かを突き止めねばならない。１０ビットのグループが存
在することができる、「文字境界」と呼ばれる場所は、
１０個可能である。この文字境界が誤って決定された場
合、直列データの受信装置は、２つの異なる８／１０文
字のビットから復号して、その１０個のビットを組み立
てる。

したがって、誤ったデータが受け取られるが、誤って獲
得された８／１０文字は８／１０コードの規則に正しく
従わないので、多くの８／１０エラーが生じる。パイフ
ェーズ、マンチェスターマタハＮＲＺ　Ｉ等のコードで
は、ビットはグループではなく１ビットずつコード化さ
れる。文字境界の概念は、バイフェーズ、マンチェスタ
ー、その他のビット本位のコードでは意味がない。

８／１０コードでは、８／１０文字を首尾よく復号する
には、文字境界を確定しなければならない。したがって
、どのようにしたら適切な文字境界を確実に見つけるこ
とができるかに特に注意を払わなければならない。

上述米国特許４４８６７３９号の発明は、直列データ・
ストリーム中で連続する５つの１を探すことにより、８
／１０コード境界を見つけるものであった。連続する５
つの１を有する２つの有効な８／１０文字があり、Ｋ２
Ｓ、５及びに２８゜７と呼ばれる。連続する５つの１に
ついて文字同期を実現するために必要な回路は、タイミ
ングの点で困難であることがわかり、幾つかの実施態様
のどれを行なうかに応じて、かなりの電力及びかなりの
回路が消費された。

したがって、非直列化されるビット中のバイト境界を判
定するための何か新しい手段を見つけることが非常に望
ましい。

Ｃ０発明の要旨 本発明によれば、直列コードの文字境界を判定するシス
テムは、コード結合装置、コード・エラー検出装置、ゼ
ロ・ディスパリティ文字検出装置及びスキップ・ビット
発生機構からなる。コード結合装置は、１文字（バイト
）分のビットを、−度に１ビｙ）ずつ文字境界を動かす
のに用いるスキ。

プ・ビット機能の入力に供給するものである。スキップ
・ビット発生機構はコード・エラーの存在に応答して、
文字境界を一度に１ビットずつ動かすためにスキップ信
号を結合装置ξに供給し、ゼロのディスパリティ文字の
存在の検出に応答して、ビット境界を維持するために結
合装置に対する上記スキップ信号を無効にする。

Ｄ、実施例 ８／１０コードでは、１０個の文字境界が可能である。

パイフェーズ、マンチェスターまたはＮＲＺＩ等のコー
ドでは、ビットは（グループではなく）１ビットずつに
コード化される。８／１０コードでは、ビットを一度に
１バイトずつコード化する。この場合のバイトは８個の
、データ・ビット及び、８／１０コードで「Ｉ〈」ビッ
トとして定義される制御ビットからなる。８／１０コー
ドでは、８／１０文字を首尾よく復号するには、文字境
界を確定しなければならない。コード化された８／１０
文字は長さ１０ビットなので、適切な文字境界は直列デ
ータ・ストリームの１０個の位置のいずれにあってもよ
い。

８／１０コード化データ・ストリームの１０ビットは、 ａｂｃｄｅ　　ｉ　　　ｆ　　ｇｈｊと呼ばれ、ａは最
下位ビットであって、最初に非直列化機構に到着し、ｊ
は最上位ビットであって、非直列化機構に最後に到着す
る。第１図は、直列データ・ストリームの任意の２０ビ
ット部分の直列データ・ストリームでこれらのビットを
配列することが可能な１０通りの方法を示す。

８／１０文字を正しく復号し、整合性のある形で有効文
字として確認するには、８／１０デコーダは、「ａ」ビ
ットが最下位位置にあり、他の９ビットが「ａ」ビット
の横に、「ａ」ビットに対して正しい位置にある状態で
１０ビｙ）を受け取る必要がある。

本発明によれば、エラーのない８／１０データが長期間
の間見られる境界が見つかるまで、１０個の可能な文字
境界のすべてを一度に１個ずつ追跡することによって、
文字同期境界を決定する。

この方法では、到来するデータ・ストリーム中の復号さ
れる１０ビットを１ビットずつ動かすことにより、新し
い文字境界に次々に進む。新しい文字についてゼロのデ
ィスパリティ文字（文字中の論理１の数と論理Ｏとの差
、すなわちディスパリティがゼロとなる文字）及びエラ
ー・コード違反があるかどうか検査される。前述のよう
に、これらの１０ビット文字は、６ビットとそれに続く
４ビット・ブロックに区分される。文字のディスパリテ
ィは、各ブロックで論理１の数を論理Ｏの数と比較する
ことによって判定される。論理１と論理Ｏが等しいブロ
ックは、Ｄ、７６ビット・サブブロック及びＤ／に、Ｘ
、３４ビット・サブブロックを除いて、ゼロのディスパ
リティを有する。１の方が０よりも多いブロックは正の
ディスパリティを何し、１の方がＯよりも少ないブロッ
クは負のディスパリティを有する。その６ビットと４ビ
ット・ブロックが共に１とＯの数が等しく、６ビット・
ブロックがり、７に等しくなく、４ビット・ブロックが
Ｄ／に、Ｘ、３に等しくない場合は、文字ディスパリテ
ィはＯである。ブロック・ディスパリティは、米国特許
第４４８６７３９号の表１でＤＯによって示されている
。走行ディスパリティとは各ビットの後のディスパリテ
ィであり、ディスパリティ・エラーを回避するため、３
から＋３の節回で変わることができる。６ビット及び４
ビット・ブロックの両方の後の走行ディスパリティは、
ディスパリティ・エラーを回避するため＋１または−１
でなければならない。各ブロックまたは文字の初めの走
行ディスパリティは、米国特許第４４８６７３９号の表
１．２及び３でＤ−１によって示されている。

第２図を参照すると、非直列化機＋＋Ｗ　１１は、図の
ようにスキップ・パルスが印加されたとき一度に１ビア
）ずつその文字境界を変更するスキップ関数入力を有す
るタイプのものである。このような非直列化機構の詳細
については、１９８７年１０月２９日出願のＨ，Ｏ，ア
スキン（八５ｋｉｎ）等の米国特許出願第０７／１１４
１７８号「直列化／非直列化回路（Ｓｅｒｉａｌｉｚｅ
ｒ／ＤｅｓｅｒｉａｌｉｚｅｒＣｉｒｃｕｉｔ）　Ｊを
参照されたい。非直列化機構の出力は２つの並行な５位
置並列レジスタ１３に結合され、レジスタ１３は１０ビ
ット並列レジスタ１５に結合されている。レジスタ１５
からの出力は次に、８ビット及びにビット出力を発生す
る８／１０ビット・デコーダ１７に結合される。デコー
ダ１７の出力は装置１９に送られ、装置１９は、通常の
バス及びタグ制御ビットを発生し、それらのビットは、
たとえば、制御装置に供給することができる。

上記システムでは、非直列化機構への直列信号は、たと
えば電磁式または光学式の直列バス線から送ることがで
き、非直列化機構の入力は通常の形式の光電磁受信装置
を含むことができる。入力信号は、たとえば、それ自体
直列信号を伝送するコンピュータから送ることができ、
あるいは、現況技術で周知の直列化機構によって直列化
される通常の並列バス・ビット及びタグ・ビットでもよ
い。そのような直列化機構及び非直列化機構は現況技術
では周知である。直列化機構及び非直列化機構を使用し
たそのような直列化機構の１つは１８Ｍ社の３０４４光
フアイバ・チャネル拡張リンクＣＯ１及びＤｏｔ型プロ
ダクトである。米国特許第４３６６４７８号または米国
特許第４６４２６２９号も、直列化機構及び非直列化機
構を使用したシステムである。レジスタ１５の出力は８
／１０エラー検出装置２１にも結合されている。８／１
０エラー検出装置２１の出力はラッチ２２に保持される
。レジスタ１５からの出力は８／１０ビット・ディスパ
リティ計算装置２３にも結合されている。走行ディスパ
リティはディスパリティ・ラッチ２５内で結合または保
持される。エラー検出装置２１及びディスパリティ計算
装置２３からの出力はスキップ制御信号発生機構２７に
結合される。

スキップ制御信号発生機構２７からの出力は、スキップ
制御信号として非直列化機構１１のスキップ制御入力に
印加される。スキップ制御信号発生回路２７を第３図に
示す。

第３図を参照すると、スキップ制御信号発生回路２７は
カウンタ３０と比較回路３１を含む。比較回路３１は、
新しいスキップ信号が非直列化機構１１に供給されたと
きに生じるリセットの後に続く所定数のマシン・サイク
ル（×サイクル）をカウンタ３０が検出したときに論理
レベル１信号を発生する。サイクルの数（Ｘ）は、回路
が新しい文字境界からのビットを使用できるように古い
文字境界からのビットを一掃するのに要するシステム・
クロック・パルスの数に等しい。それには、たとえば３
システム・クロック・パルスを要する。

比較回路３１からのこの論理「１」レベルは、ＡＮＤゲ
ート３３に一方の入力を供給する。第２図を参照すると
、ディスパリティ計算回路２３は２つの出力を有する。

この最初の出力は走行ディスパリティを供給し、かつ走
行ディスパリティをラッチ２５に供給する。もう１つの
出力は、ゼロのディスパリティ文字があった場合に信号
（スキップ停止）を供給する。第３図を参照すると、デ
ィスパリティ計算回路２３の出力はインバータ３２で反
転されてＡＮＤゲート３３に印加され、ゼロのディスパ
リティ文字がないとき、言い換えると、文字ディスパリ
ティが正または負のとき、ＡＮＤゲート３３を活動化す
る。ＡＮＤゲート３３からの活動化された出力はラッチ
３５をセットして、活動化信号をＡＮＤゲート３７に供
給する。ＡＮＤゲート３７は活動化されたとき、８／１
０エラー検出装置２１からのエラー信号を結合してスキ
・ンプ・ラッチ３９を活動化し、スキップ信号を非直列
化機構１１に供給し、カウンタ３０をリセットし、さら
にＯＲゲート４０を介してスキップ許容ラッチ３５をリ
セットする。

第２図に示すように、ンステムは文字同期判定回路２９
を備え、この判定回路２９は、文字境界が失われたと判
定したとき、「同期探索」信号を第３図にもたらす。「
同期探索」信号はインバータ４１により反転され、ＯＲ
アゲ−４０を不動作にし、ＯＲゲート４０はラッチ３５
のリセットを停止して、スキップ機能が可能なようにう
・ノチ３５をセットする。この文字同期判定回路２９は
、レオン・スカルンンスキ（Ｌｅｏｎ　５ｋａｒｓｈｉ
ｎｓｋｉ）の論文［文字同期方法（Ｃｈａｒａｃｔｅｒ
　５ｙｎｃｈｒｏｎｉｚａｔｉｏｎ　Ｍｅｔｈｏｄ）　
Ｊ　、Ｉ　Ｂ　Ｍテクニカル・ディスクロージー？’プ
ルテンｖｏ１．２８、Ｎｏ、１２（１９８６年５月）ｐ
ｐ、５５７７−５５７９に記載されている。参照された
「文字同期許可」信号は「同期探索」信号である。この
ＩＢＭテクニカル・ディスクロージャ・プルテン論文の
写しを次に示す。第６図及び第７図はそのテクニカル・
ディスクロージャ・プルテン論文から再掲したものであ
る。

「直列プロトコルを実行時間制限フードで実施する際の
問題点は、文字同期がいつ失われ、いつそれが再獲得さ
れるかを確実に判定することである。これは、高速論理
が可能な場合、それは所定の文字に出会うたびに文字ク
ロックをリセットするので、文字クロックを分割して、
低速論理では予想されない結果を引き起こす可能性があ
るからである。文字同期の消失は、フレームをボートで
受け取って処理するときにのみ問題を引き起こす。

長いフレームの初めにこの同期が失われた場合は、フレ
ーム・トレーラまたは遊休シーケンスに出会うまでその
ことに気づかない。

本発明で提案する方法は、コード違反統計を使って、文
字クロックがいつ入力文字と整合されるかを認識するも
のである。

文字クロックとデータの不整合は、確率ｐ（ｃＶ）でコ
ード違反を引き起こす。少数の文字についての実験で、
この確率がデータ・ストリングの場合は約０．５であり
１、遊休ストリングの場合は１．０に近いことがわかっ
た。ここで考察する方法は、長いデータ・ストリングの
場合にうまく働き、したがって、選択されたコード中の
他のどのストリングについてもうまく働く。

Ｎカウンタ及びＭカウンタが与えられているものとする
と、Ｎカウンタは、フード違反によって起動されたとき
、最大Ｎ個の文字クロック・サイクルをカウントする。

この時間中にコード違反が他に検出されない場合は、Ｍ
カウンタが増分され、コード違反に出会った場合は、Ｎ
カウンタがリセットされ、Ｍカウンタが減分される（Ｍ
カウンタは、オール「１」状態のときは増分することが
できす、オール「０」状態のときは減分することができ
ない）。Ｍカウンタの状態は、以下に示すように、文字
同期が取れているかそれとも取れていないかを示す。

オール ０−−−−一−−同期が取れていない ／データ・エラー いくつかがｒ　Ｉ　Ｊ−−−一同期？？／オール「１」
から変わった ／ときはコード違反エラー オールｒｌＪ−−−−−同期が取れている／データＯＫ Ｍカウンタがオール「１」状態から減分するとキハ常に
、コード違反エラーが制御装置に知らされ、ボート論理
の状態は、制御装置によって読み出されて記録されるま
で凍結される。この状態では、マトリックス制御装置に
対する他の要求は、ボートによって発生されない。Ｍカ
ウンタがオール「１」状態に戻り、制御装置がコード違
反標識をリセットすると、ボートが解放される。

Ｍカウンタがオール「０」状態に到達したときは常に、
高速文字クロック・カウンタが遊休文字をリセットする
ことが許され、それにより文字クロックを再同期する。

（あるいは、文字カウンタが１カウントを飛び越すまた
は加えることが可能になり、Ｍカウンタ及びＮカウンタ
は再び文字同期の育無をテストする。） Ｍカウンタがオール「１」状態に達すると、この許可が
取り除かれる。この方法は、再同期が可能になるまで文
字クロックが分割されないことを保証する。

Ｎ４＝３及びＮ＝７は確実な文字同期を可能にするのに
十分であるように思われる。Ｎ＝１５は、文字同期を検
出し、獲得するのにはかろうじてよいが、獲得時間が長
くなる（４５字対２１字）。

Ｍ＝１５を使用すると、ｐ（ｃｖ）が０．２６という低
い値になり、しかも、上記のＭ＝７及びｐ（ｃｖ）＝０
．５の場合と同じ能力をもたらす。」８／１０コード化
データ・ストリームの１０ビットはａｌｂｌｏｌｄｌｅ
ｚ　ｌｖ　ｆｌｇｚ　ｈｚ　Ｊと呼ばれ、ａは最下位ビ
ットで非直列化機構に最初に到達し、ｊは最上位ピット
で非直列化機構に最後に到達する。ディスパリティ計算
装置２３は以下の記号に従ってディスパリティを判定す
る。

＆　＝　論理積 ＝　論理和・ ＋　＝　算術加算 ：　論理否定 ディスパリティ計算は、これらの機能を直接実行するた
めの論理回路から構成しても、またこれらの計算を実行
するプロセッサと関連するマイクロプロセッサ内のプロ
グラムによって行なってもよい。走行ディスパリティが
正（＋）または負（−）の出力は８／１０エラー検出装
置２１及びディスパリティ計算回路２３の入力に再び結
合されることにも留意されたい。

走行ディスパリティ計算回路またはプログラムは、以下
の定義を用いて構成される。

ｃ１７０００１１１　＝　（’ａ）＆　（−ｂ）＆　（
−ｃ）＆　（ｄ）＆　（ｅ）＆　（ｉ）　；ｄ７１１１
０００　：（ａ）＆（ｂ）＆（ｃ）＆（−ｄ）＆（−ｅ
）＆（’″ｉ）；ｄｋｘ３ｐ　＝（−ｆ）＆（−ｇ）＆
（ｈ）＆（ｊ）；ｄｋｘ３ｍ　＝（ｆ）＆（ｇ）＆（−
ｈ）＆（−ｊ）；ｐｏｓｉｔｉｖｅ　　＝　ｄｉｓｐ； ｎｅｇａｔｉｖｅ　　＝　−ｄｉｓｐ；Ｓｕｍａ！　　
　”　　ａ　　　”　　　ｂ　　　”　　　Ｃ”　　ｄ
　　　”　　ｅ　　　”　　　ｌ；ｓｕｍｆｊ　　＝　
　ｒ　　＋　ｇ　　＋　ｈ　　＋　ｋ；ｄｉｓｐ　＝（
ｓｕｍｆｊ：３）ｌ（ｓｕｍｆｊ＝４Ｎ（ｄｋｘ３ｐ）
Ｉ。

（（ｓｕｍｆｊ＝２）　＆　”ｄｋｘＪｍ　＆　ｄ７０
００１１１）（（ｓｕｍｆｊ＝２）　＆　（（ｓｕｍａ
ｉ＝４）ｌ（ｓｕｍａｉ＝５）（ｓｕｍａｉ＝６））　
＆　”ｄｋｘ３ｍ）ｌ。

（ｐｏｓｉｔｉｖｅ　＆　（ｓｕｍａｉ＝３）　＆　（
ｓｕｍｆ’ｊ＝２）　＆”ｄ７１１．１０００）。

論ＥＩＡＮＤ（＆）、論理ＯＲ（＋）、算術加算（＋）
及び論理否定じ）によるこれらの定義は、その内容に従
ったプログラムの形を取っても、またこれらの定義及び
論理に従って設計された回路によって実現してもよい。

たとえば、ｒ−ａＪはｒｎｏｔ　　ａＪを意味する。

同様に、８／１０エラー検出装置２１は、上記走行ディ
スパリティと以下の定義及び論理に基づく８ビット・コ
ードから、正及び負の走行ディスパリティに基づいてエ
ラーを検出する。

ｋ２８ｐ　”　（”ａ）　＆　（−ｂ）　＆　（ｃ）　
＆　（ｄ）　＆　（ｅ）　＆　（ｉ）；に２８ｍ　＝（
ａ）　＆（ｂ）　＆（”ｃ）　Ｆ、　（−ｄ）　［−（
”ｅ）　ｆ−（”ｉ）；に２３ｐ　＝（ａ）　＆　（ｂ
）　＆　（ｃ）　＆　（−ｄ）　＆　（ｅ）　＆　（−
ｉ）；に２３１１＝（’ａ）　＆　（”ｂ）　＆　（’
″ｃ）　＆　（ｄ）　＆　（”ｅ）　＆　（ｉ）；に２
７ｐ　”　（ａ）　＆　（ｂ）　＆　（”ｃ）　＆　（
ｄ）　＆　（ｅ）　＆　（”ｉ）；に２７ｍ　＝（”ａ
）　＆　（−ｂ）　＆　（ｃ）　＆　（−ｄ）　＆　（
”ｅ）　Ｆ、　（ｉＬｋ２９ｐ　：（ａ）　＆　（”ｂ
）　＆　（ｃ）　＆　（ｄ）　＆　（ｅ）　＆　（”ｉ
）；に２０ｍ　＝（”ａ）　＆　（ｂ）　Ｆ−（”ｃ）
　＆　（”ｄ）　＆　（”ｅ）　＆　（ｉ）；に３０ｐ
　＝（”ａ）　＆　（ｂ）　＆　（ｃ）　＆　（ｄ）　
＆　（ｅ）　＆　（”ｉ）；に３０ｍ　＝（ａ）　＆　
（”ｂ）　＆　（”ｃ）　＆　（”ｄ）　＆　（”ｅ）
　＆　（ｉ）；ｄｏｏｏｌｌｌ　：（”ａ）　＆　（−
ｂ）　＆　（−ｃ）　＆　（ｄ）　＆　（ｅ）　＆（ｉ
）； ｄｌｌｌｏｏｏ　＝　（ａ）　＆　（ｂ）　＆　（ｃ）
　＆　（Ａｄ）　＆　（Ａｅ）　＆（”ｉ）； （ｃ） ｉｌｌｌｌｏｏ　　＝　（ａ）＆　　（ｂ）＆（”１Ｌ ｉｏｏｏｏｌｌ　　＝　（”ａ）＆　　（”ｂ）＆（ｉ
）； ｄｘｐ７ｐ　＝（ｆ）　　＆　　（ｇ）　　＆ｄｘｐ７
ｍ　＝（”ｆ）　　＆　　（”ｇ）ｄｋｙａ７ｐ　＝（
”ｆ）　　＆　　（ｇ）ｄｋｙａ７ｏ＋　＝（ｆ）　　
＆　　（”ｇ）ｄｋｘ３ｐ　　：　（”ｆ）＆　　（”
ｇ）ｄｋｘ３ｍ　　＝　（ｆ）＆　　（ｇ）＆ｄ２０　
　＝　　（へａ）　　＆　　（−ｂ）　　＆ｄ１７　　
＝　（ａ）＆　　（”ｂ）＆ｄ１８　　＝（”ａ）　　
＆　　（ｂ）　　＆ｄ】−３＝（ａ）　　＆　　（”ｂ
）　　＆ｄ１４　　＝　　（’″ａ）　　＆　　（ｂ）
　　＆ｄｌｌ　　＝（ａ）　　＆　　（ｂ）　　＆ｐｏ
ｓｉｔｉｖｅ　　＝　　ｄｉｓｐ；ｎｅｇａｔｉｖｅ　
　＝　　Ａｄｉｓｐ；ｓｌ　　＝　ｎｅｇａｔｉｖｅ　
＆　　（ｄ１７１ｄ１８ｓ２　＝ｐｏｓｉｔｉｖｅ　＆
　　（ｄｌｌｌｄ１３（ｈ）＆ ＆　　（”ｈ） ＆　　（ｈ）＆ ＆　　（”ｈ）　　＆ ＆　　（ｈ）＆ （”ｈ）＆ （Ｃ）＆ （”’ｃ）　　＆ （”ｃ）　　＆ （Ｃ）＆ （Ｃ）＆ （”ｃ）　　＆ ＆　　（ｄ）　　＆　　（”ｅ）　　＆（”ｃ）　　＆
　　（”ｄ）　　＆　　（ｅ）　　＆（”ｊ）； ＆（ｊ）； （ｊ）； （”ｊ）； （ｊ）； （”ｊ）： （”ｄ）＆ （”ｄ）　　＆ （”ｄ）　　＆ （ｄ）＆ （ｄ）＆ （ｄ）＆ （ｅ）　　＆（ｉ）； （ｅ）　　＆　　（ｉ）； （ｅ）　　＆　　（ｉ）； （”ｅ）＆　　Ｃ″′ｉ）； （”ｅ）　　＆　　（−ｉ）； （”ｅ）　　＆　　（”ｉ）　： ｄ２０）； ｄ１４）； ｓｕｍａ＋ ｓｕｍｆｊ ｅｒｒｏｒ ｒｒＯｒ ｅｒｒｏｒ ｅｒｒｏｒ　　” ｅｒｒｏｒ　　＝ ｅｒｒｏｒ　　” ｅｒｒｏｒ　　＝ ｅｒｒｏｒ ｅｒｒｏｒ　　” ｅｒｒｏｒ　　＝ ｅｒｒｏｒ　　− ｅｒｒｏｒ　　＝ ｅｒｒｏｒ　　＝ ｅｒｒｏｒ　　” ａ”ｂ”ｃ”ｄ”　　ｅ　”ｒ： ｆ　＋ｇ＋　　ｈ　＋ｊ； １１１１１０００　１００００１１； （ｋ２８ｐ　＆　ｄｘｐ７ｍ）　１に２８ｍ　＆　ｄｘ
ｐ７ｐ）ｌｅｒｒｏｒ；（ｎｅｇａｔｉｖｅ　　＆　ｄ
ｏｏｏｌｌｌｌｐｏｓｉｔｉｖｅ　　＆ｄｌｌｌｏｏｏ
）ｅｒｒｏｒ； （”ｓｌ　　＆　ｄｋｙａ７ｐ　　＆”（ｋ２８ｍｌｋ
２３ｍｌｋ２７ｍｌｋ２９ｍｋ３０ｍ））ｔｅｒｒｏｒ
； （”ｓ２　＆　ｄｋｙａ７ｍ　＆”（ｋ２８ｐｌｋ２３
ｐｌｋ２７ｐｌｋ２９ｐｋ３０ｐ））ｌｅｒｒｏｒ； （ｓｌ　　＆　ｄｘｐ７ｐＮｅｒｒｏｒ；（ｓ２　＆　
ｄｘｐ７ｍ）ｌｅｒｒｏｒ；（ｎｅｇａｔｉｖｅ　＆　
　（ｓｕｍａｉ＝３）　　＆　ｄｋｘ３ｐＮｅｒｒｏｒ
；（ｎｅｇａｔｉｖｅ　　＆　　（ｓｕｍａｉ＝４）　
　＆　　ｄｋｘ３ｍ）ｔｅｒｒｏｒ；（ｐｏｓｉｔｉｖ
ｅ　＆　　（ｓｕＩＩａｉ＝３）＆　ｄｋｘ３ｍ）ｌｅ
ｒｒｏｒ；（ｐｏｓｉｔｉｖｅ　＆　　（ｓｕｍａｉ＝
２）＆　ｄｋｘ３ｐＮｅｒｒｏｒ；（ｓｕｍａ　１＝ｏ
）　ｌ　（ｓｕｍａ　１＝１）　ｌ　（ｓｕｍａ　１＝
５）　ｌ　（ｓｕｍａ　１＝６）ｔｅｒｒｏｒ； （ｓｕｍｆｊ：ｏ）ｌ（ｓｕｍｆｊ＝４）ｔｅｒｒｏｒ
；（（ｓｕｍａｉ＝２）＆　　（ｓｕｍｆｊ＝１）Ｎｅ
ｒｒｏｒ；ｅｒｒｏｒ　　＝　（（ｓｕｍａｉ＝４）＆
　　（ｓｕｍｆｊ”３））ｔｅｒｒｏｒ；ｅｒｒｏｒ　
　：　（（ｓｕｍａｉ＝４）＆　ｐｏｓｉｔｉｖｅＮｅ
ｒｒｏｒ；ｅｒｒｏｒ　　＝　　（（ｓｕｍａｉ＝２）
＆　ｎｅｇａｔｉｖｅ）ｌｅｒｒｏｒ；ｅｒｒｏｒ　　
＝　（（ｓｕｍａｉ＝３）＆　　（ｓｕｍｆｊ＝３）＆
　ｐｏｓｉｔｉｖｅ）ｅｌ”ｒｏ「＋ ｅｒｒｏｒ　　＝　（（ｓｕｍａｉ＝３）　　＆　　（
ｓｕｍｆｊ＝１）　　＆　　ｎｅｇａｔｉｖｅ）ｅｒｒ
ｏｒ１ スキップ停止信号を発生するゼロの文字ディスパリティ
の検出は、以下の定義及、び式に基づく。

それらはプロセッサ内のプログラムでもよく、また第４
図に示すように、式に従う論理回路によって実現するこ
とができる。

ｄ７０００１１１　　＝　（−ａ）＆　　（”ｂ）＆　
　（−ｃ）＆　　（ｄ）＆　　（ｅ）＆（ｉ）； ｄ７１１１０００　　＝　（ａ）＆　　（ｂ）＆　　（
ｃ）＆　　（”ｄ）＆　　（”ｅ）＆（”１）ｉ ｄｋｘ３ｐ　　＝　（”ｆ）＆　　（”ｇ）＆　　（ｈ
）＆　　（ｊ）；ｄｋｘ３ｍ　＝（ｆ）　　＆　　（ｇ
）　　＆　　（”ｈ）　　＆　　（”ｊ）；ｓｕｍａｉ
　　＝　　ａ　　＋　　ｂ　　＋　　ｃ　　＋　　ｄ　
　＋　　ｅ　　＋　　ｉ；ｓｕｍｆｊ＝ｆ＋ｇ＋ｈ＋ｊ
； ５ｔｏｐｓｋｐ　　”　　（（ｓｕｍａｉ＝３）＆　　
（ｓｕｍｆｊ＝２）＆　　−（ｄｋｘ３＋Ｂｄ７１１１
０００，１ｄｋｘ３ｐｌｄ７０００１１１））。

以下は、第５図の流れ図に関連した上述のンステムの動
作である。文字同期判定回路２９は、エラー検出装置２
１からの検出エラーの存在を検出したとき、スキップ制
御回路２７を活動化する「同期探索」信号をスキップ制
御回路２７に供給する。「同期探索」信号が存在しない
ときは、反転された信号は常にリセットをラッチ３５に
供給し、ラッチ３５はＡＮＤゲート３７におけるエラー
信号を無効にする。カウンタ３０がカウントを開始すべ
くリセットされ、マン７・クロック信号ヲカウントし始
める。リセット後のクロック・パルスの数がｘｌすなわ
ち古い文字境界を一掃して新しい文字境界を提示するの
に必要な数に等しいときは、比較回路３１はカウンタを
保持し、入力信号をＡＮＤゲート３３に供給する。これ
は第５図の判断ブロック５０のＹ出力で示される。本発
明の教示によれば、ゼロ・ディスパリティ文字検出回路
を使ってゼロのディスパリティ文字の有無がテストされ
る。真の正ディスパリティまたは負ディスパリティがあ
る場合は、ラッチ３５は活動化信号をＡＮＤゲート３７
に供給すべくセットされる。

これは第５図でブロック５１の判断で表される。

文字ディスパリティが既知で、正または負のときは、判
断ブロック５２でＹで表される８／１０コ一ド違反がス
キップ・パルスを非直列化機構１１に発生する。ｓ／ｌ
ｏａ反がない場合は、ブロック５２で判断Ｎで示される
ように、スキップはない。

Ｅ、発明の詳細 な説明したように本発明によればディスパリティ及びエ
ラーコード状態を判別することにより文字境界を位置決
め、判別ができるので、特別の同期用コードが不要であ
り効率が向上する。

【図面の簡単な説明】

第１図は、８／１０コードの可能な１０個の文字境界を
示す図である。 第２図は、本発明の１実施例による文字同期システムの
ブロック・ダイヤグラムである。 第３図は、第２図のためのスキップ制御回路の構成図で
ある。 第４図は、ゼロの文字ディスパリティを何する５／６及
び３／４ビット・ブロックを検出するための論理回路の
ブロック・ダイヤグラムである。 第５図は、本発明の詳細な説明するのに有用な流れ図で
ある。 第６図及び第７図は、それぞれ第２図の文字同期判定回
路の論理流れ図である。 １１・・・・非直列化機構、１３．１５・・・・レジス
タ、１７・・・・８／１０ビット・デコーダ、２１・・
・・８／１０エラー検出装置、２２・・・・ラッチ、２
７・・・・スキップ制御回路、２９・・・・文字同期回
路。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 復代理人　弁理士　　澤　　１）　俊　　夫第３図 第４図

Claims (1)

1. 【特許請求の範囲】 直列コードを受け取ってこの直列コードを順次１文字分
   のビットに区分するとともにスキップ・ビット信号に応
   じて上記区分の位置を１ビットずつ移動させる直列コー
   ド区分手段と、 この直列コード区分手段に結合され、上記１文字分のビ
   ット中にゼロのディスパリテイ及びコード・エラーがあ
   るかどうかを判別する判別手段と、この判別手段からの
   コード・エラー判別信号に応じて上記直列コード区分手
   段にスキップ・ビット信号を供給するスキップ・ビット
   信号供給手段と、 このスキップ・ビット信号供給信号に結合され、上記判
   別手段からのゼロのディスバリヤーの判別信号に応じて
   上記スキップ・ビット信号の送出を禁止する手段とを有
   することを特徴とする直列コードの文字境界検出装置。