KR20110004801A - 디스플레이 포트의 디지털 엔코더 및 디지털 디코더 - Google Patents

디스플레이 포트의 디지털 엔코더 및 디지털 디코더 Download PDF

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Abstract

디스플레이 포트의 데이터 전송 속도를 증가시킬 수 있는, 디지털 엔코더 및 디지털 디코더에 관한 기술이 개시된다. 이러한 기술에 따르면, 디스플레이 포트의 디지털 엔코더에 있어서, SR(Scrambler Reset)-코드를 이용하여, 상기 디스플레이 포트의 링크 계층으로부터 전송된 데이터를 스크램블링하는 데이터 스크램블러; 상기 스크램블링된 데이터에 스큐를 삽입하는 인터레인 스큐어; 및 상기 인터레인 스큐어의 출력신호를 엔코딩하는 데이터 엔코더를 포함하며, 상기 데이터 스크램블러, 상기 인터레인 스큐어 및 상기 데이터 엔코더는 파이프 라인 구조인 디스플레이 포트의 디지털 엔코더가 제공된다.

Description

디스플레이 포트의 디지털 엔코더 및 디지털 디코더{DIGITAL ENCODER AND DIGITAL DECODER OF DISPLAY PORT}
본 발명은 디스플레이 포트의 디지털 엔코더 및 디지털 디코더에 관한 것으로서, 보다 상세하게는 디스플레이 포트의 데이터 전송 속도를 증가시킬 수 있는, 디지털 엔코더 및 디지털 디코더에 관한 것이다.
최근 들어, 높은 해상도와 보다 선명한 전자제품의 요구가 소비자들 사이에서 급격하게 증가함에 따라, 전자 산업이 급속하게 변화되어 왔다. 디스플레이포트 표준은 고속의 직렬 전송 기술 표준 중의 하나로서, 고속의 디지털 디스플레이 인터페이스를 필요로 하는 전자 산업의 요구조건에 부응하기 위해 제정되었다. 디스플레이포트 표준은 디스플레이 인터페이스 뿐만 아니라, 오디오 전송 및 컨텐츠 보호 기능을 수행을 지원하며, HDTV, 모니터, 빔프로젝터 등의 광범위한 용도에 사용될 수 있다.
디스플레이 데이터에 대한 고속의 직렬 전송 기술로는 8B10B 코딩(DC 밸런싱을 위해 8비트 심볼을 10비트 심볼에 맵핑하는 코딩 기법) 또는 다른 독자적인 코딩 기술 등이 이용되고 있으며, 스크램블링 및 링크 트레이닝 기법이 사용된다. 이러한 기법들은 고속 직렬 통신에서 전송 데이터의 EMI 감소, 심볼 수준의 DC 밸런싱(symbol levael DC balancing)과 같은 중요한 기능들을 수행한다. 따라서 이러한 기능들을 수행하는 디지털 엔코더와 디코더가 최근 들어 하나의 송수신기 칩에 집적되고 있는 추세이다.
VESA(Video Electronics Standards Association) 디스플레이포트 표준 역시 8B10B 코딩과 독자적인 스크램블링 및 링크 트레이닝 기법을 채택하고 있다. 한편, 디지털 엔코딩와 디지털 디코딩을 위해서는 고속의 데이터 전송 속도에 맞는 빠른 처리 속도가 필요하다. 디지털 엔코더에서 스크램블링을 위해 사용되는 선형 궤환 시프트 레지스터의 경우 직렬 방식의 회로로 구현되어 사용되고 있다. 이러한 방식의 회로가 사용될 경우, 디스플레이 포트 규격에 맞는 데이터 전송 속도를 지원하기 위해서는 디지털 엔코더와 디지털 디코더에 입력되는 클럭의 속도가 수-GHz 이상이 되어야 한다. 이 경우 디지털 디스플레이를 위한 전력 소모가 많아진다는 단점이 있다.
또한, 디지털 엔코더와 디지털 디코더의 링크 확립을 위해 심볼을 정렬하고 심볼에 대한 록킹을 검출하는 경우에도 심볼을 한 클록에 하나씩 처리하는 방식이 사용되고 있으며, 이 경우 데이터의 고속 처리가 어려운 문제가 있다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 전력 소모를 증가시키지 않으면서 보다 고속으로 데이터를 전송할 수 있는 디스플레이 포트의 디지털 엔코더 및 디지털 디코더를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 디스플레이 포트의 디지털 엔코더에 있어서, SR(Scrambler Reset)-코드를 이용하여, 상기 디스플레이 포트의 링크 계층으로부터 전송된 데이터를 스크램블링하는 데이터 스크램블러; 상기 스크램블링된 데이터에 스큐를 삽입하는 인터레인 스큐어; 및 상기 인터레인 스큐어의 출력신호를 엔코딩하는 데이터 엔코더를 포함하며, 상기 데이터 스크램블러, 상기 인터레인 스큐어 및 상기 데이터 엔코더는 파이프 라인 구조인 디스플레이 포트의 디지털 엔코더를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은 디스플레이 포트의 디지털 디코더에 있어서, 상기 디스플레이 포트의 디지털 엔코더로부터 전송된 입력 데이터를 디코딩하는 데이터 디코더; 상기 디코딩된 데이터의 스큐를 제거하는 인터레인 디스큐어; 상기 인터레인 디스큐어의 출력신호를 디스크램블링하는 데이터 디스크램블러를 포함하며, 상기 데이터 디코더, 상기 인터레인 디스큐어 및 상기 데이터 디스크램블러는 파이프 라인 구조인 디스플레이 포트의 디지털 디코더를 제공한다.
본 발명에 따르면, 파이프 라인의 구조를 통해 클럭의 1사이클에 하나의 심볼을 처리할 수 있도록 함으로써, 전력 소모의 증가없이 데이터 전송 속도가 증가할 수 있다.
또한 본 발명에 따르면, 병렬 선형 궤한 시프트 레지스터를 이용하여 스크램블링 및 디스크램블링을 수행함으로써, 전력 소모의 증가없이 데이터 전송 속도가 증가할 수 있다.
도 1은 본 발명의 일실시예에 따른 디스플레이 포트의 디지털 엔코더(100) 및 디지털 디코더(110)를 설명하기 위한 도면,
도 2는 본 발명의 구체적 실시예에 따른 디스플레이 포트의 송신기(200) 및 수신기(230)를 설명하기 위한 도면,
도 3은 본 발명의 일실시예에 따른 데이터 스크램블러(215) 및 인터레인 스큐어(217)를 설명하기 위한 도면,
도 4는 본 발명의 일실시예에 따른 병렬 선형 궤한 시프트 레지스터(301)를 설명하기 위한 도면,
도 5는 본 발명의 일실시예에 따른 데이터 디스크램블러(257) 및 인터레인 디스큐어(255)를 설명하기 위한 도면,
도 6은 본 발명의 일실시예에 따른 링크 트레이닝 패턴 생성기(221)를 설명하기 위한 도면,
도 7은 본 발명의 일실시예에 따른 링크 트레이닝 패턴 생성기(221)의 링크 트레이닝 심볼 생성 방법을 설명하기 위한 도면,
도 8은 본 발명의 일실시예에 따른 록 검출기(241)를 설명하기 위한 도면,
도 9는 본 발명의 일실시예에 따른 병렬 매칭 회로(801)를 설명하기 위한 도면,
도 10은 본 발명의 일실시예에 따른 제어부(805)의 스테이트 머신 다이어그램을 나타내는 도면이다.
전술된 바와 같이, 디스플레이 포트에 종래 방식의 회로가 사용될 경우, 고속의 직렬 데이터 전송에 한계가 있으며, 데이터 전송 속도를 높이기 위해 클럭 주파수를 높일 경우, 디스플레이 데이터 전송에 소모되는 전력이 증가되는 문제가 있다.
본 발명에 따른 디스플레이 포트의 디지털 엔코더 및 디지털 디코더는 디스플레이 포트의 물리 계층에 포함되는 엔코더 및 디코더로서, 송신측의 링크 계층으로부터 전송된 데이터가 디지털 엔코더에 의해 엔코딩되며, 수신측의 디지털 디코더에 의해 디코딩된 데이터는 수신측의 링크 계층으로 전달된다.
본 발명에 따른 디지털 엔코더 및 디지털 디코더는 파이프 라인 구조(pipe line architecture)로 이루어진다. 파이프 라인 구조에 따라 클럭의 1사이클(cycle)에 하나의 심볼, 즉 복수의 비트가 엔코딩 또는 디코딩될 수 있으므로, 데이터 전송 속도가 더욱 향상될 수 있으며 또한 한 클럭에 하나의 심볼을 엔코딩 또는 디코딩하는 만큼 클럭 주파수를 감소시킬 수 있으므로 전력소모가 감소될 수 있다. 이와 함께 본 발명에 따른 디지털 엔코더 및 디지털 디코더는 한 클럭에 하나의 심볼을 엔코딩 및 디코딩하기 위해 병렬 선형 시프트 레지스터를 이용하여 스크램블링 및 디스크램블링을 수행하며, 링크 확립을 위한 심볼 정렬 및 록킹 역시 클럭의 1사이클에 복수의 비트를 이용하여 수행된다.
이하 설명되는 디스플레이 포트는 VESA 디스플레이포트 표준에 기반한다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다.
도 1은 본 발명의 일실시예에 따른 디스플레이 포트의 디지털 엔코더(100) 및 디지털 디코더(110)를 설명하기 위한 도면이다.
도 1에 도시된 바와 같이 본 발명에 따른 디스플레이 포트의 디지털 엔코더(100)는 데이터 스크램블러(101), 인터레인 스큐어(103) 및 데이터 엔코더(105)를 포함한다. 그리고 본 발명에 다른 디스플레이 포트의 디지털 디코더(110)는 데이터 디코더(111), 인터레인 디스큐어(113) 및 데이터 디스크램블러(115)를 포함한다. 먼저 디지털 엔코더(100)에 대해 자세히 설명하고, 디지털 디코더(110)에 대해 설명하기로 한다.
데이터 스크램블러(101)는 디스플레이 포트의 링크 계층으로부터 전송된 데이터를 스크램블링한다. 스크램블링을 통해 전송되는 데이터에 대한 EMI가 감소될 수 있다. 이 때, 데이터 스크램블러(101)는 SR(Scrambler Reset)-코드를 이용하여 데이터를 스크램블링함으로써, 디스플레이 포트의 링크 계층에서의 SR-코드 삽입에 따른 부하를 감소시킬 수 있다.
인터레인 스큐어(103)는 스크램블링된 데이터에 스큐를 삽입한다. 디스플레이 포트는 다수의 레인을 사용하여 데이터를 전송할 수 있으며, 인터레인 스큐어(103)는 외부 노이즈에 대한 영향을 감소시키기 위해 각각의 레인으로 전송되는 데이터에 스큐를 삽입한다.
데이터 엔코더(105)는 인터레인 스큐어(103)의 출력신호를 엔코딩한다. 데이터 엔코더(105)는 심볼 수준의 DC 밸런싱을 제공하기 위해 8B10B 코딩 스킴에 따라 데이터를 엔코딩할 수 있다.
한편, 본 발명에 따른 디지털 엔코더(100)의 데이터 스크램블러(101), 인터레인 스큐어(103) 및 데이터 엔코더(105)는 파이프 라인 구조이다. 즉, 본 발명에 따르면 데이터 스크램블러(101), 인터레인 스큐어(103) 및 데이터 엔코더(105)가 입력된 데이터를 파이프 라인 구조에 따라 처리하기 때문에 클럭의 1사이클에 하나의 심볼, 즉 다수의 비트를 엔코딩할 수 있고 결국, 데이터 전송 속도가 증가될 수 있다.
디스플레이 포트의 디지털 디코더(110)는 디지털 엔코더에 의해 엔코딩된 데이터를 입력받아 디코딩을 수행한다. 디지털 디코더(110)는 엔코딩 기법에 따라 엔코딩 과정의 역순으로 디코딩을 수행한다.
데이터 디코더(111)는 디스플레이 포트의 디지털 엔코더(100)로부터 전송된 입력 데이터를 디코딩한다. 데이터 디코더(111)는 심볼 수준의 DC 밸런싱을 제공하기 위해 8B10B 코딩 스킴에 따라 데이터를 디코딩할 수 있다.
인터레인 디스큐어(113)는 디코딩된 데이터의 스큐(skew)를 제거한다. 즉, 인터레인 디스큐어(113)는, 인터레인 스큐어(103)에 의해 스큐잉된 데이터를 디스큐잉한다.
데이터 디스크램블러(115)는 인터레인 디스큐어(111)의 출력신호를 디스크램블링한다. 즉, 데이터 디스크램블러(115)는 데이터 스크램블러(101)에 의해 스크램블링된 데이터를 디스크램블링한다.
여기서, 본 발명에 따른 디지털 디코더(110)의 데이터 디코더(111), 인터레인 디스큐어(113) 및 데이터 디스크램블러(115)는 디지털 엔코더(100)와 같이, 파이프 라인 구조이다. 즉, 본 발명에 따르면 데이터 디코더(111), 인터레인 디스큐어(113) 및 데이터 디스크램블러(115)가, 엔코딩된 데이터를 파이트 라인 구조에 따라 처리하기 때문에 클럭의 1사이클에 하나의 심볼, 즉 다수의 비트를 디코딩할 수 있고 결국, 디스플레이 포트 측면에서 데이터 전송 속도가 증가될 수 있다.
한편, 디스플레이 포트는 링크 트레이닝 모드 및 데이터 전송 모드에 따라 동작할 수 있다. 즉, 디스플레이 포트는 데이터 송수신을 효율적으로 하기 위해, 링크 트레이닝 모드에서 송신측과 수신측의 링크를 확립하고, 데이터 전송 모드에서 데이터를 전송할 수 있다.
또한 본 발명에서 하나의 심볼은 8비트로 구성되는데, 이는 8B10B 코딩 스킴과 관련되는 것으로 코딩 기법 변경에 따라 심볼을 구성하는 비트의 개수는 변경될 수 있다. 그리고 심볼을 구성하는 비트의 개수가 변경됨에 따라 디지털 엔코더(100) 및 디지털 디코더(110)의 구성 또한 변경될 수 있다.
도 2는 본 발명의 구체적 실시예에 따른 디스플레이 포트의 송신기(200) 및 수신기(230)를 설명하기 위한 도면이다.
도 2에 도시된 바와 같이 본 발명에 따른 디스플레이 포트의 송신기(200)는 디지털 엔코더(210) 및 트랜스미터(230)를 포함한다. 디지털 엔코더(201)는 데이터 버퍼(211), SR-코드 삽입기(213), 데이터 스크램블러(215), 인터레인 스큐어(217), 8B10B 엔코더(219), 링크 트레이닝 패턴 생성기(221) 및 멀티플렉서(223)를 포함한다. 여기서, 데이터 스크램블러(215), 인터레인 스큐어(217), 8B10B 엔코더(219)는 도 1의 데이터 스크램블러(101), 인터레인 스큐어(103) 및 데이터 엔코더(105)에 대응된다.
본 발명에 따른 디스플레이 포트의 수신기(240)는 리시버(260) 및 디지털 디코더(250)를 포함한다. 디지털 디코더(250)는 록 검출기(251), 8B10B 디코더(253), 인터레인 디스큐어(255), 데이터 디스크램블러(257) 및 데이터 버퍼(259)를 포함한다. 여기서, 8B10B 디코더(253), 인터레인 디스큐어(255) 및 데이터 디스크램블러(257)는 도 1의 데이터 디코더(111), 인터레인 디스큐어(113) 및 데이터 디스크램블러(115)에 대응된다.
먼저 디스플레이 포트의 송신기(200)에 대해 자세히 설명하고, 수신기(230)에 대해 설명하기로 한다.
데이터 버퍼(211)는 디스플레이 포트의 링크 계층으로부터 전송된 데이터를 입력받아 저장한다. 그리고 데이터 버퍼(211)는 저장된 데이터를 데이터 스크램블러(215)로 전송한다. SR-코드 삽입기(213)는 SR-코드를 데이터 스크램블러(215)로 제공하며, 데이터 스크램블러(215)가 SR-코드를 이용하여 스크램블링할 수 있도록 하여 디스플레이 포트의 링크 계층에서의 부하를 감소시킬 수 있다. 스크램블링된 데이터는 인터레인 스큐어(217), 8B10B 엔코더(219)를 거쳐 멀티플렉서(223)로 입력된다.
멀티플렉서(223)는 디스플레이 포트의 설정 모드에 따라 엔코딩된 데이터를 출력한다. 전술된 바와 같이, 디스플레이 포트는 링크 트레이닝 모드 및 데이터 전송 모드의 설정 모드에 따라 동작할 수 있으며, 멀티플렉서(223)는 디스플레이 포트의 설정 모드에 따라 엔코딩된 데이터 또는 링크 트레이닝 심볼 신호를 트랜스미터(220)로 출력한다. 디스플레이 포트의 링크 확립을 위한 링크 트레이닝 심볼 신호는 링크 트레이닝 패턴 생성기(221)에서 생성된다.
멀티플렉서(223)는 링크 계층으로부터 전송되는 제어신호에 따라 데이터 또는 링크 트레이닝 심볼 신호를 출력할 수 있다. 트랜스미터(220)는 위상고정루프에서 생성되는 클럭을 이용하여 데이터를 직렬화하고 드라이빙하여 수신기(230)로 전송한다. 이 때, 트랜스미터(220)는 코딩 스킴에 따른 비트 수의 병렬 데이터를 직렬화할 수 있다.
디스플레이 포트의 수신기(230)는 디스플레이 포트의 송신기(200)로부터 전송되는 데이터를 수신하여 디코딩한다. 또한 수신기(230)는 디스플레이 포트의 송신기(200)로부터 전송되는 링크 트레이닝 심볼 신호를 입력받아 심볼을 정렬하고, 데이터에 포함된 심볼을 구분하는 심볼 록킹을 수행한다.
리시버(250)는 디스플레이 포트의 송신기(200)로부터 전송되는 데이터 및 클럭을 수신하여 이를 복원한다. 그리고 직렬로 전송된 데이터를 병렬화한다.
록 검출기(241)는, 디스플레이 포트의 송신기(200)로부터 전송되는 디스플레이 포트의 링크 확립을 위한 링크 트레이닝 심볼 신호에 따라, 입력 데이터에 포함된 심볼 신호를 구분하기 위한 록킹 신호를 생성한다. 생성된 록킹 신호는 링크 계층으로 전달된다. 즉, 록 검출기(241)는 디스플레이 포트의 수신기(230)에서 송신기(200)와 수신기(230)의 링크 확립을 위한 링크 트레이닝 심볼 신호를 이용하여, 심볼을 정렬하고, 데이터에 포함된 심볼을 구분하는 심볼 록킹을 수행한다.
8B10B 디코더(243)는 입력된 데이터를 8B10B 코딩 스킴에 따라 디코딩하며, 디코딩된 데이터는 인터레인 디스큐어(245) 및 데이터 디스크램블러(247)를 거쳐, 데이터 버퍼(249)로 입력된다.
데이터 버퍼(249)는 입력된 데이터를 저장하며, 링크 계층으로 데이터를 전송한다.
한편, 데이터 스크램블러 및 데이터 디스크램블러는 종래와 달리 직렬 선형 궤한 시프트 레지스터 대신 병렬 선형 궤한 시프트 레지스터를 이용함으로써, 클럭의 1사이클에 하나의 심볼 즉, 다수의 비트를 처리하여 데이터 전송 속도를 증가시킬 수 있다. 병렬 선형 궤한 시프트 레지스터는 도 4에서 자세히 설명된다.
도 3은 본 발명의 일실시예에 따른 데이터 스크램블러(215) 및 인터레인 스큐어(217)를 설명하기 위한 도면이다.
도 1에 도시된 바와 같이, 데이터 스크램블러(215)는 병렬 선형 궤한 시프트 레지스터(301)를 이용하여 클럭의 1사이클에 복수의 비트를 스크램블링한다. 병렬 선형 궤한 시프트 레지스터(301)는 복수의 플립플롭을 이용하여 다수의 비트 신호를 출력하며, 데이터 스크램블러(215)는 병렬 선형 궤한 시프트 레지스터(301)의 출력 신호 중 기 설정된 복수의 비트를 이용하여 데이터를 스크램블링한다.
보다 구체적으로 설명하면, 데이터 버퍼(211)로부터 전송된 데이터는 병렬 선형 궤환 시프트 레지스터(301)의 출력의 MSB(Most Significant Bit) 8비트와 XOR 연산이 된다. 8비트가 이용되는 것은 전술된 바와 같이, 본 발명에서 8B10B 코딩 스킴이 사용되기 때문이다.
이 때, 데이터 스크램블러(215)의 병령 선형 궤환 시프트 레지스터(301)의 리셋을 위해서 디스플레이포트 표준(VESA)은 매 512번째 블랭크 스타트(BS) 심볼의 경우, 이를 SR-코드로 변경하도록 규정하고 있다. 따라서, 데이터에 512번째 BS 심볼이 검출된 경우, SR-코드가 데이터 스크램블러(215)에 삽입된다. 이 때, 병렬 선형 궤환 시프트 레지스터(301)는 내부의 플립플롭을 모두 1로 리셋한다. 512번째 BS 심볼은 SR-코드 삽입기(213)이 카운터를 이용하여 검출할 수 있으며, SR-코드 삽입기(213)가 제1멀티플렉서로 제어 신호를 출력함으로써 제1멀티플렉서에서 SR-코드가 출력될 수 있다.
인터레인 스큐어(217)는 복수의 레지스터와 멀티플렉서를 이용하여 인접 레인으로 전송되는 데이터에 스큐를 삽입한다. 디스플레이 포트는 최대 4개의 레인을 가질 수 있으며, 이 경우, 1번 레인에는 스큐를 주지 않고, 2번 레인에는 1번 레인보다 2클록 싸이클, 3번 레인에는 1번 레인보다 4클록 싸이클, 4번 레인에는 1번 레인보다 6클록 싸이클 만큼의 스큐가 삽입될 수 있다. 제2멀티플렉서는 외부(링크 계층)으로부터 레인의 정보를 입력받아, 레인의 번호에 따라 각각 다른 데이터를 출력할 수 있다. 출력된 데이터는 제7레지스터로 입력되어 저장되고, 제7레지스터의 출력은 8B10B 엔코더(219)로 입력된다.
한편, 데이터 스크램블러(215)는 입력되는 데이터가 디스플레이 포트 표준에 규정된 특별 심볼일 경우, 스크램블링을 수행하지 않는다.
도 4는 본 발명의 일실시예에 따른 병렬 선형 궤한 시프트 레지스터(301)를 설명하기 위한 도면이다.
도 4에 도시된 바와 같이, 본 발명에 따른 병렬 선형 궤한 시프트 레지스터(301)는 피드백되는 신호를 입력받도록 연결되며, 클럭에 응답하여 피드백되는 신호를 저장하는 복수의 플립플롭 및 클럭의 1사이클에, 복수의 플립플롭의 출력 신호를 기 설정된 복수의 비트만큼 쉬프트하기 위한 룩 어헤드 논리회로(Look Ahead Logic)를 포함한다.
병렬 선형 궤한 시프트 레지스터(301)는 VESA 표준의 [수학식 1]에 따라 16개의 플립플롭을 이용하여 16 비트의 신호를 생성한다. 16개의 플립플롭은 한 쌍씩 피드백되는 신호를 입력받는다. 예를 들어, 제16플립플롭의 출력 신호는 제8플립플롭으로 입력되고, 제8플립플롭의 출력 신호는 제16플립플롭으로 입력된다.
Figure pat00001
이 때, 병렬 선형 궤한 시프트 레지스터(301)는 룩 어헤드 논리회로를 이용하여 클럭의 1사이클에 8단계씩 레지스터의 값을 시프트할 수 있다. 데이터 스크램블러(215)는 병렬 선형 궤한 시프트 레지스터(301)의 플립플롭에 저장된 비트 중 MSB 8비트를 이용하여 데이터를 스크램블링한다.
도 5는 본 발명의 일실시예에 따른 데이터 디스크램블러(257) 및 인터레인 디스큐어(255)를 설명하기 위한 도면이다.
도 1에 도시된 바와 같이, 데이터 디스크램블러(257)는 클럭의 1사이클에, 입력 데이터 중 복수의 비트를 디스크램블링 하기 위한 병렬 선형 궤한 시프트 레지스터를 포함하며, 병렬 선형 궤한 시프트 레지스터의 출력 신호 중 기 설정된 복수의 비트를 이용하여, 인터레인 디스큐어의 출력신호를 디스크램블링한다.
디스크램블링 역시 XOR 연산에 기반하기 때문에, 데이터 디스크램블러(257)의 구조는 데이터 스크램블러(215)의 구조와 거의 동일하며, 데이터 디스크램블러(257)는 데이터 스크램블러(215)의 병렬 선형 궤환 시프트 레지스터를 이용한다.
다만, 데이터 디스크램블러(257)는 SR-코드를 입력받지 않으며, 입력 데이터에 포함된 스크램블링을 위한 코드 신호에 따라, 디지털 엔코더(210)의 데이터 스크램블러(215)와의 동기화를 위해 기 설정된 값으로 리셋된다. 즉, 데이터 디스크램블러(257)는 입력 데이터에 SR-코드가 포함된 경우, 디스크램블링을 수행하지 않고 데이터 스크램블러(215)의 병렬 선형 궤환 시프트 레지스터와의 동기화를 위해서 데이터 디스크램블러(257)의 병렬 선형 궤한 시프트 레지스터의 모든 플립플롭을 1로 리셋한다.
또한 입력 데이터에 기 설정된 특별한 심볼이 포함될 경우, 데이터 디스크램블러(257)는 그 심볼을 디스크램블링하지 않는다.
도 6은 본 발명의 일실시예에 따른 링크 트레이닝 패턴 생성기(221)를 설명하기 위한 도면이다.
도 6에 도시된 바와 같이, 본 발명에 따른 링크 트레이닝 패턴 생성기(221)는 룩 업 테이블(Loop Up Table, 601), 제어기(603), 카운터(605), 멀티플렉서(607) 및 레지스터(609)를 포함한다.
디스플레이 포트의 링크 트레이닝 모드에서, 링크 트레이닝은 링크 확립을 위해 다시 두 가지 모드로 나뉘어져 이루어진다. 이 두 가지 모드는 클록 복원 모드와 심볼 록킹 모드이다. 링크 트레이닝 패턴 생성기(221)는 이 두 가지 모드를 위한 링크 트레이닝 심볼을 생성할 수 있다.
링크 트레이닝 패턴 생성기(221)는 링크 트레이닝에 사용되는 심볼을 저장하는 룩 업 테이블(601)을 기반으로 하며, 룩 업 테이블(601)에는 VESA 표준에 따른 D10.2, K28.5-, D11.6, K28.5+ 심볼이 저장된다. 제어기(603)는 멀티플렉서(607)를 제어하여, 카운터(605)의 카운터 값에 따라 룩 업 테이블(601)에 저장된 심볼이 멀티플렉서(607)에서 선택적으로 출력될 수 있도록 한다.
제어기(603)로 입력되는 LT 신호는 링크 트레이닝 모드를 나타내는 신호이며, CR 신호는 클록 복원 모드 또는 심볼 록킹 모드를 나타내는 신호이다.
도 7은 본 발명의 일실시예에 따른 링크 트레이닝 패턴 생성기(221)의 링크 트레이닝 심볼 생성 방법을 설명하기 위한 도면이다.
링크 트레이닝 패턴 생성기(221)는 카운터(605)를 초기화(S701)하고, LT 신호에 따라 링크 트레이닝 모드인지 여부를 판단(S703)한다. 링크 트레이닝 모드인 경우, 링크 트레이닝 패턴 생성기(221)는 CR 신호에 따라 클럭 복원 모드인지 심볼 록킹 모드인지 여부를 판단(S705)한다.
링크 트레이닝 패턴 생성기(221)는, 클럭 복원 모드인 경우 D10.2 심볼을 반복적으로 출력(S707)하며, 심볼 록킹 모드인 경우 룩 업 테이블(601)에 저장된 4개의 심볼 중 하나를 선택적으로 출력한다. 예를 들어, 카운터 값이 0인 경우 K28.5-이 출력(S713)되며, 1 또는 3인 경우 D11.6 심볼이 출력(S715)된다. 그리고 카운터 값이 2인 경우 K28.5+ 심볼이 출력(S711)되며, 카운터 값이 3을 초과할 경우 D10.2 심볼이 출력(S717)된다. 카운터 값은 9까지 증가한다. 카운터 값이 9인지 여부에 따라(S719), 카운터 값은 심볼이 출력될 때마다 1씩 증가(S721)하거나 다시 0으로 초기화(S723)된다.
도 8은 본 발명의 일실시예에 따른 록 검출기(241)를 설명하기 위한 도면이다.
본 발명에 따른 록 검출기(241)는 디지털 엔코더(201)로부터 전송되는 디스플레이 포트의 링크 확립을 위한 링크 트레이닝 심볼 신호에 따라, 입력 데이터에 포함된 심볼 신호를 구분하기 위한 록킹 신호를 생성한다. 즉, 전술된 바와 같이, 링크 트레이닝 패턴 생성기(221)는 링크 트레이닝 모드에서 송신측과 수신측의 링크를 확립하기 위해 링크 트레이닝 심볼 신호를 디지털 디코더(250)로 전송하며, 록 검출기(241)는 링크 트레이닝 심볼 신호를 이용하여 심볼 정렬 및 심볼 록킹을 수행한다.
본 발명에 따른 록 검출기(241)는 병렬로 입력되는 입력 데이터 중 링크 트레이닝 심볼 신호의 위치를 나타내는 검출 신호를 생성하는 병렬 매칭 회로(801); 검출 신호에 따라 데이터를 시프트하는 배럴 시프터(803); 및 검출 신호를 이용하여, 록킹 신호를 생성하는 제어부(805)를 포함한다. 록 검출기(241)는 입력 데이터 스트림에서 K28.5- 심볼을 찾고, 그 후에 연속적인 3개의 심볼이 D11.6, K28.5+, D11.6이 검출되면 링크 계층으로 록킹 신호(SLOCK)을 출력한다. 즉, 록 검출기(241)는 입력 데이터에서 4개의 연속되는 심볼이 K28.5-, D11.6, K28.5+, D11.6 패턴인지를 검출하는 회로이다.
리시버(205)에서 병렬화된 데이터는 제1레지스터로 입력된다. 그리고 다음 클럭에서 병렬화된 데이터는 다시 제1레지스터로 입력되고, 기존 제1레지스터의 데이터는 제2레지스터로 입력된다. 8B10B 코딩 스킴에 따라 제1 및 제2레지스터는 10비트의 데이터를 입력받아 저장한다.
병렬 매칭 회로(801)는 제1 및 제2레지스터 출력의 LSB(Least Significant Bit) 19 비트를 이용하여 K28.5- 심볼이 검출되는지 확인한다. 이는 하나의 K28.5- 심볼이 두 개의 연속적인 K28.5- 심볼로 잘못 검출될 수 있기 때문이다. 병렬 매칭 회로(801)는 K28.5- 심볼을 검출하여 19비트의 데이터 중에서 K28.5- 심볼의 위치를 나타내는 검출(SHAMT) 신호를 생성하여 배럴 시프터(803)로 출력한다.
배럴 시프터(803)는 검출(SHAMT) 신호를 입력받아 제1 및 제2레지스터의 LSB 19비트를 검출(SHAMT) 신호에 따른 K28.5- 심볼의 위치만큼 시프트한다. 예를 들어 K28.5- 심볼의 위치가 5라면, 배럴 시프터(803)는 LSB 19비트를 5비트 만큼 시프트시켜 심볼의 첫번째 비트 위치로 조정한다.
이후, 연속되는 심볼이 D11.6, K28.5+, D11.6 심볼인 경우, 제어부(805)는 MATCHED 신호를 이용하여 록킹 신호(SLOCK)를 생성한다. D11.6, K28.5+, D11.6 심볼은 K28.5- 심볼 검출 후, 별도의 심볼 확인 회로에서 확인될 수 있다. MATCHED 신호는 K28.5- 심볼 검출은 나타내는 신호로서, 제어부(805)는 검출(SHAMT) 신호를 이용하여 록킹 신호(SLOCK)를 생성할 수 있다.
도 9는 본 발명의 일실시예에 따른 병렬 매칭 회로(801)를 설명하기 위한 도면이다.
병렬 매칭 회로(801)는 10개의 K28.5- 매칭 유닛, 우선 순위 엔코더, 레지스터 및 OR 게이트를 포함한다.
10개의 K28.5- 매칭 유닛은 입력되는 10비트의 데이터가 K28.5- 심볼인지 검출한다. 병렬 매칭 회로(801)로 입력되는 19비트의 데이터는 [9:0], [10:1], [11:2], ..., [17:8], [18:9]의 10비트 데이터 10개로 나뉘어져 K28.5- 매칭 유닛으로 각각 입력된다. 각각의 K28.5- 매칭 유닛은 10비트의 데이터가 K28.5- 심볼인지를 검출하고 그 결과를 출력한다. 도 8의 제1 및 제2레지스터로부터 전송된 20비트 중 나머지 1비트는 다음 클럭 사이클에서 제2레지스터로 입력되어 처리된다.
OR 게이트는 10개의 K28.5- 매칭 유닛의 출력을 입력받아, 19비트의 데이터 중 K28.5- 심볼의 검출여부를 나타내는 MATCHED 신호를 출력한다. MATCHED 신호는 레지스터의 인에이블(REG_EN) 신호로 사용되고, 도 7의 제어부(805)로 입력된다.
우선 순위 엔코더는 K28.5- 매칭 유닛에서 생성된 10비트의 매칭 신호들을 엔코딩하여 레지스터로 전달하고, 레지스터는 검출(SHAMT) 신호를 생성하여 배럴 시프터(803)로 전송한다.
즉, 록 검출기(241)는 클럭의 1사이클에, 병렬로 입력되는 입력 데이터를 디코딩 스킴(예를 들어, 8B10B)에 따른 비트 수로 분할하여, 링크 트레이닝 심볼 신호를 검출할 수 있다. 따라서 본 발명에 따른 록 검출기(241)는 클럭의 1사이클에 심볼 신호를 10비트씩 병렬로 검출할 수 있다.
도 10은 본 발명의 일실시예에 따른 록 검출기(241)의 스테이트 머신 다이어그램을 나타내는 도면이다.
처음에 리셋이 입력되어지면, 록 검출기(241)는 IDLE 상태로 천이한다. 1클럭 사이클 후에 록 검출기(241)는 ALIGN 상태로 천이하며, K28.5- 심볼이 검출되면 CHECK_D11.6A 상태로 천이하고, 그렇지 않으면 현재 상태를 계속 유지한다. CHECK_D11.6A 상태에서 D11.6 심볼이 검출되면 록 검출기(241)는 CHECK_K28.5+ 상태로 천이하고, 그렇지 않으면 다시 ALIGN 상태로 천이한다. CHECK_K28.5+ 상태에서 K28.5+ 심볼이 검출되면, 록 검출기(241)는 CHECK_D11.6B 상태로 천이하고, 그렇지 않으면 ALIGN 상태로 천이한다. CHECK_D11.6B 상태에서 D11.6 심볼이 검출되면, 록 검출기(241)는 SYMBOL_LOCK 상태로 천이하고, 그렇지 않으면 ALIGN 상태로 천이한다.
SYMBOL_LOCK 상태에서는 심볼 록킹되고 있으면 SYMBOL_LOCK 상태에서 계속 유지를 하고, 록킹이 해제가 되면 IDLE 상태로 천이하여, 록 검출기(241)는 다시 심볼 검출 및 록킹 검출을 수행한다. 심볼 록킹(SLOCK) 신호는 링크 계층으로 입력된다.
이상은 본 발명이 장치적 관점에 의해 설명되었으나, 본 발명에 따른 디지털 엔코더 및 디지털 디코더에 포함된 각 구성요소는 프로세스적인 관점에 의해 용이하게 파악될 수 있다. 따라서 본 발명에 따른 디지털 엔코더 및 디지털 디코더에 포함된 구성요소는 본 발명의 원리에 따라 디스플레이 포트의 엔코딩 및 디코딩 방법의 각 단계로 이해될 수 있다.
즉, 본 발명에 따른 디스플레이 포트의 엔코딩 방법은 SR(Scrambler Reset)-코드를 이용하여, 디스플레이 포트의 링크 계층으로부터 전송된 데이터를 스크램블링하는 단계; 상기 스크램블링된 데이터에 스큐를 삽입하는 단계; 및 스큐가 삽입된 데이터를 엔코딩하는 단계를 포함하며, 상기 각 단계는 파이프 라인 기법에 따라 처리된다.
또한 본 발명에 따른 디스플레이 포트의 디코딩 방법은 디스플레이 포트의 디지털 엔코더로부터 전송된 입력 데이터를 디코딩하는 단계; 상기 디코딩된 데이터의 스큐를 제거하는 단계; 및 상기 스큐가 제거된 데이터를 디스크램블링하는 단계를 포함하며, 상기 각 단계는 파이프 라인 기법에 따라 처리된다.
한편, 전술한 바와 같은 본 발명에 따른 디스플레이 포트의 엔코딩 및 디코딩 방법은 컴퓨터 프로그램으로 작성이 가능하다. 그리고 상기 프로그램을 구성하는 코드 및 코드 세그먼트는 당해 분야의 컴퓨터 프로그래머에 의하여 용이하게 추론될 수 있다. 또한, 상기 작성된 프로그램은 컴퓨터가 읽을 수 있는 기록매체(정보저장매체)에 저장되고, 컴퓨터에 의하여 판독되고 실행됨으로써 본 발명의 방법을 구현한다. 그리고 상기 기록매체는 컴퓨터가 판독할 수 있는 모든 형태의 기록매체(CD, DVD와 같은 유형적 매체뿐만 아니라 반송파와 같은 무형적 매체)를 포함한다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

Claims (14)

  1. 디스플레이 포트의 디지털 엔코더에 있어서,
    SR(Scrambler Reset)-코드를 이용하여, 상기 디스플레이 포트의 링크 계층으로부터 전송된 데이터를 스크램블링하는 데이터 스크램블러;
    상기 스크램블링된 데이터에 스큐를 삽입하는 인터레인 스큐어; 및
    상기 인터레인 스큐어의 출력신호를 엔코딩하는 데이터 엔코더를 포함하며,
    상기 데이터 스크램블러, 상기 인터레인 스큐어 및 상기 데이터 엔코더는 파이프 라인 구조인
    디스플레이 포트의 디지털 엔코더.
  2. 제 1항에 있어서,
    상기 디스플레이 포트의 링크 확립을 위한 링크 트레이닝 심볼 신호를 생성하는 링크 트레이닝 패턴 생성기
    를 더 포함하는 디스플레이 포트의 디지털 엔코더.
  3. 제 2항에 있어서,
    상기 디스플레이 포트의 설정 모드에 따라, 상기 엔코딩된 데이터 또는 상기 링크 트레이닝 심볼 신호를 트랜스미터로 출력하는 먹스
    를 더 포함하는 디스플레이 포트의 디지털 엔코더.
  4. 제 1항에 있어서,
    데이터 스크램블러는
    클럭의 1사이클에 상기 데이터 중 복수의 비트를 스크램블링하기 위한 병렬 선형 궤한 시프트 레지스터를 포함하며,
    상기 병렬 선형 궤한 시프트 레지스터의 출력 신호 중 기 설정된 복수의 비트를 이용하여, 상기 데이터를 스크램블링하는
    디스플레이 포트의 디지털 엔코더.
  5. 제 4항에 있어서,
    상기 병렬 선형 궤한 시프트 레지스터는
    피드백되는 신호를 입력받도록 연결되며, 상기 클럭에 응답하여 상기 피드백되는 신호를 저장하는 복수의 플립플롭; 및
    상기 클럭의 1사이클에, 상기 복수의 플립플롭의 출력 신호를 상기 기 설정된 복수의 비트만큼 쉬프트하기 위한 룩 어헤드 논리회로(Look Ahead Logic)
    를 포함하는 디스플레이 포트의 디지털 엔코더.
  6. 제 1항에 있어서,
    상기 데이터 엔코더는
    8B10B 코딩 스킴에 따라, 상기 인터레인 스큐어의 출력신호를 엔코딩하는
    디스플레이 포트의 디지털 엔코더.
  7. 제 1항에 있어서,
    상기 링크 계층으로부터 전송된 데이터를 입력받아 저장하는 데이터 버퍼
    를 더 포함하는 디스플레이 포트의 디지털 엔코더.
  8. 디스플레이 포트의 디지털 디코더에 있어서,
    상기 디스플레이 포트의 디지털 엔코더로부터 전송된 입력 데이터를 디코딩하는 데이터 디코더;
    상기 디코딩된 데이터의 스큐를 제거하는 인터레인 디스큐어; 및
    상기 인터레인 디스큐어의 출력신호를 디스크램블링하는 데이터 디스크램블러를 포함하며,
    상기 데이터 디코더, 상기 인터레인 디스큐어 및 상기 데이터 디스크램블러는 파이프 라인 구조인
    디스플레이 포트의 디지털 디코더.
  9. 제 8항에 있어서,
    상기 데이터 디스크램블러는
    클럭의 1사이클에, 상기 입력 데이터 중 복수의 비트를 디스크램블링 하기위한 병렬 선형 궤한 시프트 레지스터를 포함하며,
    상기 병렬 선형 궤한 시프트 레지스터의 출력 신호 중 기 설정된 복수의 비트를 이용하여, 상기 인터레인 디스큐어의 출력신호를 디스크램블링하는
    디스플레이 포트의 디지털 디코더.
  10. 제 9항에 있어서,
    상기 병렬 선형 궤환 시프트 레지스터는
    상기 입력 데이터에 포함된 스크램블링을 위한 코드 신호에 따라, 상기 디지털 엔코더의 데이터 스크램블러와의 동기화를 위해 기 설정된 값으로 리셋되는
    디스플레이 포트의 디지털 디코더.
  11. 제 9항에 있어서,
    상기 병렬 선형 궤한 시프트 레지스터는
    피드백되는 신호를 입력받도록 연결되며, 상기 클럭에 응답하여, 상기 피드백되는 신호를 저장하는 복수의 플립플롭; 및
    상기 클럭의 1사이클에, 상기 복수의 플립플롭의 출력 신호를 상기 기 설정된 복수의 비트만큼 쉬프트하기 위한 룩 어헤드 논리회로(Look Ahead Logic)
    를 포함하는 디스플레이 포트의 디지털 디코더.
  12. 제 8항에 있어서,
    상기 디지털 엔코더로부터 전송되는 상기 디스플레이 포트의 링크 확립을 위한 링크 트레이닝 심볼 신호에 따라, 상기 입력 데이터에 포함된 심볼 신호를 구분하기 위한 록킹 신호를 생성하는 록 검출기
    를 더 포함하는 디스플레이 포트의 디지털 디코더.
  13. 제 12항에 있어서,
    상기 록 검출기는
    병렬로 입력되는 상기 입력 데이터 중 상기 링크 트레이닝 심볼 신호의 위치를 나타내는 검출 신호를 생성하는 병렬 매칭 회로;
    상기 검출 신호에 따라 상기 입력 데이터를 시프트하는 배럴 시프터; 및
    상기 검출 신호를 이용하여, 상기 록킹 신호를 생성하는 제어부
    를 포함하는 디스플레이 포트의 디지털 디코더.
  14. 제 12항에 있어서,
    상기 록 검출기는
    클럭의 1사이클에, 병렬로 입력되는 상기 입력 데이터를 상기 디코딩 스킴에 따른 비트 수로 분할하여, 상기 링크 트레이닝 심볼 신호를 검출하는
    디스플레이 포트의 디지털 디코더.
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