CN109872672B - 数据驱动装置、数据处理装置以及显示驱动系统 - Google Patents

Abstract

一实施例提供一种显示面板驱动装置，所述显示面板驱动装置在一个帧周期内的多个图像接收周期中接收图像数据且根据在图像接收周期之间的间隔中接收到的链路数据来重新训练数据链路。本发明也提供一种数据驱动装置、数据处理装置以及显示驱动系统。

Description

数据驱动装置、数据处理装置以及显示驱动系统

相关申请的交叉引用

本申请案要求2017年12月4日提交的第10-2017-0164978号韩国专利申请案的优先权，所述申请案出于所有目的以引用的方式并入本文中，如同在本文中完全阐述一样。

技术领域

本发明的实施例涉及一种在显示装置中传输和接收数据的方法以及一种显示面板驱动装置，尤其涉及一种数据驱动装置、数据处理装置以及显示驱动系统。

背景技术

显示面板包含以矩阵布置的多个像素，且每一像素包含红色(R)子像素、绿色(G)子像素以及蓝色(B)子像素。每一像素或每一子像素根据图像发射具有灰度值的光，由此在整个显示面板上显示图像。

指示每一像素或每一子像素的灰度值的图像数据从称为定时控制器的数据处理装置传输到称为源极驱动器的数据驱动装置。图像数据作为数字值传输。数据驱动装置将具有数字值的图像数据转换为具有模拟值的数据电压，且随后驱动每一像素或每一子像素。

由于图像数据分别地或独立地指示每一像素的灰度值，因此图像数据的量随着布置于显示面板上的像素数目增大而增大。随着帧率增大，每单位时间待传输的图像数据的量增大。

近年来，随着显示面板具有更高分辨率，布置于显示面板上的像素数目以及帧率均已增大。同样，为根据高分辨率处理增加量的图像数据，要求显示装置中的数据通信更快。

为以高速传输和接收数据，有必要降低通信电压且有必要增大通信时钟的频率。然而，这类低压且高频通信易受噪声影响。

发明内容

在这样的背景下，本发明的实施例的一方面是提供在显示装置中的高速数据传输和接收技术。本发明的实施例的另一方面是提供在显示装置中的甚至在嘈杂环境下稳定地执行数据传输和接收的技术。

鉴于前述方面，一实施例提供显示装置中的数据驱动装置，所述数据驱动装置包含：数据接收电路，配置成根据接收到的时钟图案训练通信时钟、根据通信时钟接收第一链路数据、根据第一链路数据训练数据链路、在一个帧周期内的多个图像接收周期中接收图像数据、根据数据链路对图像数据进行排序、在设置在图像接收周期之间的链路接收周期中接收第二链路数据，以及根据第二链路数据重新训练数据链路；以及数据电压驱动电路，配置成通过转换图像数据来产生数据电压以及将数据电压供应到每一子像素。

在数据驱动装置中，一个帧周期可包含分别与显示面板上的多个线相对应的多个水平时间周期，且水平时间周期可包含用于接收设定数据的设定接收周期、图像接收周期以及链路接收周期。

在数据驱动装置中，在确定为错误的数据链路在多个水平时间周期之中的第J个水平时间周期的链路接收周期中恢复时，随后可正常执行与第J+1个水平时间周期的设定接收周期或图像接收周期相对应的过程，其中J为自然数。

在数据驱动装置中，数据接收电路可检验图像数据或第二链路数据，且可在图像数据或第二链路数据违反预定义规则时产生故障信号。

在数据驱动装置中，数据接收电路可对故障信号进行计数，且可在故障信号出现N次或大于N次时改变连接到外部的锁定信号的状态，其中N为自然数。

在数据驱动装置中，数据接收电路可在改变锁定信号的状态时重新训练通信时钟和数据链路。

在数据驱动装置中，数据接收电路可通过锁相环路(Phase-Locked Loop，PLL)方法来训练通信时钟。

在数据驱动装置中，数据接收电路可对每一字节的图像数据进行排序，可将每一字节排序的图像数据解码为直流平衡码，可对经解码的图像数据进行解扰，且可对每一像素的经解扰的图像数据进行排序。

在数据驱动装置中，第一链路数据和第二链路数据可包含多个符号，且数据接收电路可使用多个符号之中的一个符号来对每一字节的图像数据进行排序，且可使用多个符号之中的至少两个或多于两个符号来对每一像素的图像数据进行排序。

在数据驱动装置中，数据电压驱动电路可在链路接收周期中供应数据电压。

在数据驱动装置中，数据电压驱动电路可根据周期性信号供应数据电压，所述周期性信号指示链路接收周期中的一个时刻。

在数据驱动装置中，数据电压可具有比图像数据或链路数据的电压范围更大的电压范围。

在数据驱动装置中，数据接收电路可检验图像数据或第二链路数据，可在图像数据或第二链路数据违反预定义规则时产生故障信号，可在故障信号出现N次或大于N次时改变连接到外部的锁定信号的状态，且可在改变锁定信号的状态之后重新接收时钟图案，其中N为自然数。

另一实施例提供一种数据处理装置，所述数据处理装置包含：数据处理器，配置成对图像数据进行编码；以及数据传输器，配置成传输时钟图案、传输第一链路数据、在一个帧周期内的多个图像传输周期中传输图像数据、在设置在图像传输周期之间的链路传输周期中传输第二链路数据，以及在接收到的锁定信号的状态改变时重新传输时钟图案和第一链路数据。

再一实施例提供一种显示驱动系统，所述显示驱动系统包含：数据处理装置，配置成传输时钟图案、传输第一链路数据、在一个帧周期内的多个图像传输周期中传输图像数据，以及在设置在图像传输周期之间的链路传输周期中传输第二链路数据；以及数据驱动装置，配置成根据接收到的时钟图案训练通信时钟、根据通信时钟接收第一链路数据、根据第一链路数据训练数据链路、在多个图像接收周期中接收图像数据、根据数据链路对图像数据进行排序、在设置在图像接收周期之间的链路接收周期中接收第二链路数据，以及根据第二链路数据重新训练数据链路。

如上文所描述，根据本发明的实施例，在显示装置中以高速传输和接收数据为可能的，且在显示装置中甚至在嘈杂环境下稳定地传输和接收数据为可能的。

附图说明

通过以下结合附图进行的详细描述，本公开的上述以及其它方面、特征以及优点将更加显而易见，在附图中：

图1示出根据一实施例的显示装置的配置。

图2示出根据一实施例的数据传输电路与数据接收电路之间的连接关系。

图3示出根据一实施例的包含数据传输电路和数据接收电路的驱动系统的配置。

图4示出根据一实施例的数据和数据链路的实例。

图5示出根据一实施例的通信信号和辅助信号的序列。

图6示出根据一实施例的链路数据

图7示出根据一实施例的数据驱动装置的配置图。

图8示出根据实施例的数据驱动装置中的主要信号波形。

附图标号说明

100：显示装置；

110：显示面板驱动器装置/图像处理装置；

120：显示面板驱动器装置/数据驱动装置；

130：显示面板驱动器装置/栅极驱动装置；

140：显示面板驱动器装置/数据处理装置；

150：显示面板；

210：数据传输电路；

220：数据接收电路；

300：驱动系统；

310：数据处理器；

312：扰码器；

314：编码器；

315：数据传输器；

316：P2S转换器；

318：传输器；

320：数据接收器；

321：像素布置单元；

322：解扰码器；

324：解码器；

325：字节布置单元；

326：S2P转换器；

328：接收器；

720：数据电压驱动电路；

1-H：时间周期；

AL：辅助线；

ALP：辅助信号；

BCLK：字节时钟；

BLT：链路接收周期；

BLTP0、BLTP1：链路图案；

BYTE0、BYTE1、BYTE2：字节；

CFG：设定接收周期；

DATA：图像接收周期；

DCS：数据控制信号；

DL：数据线；

Dp：灰度数据；

FAIL：故障信号；

GCS：栅极控制信号；

GL：栅极线；

ICT：初始时钟训练周期；

ILT：初始链路训练周期；

IMG：图像数据；

LINK：链路数据；

ML1、ML2、MLn：主线；

MLP：通信信号；

P、PIXEL：像素；

PCLK：像素时钟；

SOE：周期性信号；

SP：子像素；

SYMa、SYMb：符号；

T1：第一时间；

VB：垂直消隐周期；

VCC：驱动电压；

Vp：数据电压。

具体实施方式

在下文中，将参考附图详细描述本发明的一些实施例。在以下描述中，相同组件将由相同附图标号指明，尽管其在不同附图中示出。此外，在本发明的以下描述中，当并入本文中的已知功能和配置的详细描述可能会使本发明的主题实际上不清楚时，将省略所述详细描述。

此外，在描述本发明的组件时，可能在本文中使用例如第一、第二、A、B、(a)、(b)等的术语。这些术语仅用以区分一个结构元件与其它结构元件，并且对应结构元件的性质、次序、顺序和类似物不受所述术语限制。应注意，如果在说明书中描述一个组件“连接”、“耦合”或“接合”到另一组件，那么尽管第一组件可直接地连接、耦合或接合到第二组件，但第三组件可“连接”、“耦合”以及“接合”在第一组件与第二组件之间。

图1示出根据一实施例的显示装置的配置。

参看图1，显示装置100可包含多个显示面板驱动器装置110、显示面板驱动器装置120、显示面板驱动器装置130和显示面板驱动器装置140以及显示面板150。

可在显示面板150上设置多个数据线DL和多个栅极线GL，且可在显示面板150上设置多个像素。像素可包含多个子像素SP。子像素可以是红色(R)子像素、绿色(G)子像素、蓝色(B)子像素以及白色(W)子像素。一个像素可包含RGB子像素SP、RGBG子像素SP或RGBW子像素SP。在下文中，为便于解释，一个像素被描述为包含RGB子像素。

显示面板驱动装置110、显示面板驱动装置120、显示面板驱动装置130以及显示面板驱动装置140是产生信号以在显示面板150上显示图像的装置，且图像处理装置110、数据驱动装置120、栅极驱动装置130以及数据处理装置140可与显示面板驱动装置110、显示面板驱动装置120、显示面板驱动装置130以及显示面板驱动装置140相对应。

栅极驱动装置130可将接通电压或断开电压的栅极驱动信号供应到栅极线GL。在接通电压的栅极驱动信号供应到子像素SP时，子像素SP与数据线DL连接。在断开电压的栅极驱动信号供应到子像素SP时，子像素SP与数据线DL断开连接。可将栅极驱动装置130称为栅极驱动器。

数据驱动装置120可通过数据线DL将数据电压Vp供应到子像素SP。可根据栅极驱动信号来将供应到数据线DL的数据电压Vp供应到子像素SP。可将数据驱动装置120称为源极驱动器。

数据处理装置140可将控制信号供应到栅极驱动装置130和数据驱动装置120。举例来说，数据处理装置140可将启动扫描的栅极控制信号GCS传输到栅极驱动装置130。随后，数据处理装置140可将图像数据IMG输出到数据驱动装置120。此外，数据处理装置140可传输数据控制信号DCS，所述数据控制信号DCS控制数据驱动装置120以将数据电压Vp供应到每一子像素SP。可将数据处理装置140称为定时控制器。

图像处理装置110可产生图像数据IMG且可将图像数据IMG传输到数据处理装置140。可将图像处理装置110称为主机。

高速通信接口可在数据处理装置140与数据驱动装置120之间形成，且数据处理装置140可通过所述高速通信接口将数据控制信号DCS和/或图像数据IMG传输到数据驱动装置120。

图2示出根据一实施例的数据传输电路与数据接收电路之间的连接关系。

数据传输电路210可包含在前述数据处理装置(参看图1中的140)中，且数据接收电路220可包含在前述数据驱动装置(参看图1中的120)中。

数据传输电路210和数据接收电路220可经由多个主线ML1、主线ML2、...以及主线MLn和至少一个辅助线AL连接。

数据可通过主线ML1、主线ML2、...以及主线MLn传输。数据可包含信息并且可包含图案。

包含例如设定数据、图像数据以及链路数据的信息的数据可通过主线ML1、主线ML2、...以及主线MLn传输。设定数据可包含参考图1描述的数据控制信号(参看图1中的DCS)，且图像数据可以是参考图1描述的图像数据(参看图1中的IMG)。链路数据可包含训练数据链路所必需的信息，将随后描述所述数据链路。

数据可包含图案。举例来说，特定数据可具有重复位1和位0的形式，且这类数据可用于(例如对于时钟训练)识别图案，而不是用于获取信息。包含在用于时钟训练的数据中的图案也称为时钟图案。

链路数据还可包含特定图案，且这一特定图案可包含指示字节单元或像素单元的图案。包含在链路数据中的图案也称为链路图案。

低压且高频通信信号可通过主线ML1、主线ML2、...以及主线MLn传输。

可用两条线来配对主线ML1、主线ML2、...以及主线MLn，且两条配对的线可用不同的方法传输通信信号。本文中，形成于两条线中的电压可以是低电压。本文中，低电压是小于供应到每一子像素的数据电压的电压范围的电压，且可以是例如3.3伏。数据电压的电压范围可理解为(例如)在最小灰度值下的数据电压或在最大灰度值下的数据电压与在并不供应数据电压时形成于数据线中的电压之间的差值。

辅助信号可经由辅助线AL传输。辅助信号可以是例如指示数据接收电路220的状态的信号。在辅助信号具有第一电平的电压时，数据接收电路220可处于能够接收数据的状态中。在辅助信号具有第二电平的电压时，数据接收电路220可处于不能够接收数据的状态中。本文中，第一电平和第二电平可以是不同的电压电平。可将辅助信号称为锁定信号。在锁相环路(PLL)方法中，数据接收侧可具有用于将时钟的相位调整为通信信号的过程。在调整了时钟的相位时，锁定信号可改变为高电平。

在一个实施例中，锁定信号可经由辅助线AL传输。本文中，锁定信号可能不仅指示是否调整了时钟的相位，并且还指示数据接收电路220的其它状态。举例来说，锁定信号从高电平到低电平的改变可指示数据接收电路220处于不能够接收数据的状态，或指示传输到数据接收电路220的通信信号异常。

图3示出根据一实施例的包含数据传输电路和数据接收电路的驱动系统的配置。

参看图3，用于显示器的驱动系统300可包含数据传输电路210和数据接收电路220。

数据传输电路210可包含扰码器312、编码器314、P2S转换器316以及传输器318。数据接收电路220可包含接收器328、S2P转换器326、字节布置单元325、解码器324、解扰码器322以及像素布置单元321。在数据传输电路210中，可将扰码器312和编码器314分组到数据处理器310中，且可将P2S转换器316和传输器318分组到数据传输器315中。在数据接收电路220中，可将接收器328、S2P转换器326、字节布置单元325、解码器324、解扰码器322以及像素布置单元321分组到数据接收器320中。

在数据传输电路210中，数据由扰码器312加扰。加扰是打乱传输数据的位的过程，其可防止相同的位(例如1或0)在数据的传输流中连续地设置K(K为2或大于2的自然数)次或大于K次。可根据预布置规则来执行加扰，且数据接收电路220的解扰码器322可执行将打乱的位流重新建构回原始数据的功能。

编码器314可将P个位的数据的传输流编码为Q个位。P可以是例如8，且Q可以是例如10。将8位数据编码为10位数据被称为8B10B编码。8B10B编码是一种编码为直流平衡码的方法。

编码器314可对数据进行编码，使得传输流的位数目增大。经编码数据可由数据接收电路220的解码器324解码为直流平衡码，例如8B10B。在另一方面中，经编码数据可由数据接收电路220的解码器324重新建构为原始位。

在数据传输电路210中并行传输的数据可串行转换，以供在数据传输电路210与数据接收电路220之间传输。数据的串并转换(serial-and-parallel conversion)可由数据传输电路210的P2S转换器316执行。数据接收电路220的S2P转换器326可执行将串行接收的数据并行转换的功能。

经由加扰和编码串行转换的数据可通过数据传输电路210的传输器318传输到数据接收电路220。

由数据接收电路220接收的数据可经由接收器328和S2P转换器326传输到字节布置单元325、解码器324、解扰码器322以及像素布置单元321。

字节布置单元325可按字节对数据进行排序。字节是形成包含在数据中的信息的基本单元，且可以是例如8位、10位或类似位。字节布置单元325可对数据进行排序，使得可按字节分离并读出串行传输的数据。

像素布置单元321可按像素对数据进行排序。数据可依序包含与RGB子像素相对应的信息。像素布置单元321可对数据进行排序，使得可按像素分离并读出串行传输的数据。

数据接收电路220可根据数据链路对数据进行排序。

图4示出根据一实施例的数据和数据链路的实例。

参看图4，一个字节BYTE可包含十个位(UI)。

数据接收电路可根据字节时钟BCLK对数据进行排序。本文中，可将字节时钟BCLK视为数据链路的一个组件。数据接收电路可对数据进行排序，使得可根据字节时钟BCLK的上升边来定位数据的每一字节BYTE0、字节BYTE1以及字节BYTE2的起始。

以预定的子像素顺序传输数据之中的图像数据。举例来说，在图4所示的数据的实例中，按R、G以及B的顺序传输图像数据。

数据接收电路可根据像素时钟PCLK对数据进行排序。本文中，可将像素时钟PCLK视为数据链路的另一组件。数据接收电路可对数据进行排序，使得根据像素时钟PCLK的上升边来定位数据(例如与R相对应的数据)的每一像素PIXEL的起始。

图5示出根据一实施例的通信信号和辅助信号的序列。图5补充性地示出供应到数据传输电路的驱动电压VCC的波形。

本文中，通信信号MLP是通过参考图2描述的主线传输的信号，且辅助信号ALP是通过参考图2描述的辅助线传输的信号。

在驱动电压VCC供应到数据传输电路时，数据传输电路可在特定时间内通过主线传输时钟图案。

数据接收电路可接收时钟图案，且可根据所述时钟图案训练通信时钟。在完成训练通信时钟之后，数据接收电路可将形成于辅助线中的辅助信号ALP的状态从低电平改变为高电平。

数据传输电路和数据接收电路可通过锁相环路(PLL)方法来执行通信。在这一方法中，数据接收电路可通过PLL方法来训练通信时钟，所述PLL方法根据时钟图案的频率和相位来产生内部通信时钟。

数据接收电路可在第一时间T1内完成时钟训练。数据传输电路可在包含特定余量时间的初始时钟训练周期ICT期间传输时钟图案，所述初始时钟训练周期ICT比第一时间T1长。

时钟训练在用于传输数据的初始阶段仅可执行一次。在数据传输电路与数据接收电路之间的链路断开时，可在初始阶段再次执行时钟训练。

在时钟训练完成之后，数据传输电路可通过主线传输链路数据。

数据接收电路可根据通信时钟接收链路数据，且可根据所述链路数据训练数据链路。链路训练可在初始链路训练周期ILT期间执行，在所述初始链路训练周期ILT中数据传输电路传输链路数据。

链路训练在用于传输数据的初始阶段仅可执行一次。在数据传输电路与数据接收电路之间的链路断开时，可在初始阶段再次执行链路训练。

在链路训练完成之后，数据传输电路可通过主线传输图像数据。

可按帧传输图像数据。垂直消隐周期VB可能存在于帧的图像数据传输的周期之间。

一个帧周期可包含多个子时间周期，且图像数据可在子时间周期中的一个周期中传输。

举例来说，一个帧周期可包含多个水平(H)时间周期1到水平时间周期H(水平周期)，所述多个水平时间周期1到水平时间周期H分别与显示面板的多个线相对应。数据传输电路可在每一H时间周期1到时间周期H中传输与每一线相对应的图像数据。

对于数据传输电路，H时间周期1到时间周期H可包含(例如)设定传输周期(用于传输设定数据的周期)、图像传输周期以及链路传输周期。数据传输电路可在每一H时间周期1到时间周期H的图像传输周期中传输图像数据。对于数据接收电路，H时间周期1到时间周期H可包含设定接收周期CFG、图像接收周期DATA以及链路接收周期BLT。数据接收电路可在图像接收周期DATA中接收图像数据。

数据接收电路可在图像接收周期DATA中接收图像数据，且可根据数据链路对图像数据进行排序。由于图像数据在无独立时钟或链路信号的情况下传输，因此数据接收电路需要恰当地分离并读出图像数据。数据接收电路可根据前述数据链路对图像数据进行排序，且可恰当地分离并读出图像数据。

链路接收周期BLT可布置在用于接收图像数据的图像接收周期DATA之间，且数据接收电路可在链路接收周期BLT中接收链路数据。数据接收电路可根据在链路接收周期BLT中接收到的链路数据来重新训练数据链路。

在初始链路训练周期ILT中传输和接收到的链路数据与在链路接收周期BLT中传输和接收到的链路数据可相同或可彼此不同。在下文中，为便于描述，将描述一实施例，所述实施例中在初始链路训练周期ILT中传输和接收到的链路数据可与在链路接收周期BLT中传输和接收到的链路数据相同。

数据接收电路可检验设定数据、图像数据或链路数据，且可在设定数据、图像数据或链路数据违反预定义规则时产生故障信号。故障信号指示数据传输电路与数据接收电路之间的链路断开。数据接收电路对故障信号进行计数。在故障信号出现N次(N为自然数)或大于N次时，数据接收电路可改变连接到数据传输电路的辅助信号的状态。

在辅助信号的状态改变时，在初始阶段，数据传输电路可在初始时钟训练周期ICT期间重新传输时钟图案，且可在初始链路训练周期ILT期间重新传输链路数据。数据接收电路可根据时钟图案重新训练通信时钟，且可根据链路数据重新训练数据链路。

在时钟断开时，链路也断开。在这种情况下，数据接收电路可确定设定数据、图像数据或链路数据中已出现异常。本文中，优选的是进行执行时钟训练和链路训练两个的初始化阶段。然而，在由于暂时噪声而只有链路断开时，仅重新执行链路训练可在不经历初始化阶段的情况下继续数据传输和接收。

根据实施例的数据接收电路可在每一H时间周期1到时间周期H中包含的链路接收周期BLT中接收链路数据，且可持续地重新训练数据链路，由此(甚至在链路暂时地受损时)快速地恢复数据链路。

举例来说，在于第J个H时间周期(J为自然数)之前确定数据链路中存在错误的情况下，在确定为错误的数据链路在第J个H时间周期的链路接收周期BLT中恢复时，可随后继续进行第(J+1)个H时间周期的设定接收周期CFG或图像接收周期DATA。在另一方面中，在数据链路在链路接收周期BLT中恢复时，数据接收电路可在不经历初始阶段情况下接收后续图像数据。

链路数据可包含多个符号。数据接收电路可使用链路数据中包含的多个符号之中的一个符号来按字节对图像数据进行排序，且可使用链路数据中包含的多个符号之中的至少两个符号或大于两个符号来按像素对图像数据进行排序。

图6示出根据一实施例的链路数据。

参看图6，链路数据LINK可具有一种形式，所述形式中连续地布置两个或大于两个链路图案BLTP0和链路图案BLTP1，所述两个或大于两个链路图案BLTP0和链路图案BLTP1连续地包含两个第一符号SYMa和两个第二符号SYMb。

第一符号SYMa可表示0011111010或1100000101，且第二符号SYMb可表示0011110101或1100001010。这些特定链路图案BLTP0和链路图案BLTP1具有提高链路训练的精确度的作用。

前述数据传输电路可应用于参考图1描述的数据处理装置140，且前述数据接收电路可应用于参考图1描述的数据驱动装置120。将根据一实施例描述数据接收电路所应用于的数据驱动装置120的实例。

图7示出根据一实施例的数据驱动装置的配置图。

参看图7，数据驱动装置120可包含数据接收电路220和数据电压驱动电路720。

数据接收电路220可接收来自数据处理电路的图像数据IMG。数据接收电路220可将与图像数据IMG的每一子像素相对应的灰度数据Dp作为数字值传输到数据电压驱动电路720。

数据电压驱动电路720可转换作为数字值传输的灰度数据Dp以产生数据电压Vp，且可将数据电压Vp供应到每一子像素SP。

数据电压Vp的电压范围可大于图像数据IMG的电压范围。因此，数据接收电路220主要包含低电压元件，并且数据电压驱动电路720主要包含高电压元件。

数据电压驱动电路720中产生的高电压数据电压Vp可识别为数据接收电路220的噪声源。由于为显示面板的每一线重复供应一次数据电压Vp，因此数据电压Vp可由数据接收电路220识别为周期性噪声。

为防止与数据处理电路的通信被数据电压Vp导致的周期性噪声干扰，数据接收电路220可在用于接收图像数据的周期之间的间隔期间接收链路数据，且可根据所述链路数据重新训练数据链路。

图8示出根据实施例的数据驱动装置中的主要信号波形。

参看图8，设定接收周期CFG、图像接收周期DATA以及链路接收周期BLT重复地布置在每一H时间周期1到时间周期H中，且数据接收电路可在相应的周期中接收设定数据、图像数据以及链路数据。

数据电压驱动电路可在链路接收周期BLT中供应数据电压Vp。在供应数据电压Vp时，如果接收数据电压Vp的负载(例如安置在每一子像素中的驱动晶体管的栅极端)是电容负载，那么较大电流量可暂时地在数据线中流动，从而引起噪声。这类噪声可影响数据接收电路。

数据接收电路可检验设定数据、图像数据或链路数据，且可在设定数据、图像数据或链路数据违反预定义规则时产生故障信号FAIL。在因数据电压Vp导致噪声出现时，数据接收电路可产生故障信号FAIL。

数据接收电路可使用在链路接收周期BLT中接收到的链路数据来重新训练链路。因此，即使故障信号FAIL出现，数据接收电路可能并不立即改变辅助信号(例如锁定信号)的状态。在故障信号FAIL出现N次(N为自然数)或大于N次时，数据接收电路可改变辅助信号的状态。此外，在辅助信号的状态改变时，数据接收电路可通过重新接收时钟图案来重新执行时钟训练，且可通过重新接收链路数据来重新执行链路训练。

由于设定数据和图像数据包含操作数据电压驱动电路所必需的重要信息，因此数据电压驱动电路可在链路接收周期BLT中供应数据电压Vp，所述数据电压Vp非常有可能引起噪声。

数据电压驱动电路可根据周期性信号SOE供应数据电压Vp，所述周期性信号SOE指示链路接收周期BLT中的一个时刻。周期性信号SOE可包含具有特定宽度的脉冲，且数据电压驱动电路可根据脉冲的下降沿供应数据电压Vp。

如上文所描述，已描述若干实施例。根据这些实施例，在显示装置中以高速传输和接收数据为可能的，且在显示装置中甚至在嘈杂环境下稳定地传输和接收数据为可能的。

此外，由于例如“包含”、“包括”以及“具有”的术语意指可能存在一个或多个对应组件(除非特定地描述为相反情形)，因此其应解释为可包含一个或多个其它组件。除非有相反定义，否则为技术、科学或其它术语的所有术语与本领域的技术人员所理解的含义一致。如词典中所见的普通术语应在有关技术著作的上下文中加以解释，不应过于理想化，也不应脱离实际，除非本发明明确地对其那样定义。

尽管出于说明性目的描述了本发明的优选实施例，但本领域的技术人员将了解，在不脱离如随附权利要求中所公开的本发明的范围和精神的情况下，各种修改、添加以及替换为可能的。因此，在本发明中公开的实施例意欲说明本发明的技术理念的范围，且本发明的范围不受所述实施例限制。应基于随附权利要求解释本发明的范围，其解释方式使得包含在等效于权利要求的范围内的所有技术理念属于本发明。

Claims (16)

1.一种数据驱动装置，位于显示装置中，所述数据驱动装置包括：

数据接收电路，配置成：根据接收到的时钟图案训练通信时钟，根据所述通信时钟接收第一链路数据，根据所述第一链路数据训练数据链路，在一个帧周期内的多个图像接收周期中接收图像数据，根据所述数据链路对所述图像数据进行排序，在设置在所述图像接收周期之间的链路接收周期中接收第二链路数据，以及根据所述第二链路数据重新训练所述数据链路；以及

数据电压驱动电路，配置成通过转换所述图像数据来产生数据电压以及将所述数据电压供应到每一子像素。

2.根据权利要求1所述的数据驱动装置，其中所述一个帧周期包括分别与显示面板上的多个线相对应的多个水平时间周期，以及

所述水平时间周期包括用于接收设定数据的设定接收周期、所述图像接收周期以及所述链路接收周期。

3.根据权利要求2所述的数据驱动装置，其中在确定为错误的所述数据链路在所述多个水平时间周期之中的第J个水平时间周期的所述链路接收周期中恢复时，随后正常执行与第J+1个水平时间周期的所述设定接收周期或所述图像接收周期相对应的过程，其中J为自然数。

4.根据权利要求1所述的数据驱动装置，其中所述数据接收电路检验所述图像数据或所述第二链路数据，且在所述图像数据或所述第二链路数据违反预定义规则时产生故障信号。

5.根据权利要求4所述的数据驱动装置，其中所述数据接收电路对所述故障信号进行计数，且在所述故障信号出现N次或大于N次时改变连接到外部的锁定信号的状态，其中N为自然数。

6.根据权利要求5所述的数据驱动装置，其中所述数据接收电路在改变所述锁定信号的所述状态时重新训练所述通信时钟以及所述数据链路。

7.根据权利要求1所述的数据驱动装置，其中所述数据接收电路通过锁相环路方法来训练所述通信时钟。

8.根据权利要求1所述的数据驱动装置，其中所述数据接收电路对每一字节的所述图像数据进行排序、将每一字节排序的所述图像数据解码为直流平衡码、对经解码的所述图像数据进行解扰以及对每一像素的经解扰的所述图像数据进行排序。

9.根据权利要求1所述的数据驱动装置，其中所述第一链路数据以及所述第二链路数据包括多个符号，以及

所述数据接收电路使用所述多个符号之中的一个符号来对每一字节的所述图像数据进行排序，以及使用所述多个符号之中的至少两个或多于两个符号来对每一像素的所述图像数据进行排序。

10.根据权利要求1所述的数据驱动装置，其中所述数据电压驱动电路在所述链路接收周期中供应所述数据电压。

11.根据权利要求1所述的数据驱动装置，其中所述数据电压驱动电路根据周期性信号供应所述数据电压，所述周期性信号指示所述链路接收周期中的一个时刻。

12.根据权利要求1所述的数据驱动装置，其中所述数据电压具有比所述图像数据或所述链路数据的电压范围更大的电压范围。

13.根据权利要求1所述的数据驱动装置，其中所述数据接收电路检验所述图像数据或所述第二链路数据，在所述图像数据或所述第二链路数据违反预定义规则时产生故障信号，在所述故障信号出现N次或大于N次时改变连接到外部的锁定信号的状态，以及在改变所述锁定信号的所述状态之后重新接收所述时钟图案，其中N为自然数。

14.一种数据处理装置，包括：

数据处理器，配置成对图像数据进行编码；以及

数据传输器，配置成：传输时钟图案，传输第一链路数据，在一个帧周期内的多个图像传输周期中传输所述图像数据，在设置在所述图像传输周期之间的链路传输周期中传输第二链路数据，以及在接收到的锁定信号的状态改变时重新传输所述时钟图案以及所述第一链路数据。

15.根据权利要求14所述的数据处理装置，其中所述一个帧周期包括分别与显示面板上的多个线相对应的多个水平时间周期，以及

所述水平时间周期包括用于接收设定数据的设定接收周期、图像接收周期以及链路接收周期。

16.一种显示驱动系统，包括：

数据处理装置，配置成：传输时钟图案，传输第一链路数据，在一个帧周期内的多个图像传输周期中传输图像数据，以及在设置在所述图像传输周期之间的链路传输周期中传输第二链路数据；以及

数据驱动装置，配置成：根据接收到的所述时钟图案训练通信时钟，根据所述通信时钟接收所述第一链路数据，根据所述第一链路数据训练数据链路，在多个图像接收周期中接收所述图像数据，根据所述数据链路对所述图像数据进行排序，在设置在所述图像接收周期之间的链路接收周期中接收所述第二链路数据，以及根据所述第二链路数据重新训练所述数据链路。