JP2851076B2 - 高速通信データ連係の送信方法並びに送信システム - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般的に通信システムに関する。より詳細
に述べれば、連続データを高速で送信する為の方法と装
置に関する。

従来の技術及び問題点 コンピュータ・システムの種々のパーツ間、あるい
は、システムの間の高速ディジタル信号の送信は、一般
的な必要条件である。帯域幅を増やす為に、並列データ
転送が、可能な場合使用される。しかしながら、コス
ト、重量、干渉（雑音）そして電気的負荷理由の為、並
列転送は、多くのシステムには適さない。通信問題を簡
単にする為に、データは連続的に送信され得る。これは
実際の通信連係（リンク）の為のハードウエアを減少す
る。しかしながら並列データは、送信の為に連続した形
に変換されなければならない。連続データの送信の為の
ビット伝送速度は、並列な形におけるデータを送信する
為に求められるそれより、より高くなければならない。

この高速ビット伝送速度の必要条件は、過去の高速通
信システムにおける連続データ連係の有効性を制限して
いた。しかしながら、より早いビット伝送速度は現在の
技術で利用できるようになってきていて、送信媒体とし
てのファイバ・オプティックスの使用が、将来のより高
いビット伝送速度の保証をしている。現在のファイバ・
オプティック送信及び受信のハード・ウエアは、全く複
雑であり、夫々の機能の為の大量の集積回路を必要とす
る。そのような方法は、低コスト・システム、あるい
は、航空機や人工衛星に載るような厳しい重量と空間の
制限を有するいくつかのシステムにおいて、実用的では
ない。

高速のビット伝送速度のデータ送信を利用すること、
そして少量の比較的費用のかからない集積回路において
実現できることが、ファイバ・オプティック通信を使用
した連続データ連係の為に望まれる。

問題点を解決するための手段及び作用 それ故に、本発明に従って、高速連続データを通信す
る為の方法は、０と１の両方の挿入でデータを符号化
し、０と１の削除を使用して受信連続データを解読する
ことを含む。符号化と解読の機能は、各機能に対し単一
の集積回路上で容易に実施され得る。そして超高速のビ
ット伝送速度でデータを送信することが出来る。

本発明を特徴づける新規な特徴は、添付の特許請求の
範囲によって定義される。本発明の前述及び他の目的そ
して利点はこの後に述べられ、限定ではなく例示の目的
の為に、好ましい実施例が添付の図面で図示されてい
る。

実施例 第１図は、二つの並列装置の間のデータ送信に適した
連続通信連係を示す。以下の記述は、並列装置のデータ
語幅が16ビットであると仮定している。しかしながら、
他の語幅が使用され得ることは、以下の記述と共に当業
者に明らかになろう。

16ビットのデータ語が、エンコーダ装置10へ回線D₀−
D₁₅上に与えられる。CLOCK信号は、同様にエンコーダ装
置10へ与えられる。エンコーダ装置10は、並列形から連
続形へデータを変換し、それをファイバ・オプティック
送信機12へ送る。データは、ファイバ・オプティック・
ケーブル14を伝って、ディジタル・データをクロック回
復回路18へ与えるファイバ・オプティック受信機16へ送
信される。クロック回復回路18は、データそれ自身から
クロックを引き出し、CLOCK及びDATA信号の両方をデコ
ーダ回路20へ与える。デコーダ回路20は、並列形へ連続
データを変換し、それをデータ回線D₀−D₁₅上に出力す
る。

変換の為に並列データ語を受け入れる準備ができた
時、エンコーダ回路10は、INPUT READY回線上にその状
態を信号する。並列システム（示されていない）が準備
された時、即ち、入力データ回線D₀−D₁₅上のデータが
有効な時、DATA READY回線は、信号される。その時、
エンコーダ回路10は、その並列データの連続変換と伝送
を開始する。

同様な方法で、デコーダ回路20は、それが完全なデー
タ語を受取った時、OUTPUT READY回線上に信号を伝え
る。更に、雑音に対する通信感度を減少する為に、パリ
ティ・エラーが伝送に検知される時、PARITY信号が、デ
コード回路から出力される。

今述べたシステムに使用されているファイバ・オプテ
ィック連係は、比較的厳格な帯域幅の制限を有する。こ
れらの帯域幅の制限は送信されるデータ上にある要求を
行い、そしてそれらの要求は、下記に記載されるよう
に、伝送前にデータを符号化することによって、満たさ
れる。更にそのシステムは、好ましくは非同期で作動さ
れ、同期パルスが、夫々のデータ語の伝送に先立って、
連続連係に沿って送信されることを要求する。

この分野で知られているように、ファイバ・オプティ
ックス・データ連係に関連した増幅器は、バンド・パス
・フィルタとしてみなされ得る。それらは、高速の限界
のみならず低速の限界をも有する。典型的な増幅器はデ
ータの移行（０から１あるいは１から０）の間の最大時
間が、明確な範囲内に入るように操作されなければなら
ない。これは、次のように表す事ができる。

Tmin＜Ｔ＜Tmax ここで、Tminはデータ送信間の時間の最小の長さであ
り、Tmaxは、送信間の最大時間である。

ほとんどのファイバ・オプティック・システムは、Tm
ax対Tminの比率が６対１である充分に大きい帯域幅を扱
うことができる。０と１の交互の列が送信される時Tmin
が発生する。連続した０あるいは１の長い列が送信され
る時、Tmaxが考えられる。６対１の所望の比率の為に、
送信データは、５つより多い連続した０が送信されない
ように、そして、５つより多い連続した１が送信されな
いように符号化されなければならない。特徴ある同期信
号が通信される事が又、必要であり、それはいかなるデ
ータ・シーケンスの伝送と同様にすることは出来ない。
以下のデータ符号化機構はこれらの強制を満足する。

好ましいデータ符号化機構は、長いデータの列を分解
する為に１と０の挿入を使用する。この様に、５つの連
続した０が送信される時はいつでも、Tmax制限を満足す
ることを保証する為に、エンコーダはデータ・ビットと
して使用されない１を挿入する。同様に、５つより多い
連続した１は、認められない。

好ましい同期信号は11110で成り立っている。これ
は、16ビット語幅の同期信号の最も効率的な長さであ
り、しかしながら、他の長さも、この技術で使用され得
る。32ビットのような、より大きい語幅は、同じ同期信
号あるいは、近い将来に特定な状況によって要求される
ようなその他の同期信号を使用することができる。

信号11110は、いつも、同期信号としてデコーダ回路2
0によって解読される。それ故に、伝送データは、３つ
より多い連続する１を決して含まないことが必要であ
る。これは、エンコーダ10回路の一部分として含まれる
シンプル・カウンタによって達成され、それは、３つの
連続データ１が伝送された時、次のデータ・ビットの値
にかかわらず０を挿入する。デコーダ回路20は、０がつ
いてくる３つの連続する１を受け取る時、後尾の０は、
いつも符号化する目的だけのもので、それを除くことを
識別する。４番目に１がついてくる３つの連続する１
は、いつも同期信号の存在を信号する。

同様な方法で、エンコーダ回路10は、送信された連続
する０の数、それらはデータ・ビット、同期信号の後尾
０あるいは３つの連続する１の後に挿入された０である
が、それらをカウントする。いずれの型の５つの連続す
る０が送信された後、１はいつもデータの流れへ挿入さ
れる。前述のように、これは、符号化する目的のみの為
であり、そして決してデータ・ビットではない。５つの
連続する０を受け取った後、デコーダ回路20は、いつ
も、次に受け取られる１を捨てる。特別の１そして０の
挿入が転送データ語の長さを増加する事は正当に評価さ
れる。このオーバ・ヘッドは、正確なデータ転送を保証
する為に支払わなければならない代償である。

又、同期信号を適切に認識する為に、それぞれの送信
データ語が、好ましくは１で終わるべきではない。この
ようにもし１が一語の為に送信される最後のビットであ
るならば、特別の０がその送信に加えられる。これは、
受信端でのデコーダ回路20が次に続く同期信号を識別す
る事を可能にする。

表１は、上記機構によるいくつかの16ビット語の符号
化を示す。０がついてくる４つの１から成り立つ同期信
号で、最初の３語は、オーバヘッドに関して最も悪い場
合を示している。即ち、送信され得る他のどんな16ビッ
ト語よりもより多くのデータでないビットが、これらの
３語に挿入される。27ビットが、１つの16ビット語に対
して送信されなければならないので、上記に示された機
構の為の最も悪い場合のオーバ・ヘッドは、同期信号そ
して、パリティ・ビットを含み、40パーセントになる。
任意に送信された16ビット語に対する平均のオーバ・ヘ
ッドは、もちろんこれよりもいくらか低い。

第２図を参照すると，エンコーダ10に関するブロック
図が図示されている。使用されるクロック信号CKは、ク
ロック発生回路22において信号INTCLKとして内部で発生
し得、あるいは信号クロックとして、外部から提供し得
る。好ましくはエンコーダ10を含む集積回路の入力ピン
へ接続されたSELECT信号が、外部のあるいは内部のクロ
ックが使用されているかどうかを決定する為に使われ
る。内部クロック22は、妥当な周波数のシンプルなリン
グ発信器であり得る。リング発信器は典型的にはきわめ
て良くは制御されないが、これは通信が非同期であり、
受信器が送信データからクロック信号を摘出するので問
題を生じない。クロック信号CKは、エンコーダ・チップ
10上の回路の残りをクロックする為に使用され、そし
て、第６図に関連して記載されているようにそれを求め
るシステムに対し出力信号CKOUTとして提供される。

入力データD₀−D₁₅は、ラッチ24において保持され
る。信号INPUT READYそしてDATA READYが両方とも高
（ハイ）の時、ラッチ24がクロックされ、そしてそのデ
ータを22ビット・シフト・レジスタ26へロードする。
又、この時シフト・レジスタ26へロードされるものは、
同期信号（11110）であり、そしてデータ語から計算さ
れるパリティ・ビットである。好ましい実施例において
使用されているシングルビット偶数パリティ機構等いか
なるパリティ機構も使用され得る。

又、シフト・レジスタ26へ接続されるものは、0/1ト
グル27、典型的にはフリップフロップであり、以下に記
載される理由の為レジスタ26へシフトされる交互する０
及び１の連続する列を発生させる。

データが、シフト・レジスタ26へロードされると、ビ
ットの流れをファイバ・オプティック送信機12へ通信す
る出力バッファ28へ順次にシフト出力される。

０カウンタ30そして１カウンタ32が、シフト・レジス
タ26の出力へ接続され、そして、夫々、幾つ連続する０
あるいは１が送信されたかをカウントする。同期信号で
あることが識別されるので、最初の４つの送信された１
は１カウンタ32によって却下される。０があるときは常
に、１カウンタ32がリセットされ、そして送信された１
があるときは常に、０カウンタ30がリセットされる。同
期パルスの０で始まると、０と１カウンタ30、32は夫々
送信された０と１の数を見失わないようにする。５つの
連続する０が０カウンタ30に検知される時は常に、それ
は１クロック・サイクル間データ送信を中止し、そし
て、出力データ列に１を置く為にシフト・レジスタ26に
送信を送る。１カウンタ32が、３つの連続する１を検知
する時は常に、それは１つのクロック・サイクル間デー
タ送信を中止しそして出力データ列に０を置く為にシフ
ト・レジスタ26に信号を送る。このデータでない０ある
いは１の挿入の後、シフト・レジスタ26は、クロック・
サイクル当り１ビットの割合で出力バッファ28へデータ
出力をシフトし続ける。

22ビットが、シフト・レジスタ26によって送られる
が、０カウンタあるいは１カウンタから信号の結果とし
て挿入されるいかなる０あるいは１をも含まない。これ
らのビットは５つの同期ビット、16データ・ビットそし
て１つのパリティ・ビットを含む。次のデータ語がシフ
ト・レジスタ26へロードされ得る時を決定する為、５ビ
ットカウンタ34は、これら22ビットの送信をカウントす
る為に使用される。シフト・レジスタ26が同期信号をシ
フトし始める時、ENABLE信号が、５ビット・カウンタ34
に送られる。このENABLE信号が立ち上がっている限り
は、５ビット・カウンタ34が22まで数え上げる。データ
でない０あるいは１が送信される時は常に、ENABLE信号
が低くなり、カウンタ34はそのクロック・サイクルでは
増加しない。この方法において、カウンタ34は出力バッ
ファ28へ送られ挿入されたデータでない０と１をカウン
トしない。

22個の同期、データ、そしてパリティ・ビットが送ら
れた後、信号INPUT READYが立ちあがり、そしてエンコ
ード回路10が別の語を受け入れる為に準備される。

データが、シフト・レジスタ26からシフトされる時、
０及び１の交互する列が0/1トグル27からシフト入力さ
れる。従って、シフト・レジスタ26が現在のデータ語を
シフト出力した時、交互する０及び１で補充される。も
し、信号DATA READYによって決定される次の並列デー
タ語の送信準備がされていないならば、シフト・レジス
タ26が出力バッファ28へ０と１を送信し続ける。これ
は、通信回線の稼働を保ち、そして移行（０から１ある
いは１から０）がTmaxを越える時間送信されない時、受
信機に起こり得る問題を防ぐ。新しい並列データ語が利
用できるようになる時、DATA READY信号が立ち上り、
その値がラッチ24からシフト・レジスタ26へロードさ
れ、そして新しいデータ語がシフト出力される。この方
法において、実際のデータが送信されているかいないか
にかかわらずクロック・サイクルごとに通信チャネルに
沿ってビットが送信される。

集積回路へリセット信号によってあるいは電力アップ
によって初期化され得るリセット・トグル36は、出力バ
ッファ28を初期化し、シフト・レジスタ26を初期化し、
そして５ビット・カウンタ34をリセットせしめる。そし
てエンコーダ10は、送信の為のデータを受信し始めよう
とする。

第３図は、好ましいデコード回路20のブロック図を図
示する。この回路において、信号CLOCKは、すでにクロ
ック回復回路18によって回復し、信号CKとして内部回路
の全てに提供される。入力するDATAの流れが同期検知・
0/1削除回路38へ供給される。同期信号がこの回路38に
よって検知される時、それは５ビットカウンタ40をクリ
アするために使用される信号SYNCを発生する。５ビット
・カウンタ40は、エンコーダ回路10に位置するカウンタ
34と同じ方法で22まで数える機能を果たす。同期検知回
路38は、エンコーダ10によって挿入されたデータでない
０と１をカウンタ40が数えないように、DELETE信号とAN
Dゲート42を介して、カウンタ40のENABLE入力へ接続さ
れる。

カウンタ40の出力へ持続されたデコード回路44は、カ
ウントが22に達する後低（ロウ）になるEND信号を提供
し、カウンタ40をカウントさせないようにする。21ビッ
トがカウントされる後、PAR信号が記述されるようにパ
リティをカウントする目的の為に提供される。22ビット
がカウントされた後、出力準備始動信号（ORST）が出力
準備、レジスタ・タイマ回路46へ通信される。この回路
46はチップから通信され、そして、データ語が他のコン
ピュータ・システム（図示されていない）に利用できる
ことを示すOUTPUT READY信号を提供する。

入力データは又、１クロック・サイクル間それを遅延
するＤフリップ・フロップ48へ供給され、そして、パリ
ティ・トグル回路50へデータを送信する。このパリティ
・トグル回路50は、データの流れへその時供給されるパ
リティ・ビットを含むフリップ・フロップ（示されてい
ない）を内部に含む。信号ENABLEによって制御され、デ
ータでない０あるいは１が削除回路38によって検知され
る時、パリティはカウントされない。データは、パリテ
ィ・トグル回路50を通って17ビット・シフト・レジスタ
52へ通過する。21データ・ビットがカウンタ40によって
カウントされた後、信号PARが立ち上り、パリティ・ト
グル50の現在値をシフト・レジスタ52の最後のビットへ
シフトせしめる。シフト・レジスタ52は、今16データ・
ビットと１パリティ・ビットを含む。このパリティ・ビ
ットがシフト・レジスタ52へシフトされた後のクロック
・サイクル上で、出力準備回路46からの信号LATCHは、
シフト・レジスタ内容を17ビット・ラッチ・レジスタ54
へラッチせしめる。データそしてパリティ・ビットが残
りの回路の為並列形で今得られる。

第１図の回路の残りのブロックは、かなり標準的であ
る。ファイバ・オプティック転送及び受信回路12、16は
既知であり、適切なその様な回路が本発明で使用され得
る。クロック回復回路18は又既知であり、複数の所から
シングル・チップとして入手することができる。

上記に示されるように、エンコーダ回路10の０カウン
タ30そして１カウンタ32に関連してシフト・レジスタ回
路26が、上記に示されたデータ符号化機構を遂行する。
第４図は、この回路が働くことによる論理フローを図示
したフローチャートである。

第４図を参照すると、新しいデータ語が、シフト・レ
ジスタへロードされた時、同期信号が送られる（ステッ
プ60）。同期信号が送られた後、次のビットが送られる
（ステップ62）。もし、ビットが０（ステップ64）なら
ば、チャートの左の分岐へ進み、そして１カウンタがリ
セットされる（ステップ66）、同時に、０カウンタが増
加される（ステップ68）。もし、多すぎる０が送られた
なら（ステップ70）、現在記述された方法において５で
あるが、１がその時送られ（ステップ72）、そして、制
御フローがポイント２へ戻る。もしこれより少ない０の
数が送られたなら、制御フローはポイント１へ移行す
る。もしこれが送られる為の最後のビットなら（ステッ
プ82）、別のデータ語がロードされるまでシステムは１
と０を留める（トグル）（ステップ84）。もしそうでな
いなら、制御のフローが次のビットを送る為に戻る（ス
テップ62）。

もし、送信されたビットが１ならば（ステップ64）、
フロー・チャートの右の分岐へ進み、そして０カウンタ
がリセットされ（ステップ74）、そして１カウンタが増
加する（ステップ76）。多すぎる１が、現在の記述では
３であるが、送信されたかを判断するテストが行われる
（ステップ78）。もし、３つより少ない１が送られたな
ら、制御のフローがポイント１に戻る。もし３つの１が
送られたなら、データでない０が送信され（ステップ8
0）、そして制御のフローが、ポイント３に戻る。

このフロー・チャートは、全体のデータ符号化技術を
記載している。第２図において記載されているように、
ハードウエアがデータを符号化する為に使用されている
けれども、ソフトウエアあるいはソフトウエアとハード
ウエアの混合での実施が本発明に従って成され得る。ハ
ードウエアは、所望の高速ビット伝送速度を達成する為
に好ましく、そして論理は実施する為に難しいものでは
ない。

第５図はデコード回路によって使用される類似の論理
フローを図示する。解読は同期信号が受信される時に始
まる（ステップ90）。同黄信号を受信した後に、次のビ
ットが得られ（ステップ92）、そしてそれが０かあるい
は１かを判別する為にテストされる（ステップ93）。も
し、次のビットが０であるならば、フローチャートの左
の分岐へ進む。同期検知・0/1削除回路の内部で、１カ
ウンタがリセットされ（ステップ94）、０カウンタは増
加し（ステップ96）、そして多すぎる０が受信されたか
どうか判別する為に、テストが成される（ステップ9
8）。上記に記載されているように、もし５つの０が受
信されているなら、このテストのYESの分岐へ進む。こ
のケースにおいて、次のビットが抑制され（ステップ10
0）、第３図において示される信号DELETEによって信号
が送られる。そして制御はフローチャートのポイント２
へ行き着く。もし、ビット・テスト（ステップ93）の結
果が１であるならば、０カウンタはリセットされ（ステ
ップ102）、１カウンタは増加し（ステップ104）、受信
した１の数のテストが成される（ステップ106）。も
し、３つの１が受信されたなら、次のビットが抑制され
（ステップ108）、そして制御はフローチャートのポイ
ント３へ行き着く。

０あるいは１の受信のケースにおいて、もし連続する
０あるいは１の数が、臨界限度以下であるならば（ステ
ップ98そして106）、制御はフローチャートのポイント
１へ行き着く。もしこの数の最後のビットが110で受信
されたならば、出力準備信号が立ち上り（ステップ11
2）、そしてデコード回路は、次の同期信号を待つ。も
し全てのビットが、まだ受信されていないならば、次の
ビットが得られ（ステップ92）、そして上記に記載され
たようにチェックされる。

第６図を参照すると、連続する通信システムの別の実
施例が図示されている。このシステムは、エンコーダ12
0とデコーダ122の直接の電気的結合を含む。CLOCK信号
が、DATA信号とは分離された回線上に供給されるので、
クロック回復回路は要求されない。エンコード及びデコ
ード回路120、122は、第１図のエンコーダ10そしてデコ
ーダ20と同一である。

ファイバ・オプティック送信システムを使用する時、
クロックとデータ信号を分離して送る事が又可能であ
る。これは、二つのファイバ・オプティック送信／受信
ペア、あるいは受信端で分離され得るファイバに沿って
送信される光の二つの異なる周波数が必要である。

上記に記載された回路で、もし500メガヘルツのビッ
ト伝送速度が連続データに使用されるならば、20メガヘ
ルツ並列システムは、連続連係に沿ってデータを適切に
通信することができる。これはかなり速いが上記に記載
されているようにエンコーダ回路10上のリング発信器の
使用によって容易に達成される。通信が非同期的なの
で、正確に制御可能な高速クロックは必要でない。加え
て、上記に記載されたシステムの操作で、分離は高速連
続クロックとコンピュータ・システムの残部において使
用される低速並列データ・クロックの間で維持される。
チップ上の高速クロックの発生で、並列システムはエン
コード回路によって発生するINPUT READY信号を簡単に
観察することができ、そして、高速クロックの同期で関
与される必要はない。

上記に記載された回路は、各エンコード及びデコード
回路をシングル・チップへ集積することで、ガリウムヒ
素集積回路上に最も良く実施され得る。これは、簡単で
高速な連続連係を大変低価でそして大変少ないパーツ数
で実現することを可能にする。

データでない１あるいは０の挿入の前に認められる連
続する０と１の数は、ファイバ・オプティックの送信及
び受信装置の特性に左右される。当業者に容易に明白に
なるであろうが、０の挿入・削除と１の挿入・削除の両
方の使用が、上述の符号化機構が所望の特性で実施され
ることを可能にする。

本発明は、上記に記載されたシステムによって説明さ
れていて、そして種々の変更そして交換がそこへ成され
る事が当業者において明白である。そのような変更は、
本発明の趣旨内で行われ、その範囲は添付された特許請
求の範囲によって定義される。

以上の説明に関連して更に以下の項を開示する。

（１） 複数のデータ語を有するデータを送信する為の
方法であって、以下のステップを含む。

（ａ）前記複数のデータ語をその並列表示で提供し、 （ｂ）送信語の開始を示す為各々の語へ特徴のある信
号を付加し、 （ｃ）各付加された語を、特別の０と１をその語に挿
入することにより連続する１を第一の所定数より多く有
さず又連続する０を第二の所定数より多く有さないその
連続表示に変換し、第一及び第二の所定数より長い１と
０の列を、各々少なくとも二つのより短い列に変換し、 （ｄ）受信機へ（ｃ）の連続表示を送信し、 （ｅ）送信された連続表示を受信し、 （ｆ）受信された連続表示からステップ（ｂ）におい
て付加された特徴のある信号を除去し、 （ｇ）ステップ（ｃ）において連続表示へ挿入された
特別な０と１を削除し、 （ｈ）データ語へ（ｇ）の連続表示を変換する。

（２） 非同期連続データ連係を使用してデータを送信
する為のシステムであって、以下を含む。

特徴のある連続語の開始を有し、かつ連続する０と１
が所定数より多くない連続ビット列へ並列フォーマット
で表示されたデータ語を変換する為のエンコーダで特別
の１と０がその所定数より多い列に挿入されるエンコー
ダと、 特徴のある語列の開始を検知し取り去る為、エンコー
ダによって挿入された特別の０と１を除去する為、そし
てデータ語へ前記連続ビット列を変換する為のデコーダ
と、 前記エンコーダから前記デコーダへ連続ビット列を通
信する為前記エンコーダと前記デコーダに結合した送信
手段を含むシステム。

（３） 第２項に記載されたシステムにおいて、前記送
信手段は、前記エンコーダへ結合された光学送信機と、
前記デコーダへ結合された光学受信機と、前記光学送信
機及び前記光学受信機へ結合されたファイバ・オプティ
カル連係と、定義された帯域幅を有し、前記所定数が前
記定義帯域幅によって決定される光学システムを含む。

（４） 第３項に記載されたシステムにおいて、更に、
前記ファイバ・オプティック連係によって送信されたデ
ータからクロック信号を回復する為に前記光学受信機に
結合された手段を含む。

（５） 複数のデータ語を有するデータを送信する為の
方法であって、以下のステップを含む。

（ａ）前記複数のデータ語をその連続表示で提供し、 （ｂ）送信語の開始を示す為各々の語へ特徴のある信
号を付加し、 （ｃ）定義された帯域幅を有し、送信機そして受信機
を含むオプティカル・データ連係を提供し、 （ｄ）夫々の付加された語を、特別の０と１をその語
に挿入することにより、連続する１を第一の所定数より
多く有さず又連続する０を第二の所定数より多く有さな
いその連続表示に変換し、第一及び第二の所定数より長
い１と０の列を各々少なくとも２つのより短い列に変換
し、前記所定数がオプティカル・データ連係の為データ
送信間の最大許容時間以下のデータ送信時間を提供し、 （ｅ）受信機へ（ｃ）の連続表示を送信し、 （ｆ）送信された連続表示を受信し、 （ｇ）受信された連続表示からステップ（ｂ）におい
て付加された特徴のある信号を除去し、 （ｈ）ステップ（ｃ）において連続表示へ挿入された
特別の０と１を削除し、 （ｉ）データ語へ（ｈ）の連続表示を変換する。

（６） 第５項に記載されたシステムにおいて、ステッ
プ（ｉ）は更に、前記データ語をその並列表示へ変換す
る事を含む。

【図面の簡単な説明】

第１図は、本発明を使用する通信システムのブロック図
である。 第２図は、本発明による転送の為のデータを符号化する
エンコーダのブロック図である。 第３図は、本発明による受信データを解読するデコーダ
のブロック図である。 第４図は、本発明に有用な符号化機構を図示したフロー
・チャートの図面である。 第５図は、本発明の使用に適した解読機構を図示したフ
ロー・チャートの図面である。 第６図は、連続通信システムの他の実施例のブロック図
である。 主な符号の説明 10:エンコーダ 12、14、16:送信手段 20:デコーダ

フロントページの続き (72)発明者 フランシス ビー．フラジー アメリカ合衆国テキサス州，プラノ，ウ ェストリッジ 2525 (72)発明者 ラーク イー．レーマン アメリカ合衆国テキサス州 リチャード ソン，コーネル 2112 (56)参考文献 特開 昭51−136223（ＪＰ，Ａ) 実開 昭58−158551（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 25/49 Ｆターム ５Ｋ０３４ ＭＭ２９

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】複数のデータ語より成るデータを、データ
   移行間の最大時間T_maxを有する媒体を介して送信する方
   法であり、ここで各データ語は複数の１と０で構成さ
   れ、 （ａ） 送信語の開始を示すため、各々のデータ語に特
   徴のある信号を付加して、付加データ語を形成し、 （ｂ） 付加データ語に１と０を挿入することにより、
   それ等付加データ語の各々を、連続する１を第一の所定
   数より多く有さず、又連続する０を第二の所定数より多
   く有さない符号化されたデータコードに変換し、その中
   の第一及び第二の所定数より長い１と０の列を、各々、
   少なくとも二つのより短い列に変換し、その際、上記コ
   ード化されたデータ語中の連続した１の許容し得る最大
   数と連続した０の許容し得る最大数がT_maxより短い時間
   で送信できるように、上記１の第一の所定数と上記０の
   第二の所定数を選択し、 （ｃ） 上記コード化されたデータ語を１ビット１度
   に、順次送信する、 ステップより成ることを特徴とするデータ送信方法。
2. 【請求項２】請求項１の送信方法であって、上記データ
   語の各々が並列表示で提供され、更に 各々のデータ語を並列表示から直列表示に変換すること
   を特徴とするデータ送信方法。
3. 【請求項３】請求項１のデータ送信方法であって、上記
   方法は上記データを受信するステップとして、 （ｄ） 上記順次送信されたデータを受信し、 （ｅ） 受信した順次送信のデータから上記特徴のある
   信号をサーチし、 （ｆ） この受信した順次送信のデータより上記特徴の
   ある信号を除き、 （ｇ） 上記特徴のある信号の受信の間に受信されたデ
   ータを受信データ語に変換し、 （ｈ） 受信データ語中の連続した１の数を数え、連続
   した１の上記第一の所定数の受信に続く次のビットを除
   き、 （ｉ） 受信データ語中の連続した０の数を数え、連続
   した０の上記第一の所定数の受信に続く次のビットを除
   く、 ステップを有することを特徴とするデータ送信方法。
4. 【請求項４】請求項３のデータ送信方法であって、更に 連続した１の上記第一の所定数の受信に続く次のビット
   と、連続した０の上記第二の所定数の受信に続く次のビ
   ットの除かれたデータ語を１つの並列表示に変換するス
   テップを有することを特徴とするデータ送信方法。