CN117129835A - 一种适用于高速数据传输接口的内建自测电路 - Google Patents
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Abstract
本发明提出了一种适用于高速数据传输接口的内建自测电路，包括发射端自测电路、接收端自测电路和回路组，发射端自测电路设置在协议控制器的发射端内，接收端自测电路设置在协议控制器的接收端内，回路组设置在协议控制器的发射端与接收端之间。本发明所提出的内建自测电路可产生并验证PRBS7、PRBS15与PRBS31类型的伪随机序列，并在控制器中增加了回路组，使得测试更加灵活有效，可以更加灵活地验证协议控制器中关键电路模块的功能，使得设计和验证人员能够更加方便定位出错的电路模块的位置。
Description
技术领域
本发明涉及高速串行接口芯片技术的技术领域，尤其涉及一种适用于高速数据传输接口的内建自测电路。
背景技术
随着信息技术的不断发展，数据转换器的分辨率、采样速率和带宽不断提高，然而传统接口由于受限于其自身传输速率、功耗等因素无法满足数据转换器与接收机传输速率的需求。在这种情况下，JEDEC协会提出了一种高速串行接口标准JESD204B，以其更高的通道传输速率、更少的引脚数量、更低的系统成本逐渐被国外接口开发商广泛使用。
JESD204B是一种高速数据传输接口协议，主要应用于数据转换器(如ADC)与数字信号处理单元之间，实现数据的高速同步传输。它是基于串行收发器(SerDes)技术实现的，其单通道串行数据最高传输速率可达12.5Gbps，支持确定性延迟、多通道对齐等功能，并支持多个ADC(或DAC)与可编程逻辑器件之间实现多芯片同步传输数据。由于JESD204B接口中，需要对数据进行组解帧、加解扰、编解码、控制字符插入与替换、多通道对齐等操作，其内部电路模块较多，结构相对复杂。因此，无论是在进行电路设计时，还是完成设计之后，均需要进行大量的仿真与验证工作，以确保该接口可以正常工作。
JESD204B协议中不包含有关测试的相关规范，因此，设计与验证人员通常需要借助外部设备进行测试与验证。例如，在对JESD204B收发器芯片进行验证时，需要借助误码仪产生伪随机序列，将其输入至收发器发送端，再将接收端输出的数据灌入误码仪进行校验。若检测到误码，则需要消耗大量资源来定位故障。
例如公告号为CN202957822U的实用新型公开一种用于SFP光收发器的检测电路，包括单片机，用于将来自USB接口端的USB协议格式数据转换为I2C协议格式数据，或者，用于将来自I2C总线接口端的I2C协议格式数据转换为USB协议格式数据；USB接口端，包括用于与PC机传输数据的输入、输出端子和电源端子；I2C总线接口端，与SFP光收发器连接，用于与SFP光收发器的数据传输；一电平转换单元，包括第一MOS管和第二MOS管，此第一MOS管和第二MOS管分别位于单片机的输入、输出端子与I2C总线接口端之间。本实用新型检测电路实现了通过PC计算机来检测光纤收发器的性能，大大提高了检测的效率和灵活性，并大大降低了成本。但是，该实用新型不适用于JESD204B收发器系统，无法对JESD204B收发器系统内部错误进行检测。
发明内容
针对JESD204B收发器系统结构相对复杂，不易进行测试与验证的技术问题，本发明提出一种内建自测电路：通过在JESD204B收发器系统的关键数据传输路径中添加伪随机序列产生器与校验器，可有效验证系统中关键电路模块的功能。
为了达到上述目的，本发明的技术方案是这样实现的：一种适用于高速数据传输接口的内建自测电路，其特征在于，包括发射端自测电路、接收端自测电路和回路组，发射端自测电路设置在协议控制器的发射端内，接收端自测电路设置在协议控制器的接收端内，回路组设置在协议控制器的发射端与接收端之间。
所述高速数据传输接口为JESD204B高速串行收发器。
所述发射端自测电路包括内建自测电路1A和内建自测电路2A，内建自测电路1A和内建自测电路2A均设置在协议控制器的发送端内，自测电路1A与第一多路选择器和第二多路选择器相连接，内建自测电路2A与第五多路选择器相连接。
所述接收端自测电路包括内建自测电路1B和内建自测电路2B，内建自测电路1B和内建自测电路2B均设置在协议控制器的接收端内，内建自测电路1B分别与协议控制器的解帧器和协议控制器的解扰器相连接，内建自测电路2B和协议控制器的逗号检测与字节对齐模块相连接。
所述回路组包括回环I、回环Ⅱ和回环III，回环I的输入端与协议控制器的第三多路选择器的输出端相连接，回环I的输出端与协议控制器的第八多路选择器的输入端相连接，回环Ⅱ的输入端与协议控制器的第四多路选择器的输出端相连接，回环Ⅱ的输出端与协议控制器的第七多路选择器的输入端相连接，回环III的输入端与协议控制器的第五多路选择器的输出端相连接，回环III的输出端与协议控制器的第六多路选择器的输入端相连接。
所述内建自测电路1A为可选择产生28或32位PRBS7/PRBS15/PRBS31型伪随机序列的伪随机序列产生器，内建自测电路2A为可产生40位的伪随机序列产生器。
所述内建自测电路1B包括校验器I，解帧器和解扰器均与校验器I相连接，内建自测电路2B包括校验器Ⅱ，校验器Ⅱ和逗号检测与字节对齐模块相连接。
所述校验器I包括本地测试向量生成单元I和比较器I，本地测试向量生成单元I和比较器I相连接，比较器I与解帧器和解扰器相连接。
所述校验器Ⅱ包括本地测试向量生成单元Ⅱ和比较器Ⅱ，本地测试向量生成单元Ⅱ和比较器Ⅱ相连接，比较器Ⅱ与逗号检测与字节对齐模块相连接。
当对加扰解扰模块进行测试时，通过内建自测电路1A产生测试数据，测试数据依次经过JESD204B高速串行收发器的第二多路选择器、JESD204B高速串行收发器的第三多路选择器和回环I后进入接收端，随后测试数据经过JESD204B高速串行收发器的第八多路选择器和解扰器进入内建自测建电路1B，内建自测电路1B内的校验器I产生本地测试向量，并将本地测试向量与测试数据相比较，当两者一致，则JESD204B高速串行收发器的加扰解扰模块正常，当两者不一致，则JESD204B高速串行收发器的加扰解扰模块异常；
当对JESD204B高速串行收发器控制码插入与替换模块进行测试时，在先完成对加扰解扰模块的检测后，通过内建自测电路1A产生测试数据，测试数据依次经过JESD204B高速串行收发器第二多路选择器、第三多路选择器、控制码插入与替换模块、第四多路选择器和回环Ⅱ进入接收端，随后测试数据经过JESD204B高速串行收发器的第七多路选择器、控制码检测与替换通道缓存模块、第八多路选择器和解扰器后进入内建自测电路1B，内建自测电路1B内的校验器I产生本地测试向量，并将本地测试向量与测试数据相比较，当两者一致，则JESD204B高速串行收发器的控制码插入与替换模块正常，当两者不一致，则JESD204B高速串行收发器的控制码插入与替换模块异常；
当对JESD204B高速串行收发器的8B/10B编码器和8B/10B解码器进行测试时，在先完成对加扰解扰模块和控制码模块的检测后，通过内建自测电路1A产生测试数据，测试数据依次经过JESD204B高速串行收发器的第二多路选择器、第三多路选择器、控制码插入与替换模块、第四多路选择器、8B/10B编解码模块、第五多路选择器和回环III后进入接收端，随后测试数据经过JESD204B高速串行收发器的第六多路选择器、逗号检测与字节对齐模块、8B/10B解码器、第七多路选择器、控制码检测与替换通道缓存模块、第八多路选择器和解扰器后进入内建自测电路1B，内建自测电路1B内的校验器I产生本地测试向量，并将本地测试向量与测试数据相比较，当两者一致，则JESD204B高速串行收发器的8B/10B编码器和8B/10B解码器正常，当两者不一致，则JESD204B高速串行收发器的8B/10B编码器和8B/10B解码器异常；
当对JESD204B高速串行收发器的串行器和解串器进行测试时，通过内建自测电路2A产生测试数据，测试数据经过JESD204B高速串行收发器的第五多路选择器、串行器、解串器、第六多路选择器和逗号检测与字节对齐模块进入内建自测电路2B，内建自测电路2B内的校验器Ⅱ产生本地测试向量，并将本地测试向量与测试数据相比较，当两者一致，则JESD204B高速串行收发器的串行器和解串器正常，当两者不一致，则JESD204B高速串行收发器的串行器和解串器异常。
本发明根据JESD204B收发器系统结构特点，提出一种用于JESD204B控制器的内建自测电路。该内建自测电路可产生并验证PRBS7、PRBS15与PRBS31类型的伪随机序列，并在JESD204B控制器中增加了三条可选的回环路径，这使得测试更加灵活有效。相对于传统借助误码仪、信号分析仪等外部设备进行测试与验证的方式，本发明仅需通过内建自测电路即可完成JESD204B收发器的测试与验证，使整个收发器的调试更加便利，在提高验证效率的同时，降低了验证的难度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的JESD204B协议控制器中的内建自测电路。
图2为本发明串行PRBS15类型伪随机序列生成器的电路原理图。
图3为并行32位PRBS15序列生成器的电路原理图。
图4为测试向量分析单元的原理图。
图5为协议控制器采用内建自测电路进行验证的仿真结果。
图6为收发器整体测试原理图和结果。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，一种适用于高速串行收发器的内建自测电路，包括发射端自测电路、接收端自测电路和回路组，发射端自测电路设置在协议控制器的发射端内，接收端自测电路设置在协议控制器的接收端内，回路组设置在协议控制器的发射端与接收端之间。其中，发射端自测电路主要用于生成随机序列，接收端自测电路主要用于接收发射端自测电路生成的随机序列，并通过接收到的随机序列判断高速串行收发器是否产生故障。回路组主要用于传输发射端自测电路产生的随机序列，方便对故障位置进行定位。该高速串行收发器为JESD204B高速串行收发器。
具体的，发射端自测电路包括内建自测电路1A(BIST1_A)和内建自测电路2A(BIST2_A)，BIST1_A和BIST2_A均设置在JESD204B协议控制器的发射端内，BIST1_A与第一多路选择器的输入端和第二多路选择器的输入端相连接，BIST2_A与第五多路选择器的输入端相连接。其中，BIST1_A可选择产生28或32位PRBS7/PRBS15/PRBS31型伪随机序列，伪随机序列是由生成多项式决定，多项式阶数越多，所产生的数据码型随机性越好，同时，较高阶数的PRBS遍历性更好，使码型的频谱接近白噪声，可以检测出更多潜在的传输问题，例如位错误、丢失数据、噪声干扰等。
PRBS7、PRBS15和PRBS31所对应的生成多项式如式(1)所示：
BIST1_A由线性反馈移位寄存器(LFSR)和异或逻辑门产生组成，以实现产生28或32位PRBS7/PRBS15/PRBS31型伪随机序列。具体来说是先确定需要产生的伪随机序列，根据PRBS码型选择对应的多项式。根据采用的码型即可确定对应移位寄存器中寄存器的个数，即PRBS7型伪随机序列产生器中包含7个寄存器，PRBS15型伪随机序列产生器中包含15个寄存器，PRBS31型伪随机序列产生器中包含31个寄存器，寄存器从左到右依次排列编号。对移位寄存器中的某些位进行异或。将线性反馈函数得到的计算结果反馈到移位寄存器的最左边，即为线性反馈移位寄存器。例如，如图2所示，传统的PRBS15类型的伪随机序列产生器由15个寄存器和一个异或逻辑门构成，其中，移位寄存器中的首位由第14位和第15位的寄存器值进行异或逻辑运算后得到，如式(2)所示：
由于JESD204B高速串行收发器是按照并行格式对数据进行处理的，因此，BIST模块需要产生并行伪随机序列，而本发明所设计的并行伪随机序列产生器是基于逻辑推导运算实现的。
具体的，根据多项式PRBS15＝1+x14+x15，可以推导出PRBS15类型的伪随机序列为例在一个时钟周期内产生32位并行随机序列的逻辑表达式，如式(3)所示。
在此式中，p_out[31:0]是输出的伪随机序列，r[14:0]则是寄存器的状态值，寄存器1的状态值为r[0]、寄存器2的状态值为r[1]，以此类推。设定p_out[0]至p_out[14]为r[14]至r[0]的值，得到PRBS15在一个时钟周期内的15个输出，由于伪随机序列都是通过异或操作产生的，因此添加17个异或门就可以在一个时钟周期计算出p_out[15]至p_out[31]的值，即可生成32位的PRBS15型伪随机序列。此外，还需要15个异或逻辑门来产生下一时钟周期寄存器r[14:0]的值。因此，15个寄存器和32个异或门组成的阵列就可以实现PRBS15类型的32位并行伪随机序列发生器。对于伪随机序列产生器，其寄存器的初始值被设置为1，即r[14:0]＝15’h7fff，如此可避免产生全“0”的伪随机序列，同时，也有利于接收端进行校验。
具体的，产生28位PRBS7型并行伪随机序列的电路由7个寄存器和28个异或门组成，产生32位PRBS7型并行伪随机序列的电路由7个寄存器和32个异或门组成，产生40位PRBS7型并行伪随机序列的电路由7个寄存器和40个异或门组成。产生28位PRBS15型并行伪随机序列的电路由15个寄存器和28个异或门组成，产生32位PRBS15型并行伪随机序列的电路由15个寄存器和32个异或门组成，产生40位PRBS15型并行伪随机序列的电路由15个寄存器和40个异或门组成。产生28位PRBS31型并行伪随机序列的电路由31个寄存器和28个异或门组成，产生32位PRBS31型并行伪随机序列的电路由31个寄存器和32个异或门组成，产生40位PRBS31型并行伪随机序列的电路由31个寄存器和40个异或门组成。
接收端自测电路包括内建自测电路1B(BIST1_B)和内建自测电路2B(BIST2_B)，BIST1_B和BIST2_B均设置在JESD204B协议控制器的接收端内，BIST1_B与解帧器和解扰器相连接，BIST2_B与逗号检测与字节对齐模块相连接。其中，BIST1_B模块主要用于接收并验证BIST1_A模块的测试向量是否正确，BIST2_B模块则是用来接收并验证BIST2_A模块所产生的测试向量是否正确。如图4所示，BIST1_B和BIST2_B均为校验器，校验器包括本地测试向量生成单元和比较器，本地测试向量生成单元和比较器相连接。其中，本地测试向量生成单元与发送端中的测试向量生成单元类似，此单元可以产生PRBS7、PRBS15和PRBS31类型的伪随机序列。比较器主要用于比较本地测试向量生成单元所生成的随机序列与BIST1_A模块或BIST1_B模块产生的随机序列是否一致，若两者相同，输出结果为“1”，否则输出结果为“0”。
回路组包括回环I、回环Ⅱ和回环III，回环I的输入端与第三多路选择器的输出端相连接，回环I的输出端与第八多路选择器的输入端相连接，回环Ⅱ的输入端与第四多路选择器的输出端相连接，回环Ⅱ的输出端与第七多路选择器的输入端相连接，回环III的输入端与第五多路选择器的输出端相连接，回环III的输出端与第六多路选择器的输入端相连接。其中，回环I主要用来检测组帧器(解帧器)和数据加扰器(解扰器)的功能是否正常；回路2主要用来验证控制码插入与替换和控制码检测与替换等电路的功能；回路3主要用来验证整个协议控制器是否能够正常工作，发送链路中的数据经过8B/10B编码之后通过回环III直接被环回到接收链路，如此可验证协议控制器的整体功能。通过添加这三条环路，可以更加灵活地验证协议控制器中关键电路模块的功能，使得设计和验证人员能够更加方便定位出错的电路模块的位置。
具体的，当对加扰解扰模块进行测试时，可通过BIST1_A产生测试数据，测试数据依次经过第二多路选择器、第三多路选择器和回环I后进入接收端，随后测试数据经过第八多路选择器和解扰器进入内建自测电路1B，内建自测电路1B内的校验器I产生本地测试向量，并将本地测试向量与测试数据相比较，当两者一致，则加扰解扰模块正常，当两者不一致，则加扰解扰模块异常；
当对控制码插入与替换模块进行测试时，可通过BIST1_A产生测试数据，在先完成对加扰解扰模块的检测后，测试数据依次经过第二多路选择器、第三多路选择器、控制码插入与替换模块、第四多路选择器和回环Ⅱ进入接收端，随后测试数据经过第七多路选择器、控制码检测与替换通道缓存模块、第八多路选择器和解扰器后进入内建自测电路1B，内建自测电路1B内的校验器I产生本地测试向量，并将本地测试向量与测试数据相比较，当两者一致，则控制码插入与替换模块正常，当两者不一致，则控制码插入与替换模块异常；
当对8B/10B编码器和8B/10B解码器进行测试时，可通过BIST1_A产生测试数据，在先完成对加扰解扰模块和控制码模块的检测后，测试数据依次经过第二多路选择器、第三多路选择器、控制码插入与替换模块、第四多路选择器、8B/10B编解码模块、第五多路选择器和回环III后进入接收端，随后测试数据经过第六多路选择器、逗号检测与字节对齐模块、8B/10B解码器、第七多路选择器、控制码检测与替换通道缓存模块、第八多路选择器和解扰器后进入内建自测电路1B，内建自测电路1B内的校验器I产生本地测试向量，并将本地测试向量与测试数据相比较，当两者一致，则8B/10B编码器和8B/10B解码器正常，当两者不一致，则8B/10B编码器和8B/10B解码器异常；
当对串行器和解串器进行测试时，可以通过BIST2_A产生测试数据，测试数据经过第五多路选择器、串行器、解串器、第六多路选择器和逗号检测与字节对齐模块进入内建自测电路2B，内建自测电路2B内的校验器Ⅱ产生本地测试向量，并将本地测试向量与测试数据相比较，当两者一致，则串行器和解串器正常，当两者不一致，则串行器和解串器异常。
本发明所设计的内建自测电路仿真结果如图5所示，发送端的内建自测电路产生32位并行的伪随机序列作为用户数据，并且此数据不加扰。在接收端的内建自测电路通过检测模块得到数据比对结果，指示信号prbsout_core_link1/2为高电平，说明收发数据一致，本发明所设计的内建自测电路可有效实现电路的测试。
测试结果也表明，不借助外部误码仪等设备，采用本发明所设计的内建自测电路也可完成JESD204B收发器的设计。如，在一片集成了内建自测电路的JESD204B收发器芯片中，内建自测电路产生伪随机序列，该序列经过数据发送链路以及串行器后生成高速的差分串行数据。随后，数据经过外部高速SMA信号传输线被输送到收发器芯片的接收端，并在数据接收链路中的伪随机校验器进行验证。通过FPGA开发板的串口及串口助手读取该测试结果，测试方案和测试结果分别如图6(a)和(b)所示。该测试结果证明该片JESD204B收发器可正常实现发送和接收数据的功能，本发明所设计的内建自测电路是有效的。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种适用于高速数据传输接口的内建自测电路，其特征在于，包括发射端自测电路、接收端自测电路和回路组，发射端自测电路设置在协议控制器的发射端内，接收端自测电路设置在协议控制器的接收端内，回路组设置在协议控制器的发射端与接收端之间。
2.据权利要求1所述的适用于高速串行收发器的内建自测电路，其特征在于，所述高速数据传输接口为JESD204B高速串行收发器。
3.根据权利要求2所述的适用于高速数据传输接口的内建自测电路，其特征在于，所述发射端自测电路包括内建自测电路1A和内建自测电路2A，内建自测电路1A和内建自测电路2A均设置在协议控制器的发送端内，自测电路1A与第一多路选择器和第二多路选择器相连接，内建自测电路2A与第五多路选择器相连接。
4.根据权利要求3所述的适用于高速数据传输接口的内建自测电路，其特征在于，所述接收端自测电路包括内建自测电路1B和内建自测电路2B，内建自测电路1B和内建自测电路2B均设置在协议控制器的接收端内，内建自测电路1B分别与协议控制器的解帧器和协议控制器的解扰器相连接，内建自测电路2B和协议控制器的逗号检测与字节对齐模块相连接。
5.根据权利要求4所述的适用于高速串行收发器的内建自测电路，其特征在于，所述回路组包括回环Ⅰ、回环Ⅱ和回环Ⅲ，回环Ⅰ的输入端与协议控制器的第三多路选择器的输出端相连接，回环Ⅰ的输出端与协议控制器的第八多路选择器的输入端相连接，回环Ⅱ的输入端与协议控制器的第四多路选择器的输出端相连接，回环Ⅱ的输出端与协议控制器的第七多路选择器的输入端相连接，回环Ⅲ的输入端与协议控制器的第五多路选择器的输出端相连接，回环Ⅲ的输出端与协议控制器的第六多路选择器的输入端相连接。
6.根据权利要求2-5中任意一项所述的适用于高速串行收发器的内建自测电路，其特征在于，所述内建自测电路1A为可选择产生28或32位PRBS7/PRBS15/PRBS31型伪随机序列的伪随机序列产生器，内建自测电路2A为可产生40位的伪随机序列产生器。
7.根据权利要求6所述的适用于高速数据传输接口的内建自测电路，其特征在于，所述内建自测电路1B包括校验器Ⅰ，解帧器和解扰器均与校验器Ⅰ相连接，内建自测电路2B包括校验器Ⅱ，校验器Ⅱ和逗号检测与字节对齐模块相连接。
8.根据权利要求7所述的适用于高速数据传输接口的内建自测电路，其特征在于，所述校验器Ⅰ包括本地测试向量生成单元Ⅰ和比较器Ⅰ，本地测试向量生成单元Ⅰ和比较器Ⅰ相连接，比较器Ⅰ与解帧器和解扰器相连接。
9.根据权利要求8所述的适用于高速数据传输接口的内建自测电路，其特征在于，所述校验器Ⅱ包括本地测试向量生成单元Ⅱ和比较器Ⅱ，本地测试向量生成单元Ⅱ和比较器Ⅱ相连接，比较器Ⅱ与逗号检测与字节对齐模块相连接。
10.根据权利要求8或9所述的适用于高速数据传输接口的内建自测电路的使用方法，其特征在于，当对加扰解扰模块进行测试时，通过内建自测电路1A产生测试数据，测试数据依次经过JESD204B高速串行收发器的第二多路选择器、JESD204B高速串行收发器的第三多路选择器和回环Ⅰ后进入接收端，随后测试数据经过JESD204B高速串行收发器的第八多路选择器和解扰器进入内建自测建电路1B，内建自测电路1B内的校验器Ⅰ产生本地测试向量，并将本地测试向量与测试数据相比较，当两者一致，则JESD204B高速串行收发器的加扰解扰模块正常，当两者不一致，则JESD204B高速串行收发器的加扰解扰模块异常；
当对JESD204B高速串行收发器控制码插入与替换模块进行测试时，在先完成对加扰解扰模块的检测后，通过内建自测电路1A产生测试数据，测试数据依次经过JESD204B高速串行收发器第二多路选择器、第三多路选择器、控制码插入与替换模块、第四多路选择器和回环Ⅱ进入接收端，随后测试数据经过JESD204B高速串行收发器的第七多路选择器、控制码检测与替换通道缓存模块、第八多路选择器和解扰器后进入内建自测电路1B，内建自测电路1B内的校验器Ⅰ产生本地测试向量，并将本地测试向量与测试数据相比较，当两者一致，则JESD204B高速串行收发器的控制码插入与替换模块正常，当两者不一致，则JESD204B高速串行收发器的控制码插入与替换模块异常；
当对JESD204B高速串行收发器的8B/10B编码器和8B/10B解码器进行测试时，在先完成对加扰解扰模块和控制码模块的检测后，通过内建自测电路1A产生测试数据，测试数据依次经过JESD204B高速串行收发器的第二多路选择器、第三多路选择器、控制码插入与替换模块、第四多路选择器、8B/10B编解码模块、第五多路选择器和回环Ⅲ后进入接收端，随后测试数据经过JESD204B高速串行收发器的第六多路选择器、逗号检测与字节对齐模块、8B/10B解码器、第七多路选择器、控制码检测与替换通道缓存模块、第八多路选择器和解扰器后进入内建自测电路1B，内建自测电路1B内的校验器Ⅰ产生本地测试向量，并将本地测试向量与测试数据相比较，当两者一致，则JESD204B高速串行收发器的8B/10B编码器和8B/10B解码器正常，当两者不一致，则JESD204B高速串行收发器的8B/10B编码器和8B/10B解码器异常；
当对JESD204B高速串行收发器的串行器和解串器进行测试时，通过内建自测电路2A产生测试数据，测试数据经过JESD204B高速串行收发器的第五多路选择器、串行器、解串器、第六多路选择器和逗号检测与字节对齐模块进入内建自测电路2B，内建自测电路2B内的校验器Ⅱ产生本地测试向量，并将本地测试向量与测试数据相比较，当两者一致，则JESD204B高速串行收发器的串行器和解串器正常，当两者不一致，则JESD204B高速串行收发器的串行器和解串器异常。
Priority Applications (1)
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| CN202311106766.3A CN117129835A (zh) | 2023-08-30 | 2023-08-30 | 一种适用于高速数据传输接口的内建自测电路 |
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Family Applications (1)
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